KR20220142192A - 저장 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 저장 장치는 메모리 장치 및 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 복수의 데이터 블록들이 각각 할당되는 복수의 존들 및 버퍼 블록을 포함할 수 있다. 메모리 컨트롤러는 전원 공급이 비정상적으로 차단되는 서든 파워 오프로 복수의 존들 중 제1 존에 수행되던 쓰기 동작이 중단되면, 쓰기 동작에 대응되는 쓰기 데이터를 버퍼 블록에 플러시하도록 메모리 장치를 제어할 수 있다. 메모리 컨트롤러는 전원 공급이 회복된 이후에 제1 존에 저장된 데이터를 복수의 존들 중 제2 존으로 복사하는 서든 파워 오프 복구 동작을 수행하도록 메모리 장치를 제어할 수 있다. 메모리 컨트롤러는, 서든 파워 오프 복구 동작에서, 제1 존에 할당된 데이터 블록들 중 쓰기 동작이 중단된 소스 블록에 저장된 데이터를 제2 존에 할당된 데이터 블록들 중 타겟 블록으로 복사하고, 버퍼 블록에 플러시된 쓰기 데이터를 타겟 블록에 복사하도록 메모리 장치를 제어할 수 있다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 저장 영역 관리 성능을 갖는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 저장 장치는 메모리 장치 및 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 복수의 데이터 블록들이 각각 할당되는 복수의 존들 및 버퍼 블록을 포함할 수 있다. 메모리 컨트롤러는 전원 공급이 비정상적으로 차단되는 서든 파워 오프로 복수의 존들 중 제1 존에 수행되던 쓰기 동작이 중단되면, 쓰기 동작에 대응되는 쓰기 데이터를 버퍼 블록에 플러시하도록 메모리 장치를 제어할 수 있다. 메모리 컨트롤러는 전원 공급이 회복된 이후에 제1 존에 저장된 데이터를 복수의 존들 중 제2 존으로 복사하는 서든 파워 오프 복구 동작을 수행하도록 메모리 장치를 제어할 수 있다. 메모리 컨트롤러는, 서든 파워 오프 복구 동작에서, 제1 존에 할당된 데이터 블록들 중 쓰기 동작이 중단된 소스 블록에 저장된 데이터를 제2 존에 할당된 데이터 블록들 중 타겟 블록으로 복사하고, 버퍼 블록에 플러시된 쓰기 데이터를 타겟 블록에 복사하도록 메모리 장치를 제어할 수 있다.
본 발명의 실시 예에 따른 복수의 데이터 블록들이 각각 할당되는 복수의 존들 및 버퍼 블록을 포함하는 저장 장치의 동작 방법은, 전원 공급이 비정상적으로 차단되는 서든 파워 오프를 감지하는 단계; 서든 파워 오프로 복수의 존들 중 제1 존에 수행되던 쓰기 동작이 중단되면, 쓰기 동작에 대응되는 쓰기 데이터를 버퍼 블록에 플러시하는 단계; 및 전원 공급이 회복된 이후에 제1 존에 저장된 데이터를 복수의 존들 중 제2 존으로 복사하는 서든 파워 오프 복구 동작을 수행하는 단계;를 포함할 수 있다. 서든 파워 오프 복구 동작을 수행하는 단계는, 제1 존에 할당된 데이터 블록들 중 쓰기 동작이 중단된 소스 블록에 저장된 데이터를 제2 존에 할당된 데이터 블록들 중 타겟 블록으로 복사하는 단계; 및 버퍼 블록에 플러시된 쓰기 데이터를 타겟 블록에 복사하는 단계;를 포함할 수 있다.
본 기술에 따르면 향상된 저장 영역 관리 성능을 갖는 저장 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 4는 하나의 메모리 컨트롤러가 복수의 메모리 장치들을 제어하는 방식을 설명하기 위한 도면이다.
도 5는 순차적 쓰기가 수행되는 존을 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 서든 파워 오프 복구 동작을 설명하기 위한 도면이다.
도 7은 일 실시 예에 따른 저장 장치의 동작을 설명하기 위한 순서도이다.
도 8은 도 7을 참조하여 설명된 저장 장치의 동작을 상세하게 설명하기 위한 순서도이다.
도 9는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트(300) 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다.
메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 장치(100)는 복수의 데이터 블록들을 포함하는 메인 영역과 복수의 버퍼 블록들을 포함하는 버퍼 영역을 포함할 수 있다. 버퍼 블록들은 n(n은 1이상의 자연수)비트를 저장하는 메모리 셀들을 포함할 수 있다. 데이터 블록들은 m(n보다 큰 자연수)비트를 저장하는 메모리 셀들을 포함할 수 있다.
메인 영역은 복수의 존들로 구분될 수 있다. 복수의 존들 각각에 적어도 하나 이상의 데이터 블록들이 할당될 수 있다. 각 존에는 연속적인 논리 어드레스들에 대응되는 쓰기 데이터가 저장될 수 있다. 연속적인 논리 어드레스들은 각 존에 할당된 데이터 블록들의 물리 어드레스들과 블록 단위로 매핑될 수 있다. 각 존에 저장되는 데이터는 블록 매핑 방식으로 관리될 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100) 간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 전원 공급이 비정상적으로 차단되는 서든 파워 오프로 복수의 존들 중 제1 존에 수행되던 쓰기 동작이 중단되면, 쓰기 동작에 대응되는 쓰기 데이터를 버퍼 블록에 플러시하도록 메모리 장치(100)를 제어할 수 있다. 메모리 컨트롤러(200)는 전원 공급이 회복된 이후에 제1 존에 저장된 데이터를 복수의 존들 중 제2 존으로 복사하는 서든 파워 오프 복구 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
메모리 컨트롤러(200)는 서든 파워 오프 복구 동작에서, 제1 존에 할당된 데이터 블록들 중 쓰기 동작이 중단된 소스 블록에 저장된 데이터를 제2 존에 할당된 데이터 블록들 중 타겟 블록으로 복사하도록 메모리 장치(100)를 제어할 수 있다. 메모리 컨트롤러(200)는 버퍼 블록에 플러시된 쓰기 데이터를 타겟 블록에 복사하도록 메모리 장치(100)를 제어할 수 있다. 소스 블록에 저장된 데이터와 버퍼 블록에 플러시된 데이터는 연속되는 논리 어드레스들에 대응될 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 전원 관리부(210), 플러시 제어부(220) 및 서든 파워 오프 복구 제어부(230)를 포함할 수 있다.
전원 관리부(210)는 서든 파워 오프를 감지하면 파워 불량 신호를 생성할 수 있다. 실시 예에서, 전원 관리부(210)는 저장 장치(50)에 공급되는 전원이 비정상적으로 차단되거나, 저장 장치(50)에 공급되는 전원의 레벨이 기준 시간이상 기준 레벨보다 낮은 경우 서든 파워 오프가 발생한 것으로 판단할 수 있다.
플러시 제어부(220)는 파워 불량 신호에 응답하여, 쓰기 동작에 대응되는 쓰기 데이터를 버퍼 블록에 플러시하도록 메모리 장치(100)를 제어할 수 있다. 실시 예에서, 버퍼 블록에 플러시되는 데이터는 쓰기 동작에 대응되는 쓰기 데이터 중 소스 블록에 프로그램이 완료되지 않은 쓰기 데이터일 수 있다.
서든 파워 오프 복구 제어부(230)는 전원 공급이 회복된 이후에, 서든 파워 오프 복구 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
예를 들어, 서든 파워 복구 제어부(230)는 서든 파워 복구 동작에서, 제1 존에 할당된 데이터 블록들에 저장된 데이터를 제2 존에 할당된 데이터 블록들에 복사하도록 메모리 장치(100)를 제어할 수 있다.
서든 파워 오프 복구 제어부(230)는 제1 존에 할당된 데이터 블록들에 대응되는 메타 데이터를 복구할 수 있다. 메타 데이터는 논리 어드레스와 물리 어드레스 간의 매핑 관계를 포함하는 매핑 데이터 및 논리 어드레스에 대응되는 물리 어드레스의 변경 이력을 포함하는 저널 데이터를 포함할 수 있다.
서든 파워 오프 복구 제어부(230)는 메타 데이터를 기초로 제1 존에 할당된 데이터 블록들 중 서든 파워 오프로 쓰기 동작이 중단된 소스 블록을 검출할 수 있다.
서든 파워 오프 복구 제어부(230)는 제1 존에 할당된 데이터 블록들 중 쓰기 동작이 중단된 소스 블록에 저장된 데이터를 제2 존에 할당된 데이터 블록들 중 타겟 블록으로 복사하도록 메모리 장치(100)를 제어할 수 있다. 서든 파워 오프 복구 제어부(230)는 소스 블록에 저장된 데이터를 타겟 블록에 복사한 이후에, 버퍼 블록에 플러시된 쓰기 데이터를 연속하여 타겟 블록에 복사하도록 메모리 장치(100)를 제어할 수 있다.
서든 파워 오프 복구 제어부(230)는 서든 파워 오프 복구 동작을 포어그라운드 동작으로 수행하도록 메모리 장치(100)를 제어할 수 있다. 서든 파워 오프 복구 제어부(230)는 서든 파워 오프 복구 동작을 메모리 장치(100)가 호스트(300)의 요청에 따른 동작을 수행하지 않는 유휴 상태(Idle)일 때 백그라운드 동작으로 수행하도록 메모리 장치(100)를 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 어드레스 디코더(121)는 선택된 워드라인에 전압 생성부(122)로부터 공급받은 동작 전압(Vop)을 인가할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
본 발명의 실시 예에 따르면, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
본 발명의 실시 예에 따르면, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 전압이 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(ADDR), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 어드레스(ADDR)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(123)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3을 참조하면, 제1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제1 내지 제m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 3에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m, (m은 양의 정수))을 포함할 수 있다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn, (n은 양의 정수)) 및 소스 선택 트랜지스터(SST)를 포함한다.
제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 드레인 선택 트랜지스터(DST)의 게이트 단자는 드레인 선택 라인(DSL1)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트 단자 각각은 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 소스 선택 트랜지스터(SST)의 게이트 단자는 소스 선택 라인(SSL1)에 연결된다.
설명의 편의를 위해 복수의 셀 스트링들(CS1_1~CS1_m) 중 제1 셀 스트링(CS1_1)을 기준으로 셀 스트링의 구조를 설명한다. 하지만 나머지 셀 스트링들(CS1_2~CS1_m) 각각도 제1 셀 스트링(CS1_1)과 마찬가지로 구성됨이 이해될 것이다.
제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 드레인 단자는 제1 비트 라인(BL1)에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 소스 단자는 제1 셀 스트링(CS1_1)에 포함된 제1 메모리 셀(MC1)의 드레인 단자에 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)은 서로 직렬로 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 드레인 단자는 제1 셀 스트링(CS1_1)에 포함된 제n 메모리 셀(MCn)의 소스 단자에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 소스 단자는 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 도 2의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(130)에 의해 제어된다. 제1 내지 제m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
도 4는 하나의 메모리 컨트롤러가 복수의 메모리 장치들을 제어하는 방식을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 컨트롤러(200)는 제1 채널(CH1) 및 제2 채널(CH2)을 통해 복수의 메모리 장치들(Die_11 내지 Die_24)과 연결될 수 있다. 채널의 개수 또는 각 채널에 연결되는 메모리 장치의 개수는 본 실시 예에 제한되지 않는다.
제1 채널(CH1)에는 메모리 장치들(Die_11~Die_14)이 공통 연결될 수 있다. 메모리 장치들(Die_11~Die_14)은 제1 채널(CH1)을 통해 메모리 컨트롤러(200)와 통신할 수 있다.
메모리 장치들(Die_11~Die_14)은 제1 채널(CH1)에 공통 연결되어 있으므로, 한번에 하나의 메모리 장치만이 메모리 컨트롤러(200)와 통신할 수 있을 것이다. 그러나, 메모리 장치들(Die_11~Die_14) 각각이 내부적으로 동작을 수행하는 것은 동시에 수행될 수 있다.
제2 채널(CH2)에는 메모리 장치들(Die_21~Die_24)이 공통 연결될 수 있다. 메모리 장치들(Die_21~Die_24)은 제2 채널(CH2)을 통해 메모리 컨트롤러(200)와 통신할 수 있다.
메모리 장치들(Die_21~Die_24)은 제2 채널(CH2)에 공통 연결되어 있으므로, 한번에 하나의 메모리 장치만이 메모리 컨트롤러(200)와 통신할 수 있을 것이다. 메모리 장치들(Die_21~Die_24) 각각이 내부적으로 동작을 수행하는 것은 동시에 수행될 수 있다.
복수의 메모리 장치들을 사용하는 저장 장치는 인터리브(Interleave) 방식을 사용한 데이터 통신인 데이터 인터리빙을 이용하여 성능을 향상시킬 수 있다. 데이터 인터리빙은 하나의 채널을 두 개 이상의 웨이들이 공유하는 구조에서, 웨이를 옮겨가며 데이터 읽기 또는 쓰기 동작을 수행하는 것일 수 있다. 데이터 인터리빙을 위하여, 메모리 장치들은 채널과 웨이(Way) 단위로 관리될 수 있다. 각 채널들에 연결되는 메모리 장치들의 병렬화를 극대화하기 위하여, 메모리 컨트롤러(200)는 연속적인 논리적 메모리 영역을 채널과 웨이로 분산하여 할당할 수 있다.
예를 들면, 메모리 컨트롤러(200)는 제1 채널(CH1)을 통해 메모리 장치(Die_11)로 커맨드, 어드레스를 포함한 제어 신호 및 데이터를 전송할 수 있다. 메모리 장치(Die_11)가 전송된 데이터를 내부에 포함된 메모리 셀에 프로그램(Program)하는 동안, 메모리 컨트롤러(200)는 메모리 장치(Die_12)로 커맨드, 어드레스를 포함한 제어 신호 및 데이터를 전송할 수 있다.
도 4에서, 복수의 메모리 장치들은 4개의 웨이들(WAY1~WAY4)로 구성될 수 있다. 제1 웨이(WAY1)는 메모리 장치들(Die_11, Die_21)을 포함할 수 있다. 제2 웨이(WAY2)는 메모리 장치들(Die_12, Die_22)을 포함할 수 있다. 제3 웨이(WAY3)는 메모리 장치들(Die_13, Die_23)을 포함할 수 있다. 제4 웨이(WAY4)는 메모리 장치들(Die_14, Die_24)을 포함할 수 있다.
채널들(CH1, CH2) 각각은 해당 채널에 연결된 메모리 장치들이 공유하여 사용하는 신호들의 버스(Bus)일 수 있다.
도 4에서는 2채널/4웨이 구조에서의 데이터 인터리빙을 설명하였으나, 인터리빙의 효율은 채널 수가 많을수록 그리고 웨이(Way)의 수가 많을수록 효율적일 수 있다.
도 5는 순차적 쓰기가 수행되는 존을 설명하기 위한 도면이다.
도 5를 참조하면, 복수의 메모리 장치들(Die_11~Die_14) 각각은 복수의 데이터 블록들(BLK1~BLKi, (i는 양의 정수))을 포함하는 메인 영역과 복수의 버퍼 블록들(BLKi+1~BLKj), (j는 양의 정수))을 포함할 수 있다.
메인 영역은 복수의 존들(Zone 1~Zone i)로 구분될 수 있다. 각 존에는 서로 다른 메모리 장치에 포함되는 적어도 하나 이상의 데이터 블록들이 할당될 수 있다. 도 5에서는 각 존에 서로 다른 메모리 장치들에 포함되는 하나의 데이터 블록들이 할당될 수 있다. 단, 각 존에 할당되는 데이터 블록들의 개수는 본 실시 예에 제한되지 않는다.
각 존은 순차적(sequential) 쓰기가 수행되는 저장 영역일 수 있다. 따라서, 각 존에는 연속적인 논리 어드레스들에 대응되는 쓰기 데이터가 저장될 수 있다. 각 존은 블록 매핑 방식으로 데이터가 관리될 수 있다.
버퍼 블록들(BLKi+1~BLKj)은 n(n은 1이상의 자연수)비트를 저장하는 메모리 셀들을 포함할 수 있다. 데이터 블록들(BLK1~BLKi, (i는 양의 정수))은 m(n보다 큰 자연수)비트를 저장하는 메모리 셀들을 포함할 수 있다.
도 6은 본 발명의 실시 예에 따른 서든 파워 오프 복구 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 제1 존 및 제2 존은 각각 4개의 데이터 블록들(BLK 1~BLK 4)이 할당될 수 있다. 각 존에 할당되는 데이터 블록들의 개수는 본 실시 예에 제한되지 않는다.
도 1을 참조하여 설명된 메모리 컨트롤러(200)의 쓰기 버퍼는 제1 존에 저장할 쓰기 데이터(WD1~WD3)를 저장할 수 있다.
제1 쓰기 데이터(WD1)를 제1 존에 저장하는 쓰기 동작이 수행될 수 있다. 제1 쓰기 데이터(WD1)가 제1 존의 데이터 블록들에 저장되는 중에 서든 파워 오프(Sudden Power Off, SPO)가 발생하면, 쓰기 동작이 중단될 수 있다. 제1 존에 할당된 데이터 블록들 중 쓰기 동작이 중단된 데이터 블록(BLK 3)은 소스 블록일 수 있다.
쓰기 버퍼에 저장된 쓰기 데이터(WD1~WD3) 중 소스 블록에 프로그램이 완료되지 않은 쓰기 데이터(WD1)는 버퍼 블록으로 플러시될 수 있다.
도 6에서, 버퍼 블록은 1비트를 저장하는 싱글 레벨 셀(Single Level Cell, SLC)을 포함하는 SLC 블록일 수 있다. 데이터 블록은 3비트를 저장하는 트리블 레벨 셀(Triple Level Cell, TLC)을 포함하는 TLC 블록일 수 있다. 버퍼 블록에 포함된 메모리 셀이 저장하는 데이터 비트의 개수와 데이터 블록에 포함된 메모리 셀이 저장하는 데이터 비트의 개수는 본 실시 예에 제한되지 않는다.
서든 파워 오프 이후 전원 공급이 회복되면 서든 파워 오프 복구 동작이 수행될 수 있다. 서든 파워 오프 복구 동작에서, 제1 존에 할당된 데이터 블록들에 저장된 데이터는 제2 존에 할당된 데이터 블록들로 복사될 수 있다. 이 때, 소스 블록에 저장된 데이터는 타겟 블록으로 복사될 수 있다. 타겟 블록은 제2 존에 할당된 데이터 블록들 중 제1 존의 소스 블록에 대응되는 데이터 블록일 수 있다.
서든 파워 오프 복구 동작에서, 소스 블록에 저장된 데이터가 타겟 블록으로 복사된 이후에, 버퍼 블록에 플러시된 쓰기 데이터(WD1_1~WD1_3)는 타겟 블록에 복사될 수 있다. 소스 블록에 저장된 데이터와 버퍼 블록에 플러시된 데이터는 연속되는 논리 어드레스들에 대응될 수 있다. 서든 파워 오프 복구 동작이 완료된 이후에 제1 존은 무효 처리될 수 있다.
실시 예에서, 서든 파워 오프 복구 동작은 포어그라운드 동작으로써, 호스트의 요청에 따른 동작보다 우선 수행될 수 있다. 다른 실시 예에서, 서든 파워 오프 복구 동작은 백그라운드 동작으로써, 호스트의 요청에 따른 동작보다 나중에 수행될 수 있다.
본 발명의 실시 예에 따르면, 쓰기 동작 도중 서든 파워 오프가 발생하여도 각 존에서 저장되는 쓰기 데이터의 연속성과 단일성이 유지될 수 있다.
도 7은 일 실시 예에 따른 저장 장치의 동작을 설명하기 위한 순서도이다.
도 7을 참조하면, S701단계에서, 저장 장치는 복수의 존들 중 제1 존에 쓰기 동작을 수행하는 중에 서든 파워 오프를 감지할 수 있다.
S703단계에서, 저장 장치는 쓰기 데이터를 버퍼 블록에 플러시할 수 있다. 쓰기 데이터는 서든 파워 오프로 쓰기 동작이 중단되어 프로그램이 완료되지 않은 데이터일 수 있다.
S705단계에서, 저장 장치는 복수의 존들 중 제1 존에 저장된 데이터를 제2 존에 복사할 수 있다.
S707단계에서, 저장 장치는 버퍼 블록에 플러시된 데이터를 제2 존에 복사할 수 있다.
도 8은 도 7을 참조하여 설명된 저장 장치의 동작을 상세하게 설명하기 위한 순서도이다.
도 8을 참조하면, 도 7에서 설명된 S705단계는 S801 내지 S805단계에 대응되고, S707단계는 S807단계에 대응될 수 있다.
S801단계에서, 저장 장치는 제1 존에 할당된 데이터 블록들에 대응되는 메타 데이터를 복구할 수 있다.
S803단계에서, 저장 장치는 메타 데이터를 기초로 제1 존에 할당된 데이터 블록들 중 쓰기 동작이 중단된 소스 블록을 검출할 수 있다.
S805단계에서, 저장 장치는 제1 존에 할당된 데이터 블록들에 저장된 데이터를 제2 존에 할당된 데이터 블록들에 복사할 수 있다.
S807단계에서, 저장 장치는 제2 존에 할당된 데이터 블록들 중 소스 블록에 대응되는 타겟 블록에 버퍼 블록에 플러시된 데이터를 복사할 수 있다.
다양한 실시 예에서, S803단계와 S805단계의 순서는 바뀔 수 있다.
도 9는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 비휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 10은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 10을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 11은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 11을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 12는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 12를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 전원 관리부
220: 플러시 제어부
230: 서든 파워 오프 복구 제어부
300: 호스트

Claims (20)

  1. 복수의 데이터 블록들이 각각 할당되는 복수의 존들 및 버퍼 블록을 포함하는 메모리 장치; 및
    전원 공급이 비정상적으로 차단되는 서든 파워 오프로 상기 복수의 존들 중 제1 존에 수행되던 쓰기 동작이 중단되면, 상기 쓰기 동작에 대응되는 쓰기 데이터를 상기 버퍼 블록에 플러시하도록 상기 메모리 장치를 제어하고, 상기 전원 공급이 회복된 이후에 상기 제1 존에 저장된 데이터를 상기 복수의 존들 중 제2 존으로 복사하는 서든 파워 오프 복구 동작을 수행하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러;를 포함하고,
    상기 메모리 컨트롤러는,
    상기 서든 파워 오프 복구 동작에서, 상기 제1 존에 할당된 데이터 블록들 중 상기 쓰기 동작이 중단된 소스 블록에 저장된 데이터를 상기 제2 존에 할당된 데이터 블록들 중 타겟 블록으로 복사하고, 상기 버퍼 블록에 플러시된 쓰기 데이터를 상기 타겟 블록에 복사하도록 상기 메모리 장치를 제어하는 저장 장치.
  2. 제 1항에 있어서,
    상기 소스 블록에 저장된 데이터와 상기 버퍼 블록에 플러시된 데이터는 연속되는 논리 어드레스들에 대응되는 저장 장치.
  3. 제 1항에 있어서, 상기 메모리 컨트롤러는,
    상기 서든 파워 오프를 감지하면 파워 불량 신호를 생성하는 전원 관리부;
    상기 파워 불량 신호에 응답하여, 상기 쓰기 동작에 대응되는 상기 쓰기 데이터를 상기 버퍼 블록에 플러시하도록 상기 메모리 장치를 제어하는 플러시 제어부; 및
    상기 전원 공급이 회복된 이후에, 상기 서든 파워 오프 복구 동작을 수행하도록 상기 메모리 장치를 제어하는 서든 파워 오프 복구 제어부;를 포함하는 저장 장치.
  4. 제 3항에 있어서, 상기 플러시 제어부는,
    상기 쓰기 동작에 대응되는 상기 쓰기 데이터 중 상기 소스 블록에 프로그램이 완료되지 않은 쓰기 데이터를 상기 버퍼 블록에 플러시하도록 상기 메모리 장치를 제어하는 저장 장치.
  5. 제 3항에 있어서, 상기 서든 파워 오프 복구 제어부는,
    상기 서든 파워 오프 복구 동작에서, 상기 제1 존에 할당된 상기 데이터 블록들에 대응되는 메타 데이터를 복구하고, 상기 메타 데이터를 기초로 상기 제1 존에 할당된 상기 데이터 블록들 중 상기 쓰기 동작이 중단된 상기 소스 블록을 검출하는 저장 장치.
  6. 제 5항에 있어서, 상기 메타 데이터는,
    논리 어드레스와 물리 어드레스 간의 매핑 관계를 포함하는 매핑 데이터 및 논리 어드레스에 대응되는 물리 어드레스의 변경 이력을 포함하는 저널 데이터를 포함하는 저장 장치.
  7. 제 3항에 있어서, 상기 서든 파워 오프 복구 제어부는,
    상기 메모리 장치가 유휴 상태(Idle)일 때 상기 서든 파워 오프 복구 동작을 백그라운드 동작으로 수행하도록 상기 메모리 장치를 제어하는 저장 장치.
  8. 제 1항에 있어서, 상기 복수의 존들 각각은,
    연속적인 논리 어드레스들에 대응되는 쓰기 데이터를 저장하는 저장 장치.
  9. 제 8항에 있어서, 상기 연속적인 논리 어드레스들은,
    상기 복수의 존들에 할당된 데이터 블록들의 물리 어드레스들과 블록 단위로 매핑되는 저장 장치.
  10. 제 1항에 있어서, 상기 버퍼 블록은,
    n(n은 1이상의 자연수) 비트를 저장하는 메모리 셀들을 포함하고,
    상기 복수의 데이터 블록들은,
    m(m은 n보다 큰 자연수) 비트를 저장하는 메모리 셀들을 포함하는 저장 장치.
  11. 복수의 데이터 블록들이 각각 할당되는 복수의 존들 및 버퍼 블록을 포함하는 저장 장치의 동작 방법에 있어서,
    전원 공급이 비정상적으로 차단되는 서든 파워 오프를 감지하는 단계;
    상기 서든 파워 오프로 상기 복수의 존들 중 제1 존에 수행되던 쓰기 동작이 중단되면, 상기 쓰기 동작에 대응되는 쓰기 데이터를 상기 버퍼 블록에 플러시하는 단계; 및
    상기 전원 공급이 회복된 이후에 상기 제1 존에 저장된 데이터를 상기 복수의 존들 중 제2 존으로 복사하는 서든 파워 오프 복구 동작을 수행하는 단계;를 포함하고,
    상기 서든 파워 오프 복구 동작을 수행하는 단계는,
    상기 제1 존에 할당된 데이터 블록들 중 상기 쓰기 동작이 중단된 소스 블록에 저장된 데이터를 상기 제2 존에 할당된 데이터 블록들 중 타겟 블록으로 복사하는 단계; 및
    상기 버퍼 블록에 플러시된 쓰기 데이터를 상기 타겟 블록에 복사하는 단계;를 포함하는 저장 장치의 동작 방법.
  12. 제 11항에 있어서,
    상기 소스 블록에 저장된 데이터와 상기 버퍼 블록에 플러시된 데이터는 연속되는 논리 어드레스들에 대응되는 저장 장치의 동작 방법.
  13. 제 11항에 있어서, 상기 서든 파워 오프를 감지하는 단계는,
    상기 서든 파워 오프를 감지하면 파워 불량 신호를 생성하는 단계;를 포함하고,
    상기 버퍼 블록에 플러시하는 단계는,
    상기 파워 불량 신호에 응답하여, 상기 쓰기 동작에 대응되는 상기 쓰기 데이터를 상기 버퍼 블록에 플러시하는 단계를 포함하는 저장 장치의 동작 방법.
  14. 제 13항에 있어서,
    상기 쓰기 동작에 대응되는 상기 쓰기 데이터 중 상기 소스 블록에 프로그램이 완료되지 않은 쓰기 데이터가 상기 버퍼 블록에 플러시되는 저장 장치의 동작 방법.
  15. 제 11항에 있어서, 상기 서든 파워 오프 복구 동작을 수행하는 단계는,
    상기 제1 존에 할당된 데이터 블록들 중 상기 소스 블록을 제외한 나머지 데이터 블록들에 저장된 데이터를 상기 제2 존에 할당된 데이터 블록들 중 상기 타겟 블록을 제외한 나머지 데이터 블록들에 복사하는 단계;를 포함하는 저장 장치의 동작 방법.
  16. 제 11항에 있어서, 상기 서든 파워 오프 복구 동작을 수행하는 단계는,
    상기 제1 존에 할당된 상기 데이터 블록들에 대응되는 메타 데이터를 복구하는 단계; 및, 상기 메타 데이터를 기초로 상기 제1 존에 할당된 상기 데이터 블록들 중 상기 쓰기 동작이 중단된 상기 소스 블록을 검출하는 단계;를 더 포함하는 저장 장치의 동작 방법.
  17. 제 16항에 있어서, 상기 메타 데이터는,
    논리 어드레스와 물리 어드레스 간의 매핑 관계를 포함하는 매핑 데이터 및 논리 어드레스에 대응되는 물리 어드레스의 변경 이력을 포함하는 저널 데이터를 포함하는 저장 장치의 동작 방법.
  18. 제 11항에 있어서, 상기 서든 파워 오프 복구 동작은,
    메모리 장치가 유휴 상태(Idle)일 때 백그라운드 동작으로 수행되는 저장 장치의 저장 방법.
  19. 제 11항에 있어서, 상기 복수의 존들 각각은,
    연속적인 논리 어드레스들에 대응되는 쓰기 데이터를 저장하고,
    상기 연속적인 논리 어드레스들은,
    상기 복수의 존들에 할당된 데이터 블록들의 물리 어드레스들과 블록 단위로 매핑되는 저장 장치의 동작 방법.
  20. 제 11항에 있어서, 상기 버퍼 블록은,
    n(n은 1이상의 자연수) 비트를 저장하는 메모리 셀들을 포함하고,
    상기 복수의 데이터 블록들은,
    m(m은 n보다 큰 자연수) 비트를 저장하는 메모리 셀들을 포함하는 저장 장치의 동작 방법.
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