CN105988939A - 数据储存装置以及快闪存储器控制方法 - Google Patents

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Abstract

本发明涉及一种涉及复电设计的快闪存储器控制技术，具体地说涉及数据储存装置以及快闪存储器控制方法。该快闪存储器控制方法包括：为欲写入一快闪存储器的写入数据产生指令顺序信息，并以一随机存取存储器暂存上述写入数据以及指令顺序信息；将上述写入数据以及指令顺序信息一并自该随机存取存储器刷新至该快闪存储器的多个物理区块中的一数据接收区块；以及，在包括该快闪存储器的一数据储存装置复电时，检查该数据接收区块，以根据上述指令顺序信息将指令顺序晚于丢失数据的写入数据舍弃。

Description

数据储存装置以及快闪存储器控制方法
技术领域
本发明有关于数据储存装置，特别有关于快闪存储器(flash memory)控制技术。
背景技术
现今数据储存装置常以快闪存储器(flash memory)为储存媒体，常见型式包括与非门型快闪存储器(即NAND flash)…等。
快闪存储器常用作记忆卡(memory card)、通用串行总线闪存装置(USB flashdevice)、固态硬碟(SSD)…等产品。另外有一种应用是采多芯片封装、将快闪存储器与其控制器包装在一起─称为嵌入式快闪存储器模块(如eMMC)。
快闪存储器的实体空间通常包括多个物理区块(physical blocks)。各物理区块包括多物理页(physical pages)。一物理区块需要完整抹除(erase)后方能被重新配置使用。快闪存储器的数据更新并非对同样储存空间作复写，而是将更新数据储存在闲置空间，至于旧储存内容则转为无效。快闪存储器如此操作特性使得其储存空间的管理明显复杂、且不同于其他类型的储存记忆元件。针对快闪存储器而特别设计的快闪存储器控制器相应产生。
发明内容
本发明介绍涉及复电(power recovery)设计的快闪存储器控制技术。
根据本发明一种实施方式所实现的一数据储存装置包括一快闪存储器以及一控制单元。该快闪存储器提供划分为多个物理区块的储存空间，且上述物理区块各自还划分为多个物理页。该控制单元包括一微控制器以及一随机存取存储器。该微控制器运作来为写入数据产生指令顺序信息，并以该随机存取存储器暂存上述写入数据以及指令顺序信息。该微控制器还运作来将上述写入数据以及指令顺序信息一并自该随机存取存储器刷新至该快闪存储器的这些物理区块中的一数据接收区块。该微控制器还运作来在该数据储存装置复电时检查该数据接收区块，以根据上述指令顺序信息将指令顺序晚于丢失数据的写入数据舍弃。如此一来，即便有非预期掉电事件发生，复电后，该数据接收区块内的有效数据符合指令顺序。根据本发明技术，即便考量快闪存储器运作效能使写入数据非依指令顺序刷新至数据接收区块，该数据接收区块内的有效数据仍是符合指令顺序。
根据本发明一种实施方式所实现的快闪存储器控制方法包括：为欲写入一快闪存储器的写入数据产生指令顺序信息，并以一随机存取存储器暂存上述写入数据以及指令顺序信息；将上述写入数据以及指令顺序信息一并自该随机存取存储器刷新至该快闪存储器的多个物理区块中的一数据接收区块；以及，在包括该快闪存储器的一数据储存装置复电时，检查该数据接收区块，以根据上述指令顺序信息将指令顺序晚于丢失数据的写入数据舍弃。
下文特举实施例，并配合附图，详细说明本发明内容。
附图说明
图1图解了一快闪存储器100的储存空间规划；
图2图解了根据本发明一种实施方式所实现的一数据储存装置200；
图3为流程图，图解了根据本发明一种实施方式所实现的快闪存储器202写入操作；
图4为流程图，图解了根据本发明一种实施方式所实现的复电程序；且
图5图解了一种实施方式，是关于图2的实施例，使写入数据对应的各物理页存有一位元组(8位元)的指令顺序信息。
符号说明
100～快闪存储器；
200～数据储存装置；
202～快闪存储器；
204～控制单元；
206～主机；
210～系统内程序区块；
212～闲置区块；
214～数据区块集合；
220～微控制器；
222～随机存取存储器；
224～只读存储器；
BLK1、BLK2…BLKi～物理区块；
CB～数据接收区块；
Data1…Data5～写入数据；
S1…S5～指令顺序信息；
S302…S310、S402…S408～步骤；
SPO～非预期掉电。
具体实施方式
以下叙述列举本发明的多种实施例。以下叙述介绍本发明的基本概念，且并非意图限制本发明内容。实际发明范围应由权利要求书界定。
图1图解了一快闪存储器100的储存空间规划，其中划分为多个物理区块(physical blocks)BLK1、BLK2…BLKi…等。各物理区块包括多物理页(physicalpages)。
图2图解了根据本发明一种实施方式所实现的一数据储存装置200，其中包括一快闪存储器202以及一控制单元204。控制单元204耦接于一主机206与该快闪存储器202之间，包括根据主机206所下达的指令操作该快闪存储器202。
快闪存储器202的物理区块规划如下，包括：系统内程序区块210、闲置区块212、数据接收区块CB、数据区块集合214。系统内程序区块210用于储存系统内程序(in-system programs)。数据接收区块CB由闲置区块212供应，接收主机206所下达写入数据。该数据接收区块CB收集数据完毕后将由闲置区块212中另一区块取代其数据接收脚色，并呈数据区块归属至数据区块集合214。
控制单元204包括一微控制器220、一随机存取存储器222(如SRAM)以及一只读存储器224。只读存储器224存有只读程序码(如，ROM code)。微控制器220藉由执行该只读存储器224所载的只读程序码或/以及该快闪存储器202系统内程序区块210所载的系统内程序运作。
微控制器220运作来为写入数据产生指令顺序信息，并以该随机存取存储器222暂存上述写入数据以及指令顺序信息。该微控制器220还运作来将上述写入数据以及指令顺序信息一并自该随机存取存储器222刷新至该快闪存储器202之中的该数据接收区块CB。该微控制器220还运作来在该数据储存装置200复电时检查该数据接收区块CB，以根据上述指令顺序信息将指令顺序晚于丢失数据的写入数据舍弃。
此段落详细说明图2所示实施例。主机206是依序发出写入指令，要求写入数据Data1、Data2、Data3、Data4以及Data5。微控制器220因而遵循指令先后为写入数据Data1、Data2、Data3、Data4以及Data5产生指令顺序信息S1、S2、S3、S4、S5，以标示写入数据Data1早于写入数据Data2、写入数据Data2早于写入数据Data3、写入数据Data3早于写入数据Data4、且写入数据Data4早于写入数据Data5。在微控制器220操作下，上述写入数据(Data1…Data5)以及指令顺序信息(S1…S5)自该随机存取存储器222刷新至该快闪存储器202之中的该数据接收区块CB。特别是，该数据接收区块CB的刷新以快闪存储器202的最佳效能为原则；即，刷新至该数据接收区块CB的内容并不受限于指令顺序。如图所示，在考量快闪存储器202操作效能下，写入数据Data4、Data5以及其指令顺序信息S4、S5早于写入数据Data2、Data3以及指令顺序信息S2、S3刷新至该数据接收区块CB。然而，在此实施例中，尚未来得及将写入数据Data4、Data5以及其指令顺序信息S4、S5刷新入该数据接收区块CB，即发生非预期掉电SPO(sudden power off)。在该数据储存装置200复电(例如，作SPOR(sudden power off recovery)程序)时，微控制器220运作来检查该数据接收区块CB，以根据其所储存的指令顺序信息S1、S4与S5将指令顺序晚于丢失数据Data2、Data3的写入数据Data4、Data5舍弃。一种实施方式将该数据接收区块CB中储存写入数据Data4、Data5以及顺序信息S4、S5的物理页标为无效。如此一来，该数据接收区块CB内的有效数据Data1符合指令顺序。微控制器220可运作来在此时建立该数据接收区块CB的逻辑-物理地址映射信息。根据本发明技术，即便考量快闪存储器运作效能使写入数据非依指令顺序刷新至数据接收区块CB，该数据接收区块CB内的有效数据仍是符合指令顺序。
图3为流程图，图解根据本发明一种实施方式所实现的快闪存储器202写入操作，以下搭配图2说明。步骤S302获得写入数据；首先获得写入数据Data1。步骤S304对欲写入该快闪存储器202的写入数据产生指令顺序信息；对应写入数据Data1的指令顺序信息S1因而产生。步骤S306将上述写入数据以及指令顺序信息暂存于该随机存取存储器222；故写入数据Data1以及指令顺序信息S1暂存于该随机存取存储器222。步骤S308判断是否进行快闪存储器202刷新。以图2为例，反复进行步骤S302至S308直至处理到写入数据Data5，步骤S308方判定刷新快闪存储器202，进行步骤S310。步骤S310负责将处理过的写入数据(Data1…Data5)以及其指令顺序信息(S1…S5)自该随机存取存储器222刷新至该快闪存储器202的数据接收区块CB。待步骤S310完成快闪存储器202刷新后，流程重新回到步骤S302处理新的写入数据。
在图2所示实施例，考量快闪存储器202的操作效能，步骤S310令写入数据Data4、Data5以及其指令顺序信息S4、S5早于写入数据Data2、Data3以及指令顺序信息S2、S3刷新至该数据接收区块CB。然而，图2实施例中，尚未来得及将写入数据Data4、Data5以及其指令顺序信息S4、S5刷新入该数据接收区块CB，即发生非预期掉电SPO。图2实施例是因非预期掉电SPO中断步骤S310。步骤S310中断可以在复电时设计程序应付。
图4为流程图，图解根据本发明一种实施方式所实现的复电程序，以下搭配图2来说明。步骤S402运作来检查该数据接收区块CB，取得其中所储存的指令顺序信息S1、S4以及S5。步骤S404运作来根据上述指令顺序信息S1、S4以及S5判断是否在刷新该快闪存储器202的过程中(步骤S310)有数据丢失。数据接收区块CB存有的顺序信息S1、S4以及S5显示确有写入数据Data2以及Data3丢失，故流程进行步骤S406，将指令顺序晚于丢失数据Data2以及Data3的写入数据Data4以及Data5舍弃。在写入数据Data4以及Data5舍弃后，流程进行步骤S408，建立该数据接收区块CB的逻辑-物理地址映射信息。以图2实施例为例，仅建立该数据接收区块CB与写入数据Data1的逻辑-物理地址关系。在其他例子中，倘若步骤S404确定没有写入数据丢失，则流程不做步骤S406，而是进行步骤S408，建立该数据接收区块CB的逻辑-物理地址映射信息。
一种实施方式是使写入数据对应的各上述物理页存有上述指令顺序信息。以图2为例，写入数据Data1以及指令顺序信息S1以同一物理页储存；写入数据Data4以及指令顺序信息S4以同一物理页储存；且写入数据Data5以及指令顺序信息S5以同一物理页储存。
一种实施方式是以一串位元作上述指令顺序信息。在该数据储存装置200复电时对该数据接收区块CB所存有的指令顺序信息作逻辑运算，以判断出晚于上述丢失数据的写入数据。
图5图解了一种实施方式，是关于图2的实施例，使写入数据对应的各物理页存有一位元组(8位元)的指令顺序信息。低位元至高位元的逻辑’1’是标示先至后的指令顺序。写入数据Data1的指令顺序信息S1为”00000001”。写入数据Data2的指令顺序信息S2为”00000010”。写入数据Data3的指令顺序信息S3为”00000100”。写入数据Data4的指令顺序信息S4为”00001000”。写入数据Data5的指令顺序信息S5为”00010000”。如图所示，刷新至数据接收区块CB时若发生非预期掉电SPO，复电时步骤S402取得数据接收区块CB中所储存的指令顺序信息为”00000001”、”00001000”以及”00010000”。关于此实施例，步骤S404是对该数据接收区块CB所存有的指令顺序信息”00000001”、”00001000”以及”00010000”作逻辑或(Logic“OR”)运算，获得”00011001”，并基于最低位元的逻辑’0’判断出丢失写入数据Data2以及Data3。步骤S406是因而将晚于上述丢失写入数据Data2以及Data3的写入数据Data4以及Data5舍弃。数据接收区块CB因而只具写入数据Data1此有效数据，符合指令顺序。根据本发明技术，即便考量快闪存储器运作效能使写入数据非依指令顺序刷新至数据接收区块CB，该数据接收区块CB内的有效数据仍是符合指令顺序。
基于以上技术内容，本发明还涉及快闪存储器的控制方法，不限定以特定架构的控制单元实现。此外，其他采用同样概念控制一快闪存储器的技术都属于本发明所欲保护的范围。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何熟悉本技术领域者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当由权利要求书界定为准。

Claims (10)

1.一种数据储存装置，包括：
一快闪存储器，提供划分为多个物理区块的储存空间，且上述物理区块各自还划分为多个物理页；以及
一控制单元，包括一微控制器以及一随机存取存储器，
其中：
该微控制器运作来为写入数据产生指令顺序，并以该随机存取存储器暂存上发现写入数据以及指令顺序信息；
该微控制器还运作来将上述写入数据以及指令顺序信息一并自该随机存取存储器刷新至该快闪存储器的这些物理区块中的一数据接收区块；且
该微控制器还运作来在该数据储存装置复电时检查该数据接收区块，以根据上述指令顺序信息将指令顺序晚于丢失数据的写入数据舍弃。
2.如权利要求1所述的数据储存装置，其特征在于：
在写入数据舍弃后，该微控制器还运作来建立该数据接收区块的逻辑-物理地址映射信息。
3.如权利要求1所述的数据储存装置，其特征在于：
该微控制器运作来使写入数据对应的各上述物理页存有上述指令顺序信息。
4.如权利要求1所述的数据储存装置，其特征在于：
该微控制器运作来以一串位元作上述指令顺序信息；且该微控制器运作来在该数据储存装置复电时对该数据接收区块所存有的上述指令顺序信息作逻辑运算，以判断出晚于上述丢失数据的写入数据。
5.如权利要求4所述的数据储存装置，其特征在于：
该微控制器以低位元至高位元的逻辑’1’标示先至后的指令顺序；且
该微控制器运作来在该数据储存装置复电时对该数据接收区块所存有的上述指令顺序信息作逻辑或运算，以基于最低位元的逻辑’0’判断出晚于上述丢失数据的写入数据。
6.一种快闪存储器控制方法，包括：
为欲写入一快闪存储器的写入数据产生指令顺序信息，并以一随机存取存储器暂存上述写入数据以及指令顺序信息；
将上述写入数据以及指令顺序信息一并自该随机存取存储器刷新至该快闪存储器的多个物理区块中的一数据接收区块，该快闪存储器的各上述物理区块还划分为多物理页；以及
在包括该快闪存储器的一数据储存装置复电时，检查该数据接收区块，以根据上述指令顺序信息将指令顺序晚于丢失数据的写入数据舍弃。
7.如权利要求6所述的快闪存储器控制方法，其特征在于，还包括：
在写入数据舍弃后建立该数据接收区块的逻辑-物理地址映射信息。
8.如权利要求6所述的快闪存储器控制方法，其特征在于，还包括：
使写入数据对应的各上述物理页存有上述指令顺序信息。
9.如权利要求6所述的快闪存储器控制方法，其特征在于，还包括：
以一串位元作上述指令顺序信息；以及
在该数据储存装置复电时对该数据接收区块所存有的上述指令顺序信息作逻辑运算，以判断出晚于上述丢失数据的写入数据。
10.如权利要求9所述的快闪存储器控制方法，其特征在于，还包括：
以低位元至高位元的逻辑’1’标示先至后的指令顺序；以及
在该数据储存装置复电时对该数据接收区块所存有的上述指令顺序信息作逻辑或运算，以基于最低位元的逻辑’0’判断出晚于上述丢失数据的写入数据。
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