CN104020959A - 数据储存装置与快闪存储器控制方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 168
- 238000000034 method Methods 0.000 title claims abstract description 19
- 238000013500 data storage Methods 0.000 title abstract 2
- 238000010586 diagram Methods 0.000 description 15
- 230000006870 function Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000005039 memory span Effects 0.000 description 1
- 238000012163 sequencing technique Methods 0.000 description 1
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Abstract
数据储存装置与其中快闪存储器的控制方法。该方法包括：将快闪存储器的多个区块划分由多个存取通道作存取；于一随机存取存储器中规划至少一套高速缓存空间，所述一套高速缓存空间针对上述多个存取通道分别提供写入数据的占存空间；令一主机下达的写入数据分散对应上述多个存取通道；以及，于上述一套高速缓存空间中关于上述各个存取通道所对应的数据暂存空间均整理完成后，将整理完成的数据自该套高速缓存空间依照所属的存取通道写入该快闪存储器。
Description
技术领域
本发明有关于以快闪存储器实现的一种数据储存装置、以及快闪存储器的控制方法。
背景技术
现今数据储存装置常以快闪存储器(FLASH memory)为储存媒体。以与非门型的快闪存储器(即NAND FLASH)为例，常用作记忆卡(memory card)、通用串行总线闪存装置(USB flash device)、固态硬盘(SSD)…等产品。另外有一种应用是用多芯片封装、将NAND FLASH芯片与控制芯片包成一颗芯片─称为嵌入式快闪存储器模块(eMMC)。
快闪存储器不只应用广泛，其容量更随着工艺技术发展显著提升。然而，愈来愈庞大的存储器容量使得快闪存储器的控制方式更加显著影响快闪存储器的运作效能。
发明内容
本发明揭露一种以快闪存储器实现的数据储存装置，并且揭露一快闪存储器的控制方法。
根据一种实施方式所实现的一数据储存装置包括：一快闪存储器以及一控制器。该快闪存储器具有多个区块、且各区块具有多个页。该等区块划分由多个存取通道作存取。该控制器耦接该快闪存储器，且包括：一运算单元、一只读存储器以及一随机存取存储器。该只读存储器所载程序由该运算单元执行，作为该数据储存装置的固件。该随机存取存储器在执行该固件的该运算单元规划下供应至少一套高速缓存空间。各套高速缓存空间针对上述多个存取通道分别提供写入数据的暂存空间。该运算单元令一主机下达的写入数据分散对应上述多个存取通道，再于上述一套高速缓存空间中关于上述各个存取通道所对应的数据暂存空间均整理完成后，将整理完成的数据自该套高速缓存空间依照所属的存取通道写入该快闪存储器。
根据本发明另一种实施方式，快闪存储器的控制方法包括：将一快闪存储器的多个区块划分由多个存取通道作存取；于一随机存取存储器中规划至少一套高速缓存空间，各套高速缓存空间针对上述多个存取通道分别提供写入数据的暂存空间；令一主机下达的写入数据分散对应上述多个存取通道，以及，于上述一套高速缓存空间中关于上述各个存取通道所对应的数据暂存空间均整理完成后，将整理完成的数据自该套高速缓存空间依照所属的存取通道写入该快闪存储器。
下文特举实施例，并配合所附附图，详细说明本发明内容。
附图说明
图1图解根据本发明一种实施方式所实现的一数据储存装置102，其与一主机104沟通；
图2更图解所揭露的数据整并操作；
图3依照时序描述第一套高速缓存空间Cache1_CE1、Cache1_CE2…Cache1_CEN以及第二套高速缓存空间Cache2_CE1、Cache2_CE2…Cache2_CEN的使用方式；
图4图解各存取通道CE1…CEN的写入区间；
图5以流程图方式图解一快闪存储器写入操作，其中规划有多套高速缓存空间；
图6依照时序描述单一套高速缓存空间Cache1_CE1、Cache1_CE2…Cache1_CEN的使用方式；以及
图7以流程图方式图解一快闪存储器写入操作，其中仅规划单套高速缓存空间。
具体实施方式
以下叙述列举本发明的多种实施例。以下叙述介绍本发明的基本概念，且并非意图限制本发明内容。实际发明范围应依照权利要求书界定之。
图1图解根据本发明一种实施方式所实现的一数据储存装置102，其与一主机104沟通。数据储存装置102包括：一快闪存储器(FLASH memory)106以及一控制器108。
此段落讨论快闪存储器106的设计。为了同时处理一个以上的操作指令，快闪存储器106采用多存取通道技术，其中，快闪存储器106的多个区块(blocks)划分由多个存取通道作存取。如图中所示实施方式，快闪存储器106是以多个芯片CE1、CE2…CEN(涉及chip enabled技术)实现多存取通道。单一芯片对应单一存取通道，以下将该些存取通道相应该些芯片CE1、CE2…CEN作同样标号。各芯片提供有多个区块(blocks)。各区块具有多个页(pages，标号PAGE111～PAGE2NK所示即“页”)。尽管单一芯片同时段仅允许单一存取操作，但多芯片所形成的多存取通道设计使得快闪存储器106同时可应付多个存取操作。
以下接着讨论控制器108的设计。
控制器108耦接该快闪存储器106，且包括：一运算单元110、一只读存储器112以及一随机存取存储器114。只读存储器112所载程序由该运算单元110执行，作为该数据储存装置102的固件(firmware)。随机存取存储器114在执行该固件的该运算单元110规划下供应至少一套高速缓存空间(Cache Space，图中实施例图解两套高速缓存空间：第一套高速缓存空间Cache1_CE1、Cache1_CE2…Cache1_CEN；以及第二套高速缓存空间Cache2_CE1、Cache2_CE2…Cache2_CEN)。各套高速缓存空间针对上述多个存取通道CE1、CE2…CEN分别提供一个“快闪存储器写入单位”的空间作数据整理。例如，第一套高速缓存空间针对芯片CE1、CE2…CEN分别提供空间Cache1_CE1、Cache1_CE2…Cache1_CEN作数据整理，空间Cache1_CE1、Cache1_CE2…Cache1_CEN各自占据一个“快闪存储器写入单位”。或者，参考第二套高速缓存空间，其针对芯片CE1、CE2…CEN分别提供空间Cache2_CE1、Cache2_CE2…Cache2_CEN作数据整理，空间Cache2_CE1、Cache2_CE2…Cache2_CEN各自占据一个“快闪存储器写入单位”。在一种实施方式中，“快闪存储器写入单位”为“写入页(super page)”，尺寸为K个“页(page)”，K为一数量值。“写入页(super page)”设计使得K页的写入得以由单一写入指令实现，有效减少指令数量。
至于所述高速缓存空间的使用，讨论如下。运算单元110令主机104下达的写入数据分散对应上述多个存取通道CE1、CE2…CEN，以对应暂存至一套上述高速缓存空间(例如，第一套高速缓存空间Cache1_CE1、Cache1_CE2…Cache1_CEN)与读自该快闪存储器106的数据作整并。待上述各个存取通道CE1、CE2…CEN都有一个“快闪存储器写入单位”的数据完成整理后(即，第一套高速缓存空间Cache1_CE1、Cache1_CE2…Cache1_CEN写满后)，该运算单元110将整理完成的数据自上述第一套高速缓存空间Cache1_CE1、Cache1_CE2…Cache1_CEN依照所属的存取通道写入该快闪存储器106。特别是，复制第一套高速缓存空间Cache1_CE1、Cache1_CE2…Cache1_CEN至该快闪存储器106时，运算单元110可更切换成以第二套高速缓存空间Cache2_CE1、Cache2_CE2…Cache2_CEN对该主机104新下达的写入数据作整理。第一套高速缓存空间Cache1_CE1、Cache1_CE2…Cache1_CEN以及第二套高速缓存空间Cache2_CE1、Cache2_CE2…Cache2_CEN交错使用来作数据整理。
图2更图解所述的数据整并操作，其中以第一套高速缓存空间Cache1_CE1、Cache1_CE2…Cache1_CEN为例。主机104下达的写入操作涉及逻辑位址HPAGEA、HPAGEB…HPAGEN。运算单元110令该些逻辑位址HPAGEA、HPAGEB…HPAGEN分散对应不同的存取通道CE1、CE2…CEN，并据以将主机104所下达、关于该些逻辑位址HPageA、HPageB…HPageN的写入数据对应暂存至第一套高速缓存空间Cache1_CE1、Cache1_CE2…Cache1_CEN。如图所示，逻辑位址HPageA的写入数据由空间Cache1_CE1暂存，逻辑位址HPageB的写入数据由空间Cache1_CE2暂存…逻辑位址HPageN的写入数据由空间Cache1_CEN暂存。至于仅需要局部写入的逻辑位址─例如，一写入操作的起始逻辑位址HPageA与终止逻辑位址HPageN─其无须更新的数据HPageA_Old、HPageN_Old须由快闪存储器106复制至随机存取存储器114上对应的空间Cache1_CE1、Cache1_CEN与主机104下达的写入数据作整并。如此一来，逻辑位址HPageA、HPageB…HPageN各自完整的快闪存储器写入单位的数据整理于第一套高速缓存空间Cache1_CE1、Cache1_CE2…Cache1_CEN，得以依照所属的存取通道CE1、CE2…CEN写入该快闪存储器106。第二套高速缓存空间Cache2_CE1、Cache2_CE2…Cache2_CEN也是依照同样方式用来作数据整理。
图3依照时序描述第一套高速缓存空间Cache1_CE1、Cache1_CE2…Cache1_CEN以及第二套高速缓存空间Cache2_CE1、Cache2_CE2…Cache2_CEN的使用方式。时段T1，数据整理由第一套高速缓存空间Cache1_CE1、Cache1_CE2…Cache1_CEN实现。时段T2，第一套高速缓存空间Cache1_CE1、Cache1_CE2…Cache1_CEN的内容分别经存取通道CE1、CE2…CEN写入快闪存储器106。以图1为例，空间Cache1_CE1所整理得的“写入页(super page)”经存取通道CE1写入快闪存储器106中K个区块的K页PAGE111…PAGE11K；空间Cache1_CE2所整理得的“写入页”经存取通道CE2写入快闪存储器106中K个区块的K页PAGE121…PAGE12K；以此类推至空间Cache1_CEN，其中整理得的“写入页(super page)”经存取通道CEN写入快闪存储器106中K个区块的K页PAGE1N1…PAGE1NK。此外，时段T2中，数据整理的功能切换由第二套高速缓存空间Cache2_CE1、Cache2_CE2…Cache2_CEN实现。接着，时段T3，第二套高速缓存空间Cache2_CE1、Cache2_CE2…Cache2_CEN的内容分别经存取通道CE1、CE2…CEN写入快闪存储器106。以图1为例，空间Cache2_CE1所整理得的“写入页(super page)”经存取通道CE1写入快闪存储器106中K个区块的K页PAGE211…PAGE21K；空间Cache2_CE2所整理得的“写入页”经存取通道CE2写入快闪存储器106中K个区块的K页PAGE221…PAGE22K；以此类推至空间Cache2_CEN，其中整理得的“写入页(super page)”经存取通道CEN写入快闪存储器106中K个区块的K页PAGE2N1…PAGE2NK。此外，时段T3中，数据整理的功能切换回以第一套高速缓存空间Cache1_CE1、Cache2_CE1…Cache1_CEN实现。
整理之，所揭露的技术对写入操作的数据整理提供了专用的整理空间，并对整理时机有特别的设计。如此一来，快闪存储器106可以更高效率利用其多个存取通道，进而使效能提升。图4图解各存取通道CE1…CEN的写入区间。如图所示，除了短暂的准备时间外，不同存取通道的写入区间大多是重迭的。快闪存储器106以高效率使用其存取通道。
图5以流程图方式图解一快闪存储器写入操作，其中规划有多套高速缓存空间。步骤S502以一随机存取存储器上规划的一套高速缓存空间作数据整理。步骤S504则是被反复执行，其中将整理完成的该套高速缓存空间的内容依照所属存取通道写入该快闪存储器，并且切换以随机存取存储器上所规划的另一套高速缓存空间作数据整理。
然而，在随机存取存储器114空间有限的状况下，所揭露技术也可仅规划一套高速缓存空间(例如，仅规划Cache1_CE1、Cache1_CE2…Cache1_CEN)。图6依照时序描述单一套高速缓存空间Cache1_CE1、Cache1_CE2…Cache1_CEN的使用方式。时段T1，数据整理由该套高速缓存空间Cache1_CE1、Cache1_CE2…Cache1_CEN实现。时段T2，该套高速缓存空间Cache1_CE1、Cache1_CE2…Cache1_CEN的内容分别经存取通道CE1、CE2…CEN写入快闪存储器106。以图1为例，空间Cache1_CE1所整理得的“写入页(super page)”经存取通道CE1写入快闪存储器106中K个区块的K页PAGE111…PAGE11K；空间Cache1_CE2所整理得的“写入页”经存取通道CE2写入快闪存储器106中K个区块的K页PAGE121…PAGE12K；以此类推至空间Cache1_CEN，所整理得的“写入页(super page)”经存取通道CEN写入快闪存储器106中K个区块的K页PAGE1N1…PAGE1NK。时段T3，再度以该套高速缓存空间Cache1_CE1、Cache1_CE2…Cache1_CEN实现数据整理。时段T4，该套高速缓存空间Cache1_CE1、Cache1_CE2…Cache1_CEN的内容分别经通道CE1、CE2…CEN写入快闪存储器106。以图1为例，空间Cache1_CE1所整理得的“写入页(super page)”经存取通道CE1写入快闪存储器106中K个区块的K页PAGE211…PAGE21K；空间Cache1_CE2所整理得的“写入页”经存取通道CE2写入快闪存储器106中K个区块的K页PAGE221…PAGE22K；以此类推至空间Cache1_CEN，所整理得的“写入页(super page)”经存取通道CEN写入快闪存储器106中K个区块的K页PAGE2N1…PAGE2NK。相较于双套高速缓存空间的实施方式(图3)，单套高速缓存空间须待其内容全部写入快闪存储器106后方能对主机104新下达的写入数据作整理，灵活度略差，但效果依然显著。
图7以流程图方式图解一快闪存储器写入操作，其中仅规划单套高速缓存空间。步骤S702以一随机存取存储器上规划的单一套高速缓存空间作数据整理。步骤S704将整并完成的该单一套高速缓存空间的内容依照所对应的存取通道分别写入快闪存储器。步骤S702、S704可被反复执行。
以上实施例所揭露的数据储存装置可实现为记忆卡(memory card)、通用串行总线闪存装置(USB flash device)、固态硬盘(SSD)…等产品。另外有一种实施方式是采多芯片封装、将NAND FLASH芯片与控制芯片包成一颗芯片─称为嵌入式快闪存储器模块(eMMC)。
以上所揭露的内容可以程序化方式呈固件实现。相关程序码可载于只读存储器112中，由运算单元110执行之。此外，除了以上所揭露的控制器108结构，其他采用同样概念控制快闪存储器的技术都属于本案所欲保护的范围。本案更涉及快闪存储器的控制方法，不限定以图1所示的控制器108结构实现。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视后附的权利要求书范围所界定者为准。
【符号说明】
102～数据储存装置；
104～主机；
106～快闪存储器；
108～控制器；
110～运算单元；
112～只读处理器；
114～随机存取存储器；
Cache1_CE1、Cache1_CE2…Caceh1_CEN～第一套高速缓存空间；
Cache2_CE1、Cache2_CE2…Cacehe2_CEN～第二套高速缓存空间；
CE1、CE2…CEN～芯片/存取通道；
HPageA、HPageB…HPageN～逻辑位址；
HPageA_Old、HPageN_Old～逻辑位址HPageA与HPageN中不需更新的数据；
PAGE111…PAGE11K、PAGE121…PAGE12K、PAGE1N1…PAGE1NK、PAGE211…PAGE21K、PAGE221…PAGE22K、PAGE2N1…PAGE2NK～页；
S502、S504～步骤；
S702、S704～步骤；
T1、T2、T3、T4～时段。
Claims (12)
1.一种数据储存装置，包括：
一快闪存储器，具有多个区块、且各区块具有多个页，所述多个区块划分由多个存取通道作存取；以及
耦接该快闪存储器的一控制器，包括：
一运算单元；
一只读存储器，所载程序由该运算单元执行，作为该数据储存装置的固件；以及
一随机存取存储器，在执行该固件的该运算单元规划下供应至少一套高速缓存空间，上述一套高速缓存空间针对上述多个存取通道分别提供写入数据的暂存空间；
其中，该运算单元令一主机下达的写入数据分散对应上述多个存取通道，再于上述一套高速缓存空间中关于上述各个存取通道所对应的数据暂存空间均整理完成后，将整理完成的数据自该套高速缓存空间依照所属的存取通道写入该快闪存储器。
2.如权利要求1所述的数据储存装置，其特征在于，该运算单元于该随机存取存储器中规划的上述至少一套高速缓存空间包括第一套高速缓存空间以及第二套高速缓存空间。
3.如权利要求2所述的数据储存装置，其特征在于，该运算单元在将整理完成的数据自上述第一套高速缓存空间依照所属的存取通道写入该快闪存储器时，更切换以上述第二套高速缓存空间对该主机新下达的写入数据作整理。
4.如权利要求1所述的数据储存装置，其特征在于，快闪存储器写入单位的尺寸为K个上述页，K为一数量值。
5.如权利要求4所述的数据储存装置，其特征在于，该运算单元将整理完成的一个快闪存储器写入单位的数据依所属的存取通道分散储存至K个区块。
6.如权利要求1所述的数据储存装置，其特征在于，该运算单元令该主机下达的写入数据分散对应上述多个存取通道，并对应一套暂存于上述高速缓存空间的数据作整并。
7.一种快闪存储器控制方法，包括：
将一快闪存储器的多个区块划分由多个存取通道作存取，各区块具有多个页；
于一随机存取存储器中规划至少一套高速缓存空间，上述一套高速缓存空间针对上述多个存取通道分别提供写入数据的暂存空间；
令一主机下达的写入数据分散对应上述多个存取通道；以及
于上述一套高速缓存空间中关于上述各个存取通道所对应的数据暂存空间均整理完成后，将整理完成的数据自该套高速缓存空间依照所属的存取通道写入该快闪存储器。
8.如权利要求7所述的快闪存储器控制方法，其特征在于，规划于该随机存取存储器中的上述至少一套高速缓存空间包括第一套高速缓存空间以及第二套高速缓存空间。
9.如权利要求8所述的快闪存储器控制方法，其特征在于，更在将整理完成的数据自上述第一套高速缓存空间依照所属的存取通道写入该快闪存储器时，切换以上述第二套高速缓存空间对该主机新下达的写入数据作整理。
10.如权利要求7所述的快闪存储器控制方法，其特征在于，快闪存储器写入单位的尺寸为K个上述页，K为一数量值。
11.如权利要求10所述的快闪存储器控制方法，其特征在于，将整理完成的一个快闪存储器写入单位的数据依所属的存取通道分散储存至K个区块。
12.如权利要求7所述的快闪存储器控制方法，其特征在于，令该主机下达的写入数据分散对应上述多个存取通道，并对应一套暂存于上述高速缓存空间的数据作整并。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW102107205A TWI529730B (zh) | 2013-03-01 | 2013-03-01 | 資料儲存裝置與快閃記憶體控制方法 |
| TW102107205 | 2013-03-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104020959A true CN104020959A (zh) | 2014-09-03 |
Family
ID=51437742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310131475.XA Pending CN104020959A (zh) | 2013-03-01 | 2013-04-16 | 数据储存装置与快闪存储器控制方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN104020959A (zh) |
| TW (1) | TWI529730B (zh) |
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| Publication number | Publication date |
|---|---|
| TWI529730B (zh) | 2016-04-11 |
| TW201435888A (zh) | 2014-09-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20140903 |