KR20220077691A - 호스트, 메모리 컨트롤러 및 메모리 장치를 포함하는 전자 시스템 및 이의 동작 방법 - Google Patents

호스트, 메모리 컨트롤러 및 메모리 장치를 포함하는 전자 시스템 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 전자 장치에 관한 것으로, 랜덤하게 기록된 논리 블록 어드레스를 연속 데이터에 대응하는 어드레스로 변경하는 전자 시스템은, 연속적인 데이터에 대응하는 논리 블록 어드레스들이 할당되는 복수의 구역들로 구성되는 파일 시스템, 상기 연속적인 데이터가 프로그램되는 복수의 메모리 블록들을 포함하는 메모리 장치 및 상기 연속적인 데이터가 상기 복수의 메모리 블록들에 프로그램되도록 상기 논리 블록 어드레스들을, 상기 복수의 메모리 블록들에 각각 포함된 연속적인 페이지들에 대응하는 물리 블록 어드레스들에 맵핑하는 메모리 컨트롤러;를 포함하는 전자 시스템에 있어서, 상기 복수의 구역들은 각각 복수의 세그먼트들을 포함하고, 상기 파일 시스템은 상기 복수의 세그먼트들 중 무효 세그먼트들에 상기 연속적인 데이터에 대응하는 상기 논리 블록 어드레스들을 할당한다.

Description

호스트, 메모리 컨트롤러 및 메모리 장치를 포함하는 전자 시스템 및 이의 동작 방법{ELECTRONIC SYSTEM INCLUDING HOST, MEMORY CONTROLLER AND MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 전자 시스템 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 랜덤하게 기록된 논리 블록 어드레스를 연속 데이터에 대응하는 어드레스로 변경하는 전자 시스템 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 전자 시스템은, 연속적인 데이터에 대응하는 논리 블록 어드레스들이 할당되는 복수의 구역들로 구성되는 파일 시스템, 상기 연속적인 데이터가 프로그램되는 복수의 메모리 블록들을 포함하는 메모리 장치 및 상기 연속적인 데이터가 상기 복수의 메모리 블록들에 프로그램되도록 상기 논리 블록 어드레스들을, 상기 복수의 메모리 블록들에 각각 포함된 연속적인 페이지들에 대응하는 물리 블록 어드레스들에 맵핑하는 메모리 컨트롤러;를 포함하는 전자 시스템에 있어서, 상기 복수의 구역들은 각각 복수의 세그먼트들을 포함하고, 상기 파일 시스템은 상기 복수의 세그먼트들 중 무효 세그먼트들에 상기 연속적인 데이터에 대응하는 상기 논리 블록 어드레스들을 할당할 수 있다.
본 발명의 실시 예에 따른 전자 시스템의 동작 방법은, 복수의 세그먼트들을 각각 포함하는 복수의 구역들을 포함하는 파일 시스템, 복수의 메모리 블록들을 포함하는 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 전자 시스템의 동작 방법에 있어서, 연속적인 데이터에 대응하는 논리 블록 어드레스들을 상기 복수의 세그먼트들에 순차적으로 할당하는 단계, 상기 논리 블록 어드레스들 및 상기 복수의 메모리 블록들에 포함된 연속적인 페이지들에 대응하는 물리 블록 어드레스들 간 맵핑 관계를 생성하는 단계, 상기 맵핑 관계에 따라, 상기 연속적인 페이지들에 상기 연속적인 데이터를 프로그램하는 단계, 상기 맵핑 관계를 업데이트하는 단계 및 상기 맵핑 관계가 업데이트되면, 상기 복수의 세그먼트들 중 무효 세그먼트들에 상기 연속적인 데이터에 대응하는 상기 논리 블록 어드레스들을 할당하는 단계를 포함할 수 있다.
본 기술에 따르면, F2FS(flash friendly file system) 방식의 파일 시스템에 프리 세그먼트가 없는 경우 무효 세그먼트에 오버 라이트 동작을 수행하고, 유휴 기간에서 가비지 컬렉션을 통해 하나의 영역으로 논리 블록 어드레스를 이동시킴으로써 연속 데이터에 대응하는 어드레스로 변경함으로써 호스트, 메모리 컨트롤러 및 메모리 장치를 포함하는 전자 시스템의 성능을 향상시킬 수 있다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 호스트와 저장 장치 사이의 맵 데이터 출력 및 업데이트를 나타낸 도면이다.
도 5는 파일 시스템의 구역들 및 프로그램된 메모리 블록들을 나타낸 도면이다.
도 6은 맵 업데이트가 발생되었을 때 무효화 처리되는 페이지를 나타낸 도면이다.
도 7은 맵 업데이트에 따른 파일 시스템의 각 구역들의 업데이트를 나타낸 도면이다.
도 8은 무효된 세그먼트에 논리 블록 어드레스가 오버 라이트되는 것을 나타낸 도면이다.
도 9는 논리 블록 어드레스가 오버 라이트된 후 데이터의 프로그램을 설명하기 위한 도면이다.
도 10은 파일 시스템에서 가비지 컬렉션이 수행되는 과정을 나타낸 도면이다.
도 11은 파일 시스템에 가비지 컬렉션이 수행된 후 변경되는 맵핑 관계를 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 전자 시스템의 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 전자 시스템의 동작을 설명하기 위한 도면이다.
도 14는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 페이지들을 구성할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 2차원 어레이 구조(two-dimensional array structure) 또는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 이하에서는, 3차원 어레이 구조가 실시 예로써 설명되지만, 본 발명이 3차원 어레이 구조에 제한되는 것은 아니다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)는 하나의 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 동작할 수 있다. 또는 메모리 장치(100)는 하나의 메모리 셀에 적어도 두 개의 데이터 비트들을 저장하는 방식으로 동작할 수도 있다. 예를 들면, 메모리 장치(100)는 하나의 메모리 셀에 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트들을 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 동작할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 수신된 커맨드에 따라 쓰기 동작 (프로그램 동작), 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 리드 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원 전압이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치(100)인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)과 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(logical block address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있는 펌웨어(firmware; 미도시)를 포함할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 논리-물리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 호스트(300)로부터 프로그램 요청이 수신되면, 메모리 컨트롤러(200)는 프로그램 요청을 프로그램 커맨드로 변경하고, 프로그램 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 리드 요청이 수신되면, 메모리 컨트롤러(200)는 리드 요청을 리드 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 소거 요청이 수신되면, 메모리 컨트롤러(200)는 소거 요청을 소거 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 플래시 변환 계층(210)을 포함할 수 있다. 플래시 변환 계층(210)은 호스트(300)로부터 수신된 요청에 대응하는 논리 블록 어드레스(LBA)를 물리 블록 어드레스(PBA)로 변환하여 메모리 장치(100)에 출력할 수 있다.
예를 들면, 위에서 설명된 바와 같이, 플래시 변환 계층(210)은 프로그램 요청에 대응하는 논리 블록 어드레스(LBA)를 물리 블록 어드레스(PBA)로 변환하거나, 리드 요청에 대응하는 논리 블록 어드레스(LBA)를 물리 블록 어드레스(PBA)로 변환하거나, 또는 소거 요청에 대응하는 논리 블록 어드레스(LBA)를 물리 블록 어드레스(PBA)로 변환할 수 있다. 플래시 변환 계층(210)은 변환된 물리 블록 어드레스(PBA)를 메모리 장치(100)에 출력하고, 메모리 장치(100)는 물리 블록 어드레스(PBA)에 대응하는 페이지 또는 메모리 블록에 동작을 수행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 파일 시스템(310)으로부터 연속적인 논리 블록 어드레스들을 수신하고, 수신된 논리 블록 어드레스들을 물리 블록 어드레스들로 변환할 수 있다. 연속적인 물리 블록 어드레스들이 메모리 장치(100)에 출력되면, 메모리 장치(100)는 연속적인 물리 어드레스들에 대응하는 연속적인 동작들을 수행할 수 있다.
실시 예에서, 저장 장치(50)는 버퍼 메모리(미도시)를 더 포함할 수 있다. 메모리 컨트롤러(200)는 호스트(300)와 버퍼 메모리(미도시) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(300)로부터 입력된 데이터를 버퍼 메모리에 임시로 저장하고, 이후 버퍼 메모리에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.
실시 예에서, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
다양한 실시 예에서, 버퍼 메모리는 저장 장치(50)의 외부에서 연결될 수 있다. 이 경우, 저장 장치(50) 외부에 연결된 휘발성 메모리 장치들이 버퍼 메모리의 역할을 수행할 수 있을 것이다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
실시 예에서, 호스트(300)는 파일 시스템(310)을 포함할 수 있다. 파일 시스템(310)은 저장 장치(50)의 연속 쓰기 성능을 향상시키기 위한 복수의 구역들을 포함할 수 있다. 복수의 구역들은 비휘발성 메모리 또는 휘발성 메모리로 구성될 수 있다.
또, 복수의 구역들은 각각 세그먼트들을 포함할 수 있다. 예를 들면, 세그먼트들 중 논리 블록 어드레스가 할당된 세그먼트는 유효 세그먼트, 논리 블록 어드레스가 할당되지 않은 세그먼트는 프리 세그먼트일 수 있다. 또, 맵핑 관계가 업데이트됨에 따라 유효 세그먼트가 무효화되어 무효 세그먼트로 될 수 있다.
복수의 구역들에 각각 포함된 세그먼트들 중 프리 세그먼트에 더 이상 논리 블록 어드레스를 할당할 수 없는 경우, 가비지 컬렉션(GC)이 수행되거나 또는 무효 세그먼트에 오버라이트됨으로써 무효 세그먼트가 재사용될 수 있다.
복수의 구역들에는 연속하는 논리 블록 어드레스들이 할당될 수 있다. 예를 들면, 연속적인 쓰기 요청들에 대응하는 논리 블록 어드레스들이 복수의 구역들에 포함된 세그먼트들 중 프리 세그먼트들에 순차적으로 할당될 수 있다. 즉,
실시 예에서, 메모리 장치(100)에 배드 블록, 페일 처리된 페이지 또는 무효 페이지가 포함되지 않았을 때, 파일 시스템(310)에 의한 저장 장치(50)의 성능은 증가될 수 있다.
그러나, 메모리 장치(100)에 배드 블록, 페일 처리된 또는 무효 페이지가 포함되면, 연속 쓰기가 아닌 랜덤 쓰기가 수행될 수 있다. 예를 들면, 파일 시스템(310)의 복수의 구역들에 오버 라이트가 다량 발생되고, 메모리 장치(100)에 랜덤 쓰기가 수행될 수 있다. 랜덤 쓰기가 수행되면, 저장 장치(50)의 성능이 하락될 수 있다.
따라서, 본 발명에서, 파일 시스템(310)에 프리 세그먼트가 없어 랜덤 쓰기가 수행될 때, 저장 장치(50)의 성능을 향상시키는 방법이 제시된다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)으로부터 수신된 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 전압 또는 전류를 센싱하여 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시키거나 소거 전압을 인가할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 서브 블록 리드 커맨드 및 어드레스에 응답하여 선택된 메모리 블록의 리드 동작을 제어할 수 있다. 또한, 제어 로직(130)은 서브 블록 소거 커맨드 및 어드레스에 응답하여 선택된 메모리 블록에 포함된 선택된 서브 블록의 소거 동작을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2 및 도 3을 참조하면, 도 3은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
메모리 블록(BLKa)에는 서로 평행하게 배열된 제1 셀렉트 라인, 워드 라인들 및 제2 셀렉트 라인이 연결될 수 있다. 예를 들면, 워드 라인들은 제1 및 제2 셀렉트 라인들 사이에서 서로 평행하게 배열될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다.
더욱 구체적으로 설명하면, 메모리 블록(BLKa)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들에 공통으로 연결될 수 있다. 스트링들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들에 포함된 소스 셀렉트 트랜지스터들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKa)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들의 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 메모리 셀에 2 비트 이상의 데이터가 저장되는 메모리 셀을 멀티 레벨 셀(MLC)이라 부르지만, 최근에는 하나의 메모리 셀에 저장되는 데이터의 비트 수가 증가하면서 멀티 레벨 셀(MLC)은 2 비트의 데이터가 저장되는 메모리 셀을 의미하게 되었고, 3 비트 이상의 데이터가 저장되는 메모리 셀은 트리플 레벨 셀(TLC)이라 부르고, 4 비트 이상의 데이터가 저장되는 메모리 셀은 쿼드러플 레벨 셀(QLC)이라 부른다. 이 외에도 다수의 비트들의 데이터가 저장되는 메모리 셀 방식이 개발되고 있으며, 본 실시예는 2 비트 이상의 데이터가 저장되는 메모리 장치(100)에 적용될 수 있다.
다른 실시 예에서, 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다.
도 4는 호스트와 저장 장치 사이의 맵 데이터 출력 및 업데이트를 나타낸 도면이다.
도 4를 참조하면, 도 4의 호스트(300)는 파일 시스템(310)을 포함하고, 도 4의 저장 장치(50)는 플래시 변환 계층(210) 및 메모리 장치(100)를 포함할 수 있다.
메모리 장치(100)는 물리적으로 오버 라이트(덮어 쓰기)가 불가능하다. 즉, 메모리 장치(100)는 프로그램 동작 시 복수의 메모리 셀들에 대한 소거 동작을 수행한 후 복수의 메모리 셀들을 프로그램할 수 있다(write after erase).
따라서, 메모리 장치(100)의 오버 라이트가 불가능한 특성으로 인해, 메모리 장치(100)를 제어하는 메모리 컨트롤러(도 1의 200)는, 메모리 장치(100)에 물리적으로 연속 쓰기 동작이 수행되도록 논리 블록 어드레스(logical block address; LBA)와 물리 블록 어드레스(physical block address; PBA)를 맵핑하는 플래시 변환 계층(210)을 포함할 수 있다.
즉, 플래시 변환 계층(210)이 논리 블록 어드레스(LBA)에 대응하는 물리 블록 어드레스(PBA)를 무효로 된 어드레스가 아닌 새로운 물리 블록 어드레스를 맵핑함으로써, 오버 라이트가 불가능한 메모리 장치(100)가 연속 쓰기 동작을 수행할 수 있다.
실시 예에서, 플래시 변환 계층(210)은 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간 맵핑 관계를 형성하고, 물리 블록 어드레스(PBA)를 메모리 장치(100)에 출력할 수 있다.
이 후, 웨어-레벨링(wear-leveling) 또는 가비지 컬렉션(garbage collection; GC)에 의해 맵 데이터가 업데이트되면, 플래시 변환 계층(210)은 메모리 장치(100)로부터 출력되는 업데이트 정보(UPDATE_INF)를 기초로 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간 맵핑 관계를 업데이트할 수 있다. 즉, 플래시 변환 계층(210)은 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간 새로운 맵핑 관계를 형성할 수 있다.
실시 예에서, 파일 시스템(310)은 메모리 장치(100)의 성능을 향상시킬 수 있다. 구체적으로, 파일 시스템(310)은 메모리 장치(100)가 연속 쓰기 동작 시, 메모리 장치(100)의 성능을 향상시키기 위한 동작을 수행할 수 있다.
예를 들면, 호스트(300)가 저장 장치(50)에 연속적인 프로그램 요청을 출력할 때, 파일 시스템(310)은 연속적인 프로그램 요청에 대응하는 논리 블록 어드레스(LBA)들을 순차적으로 할당할 수 있다. 구체적으로, 파일 시스템(310)은 복수의 구역들에 연속적인 논리 블록 어드레스(LBA)들을 순차적으로 할당하고, 연속적인 논리 블록 어드레스(LBA)들을 저장 장치(50)에 출력할 수 있다.
실시 예에서, 파일 시스템(310)은 복수의 구역들에 연속적인 논리 블록 어드레스(LBA)들을 순차적으로 할당함으로써 자체적으로 논리 블록 어드레스(LBA)들을 업데이트할 수 있다. 또, 파일 시스템(310)은 메모리 장치(100)와 동일하게 자체적으로 가비지 컬렉션(GC)을 수행할 수 있다. 즉, 특정 구역에 포함된 세그먼트들 중 특정 세그먼트의 논리 블록 어드레스(LBA)가 무효로 되면, 프리 세그먼트 확보를 위해 가비지 컬렉션(GC)이 수행될 수 있다. 이러한 파일 시스템(310)의 가비지 컬렉션(GC)은 아이들 기간(idle time)에 수행될 수 있다.
그러나, 파일 시스템(310)이 비지 상태인 경우 가비지 컬렉션(GC)이 수행될 수 없기 때문에, 파일 시스템(310)은 무효로 된 논리 블록 어드레스(LBA)에 대응하는 세그먼트에 새로운 논리 블록 어드레스(LBA)를 오버 라이트할 수 있다. 이를, 여유 공간 재활용(slack space recycle; SSR)이라 한다.
즉, 백그라운드 가비지 컬렉션(background GC)이 아닌 포어그라운드 가비지 컬렉션(foreground GC)에서, 무효로 된 세그먼트에 새로운 논리 블록 어드레스(LBA)가 할당될 수 있다. 여기서 포어그라운드 가비지 컬렉션(foreground GC)은 백그라운드 가비지 컬렉션(background GC)과 구별되는 동작으로, 포어그라운드 가비지 컬렉션(foreground GC)은 파일 시스템(310)이 수행 중인 동작을 완료한 후 수행되는 동작을 의미한다. 포어그라운드 가비지 컬렉션(foreground GC)은 백그라운드 가비지 컬렉션(background GC)이 수행될 수 없을 때 수행될 수 있다.
따라서, 파일 시스템(310)이 논리 블록 어드레스를 세그먼트에 할당을 완료한 후, 포어그라운드 가비지 컬렉션(foreground GC) 동작을 통해, 무효로된 세그먼트에 새로운 논리 블록 어드레스가 오버 라이트될 수 있다. 즉, 포어그라운드 가비지 컬렉션(foreground GC)은 레이턴시에 영향을 미치는 동작이고, 백그라운드 가비지 컬렉션(background GC)은 파일 시스템(310)이 동작 중 유휴 기간에 수행되므로 레이턴시에 영향을 미치지 않는 동작일 수 있다.
실시 예에서, 무효로 된 세그먼트에 새로운 논리 블록 어드레스(LBA)가 할당되면, 메모리 장치(100)는 연속 쓰기가 아닌 랜덤 쓰기 동작을 수행할 수 있다. 즉, 파일 시스템(310)의 복수의 구역들에 새로운 논리 블록 어드레스(LBA)가 랜덤으로 할당되기 때문에, 메모리 장치(100)에도 랜덤 쓰기 동작이 수행될 수 있다.
따라서, 본 발명에서, 파일 시스템(310)이 포어그라운드 가비지 컬렉션(foreground GC)을 통해 무효로 된 논리 블록 어드레스(LBA)에 대응하는 세그먼트에 새로운 논리 블록 어드레스(LBA)를 오버 라이트하되, 메모리 장치(100)에 연속 쓰기 동작을 수행하고, 복수의 구역들에 할당된 논리 블록 어드레스(LBA)들을 하나의 구역에 할당하는 방법이 제시된다.
도 5는 파일 시스템의 구역들 및 프로그램된 메모리 블록들을 나타낸 도면이다.
도 4 및 도 5를 참조하면, 도 5는 도 4의 파일 시스템(도 4의 310)에 포함된 복수의 구역들 및 도 4의 메모리 장치(도 4의 100)에 포함된 복수의 메모리 블록들을 도시한다.
도 5에서, 복수의 구역들은 제1 내지 제3 구역(ZONE1~ZONE3), 복수의 메모리 블록들은 제1 내지 제3 메모리 블록(BLK1~BLK3)인 것으로 도시되었으나, 더 많은 수 또는 더 적은 수 구역들이 파일 시스템(도 4의 310)에 포함될 수 있고, 또 더 많은 수 또는 더 적은 수 메모리 블록들이 메모리 장치(도 4의 100)에 포함될 수 있다. 제1 내지 제3 구역(ZONE1~ZONE3)은 각각 복수의 세그먼트들로 구성될 수 있다.
나아가, 제1 내지 제3 구역(ZONE1~ZONE3)은 가비지 컬렉션(garbage collection; GC)이 수행되는 단위로, 각 구역은 메모리 블록에 대응하고, 복수의 세그먼트들은 프로그램과 리드가 수행되는 단위로, 각 세그먼트는 메모리 블록에 포함된 페이지에 대응할 수 있다.
도 5를 참조하면, 호스트(도 4의 300)로부터 출력되는 논리 블록 어드레스(LBA)들은 연속적인 프로그램 요청에 대응하는 논리 블록 어드레스(LBA)들인 것으로 가정한다. 또, 파일 별로 연속적인 프로그램 동작이 수행되는 것으로 가정한다. 즉, 제1 파일(FILE1)에 포함된 데이터들이 연속적으로 프로그램된 후, 제2 파일(FILE2)에 포함된 데이터들, 제3 파일(FILE3)에 포함된 데이터들이 연속적으로 프로그램될 수 있다.
실시 예에서, 파일 시스템(도 4의 310)은 제1 내지 제3 구역(ZONE1~ZONE3)들을 포함하고, 각 구역들은 7개의 세그먼트들로 구성될 수 있다. 각 세그먼트에는 논리 블록 어드레스(LBA)가 할당될 수 있다.
예를 들면, 제1 파일(FILE1)에 포함된 데이터들에 대응하는 제1 내지 제7 논리 블록 어드레스(LBA1~LBA7)가 제1 구역(ZONE1)에 할당되고, 제2 파일(FILE2)에 포함된 데이터들에 대응하는 제8 내지 제14 논리 블록 어드레스(LBA8~LBA14)가 제2 구역(ZONE2)에 할당되고, 제3 파일(FILE3)에 포함된 데이터들에 대응하는 제15 내지 제21 논리 블록 어드레스(LBA15~LBA21)가 제3 구역(ZONE3)에 할당될 수 있다.
각 파일에 포함된 데이터들에 대응하는 논리 블록 어드레스(LBA)들이 복수의 세그먼트들에 할당되면, 메모리 장치(도 4의 100)에 포함된 메모리 블록에 연속 프로그램 동작, 즉 연속 쓰기 동작이 수행될 수 있다.
구체적으로, 플래시 변환 계층(도 4의 210)은 제1 내지 제7 논리 블록 어드레스(LBA1~LBA7)를 연속적인 물리 블록 어드레스로 할당할 수 있다. 즉, 플래시 변환 계층(도 4의 210)은 제1 내지 제7 논리 블록 어드레스(LBA1~LBA7)를 제1 메모리 블록(BLK1)에 포함된 페이지들에 대응하는 물리 블록 어드레스들로 순차적으로 맵핑할 수 있다.
위와 같은 방식으로, 플래시 변환 계층(도 4의 210)은 제8 내지 제14 논리 블록 어드레스(LBA8~LBA14)를 제2 메모리 블록(BLK2)에 포함된 페이지들의 물리 블록 어드레스들로 순차적으로 맵핑하고, 제15 내지 제21 논리 블록 어드레스(LBA15~LBA21)를 제3 메모리 블록(BLK3)에 포함된 페이지들의 물리 블록 어드레스들로 순차적으로 맵핑할 수 있다.
이 후, 메모리 장치(도 4의 100)가 플래시 변환 계층(도 4의 210)으로부터 물리 블록 어드레스들을 수신하면, 연속적인 프로그램 동작이 수행될 수 있다.
예를 들면, 제1 파일(FILE1)에 포함된 데이터들이 제1 메모리 블록(BLK1)에 포함된 페이지들에 순차적으로 프로그램되고, 제2 파일(FILE2)에 포함된 데이터들이 제2 메모리 블록(BLK2)에 포함된 페이지들에 순차적으로 프로그램되고, 제3 파일(FILE3)에 포함된 데이터들이 제3 메모리 블록(BLK3)에 포함된 페이지들에 순차적으로 프로그램될 수 있다.
실시 예에서, 파일 시스템(도 4의 310)의 각 구역의 세그먼트들에 모두 논리 블록 어드레스(LBA)들이 할당된 상태이므로, 다음 논리 블록 어드레스(LBA)를 할당하는 방법이 문제될 수 있다. 예를 들면, 다음 논리 블록 어드레스(LBA)를 할당하기 위해, 파일 시스템(도 4의 310)은 가비지 컬렉션(GC)을 수행할 수 있다.
도 6은 맵 업데이트가 발생되었을 때 무효화 처리되는 페이지를 나타낸 도면이다.
도 5 및 도 6을 참조하면, 도 6은, 도 5의 제1 내지 제3 메모리 블록(BLK1~BLK3)에 포함된 제1 내지 제21 페이지(PAGE1~PAGE21)에 대응하는 물리 블록 어드레스들 및 해당 물리 블록 어드레스들에 각각 대응하는 논리 블록 어드레스들을 도시한다.
도 6에서, 제1 메모리 블록(BLK1)은 제1 내지 제7 페이지(PAGE1~PAGE7), 제2 메모리 블록(BLK2)은 제8 내지 제14 페이지(PAGE8~PAGE14), 제3 메모리 블록(BLK3)은 제15 내지 제21 페이지(PAGE15~PAGE21)를 포함하는 것으로 가정한다.
실시 예에서, 제1 내지 제21 논리 블록 어드레스(LBA1~LBA21)는 제1 내지 제21 물리 블록 어드레스(PBA1~PBA21)에 맵핑될 수 있다. 즉, 제1 내지 제21 물리 블록 어드레스(PBA1~PBA21)는 각각 제1 내지 제21 페이지(PAGE1~PAGE21)에 대응하는 어드레스일 수 있다.
도 5 및 도 6을 참조하면, 파일 시스템(도 4의 310)에 의해, 제1 파일(FILE1)에 포함된 데이터들에 대응하는 논리 블록 어드레스들(LBA1~LBA7), 제2 파일(FILE2)에 포함된 데이터들에 대응하는 논리 블록 어드레스들(LBA8~LBA14), 제3 파일(FILE3)에 포함된 데이터들에 대응하는 논리 블록 어드레스들(LBA15~LBA21)이 연속적으로 할당됨에 따라, 제1 내지 제7 물리 블록 어드레스(PBA1~PBA7), 제8 내지 제14 물리 블록 어드레스(PBA8~PBA14), 제15 내지 제21 물리 블록 어드레스(PBA15~PBA21)에 대응하는 페이지들에 연속적인 프로그램 동작이 수행될 수 있다.
이 후, 웨어-레벨링(wear-leveling) 또는 가비지 컬렉션(garbage collection; GC)에 의해 맵 데이터가 업데이트되고, 각 메모리 블록에 포함된 페이지들 중 특정 페이지가 무효로 될 수 있다.
예를 들면, 웨어-레벨링(wear-leveling) 또는 가비지 컬렉션(GC)에 의해, 제3 물리 블록 어드레스(PBA3)에 대응하는 제3 페이지(PAGE3)의 데이터, 제6 물리 블록 어드레스(PBA6)에 대응하는 제6 페이지(PAGE6)의 데이터, 제9 물리 블록 어드레스(PBA9)에 대응하는 제9 페이지(PAGE9)의 데이터, 제10 물리 블록 어드레스(PBA10)에 대응하는 제10 페이지(PAGE10)의 데이터, 제15 물리 블록 어드레스(PBA15)에 대응하는 제15 페이지(PAGE15)의 데이터, 제17 물리 블록 어드레스(PBA17)에 대응하는 제17 페이지(PAGE17)의 데이터, 제18 물리 블록 어드레스(PBA18)에 대응하는 제18 페이지(PAGE18)의 데이터가 무효로 될 수 있다.
따라서, 제3 논리 블록 어드레스(LBA3) 및 제3 물리 블록 어드레스(PBA3) 간 맵핑 관계, 제6 논리 블록 어드레스(LBA6) 및 제6 물리 블록 어드레스(PBA6) 간 맵핑 관계, 제9 논리 블록 어드레스(LBA9) 및 제9 물리 블록 어드레스(PBA9) 간 맵핑 관계, 제10 논리 블록 어드레스(LBA10) 및 제10 물리 블록 어드레스(PBA10) 간 맵핑 관계, 제15 논리 블록 어드레스(LBA15) 및 제15 물리 블록 어드레스(PBA15) 간 맵핑 관계, 제17 논리 블록 어드레스(LBA17) 및 제17 물리 블록 어드레스(PBA17) 간 맵핑 관계, 제18 논리 블록 어드레스(PBA18) 및 제18 물리 블록 어드레스(PBA18) 간 맵핑 관계가 무효로 될 수 있다.
실시 예에서, 논리 블록 어드레스(LBA) 및 물리 블록 어드레스(PBA) 간 맵핑 관계가 무효로 되면, 파일 시스템(도 4의 310)의 각 구역에 포함된 세그먼트도 무효로 될 수 있다.
실시 예에서, 각 세그먼트가 무효로 된 후 파일 시스템(도 4의 310)이 가비지 컬렉션(GC)을 수행하기 전, 각 구역의 세그먼트에 논리 블록 어드레스(LBA)를 할당하는 방법이 문제될 수 있다.
도 7은 맵 업데이트에 따른 파일 시스템의 각 구역들의 업데이트를 나타낸 도면이다.
도 6 및 도 7을 참조하면, 도 7은 도 6의 제3 페이지(PAGE3)의 데이터, 제6 페이지(PAGE6)의 데이터, 제 제9 페이지(PAGE9)의 데이터, 제10 페이지(PAGE10)의 데이터, 제15 페이지(PAGE15)의 데이터, 제17 페이지(PAGE17)의 데이터, 제18 페이지(PAGE18)의 데이터가 무효로 된 후, 파일 시스템(도 4의 310)에 포함된 각 구역의 세그먼트가 무효로 되는 과정을 도시한다.
실시 예에서, 웨어-레벨링(wear-leveling) 또는 가비지 컬렉션(garbage collection; GC)에 의해 맵 데이터가 업데이트됨에 따라, 파일 시스템(도 4의 310)의 각 구역들이 업데이트될 수 있다.
예를 들면, 도 6의 제3, 제6, 제9, 제10, 제15, 제17 및 제18 페이지(PAGE3, PAGE6, PAGE9, PAGE10, PAGE15, PAGE17, PAGE18)가 무효로 됨에 따라, 각 페이지에 대응하는 논리 블록 어드레스(logical block address, LBA) 및 물리 블록 어드레스(physical block address, PBA) 간 맵핑 관계가 무효로 될 수 있다.
실시 예에서, 논리 블록 어드레스(LBA) 및 물리 블록 어드레스(PBA) 간 맵핑 관계가 무효로 됨에 따라, 제1 구역(ZONE1)에 할당된 제3 및 제6 논리 블록 어드레스(LBA3, LBA6), 제2 구역(ZONE2)에 할당된 제9 및 제10 논리 블록 어드레스(LBA9, LBA10), 제3 구역(ZONE3)에 할당된 제15, 제17 및 제18 논리 블록 어드레스(LBA15, LBA17, LBA18)가 무효로 될 수 있다.
이 때, 파일 시스템(도 4의 310)에 포함된 각 구역의 세그먼트들에 모두 논리 블록 어드레스들(LBA1~LBA21)이 할당된 상태이므로, 이 후 논리 블록 어드레스가 할당될 세그먼트가 존재하지 않을 수 있다. 따라서, 유휴 기간(idle time)에서, 파일 시스템(도 4의 310)에 가비지 컬렉션(GC)이 수행될 수 있다.
그러나, 유휴 기간(idle time)이 항상 존재하는 것은 아니므로, 장시간 파일 시스템(도 4의 310)에 가비지 컬렉션(GC)이 수행되지 않을 수 있다. 이 경우, 파일 시스템(도 4의 310)의 구역에 논리 블록 어드레스를 할당할 수 없으므로, 여유 공간 재활용(slack space recycle; SSR)에 의해 새로운 논리 블록 어드레스가 파일 시스템(도 4의 310)의 각 구역의 세그먼트에 할당될 수 있다.
도 8은 무효된 세그먼트에 논리 블록 어드레스가 오버 라이트되는 것을 나타낸 도면이다.
도 7 및 도 8을 참조하면, 도 8은, 도 7에서 제1 구역(ZONE1)에 할당된 제3 및 제6 논리 블록 어드레스(LBA3, LBA6), 제2 구역(ZONE2)에 할당된 제9 및 제10 논리 블록 어드레스(LBA9, LBA10), 제3 구역(ZONE3)에 할당된 제15, 제17 및 제18 논리 블록 어드레스(LBA15, LBA17, LBA18)에 각각 대응하는 세그먼트들이 무효로 된 이후, 새로운 논리 블록 어드레스의 할당을 도시한다.
실시 예에서, 파일 시스템(도 4의 310)에 포함된 각 구역의 세그먼트들에 모두 논리 블록 어드레스들(LBA1~LBA21)이 할당되었음에도 유휴 기간(idle time)이 발생되지 않아, 파일 시스템(도 4의 310)에 가비지 컬렉션(garbage collection; GC)이 수행되지 않을 수 있다. 이 경우, 비지 상태에서, 파일 시스템(도 4의 310)은 가비지 컬렉션(GC) 대신 여유 공간 재활용(slack space recycle; SSR)에 의해 새로운 논리 블록 어드레스를 각 구역에 할당할 수 있다.
실시 예에서, 제3 파일(FILE3)에 포함된 데이터들에 대응하는 논리 블록 어드레스들이 제3 구역(ZONE3)에 할당된 후, 제4 파일(FILE4)에 포함된 데이터들에 대응하는 논리 블록 어드레스들이 파일 시스템(도 4의 310)에 할당될 수 있다.
이 때, 파일 시스템(도 4의 310)은 비지 상태이므로, 가비지 컬렉션(GC)이 수행될 수 없기 때문에, 여유 공간 재활용(SSR)에 의해 특정 세그먼트에 오버 라이트 동작이 수행될 수 있다.
예를 들면, 제1 구역(ZONE1)에 할당된 제3 및 제6 논리 블록 어드레스(LBA3, LBA6)에 대응하는 세그먼트들, 제2 구역(ZONE2)에 할당된 제9 및 제10 논리 블록 어드레스(LBA9, LBA10)에 대응하는 세그먼트들, 제3 구역(ZONE3)에 할당된 제15, 제17 및 제18 논리 블록 어드레스(LBA15, LBA17, LBA18)에 대응하는 세그먼트들이 무효로 되었기 때문에, 무효로 된 각 세그먼트에 제4 파일(FILE4)에 포함된 데이터들에 대응하는 논리 블록 어드레스들이 할당될 수 있다.
그러나, 제4 파일(FILE4)에 포함된 데이터들에 대응하는 논리 블록 어드레스들이 하나의 구역에서 연속적으로 할당되지 않았기 때문에, 연속 쓰기 동작이 아닌 랜덤 쓰기 동작이 수행될 수 있다. 랜덤 쓰기 동작에 의해 저장 장치의 성능이 하락할 수 있다. 즉, 파일 시스템(도 4의 310)에 의해 연속적인 데이터에 대한 맵핑 관계가 형성됨으로써 향상되는 성능이 감소될 수 있다.
나아가, 연속적이지 않은 데이터에 대한 맵핑 관계를 형성함으로써, 맵핑 관계 형성에 추가 손실이 발생될 수 있다.
따라서, 본 발명에서, 여유 공간 재활용(slack space recycle; SSR)에 의해 각 구역에 논리 블록 어드레스가 오버 라이트된 경우, 데이터의 프로그램 방법 및 맵핑 데이터의 업데이트 방법이 제시된다.
도 9는 논리 블록 어드레스가 오버 라이트된 후 데이터의 프로그램을 설명하기 위한 도면이다.
도 6, 도 8 및 도 9를 참조하면, 도 6에서 논리 블록 어드레스(LBA) 및 물리 블록 어드레스(PBA) 간 맵핑 관계가 무효로 된 후, 도 8에서 무효로 된 각 세그먼트에 제4 파일(FILE4)에 포함된 데이터들에 대응하는 논리 블록 어드레스들이 할당된 이후 메모리 장치(도 4의 100)에 포함된 메모리 블록에 제4 파일(FILE4)에 포함된 데이터들이 프로그램되는 과정을 도시한다.
도 9에서, 메모리 장치(도 4의 100)는 제1 내지 제3 메모리 블록(BLK1~BLK3)외에 추가 메모리 블록인 제4 메모리 블록(BLK4)을 포함하는 것으로 가정한다. 추가 메모리 블록은 유저 영역의 메모리 블록들 외에 추가적으로 포함되는 오버 프로비저닝 영역(over provisioning; OP)의 메모리 블록인 것으로 가정한다.
실시 예에서, 파일 시스템(도 4의 310)에 잔여 세그먼트들이 존재하지 않아 가비지 컬렉션(garbage collection; GC)이 수행되어 세그먼트들이 확보되기 전이라도, 여유 공간 재활용(slack space recycle; SSR)에 의해 제4 파일(FILE4)에 포함된 데이터들에 대응하는 논리 블록 어드레스들이 할당될 수 있다. 구체적으로, 무효로 된 세그먼트에 새로운 논리 블록 어드레스가 오버 라이트됨으로써, 제4 파일(FILE4)에 포함된 데이터들에 대응하는 논리 블록 어드레스들이 할당될 수 있다.
파일 시스템(도 4의 310)이 제4 파일(FILE4)에 포함된 데이터들에 의 데이터에 대응하는 논리 블록 어드레스들을 오버 라이트하면, 플래시 변환 계층(도 4의 210)은 제4 파일(FILE4)에 포함된 데이터들에 대응하는 논리 블록 어드레스들을 물리 블록 어드레스들로 변환할 수 있다. 이 때 변환되는 물리 블록 어드레스들은 제4 메모리 블록(BLK4)에 포함된 페이지들에 대응하는 어드레스일 수 있다.
이 후, 플래시 변환 계층(도 4의 210)이 제4 메모리 블록(BLK4)에 포함된 페이지들에 대응하는 물리 블록 어드레스들을 메모리 장치(도 4의 100)에 출력하면, 메모리 장치(도 4의 100)는 해당 물리 블록 어드레스들에 대응하는 페이지들에 제4 파일(FILE4)에 포함된 데이터들을 연속적으로 프로그램할 수 있다. 즉, 연속 쓰기 동작이 수행될 수 있다.
결과적으로, 파일 시스템(도 4의 310)에서는 오버 라이트가 가능하기 때문에, 무효로 된 세그먼트들에 제4 파일(FILE4)에 포함된 데이터들에 대응하는 논리 블록 어드레스들을 오버 라이트하는 것이 가능하지만, 메모리 장치(도 4의 100)에서는 오버 라이트가 불가능하기 때문에, 제4 메모리 블록(BLK4)에 포함된 페이지들에 연속 쓰기 동작이 수행될 수 있다.
그러나, 파일 시스템(도 4의 310)의 세그먼트들에는 연속적으로 논리 블록 어드레스들이 할당된 상태가 아니므로, 연속적으로 논리 블록 어드레스들을 할당하기 위한 동작들이 수행될 수 있다.
도 10은 파일 시스템에서 가비지 컬렉션이 수행되는 과정을 나타낸 도면이다.
도 8 및 도 10을 참조하면, 도 10은 도 8에서 무효로 된 각 세그먼트에 제4 파일(FILE4)에 포함된 데이터들에 대응하는 논리 블록 어드레스들이 할당된 이후 가비지 컬렉션(garbage collection; GC)에 의해 각 세그먼트들에 연속적인 논리 블록 어드레스들이 할당되는 과정을 도시한다.
실시 예에서, 파일 시스템(도 4의 310)에 포함된 각 구역의 세그먼트들에 모두 논리 블록 어드레스들(LBA1~LBA21)이 할당된 상태인 경우, 여유 세그먼트들을 확보하기 위해 유휴 기간(idle time)에서 파일 시스템(도 4의 310)에 가비지 컬렉션(garbage collection; GC)이 수행될 수 있다. 여기서, 가비지 컬렉션(garbage collection; GC)은 호스트(도 4의 300) 내부 동작에 의해서도 트리거될 수 있다.
실시 예에서, 가비지 컬렉션(GC)이 수행됨에 따라, 제1 내지 제3 구역(ZONE1~ZONE3)은 제X 구역 내지 제Z 구역(ZONE_X~ZONE_Z)으로 다시 설정될 수 있다.
제1 내지 제3 구역(ZONE1~ZONE3)이 제X 구역 내지 제Z 구역(ZONE_X~ZONE_Z)으로 설정되면, 제X 구역 내지 제Z 구역(ZONE_X~ZONE_Z)에는 연속적인 논리 블록 어드레스들이 할당될 수 있다. 즉, 제X 구역 내지 제Z 구역(ZONE_X~ZONE_Z)에 제1 내지 제4 파일(FILE1~FILE4)에 포함된 데이터들에 대응하는 논리 블록 어드레스들이 다시 순차적으로 할당될 수 있다. 이 때, 무효로 된 세그먼트들은 할당되지 않을 수 있다.
예를 들면, 제1 파일(FILE1)에 포함된 데이터들에 대응하는 논리 블록 어드레스들은 제X 구역(ZONE_X)의 각 세그먼트들에 제X1 내지 제X5 논리 블록 어드레스(LBAX1~LBAX5)로 순차적으로 할당될 수 있다.
제2 파일(FILE2)에 포함된 데이터들에 대응하는 논리 블록 어드레스들은 제X 구역(ZONE_X)의 각 세그먼트들에 제X6 및 제X7 논리 블록 어드레스(LBAX6, LBAX7)로, 제Y 구역(ZONE_Y)의 각 세그먼트들에 제Y1 내지 제Y3 논리 블록 어드레스(LBAY1~LBAY3)로 순차적으로 할당될 수 있다.
제3 파일(FILE3)에 포함된 데이터들에 대응하는 논리 블록 어드레스들은 제Y 구역(ZONE_Y)의 각 세그먼트들에 제Y4 내지 제Y7 논리 블록 어드레스(LBAY4~LBAY7)로 순차적으로 할당될 수 있다.
제4 파일(FILE4)에 포함된 데이터들에 대응하는 논리 블록 어드레스들은 제Z 구역(ZONE_Z)의 각 세그먼트들에 제Z1 내지 제Z7 논리 블록 어드레스(LBAZ1~LBAZ7)로 할당될 수 있다.
위와 같이, 파일 시스템(도 4의 310)에 가비지 컬렉션(GC)이 수행됨에 따라, 제1 내지 제4 파일(FILE1~FILE4)에 포함된 연속적인 데이터들에 대응하는 논리 블록 어드레스들이 제X 구역 내지 제Z 구역(ZONE_X~ZONE_Z)의 세그먼트들에 순차적으로 할당될 수 있다. 따라서, 제4 파일(FILE4)에 포함된 데이터들에 대응하는 논리 블록 어드레스들은 하나의 구역인 제Z 구역(ZONE_Z)의 세그먼트들에 할당될 수 있다.
실시 예에서, 파일 시스템(도 4의 310)에 가비지 컬렉션(GC)이 수행됨에 따라, 플래시 변환 계층(도 4의 210)도 논리 블록 어드레스(LBA) 및 물리 블록 어드레스(PBA) 간 맵핑 관계를 업데이트할 수 있다. 또, 플래시 변환 계층(도 4의 210)이 맵핑 관계를 업데이트함에 따라, 메모리 장치(도 4의 100)의 메모리 블록에 포함된 페이지들의 데이터도 이동될 수 있다.
도 11은 파일 시스템에 가비지 컬렉션이 수행된 후 변경되는 맵핑 관계를 설명하기 위한 도면이다.
도 10 및 도 11을 참조하면, 도 11은 도 10에서 파일 시스템(도 4의 310)에 가비지 컬렉션(garbage collection; GC)이 수행된 후 변경되는 맵핑 관계를 도시한다.
실시 예에서, 파일 시스템(도 4의 310)으로부터 가비지 컬렉션(GC)이 수행됨에 따른 업데이트 정보를 수신하면, 플래시 변환 계층(도 4의 210)은 논리 블록 어드레스(LBA) 및 물리 블록 어드레스(PBA) 간 맵핑 관계를 업데이트할 수 있다.
실시 예에서, 플래시 변환 계층(도 4의 210)이 맵핑 관계를 업데이트함에 따라, 제1 파일(FILE1)에 포함된 데이터들에 대응하는 제X1 내지 제X5 논리 블록 어드레스(LBAX1~LBAX5)는 각각 제1 메모리 블록(BLK1)에 포함된 페이지들에 대응하는 제1 내지 제5 물리 블록 어드레스(PBA1~PBA5)와 맵핑 관계를 형성할 수 있다.
제2 파일(FILE2)에 포함된 데이터들에 대응하는 제X6 및 제X7 논리 블록 어드레스(LBAX6, LBAX7)와 제Y1 내지 제Y3 논리 블록 어드레스(LBAY1~LBAY3)는 각각 제1 메모리 블록(BLK1)에 포함된 페이지들에 대응하는 제6 및 제7 물리 블록 어드레스(PBA6, PBA7)와 제2 메모리 블록(BLK2)에 포함된 페이지들에 대응하는 제8 내지 제10 물리 블록 어드레스(PBA8~PBA10)와 맵핑 관계를 형성할 수 있다.
제3 파일(FILE3)에 포함된 데이터들에 대응하는 제Y4 내지 제Y7 논리 블록 어드레스(LBAY4~LBAY7)는 각각 제2 메모리 블록(BLK2)에 포함된 페이지들에 대응하는 제11 내지 제14 물리 블록 어드레스(PBA11~PBA14)와 맵핑 관계를 형성할 수 있다.
결과적으로, 제1 내지 제3 파일(FILE1~FILE3)에 포함된 데이터들이 제1 및 제2 메모리 블록(BLK1, BLK2) 내 페이지들에 순차적으로 프로그램됨으로써, 제1 및 제2 메모리 블록(BLK1, BLK2) 내 페이지들의 데이터는 연속적인 데이터로 취급될 수 있다.
또, 제1 내지 제3 메모리 블록(BLK1~BLK3)에 포함된 페이지들의 데이터들이 이동됨에 따라, 제3 메모리 블록(BLK3)은 프리 블록(FREE)이 될 수 있다. 이 후, 제3 메모리 블록(BLK3)에 포함된 페이지들에는 새로운 데이터가 프로그램될 수 있다.
실시 예에서, 플래시 변환 계층(도 4의 210)이 맵핑 관계를 업데이트함에 따라, 제4 파일(FILE4)에 포함된 데이터들에 대응하는 제Z1 내지 제Z7 논리 블록 어드레스(LBAZ1~LBAZ7)는 각각 제4 메모리 블록(BLK4)에 포함된 페이지들에 대응하는 물리 블록 어드레스들과 맵핑 관계를 형성할 수 있다.
제Z1 내지 제Z7 논리 블록 어드레스(LBAZ1~LBAZ7)가 제4 메모리 블록(BLK4)에 포함된 페이지들에 대응하는 물리 블록 어드레스들과 맵핑 관계를 형성함에 따라, 제4 메모리 블록(BLK4)에 포함된 페이지들의 데이터에 대한 이동 없이 맵핑 관계만 업데이트될 수 있다. 즉, 제4 메모리 블록(BLK4) 내 페이지들의 데이터에 대한 이동 없이 맵핑 관계만 업데이트됨으로써, 제4 메모리 블록(BLK4) 내 페이지들의 데이터는 연속적인 데이터로 취급될 수 있다.
따라서, 데이터의 이동 없이 메모리 블록 내 페이지들에 프로그램된 데이터가 연속적인 데이터로 취급될 수 있다.
도 12는 본 발명의 일 실시 예에 따른 전자 시스템의 동작을 설명하기 위한 도면이다.
도 12를 참조하면, S1201 단계에서, 호스트는 연속적인 데이터에 대응하는 논리 블록 어드레스를 각 구역별로 할당할 수 있다. 실시 예에서, 호스트는 연속적인 데이터에 대한 빠른 접근을 위해, 연속적인 데이터에 대응하는 논리 블록 어드레스들을 순차적으로 할당할 수 있다.
구체적으로, 호스트에 포함된 파일 시스템은 복수의 구역들을 포함하고 각 구역은 복수의 세그먼트들로 구성될 수 있다. 호스트는 연속적인 데이터에 대응하는 논리 블록 어드레스들을 복수의 세그먼트들에 순차적으로 할당할 수 있다.
S1203 단계에서, 메모리 컨트롤러는 호스트로부터 출력된 논리 블록 어드레스를 기초로 논리 블록 어드레스 및 물리 블록 어드레스 간 맵핑 관계를 형성할 수 있다. 이 때, 호스트로부터 출력되는 논리 블록 어드레스는 연속적인 데이터에 대응하는 논리 블록 어드레스일 수 있다.
메모리 컨트롤러는 맵핑 관계 형성 후 물리 블록 어드레스를 메모리 장치에 출력할 수 있다. 메모리 장치는 호스트로부터 출력된 연속적인 데이터를 메모리 컨트롤러로부터 출력된 물리 블록 어드레스에 대응하는 페이지에 프로그램할 수 있다.
이 후, S1205 단계에서, 메모리 컨트롤러는 맵핑 관계를 업데이트할 수 있다. 예를 들면, 웨어-레벨링(wear-leveling) 또는 가비지 컬렉션(garbage collection; GC)에 의해 맵 데이터가 업데이트되면, 메모리 컨트롤러는 메모리 장치로부터 출력되는 업데이트 정보를 기초로 논리 블록 어드레스와 물리 블록 어드레스 간 맵핑 관계를 업데이트할 수 있다.
맵핑 관계가 업데이트됨에 따라, S1207 단계에서, 호스트는 파일 시스템에 포함된 복수의 구역들 중 특정 구역의 세그먼트들을 무효화할 수 있다. 즉, 맵 데이터가 업데이트됨에 따라, 새롭게 형성된 맵핑 관계를 기초로, 해당 논리 블록 어드레스가 할당된 세그먼트가 무효로 될 수 있다.
S1209 단계에서, 호스트는 무효로된 세그먼트에 새로운 논리 블록 어드레스를 할당할 수 있다. 실시 예에서, 장시간 파일 시스템에 가비지 컬렉션(GC)이 수행되지 않을 수 있다. 이 경우, 여유 세그먼트들이 확보되지 않아 새로운 논리 블록 어드레스를 할당할 수 없는 상태이므로, 여유 공간 재활용(slack space recycle; SSR)에 의해 새로운 논리 블록 어드레스가 무효로 된 세그먼트에 오버 라이트될 수 있다.
S1211 단계에서, 호스트는 가비지 컬렉션(GC)을 수행한 후 가비지 컬렉션(GC)에 의해 맵핑 관계가 업데이트 되었음을 나타내는 커맨드를 메모리 컨트롤러에 출력할 수 있다.
구체적으로, 호스트는 자체적으로 가비지 컬렉션(GC)을 수행할 수 있고, 가비지 컬렉션(GC)에 의해 호스트 내 구역들은 무효로 된 세그먼트들을 제외하고 새로운 구역들로 다시 설정될 수 있다. 이 후, 호스트는 가비지 컬렉션(GC)에 의해 맵핑 관계가 업데이트 되었음을 나타내는 커맨드를 메모리 컨트롤러에 출력할 수 있다.
S1213 단계에서, 메모리 컨트롤러는 호스트로부터 수신된 맵핑 관계가 업데이트 되었음을 나타내는 커맨드를 기초로 새로운 논리 블록 어드레스 및 물리 블록 어드레스 간 맵핑 관계 형성할 수 있다. 이 때 물리 블록 어드레스는 유저 영역의 메모리 블록들 외에 추가적으로 포함되는 오버 프로비저닝 영역(over provisioning; OP)의 메모리 블록에 포함된 페이지에 대응하는 어드레스일 수 있다.
따라서, 연속적인 데이터에 대응하는 새로운 논리 블록 어드레스가 새로운 메모리 블록 내 페이지들에 대응하는 물리 블록 어드레스로 맵핑되고, 새로운 메모리 블록 내 페이지들에 연속적인 데이터가 프로그램될 수 있다.
도 13은 본 발명의 일 실시 예에 따른 전자 시스템의 동작을 설명하기 위한 도면이다.
도 13을 참조하면, S1301 단계에서, 호스트는 유휴 기간으로 진입할 수 있다. 유휴 기간은 동작을 수행하지 않는 기간일 수 있다.
S1303 단계에서, 호스트에 포함된 파일 시스템에 가비지 컬렉션(garbage collection; GC)이 수행될 수 있다. 구체적으로, 파일 시스템의 각 구역에 여유 세그먼트들이 확보되도록, 파일 시스템에 가비지 컬렉션(GC)이 수행될 수 있다. 파일 시스템에 가비지 컬렉션(GC)이 수행되면, 여유 공간 재활용(slack space recycle; SSR)에 의해 무효로된 세그먼트들에 오버 라이트된 논리 블록 어드레스들은 하나의 구역의 세그먼트들에 할당될 수 있다.
S1305 단계에서, 메모리 컨트롤러는 맵핑 관계를 업데이트할 수 있다. 구체적으로, 파일 시스템에 가비지 컬렉션(GC)이 수행됨에 따라, 파일 시스템 내 구역들이 재 설정되고, 재 설정된 구역들의 세그먼트들에, 연속적인 데이터에 대응하는 논리 블록 어드레스들이 다시 순차적으로 할당될 수 있다.
S1307 단계에서, 업데이트된 맵핑 관계에 따라 저장 장치에 가비지 컬렉션이 수행될 수 있다. 구체적으로, 파일 시스템의 각 구역에 논리 블록 어드레스들이 다시 할당됨에 따라, 메모리 컨트롤러는 논리 블록 어드레스 및 물리 블록 어드레스 간 맵핑 관계를 업데이트할 수 있다. 나아가, 메모리 장치는 업데이트된 맵핑 관계에 따라 데이터를 이동시킬 수 있다.
실시 예에서, 무효로된 세그먼트에 오버 라이트된 논리 블록 어드레스들이 하나의 구역의 세그먼트들에 할당됨에 따라, 메모리 장치의 데이터에 대한 이동 없이 맵핑 관계만 업데이트됨으로써 하나의 구역에 할당된 논리 블록 어드레스에 대응하는 데이터들은 연속적이 데이터로 취급될 수 있다.
도 14는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 14를 참조하면, 메모리 컨트롤러(1000)는 프로세서(Processor; 1010), 메모리 버퍼(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 컨트롤러(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서(1010)는 버퍼 컨트롤러(1050)를 통해 메모리 버퍼(1020)와 통신할 수 있다. 프로세서(1010)는 메모리 버퍼(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼(1020)는 프로세서(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼(1020)는 프로세서(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼(1020)는 프로세서(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤러(1050)는 프로세서(1010)의 제어에 따라, 메모리 버퍼(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼(1020) 및 버퍼 컨트롤러(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 컨트롤러(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서(1010), 버퍼 컨트롤러(1050), 메모리 버퍼(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 15를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(도 1의 100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(spin transfer torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 16을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 17을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(TIME Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 2 및 도 3을 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 플래시 변환 계층
300: 호스트
310: 파일 시스템

Claims (20)

  1. 연속적인 데이터에 대응하는 논리 블록 어드레스들이 할당되는 복수의 구역들로 구성되는 파일 시스템;
    상기 연속적인 데이터가 프로그램되는 복수의 메모리 블록들을 포함하는 메모리 장치; 및
    상기 연속적인 데이터가 상기 복수의 메모리 블록들에 프로그램되도록 상기 논리 블록 어드레스들을, 상기 복수의 메모리 블록들에 각각 포함된 연속적인 페이지들에 대응하는 물리 블록 어드레스들에 맵핑하는 메모리 컨트롤러;를 포함하는 전자 시스템에 있어서,
    상기 복수의 구역들은 각각 복수의 세그먼트들을 포함하고,
    상기 파일 시스템은 상기 복수의 세그먼트들 중 무효 세그먼트들에 상기 연속적인 데이터에 대응하는 상기 논리 블록 어드레스들을 할당하는 전자 시스템.
  2. 제 1항에 있어서,
    상기 논리 블록 어드레스들 및 상기 물리 블록 어드레스들 간 맵핑 관계가 업데이트되면, 상기 복수의 세그먼트들 중 상기 논리 블록 어드레스들이 할당된 세그먼트들이 무효화되어 상기 무효 세그먼트들로 변경되는 전자 시스템.
  3. 제 1항에 있어서,
    상기 복수의 세그먼트들이 모두 할당된 상태일 때,
    상기 파일 시스템은 상기 복수의 세그먼트들에 대한 가비지 컬렉션이 수행되기 전 상기 무효 세그먼트들에 상기 논리 블록 어드레스들을 할당하는 전자 시스템.
  4. 제 1항에 있어서, 상기 파일 시스템은,
    상기 논리 블록 어드레스들을 상기 무효 세그먼트들에 오버 라이트하는 것을 특징으로 하는 전자 시스템.
  5. 제 1항에 있어서, 상기 메모리 컨트롤러는,
    상기 무효 세그먼트들에 할당된 상기 논리 블록 어드레스들을, 상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록 내 연속되는 페이지들에 각각 대응하는 물리 블록 어드레스들에 맵핑하는 것을 특징으로 하는 전자 시스템.
  6. 제 5항에 있어서,
    상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록은 오버 프로비져닝 영역의 메모리 블록들 중 어느 하나인 전자 시스템.
  7. 제 3항에 있어서,
    상기 가비지 컬렉션이 수행되면,
    상기 파일 시스템은 상기 무효 세그먼트들에 할당된 상기 논리 블록 어드레스들을 상기 복수의 구역들 중 어느 하나의 구역의 세그먼트들에 할당하는 전자 시스템.
  8. 제 7항에 있어서, 상기 파일 시스템은,
    상기 가비지 컬렉션에 따라 업데이트된 맵핑 정보를 상기 메모리 컨트롤러를 통해 상기 메모리 장치에 출력하는 전자 시스템.
  9. 제 8항에 있어서, 상기 메모리 장치는,
    상기 업데이트된 맵핑 정보를 기초로 상기 연속적인 데이터를 이동시키는 것을 특징으로 하는 전자 시스템.
  10. 제 7항에 있어서,
    상기 가비지 컬렉션이 수행되면,
    상기 메모리 컨트롤러는 상기 복수의 구역들 중 어느 하나의 구역의 세그먼트들에 할당된 논리 블록 어드레스들을 상기 메모리 장치에 연속적으로 프로그램된 페이지들에 대응하는 물리 블록 어드레스들에 맵핑하는 전자 시스템.
  11. 복수의 세그먼트들을 각각 포함하는 복수의 구역들을 포함하는 파일 시스템, 복수의 메모리 블록들을 포함하는 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 전자 시스템의 동작 방법에 있어서,
    연속적인 데이터에 대응하는 논리 블록 어드레스들을 상기 복수의 세그먼트들에 순차적으로 할당하는 단계;
    상기 논리 블록 어드레스들 및 상기 복수의 메모리 블록들에 포함된 연속적인 페이지들에 대응하는 물리 블록 어드레스들 간 맵핑 관계를 생성하는 단계;
    상기 맵핑 관계에 따라, 상기 연속적인 페이지들에 상기 연속적인 데이터를 프로그램하는 단계;
    상기 맵핑 관계를 업데이트하는 단계; 및
    상기 맵핑 관계가 업데이트되면, 상기 복수의 세그먼트들 중 무효 세그먼트들에 상기 연속적인 데이터에 대응하는 상기 논리 블록 어드레스들을 할당하는 단계;를 포함하는 전자 시스템의 동작 방법.
  12. 제 11항에 있어서,
    상기 맵핑 관계가 업데이트되면, 상기 복수의 세그먼트들 중 상기 맵핑 관계가 업데이트된 논리 블록 어드레스들이 할당된 세그먼트들이 무효화되어 상기 무효 세그먼트들로 변경되는 전자 시스템의 동작 방법.
  13. 제 11항에 있어서, 상기 연속적인 데이터에 대응하는 상기 논리 블록 어드레스들을 할당하는 단계에서,
    상기 복수의 세그먼트들이 모두 할당된 상태일 때,
    상기 복수의 세그먼트들에 대한 가비지 컬렉션이 수행되기 전 상기 논리 블록 어드레스들을 할당하는 것을 특징으로 하는 전자 시스템의 동작 방법.
  14. 제 11항에 있어서, 상기 연속적인 데이터에 대응하는 상기 논리 블록 어드레스들을 할당하는 단계에서,
    상기 논리 블록 어드레스들을 상기 무효 세그먼트들에 오버 라이트하는 것을 특징으로 하는 전자 시스템의 동작 방법.
  15. 제 11항에 있어서,
    상기 무효 세그먼트들에 할당된 상기 논리 블록 어드레스들을, 상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록 내 연속되는 페이지들에 각각 대응하는 물리 블록 어드레스들에 맵핑하는 단계를 포함하는 전자 시스템의 동작 방법.
  16. 제 15항에 있어서,
    상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록은 오버 프로비져닝 영역의 메모리 블록들 중 어느 하나인 전자 시스템의 동작 방법.
  17. 제 13항에 있어서,
    상기 가비지 컬렉션에 의해, 상기 무효 세그먼트들에 할당된 상기 논리 블록 어드레스들은 상기 복수의 구역들 중 어느 하나의 구역의 세그먼트들에 할당되는 것을 특징으로 하는 전자 시스템의 동작 방법.
  18. 제 17항에 있어서,
    상기 가비지 컬렉션에 따라 업데이트된 맵핑 정보를 상기 메모리 컨트롤러를 통해 상기 메모리 장치에 출력하는 단계를 포함하는 전자 시스템의 동작 방법.
  19. 제 18항에 있어서,
    상기 업데이트된 맵핑 정보를 기초로 상기 복수의 메모리 블록들 내에서 상기 연속적인 데이터를 이동시키는 단계를 포함하는 전자 시스템의 동작 방법.
  20. 제 17항에 있어서,
    상기 가비지 컬렉션이 수행되면 상기 복수의 구역들 중 어느 하나의 구역의 세그먼트들에 할당된 논리 블록 어드레스들을 상기 메모리 장치에 연속적으로 프로그램된 페이지들에 대응하는 물리 블록 어드레스들에 맵핑하는 단계를 포함하는 전자 시스템의 동작 방법.
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