KR102634444B1 - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 쓰기 리소스 관리 성능을 갖는 복수의 스트림 저장 영역들을 포함하는 적어도 하나의 메모리 장치를 제어하는 메모리 컨트롤러는 버퍼, 쓰기 히스토리 관리부, 쓰기 제어부 및 가비지 컬렉션 제어부를 포함한다. 버퍼는 쓰기 요청에 따른 쓰기 데이터를 저장한다. 쓰기 히스토리 관리부는 복수의 스트림 저장 영역들 각각에 쓰기 동작이 수행된 횟수인 쓰기 카운트 값들을 저장하고, 쓰기 카운트 값들을 기초로 각 스트림 저장 영역의 쓰기 동작 수행 빈도를 나타내는 쓰기 히스토리 정보를 생성한다. 쓰기 제어부는 쓰기 데이터를 적어도 하나의 메모리 장치에 저장하도록 버퍼 및 적어도 하나의 메모리 장치를 제어한다. 가비지 컬렉션 제어부는 복수의 스트림 저장 영역들 중 가비지 컬렉션 동작을 수행할 타겟 스트림 저장 영역을 선택하고, 타겟 스트림 저장 영역에 대한 가비지 컬렉션 동작을 수행하도록 적어도 하나 이상의 메모리 장치를 제어한다.

Description

메모리 컨트롤러 및 그 동작 방법{MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 쓰기 리소스 관리 성능을 갖는 메모리 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 복수의 스트림 저장 영역들을 포함하는 적어도 하나의 메모리 장치를 제어하는 메모리 컨트롤러는 버퍼, 쓰기 히스토리 관리부, 쓰기 제어부 및 가비지 컬렉션 제어부를 포함한다. 버퍼는 쓰기 요청에 따른 쓰기 데이터를 저장한다. 쓰기 히스토리 관리부는 복수의 스트림 저장 영역들 각각에 쓰기 동작이 수행된 횟수인 쓰기 카운트 값들을 저장하고, 쓰기 카운트 값들을 기초로 각 스트림 저장 영역의 쓰기 동작 수행 빈도를 나타내는 쓰기 히스토리 정보를 생성한다. 쓰기 제어부는 쓰기 데이터를 적어도 하나의 메모리 장치에 저장하도록 버퍼 및 적어도 하나의 메모리 장치를 제어한다. 가비지 컬렉션 제어부는 복수의 스트림 저장 영역들 중 가비지 컬렉션 동작을 수행할 타겟 스트림 저장 영역을 선택하고, 타겟 스트림 저장 영역에 대한 가비지 컬렉션 동작을 수행하도록 적어도 하나 이상의 메모리 장치를 제어한다.
본 발명의 실시 예에 따른 복수의 스트림 저장 영역들을 포함하는 적어도 하나의 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법은, 설정된 주기마다, 설정된 주기 동안 복수의 스트림 저장 영역들 각각에 쓰기 동작이 수행된 횟수인 쓰기 카운트 값들을 저장하는 단계, 저장된 쓰기 카운트 값들을 기초로 각 스트림 저장 영역의 쓰기 동작 수행 빈도를 나타내는 쓰기 히스토리 정보를 생성하는 단계, 쓰기 히스토리 정보를 기초로 복수의 스트림 저장 영역들 중 가비지 컬렉션 동작을 수행할 타겟 스트림 저장 영역을 선택하는 단계 및 타겟 스트림 저장 영역에 대한 가비지 컬렉션 동작을 수행하도록 적어도 하나의 메모리 장치를 제어하는 단계를 포함한다.
본 기술에 따르면 향상된 쓰기 리소스 관리 성능을 갖는 메모리 컨트롤러 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 4는 하나의 메모리 컨트롤러가 복수의 메모리 장치들을 제어하는 방식을 설명하기 위한 도면이다.
도 5는 슈퍼 블록을 설명하기 위한 도면이다.
도 6은 실시 예에 따른 메모리 컨트롤러의 구성 및 동작을 설명하기 위한 도면이다.
도 7은 실시 예에 따른 메모리 장치의 스트림 저장 영역을 설명하기 위한 도면이다.
도 8은 도 6의 쓰기 제어부 및 쓰기 히스토리 관리부의 구성 및 동작을 설명하기 위한 도면이다.
도 9는 도 8의 쓰기 카운트 정보 저장부의 실시 예를 설명하기 위한 도면이다.
도 10은 실시 예에 따른 스트림 버퍼 영역의 크기 조절을 설명하기 위한 도면이다.
도 11은 도 10의 실시 예에 따른 메모리 컨트롤러의 스트림 버퍼 영역의 크기 조절 동작을 설명하기 위한 순서도이다.
도 12는 가비지 컬렉션 동작을 설명하기 위한 도면이다.
도 13은 실시 예에 따른 가비지 컬렉션 동작을 수행할 스트림 저장 영역을 선택하는 동작을 설명하기 위한 도면이다.
도 14는 실시 예에 따른 보정된 무효 페이지 카운트 값을 설명하기 위한 도면이다.
도 15는 도 14의 보정된 무효 페이지 카운트 값을 상세히 설명하기 위한 도면이다.
도 16은 도 14의 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 17은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다.
메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라 복수의 스트림 저장 영역들을 할당할 수 있다. 각 스트림 저장 영역은 복수의 메모리 블록들을 포함할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라, 호스트(300)가 스트림 식별자와 함께 제공하는 쓰기 데이터를 스트림 식별자에 대응되는 스트림 저장 영역에 저장할 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 쓰기 제어부(210), 쓰기 히스토리 관리부(220), 버퍼(230) 및 가비지 컬렉션 제어부(240)를 포함할 수 있다.
쓰기 제어부(210)는 버퍼(230)에 저장된 쓰기 데이터를 메모리 장치(100)에 저장하도록 버퍼(230) 및 메모리 장치(100)를 제어할 수 있다.
쓰기 제어부(210)는 호스트(300)로부터 스트림에 대한 설정 요청을 수신하면, 요청된 스트림에 대응되는 스트림 버퍼 영역을 할당하도록 버퍼(230)를 제어할 수 있다. 쓰기 제어부(210)는 요청된 스트림에 대응되는 스트림 저장 영역을 할당하도록 메모리 장치(100)를 제어할 수 있다. 쓰기 제어부(210)는 호스트(300)로부터 특정 스트림에 대한 스트림 식별자와 쓰기 데이터를 제공받을 수 있다. 쓰기 제어부(210)는 쓰기 데이터를 메모리 장치(100)의 특정 스트림에 대응되는 스트림 저장 영역에 저장하도록 메모리 장치(100)를 제어할 수 있다. 이 때, 특정 스트림에 대응되는 스트림 버퍼 영역은 쓰기 데이터를 스트림 저장 영역에 저장하는 쓰기 동작을 위한 버퍼 메모리로 사용될 수 있다.
쓰기 제어부(210)는 호스트(300)로부터 특정 스트림에 대한 해제 요청을 수신하면, 특정 스트림에 대응되는 스트림 버퍼 영역을 해제하도록 버퍼(230)를 제어할 수 있다.
쓰기 제어부(210)는 쓰기 히스토리 관리부(220)로부터 제공받은 쓰기 히스토리 정보를 기초로, 버퍼(230)에 할당된 스트림 버퍼 영역의 크기를 조절할 수 있다.
구체적으로 쓰기 제어부(210)는 쓰기 히스토리 정보에 포함된 복수의 스트림 저장 영역들 각각의 쓰기 동작 수행 빈도를 기초로, 각 스트림 버퍼 영역들의 쓰기 리소스를 연산할 수 있다. 쓰기 제어부(210)는 연산한 쓰기 리소스에 따라 쓰기 리소스가 많은 스트림 버퍼 영역의 크기는 감소시키고, 쓰기 리소스가 적은 스트림 버퍼 영역의 크기는 증가시킬 수 있다.
쓰기 히스토리 관리부(220)는 호스트(300)부터 제공받은 스트림 식별자를 기초로, 메모리 장치(100)의 복수의 스트림 저장 영역들 각각에 쓰기 동작이 수행된 횟수를 카운트할 수 있다. 쓰기 히스토리 관리부(220)는 복수의 스트림 저장 영역들 각각의 쓰기 카운트 값들을 저장할 수 있다. 쓰기 히스토리 관리부(220)는 쓰기 카운트 값들을 기초로, 복수의 스트림 저장 영역들 각각의 쓰기 동작 수행 빈도를 나타내는 쓰기 히스토리 정보를 생성할 수 있다.
버퍼(230)는 호스트(300)로부터 제공받은 쓰기 데이터를 저장할 수 있다. 버퍼(230)에 저장된 쓰기 데이터는 메모리 장치(100)에 저장될 수 있다.
버퍼(230)는 쓰기 제어부(210)의 제어에 따라 복수의 스트림 버퍼 영역들로 할당될 수 있다. 스트림 버퍼 영역은 가변 영역과 고정 영역을 포함할 수 있다. 스트림 버퍼 영역은 초기에 디폴트 크기를 갖도록 설정될 수 있다. 스트림 버퍼 영역 중 가변 영역의 크기는 쓰기 제어부(210)의 제어에 따라 조절될 수 있다.
특정 스트림에 대응되는 스트림 버퍼 영역은 호스트(300)로부터 제공받은 특정 스트림 식별자에 대응되는 쓰기 데이터를 저장할 수 있다. 스트림 버퍼 영역에 저장된 쓰기 데이터는 스트림 버퍼 영역에 대응되는 메모리 장치(100)의 스트림 저장 영역에 저장될 수 있다. 스트림 버퍼 영역은 쓰기 데이터를 스트림 저장 영역에 저장하는 쓰기 동작을 위한 버퍼 메모리로 사용될 수 있다.
가비지 컬렉션 제어부(240)는 메모리 장치(100)에 포함된 복수의 스트림 저장 영역들 중 가비지 컬렉션 동작(Garbage Collection Operation)을 수행할 타겟 스트림 저장 영역을 선택할 수 있다.
가비지 컬렉션 제어부(240)는 스트림 저장 영역에 대응되는 무효 페이지 카운트 값을 연산할 수 있다. 무효 페이지 카운트 값은 하나의 메모리 블록에 포함된 무효 페이지의 개수일 수 있다. 실시 예에서, 스트림 저장 영역에 대응되는 무효 페이지 카운트 값은 스트림 저장 영역에 포함된 복수의 메모리 블록들의 무효 페이지 카운트들의 평균 값일 수 있다. 다른 실시 예에서, 스트림 저장 영역에 대응되는 무효 페이지 카운트 값은 스트림 저장 영역에 포함된 복수의 메모리 블록들의 무효 페이지 카운트들 중 최고 값일 수 있다.
가비지 컬렉션 제어부(240)는 쓰기 히스토리 관리부(220)로부터 제공받은 쓰기 히스토리 정보를 기초로, 각 스트림 저장 영역의 보정된 무효 페이지 카운트 값을 연산할 수 있다. 가비지 컬렉션 제어부(240)는 복수의 스트림 저장 영역들 각각의 보정된 무효 페이지 카운트 값을 기초로, 복수의 스트림 저장 영역들 중 타겟 스트림 저장 영역을 선택할 수 있다.
가비지 컬렉션 제어부(240)는 타겟 스트림 저장 영역에 대한 가비지 컬렉션 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 가비지 컬렉션 제어부(240)는 타겟 스트림 저장 영역에 포함된 적어도 둘 이상의 희생 블록들에 저장된 유효 데이터를 타겟 스트림 저장 영역에 포함된 프리 블록에 복사하도록 메모리 장치(100)를 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
실시 예에서 행 라인들(RL)은 로컬 라인 그룹들에 포함된 로컬 라인들일 수 있다. 로컬 라인 그룹은 하나의 메모리 블록에 대응될 수 있다. 로컬 라인 그룹은 드레인 선택 라인, 로컬 워드라인들 및 소스 선택 라인을 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스(RADD)를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스(RADD)에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
본 발명의 실시 예에 따르면, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
본 발명의 실시 예에 따르면, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 로우 어드레스(RADD)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(123)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3을 참조하면, 제1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제1 내지 제m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 3에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m, (m은 양의 정수))을 포함할 수 있다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn, (n은 양의 정수)) 및 소스 선택 트랜지스터(SST)를 포함한다.
제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 드레인 선택 트랜지스터(DST)의 게이트 단자는 드레인 선택 라인(DSL1)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트 단자 각각은 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 소스 선택 트랜지스터(SST)의 게이트 단자는 소스 선택 라인(SSL1)에 연결된다.
설명의 편의를 위해 복수의 셀 스트링들(CS1_1~CS1_m) 중 제1 셀 스트링(CS1_1)을 기준으로 셀 스트링의 구조를 설명한다. 하지만 나머지 셀 스트링들(CS1_2~CS1_m) 각각도 제1 셀 스트링(CS1_1)과 마찬가지로 구성됨이 이해될 것이다.
제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 드레인 단자는 제1 비트 라인(BL1)에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 소스 단자는 제1 셀 스트링(CS1_1)에 포함된 제1 메모리 셀(MC1)의 드레인 단자에 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)은 서로 직렬로 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 드레인 단자는 제1 셀 스트링(CS1_1)에 포함된 제n 메모리 셀(MCn)의 소스 단자에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 소스 단자는 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 도 2의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(130)에 의해 제어된다. 제1 내지 제m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
도 4는 하나의 메모리 컨트롤러가 복수의 메모리 장치들을 제어하는 방식을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 컨트롤러(200)는 제1 채널(CH1) 및 제2 채널(CH2)을 통해 복수의 메모리 장치들(Die_11 내지 Die_24)과 연결될 수 있다. 채널의 개수 또는 각 채널에 연결되는 메모리 장치의 개수는 본 실시 예에 제한되지 않는다.
제1 채널(CH1)에는 메모리 장치들(Die_11~Die_14)이 공통 연결될 수 있다. 메모리 장치들(Die_11~Die_14)은 제1 채널(CH1)을 통해 메모리 컨트롤러(200)와 통신할 수 있다.
메모리 장치들(Die_11~Die_14)은 제1 채널(CH1)에 공통 연결되어 있으므로, 한번에 하나의 메모리 장치만이 메모리 컨트롤러(200)와 통신할 수 있을 것이다. 그러나, 메모리 장치들(Die_11~Die_14) 각각이 내부적으로 동작을 수행하는 것은 동시에 수행될 수 있다.
제2 채널(CH2)에는 메모리 장치들(Die_21~Die_24)이 공통 연결될 수 있다. 메모리 장치들(Die_21~Die_24)은 제2 채널(CH2)을 통해 메모리 컨트롤러(200)와 통신할 수 있다.
메모리 장치들(Die_21~Die_24)은 제2 채널(CH2)에 공통 연결되어 있으므로, 한번에 하나의 메모리 장치만이 메모리 컨트롤러(200)와 통신할 수 있을 것이다. 메모리 장치들(Die_21~Die_24) 각각이 내부적으로 동작을 수행하는 것은 동시에 수행될 수 있다.
복수의 메모리 장치들을 사용하는 저장 장치는 인터리브(Interleave) 방식을 사용한 데이터 통신인 데이터 인터리빙을 이용하여 성능을 향상시킬 수 있다. 데이터 인터리빙은 하나의 채널을 두 개 이상의 웨이들이 공유하는 구조에서, 웨이를 옮겨가며 데이터 읽기 또는 쓰기 동작을 수행하는 것일 수 있다. 데이터 인터리빙을 위하여, 메모리 장치들은 채널과 웨이(Way) 단위로 관리될 수 있다. 각 채널들에 연결되는 메모리 장치들의 병렬화를 극대화하기 위하여, 메모리 컨트롤러(200)는 연속적인 논리적 메모리 영역을 채널과 웨이로 분산하여 할당할 수 있다.
예를 들면, 메모리 컨트롤러(200)는 제1 채널(CH1)을 통해 메모리 장치(Die_11)로 커맨드, 어드레스를 포함한 제어 신호 및 데이터를 전송할 수 있다. 메모리 장치(Die_11)가 전송된 데이터를 내부에 포함된 메모리 셀에 프로그램(Program)하는 동안, 메모리 컨트롤러(200)는 메모리 장치(Die_12)로 커맨드, 어드레스를 포함한 제어 신호 및 데이터를 전송할 수 있다.
도 4에서, 복수의 메모리 장치들은 4개의 웨이들(WAY1~WAY4)로 구성될 수 있다. 제1 웨이(WAY1)는 메모리 장치들(Die_11, Die_21)을 포함할 수 있다. 제2 웨이(WAY2)는 메모리 장치들(Die_12, Die_22)을 포함할 수 있다. 제3 웨이(WAY3)는 메모리 장치들(Die_13, Die_23)을 포함할 수 있다. 제4 웨이(WAY4)는 메모리 장치들(Die_14, Die_24)을 포함할 수 있다.
채널들(CH1, CH2) 각각은 해당 채널에 연결된 메모리 장치들이 공유하여 사용하는 신호들의 버스(Bus)일 수 있다.
도 4에서는 2채널/4웨이 구조에서의 데이터 인터리빙을 설명하였으나, 인터리빙의 효율은 채널 수가 많을수록 그리고 웨이(Way)의 수가 많을수록 효율적일 수 있다.
도 5는 슈퍼 블록을 설명하기 위한 도면이다.
도 5를 참조하면, 제1 채널(CH1)에 메모리 장치들(Die_11~Die_14)이 공통 연결될 수 있다.
도 5에서, 각 메모리 장치는 복수의 플레인들을 포함할 수 있다. 다만 설명의 편의를 위하여, 본 명세서에서는 하나의 메모리 장치는 하나의 플레인을 포함하는 것으로 가정한다. 하나의 플레인은 복수의 메모리 블록들(BLK1~BLKn, n은 1이상의 자연수)을 포함할 수 있고, 하나의 메모리 블록은 복수의 페이지들(Page 1~Page k, k는 1이상의 자연수)을 포함할 수 있다.
메모리 컨트롤러는 하나의 채널에 공통 연결되는 복수의 메모리 장치들에 포함된 메모리 블록들을 슈퍼 블록 단위로 제어할 수 있다. 다시 말해서, 슈퍼 블록은 서로 다른 메모리 장치에 포함되는 적어도 둘 이상의 메모리 블록들을 포함할 수 있다.
예를 들어, 메모리 장치들(Die_11~Die_14) 각각에 포함된 제1 메모리 블록들(BLK1)은 제1 슈퍼 블록(SB 1)을 구성할 수 있다. 메모리 장치들(Die_11~Die_14) 각각에 포함된 제2 메모리 블록들(BLK2)은 제2 슈퍼 블록(SB 2)을 구성할 수 있다. 마찬가지 방식으로, 메모리 장치들(Die_11~Die_14) 각각에 포함된 제n 메모리 블록들(BLKn)은 제n 슈퍼 블록(SB n)을 구성할 수 있다. 따라서, 제1 채널(CH1)에 연결된 메모리 장치들(Die_11~Die_14)은 제1 내지 제n 슈퍼 블록(SB 1 내지 SB n)을 포함할 수 있다.
하나의 슈퍼 블록은 복수의 스트라이프(Stripe)들로 구성될 수 있다. 스트라이프(Stripe)는 용어 “슈퍼 페이지”와 혼용될 수 있다.
하나의 스트라이프 또는 슈퍼 페이지는 복수의 페이지들을 포함할 수 있다. 예를 들어, 제1 슈퍼 블록(SB 1)에 포함된 복수의 제1 메모리 블록들(BLK1) 각각의 제1 페이지(Page 1)들은 제1 스트라이프(Stripe 1) 또는 제1 슈퍼 페이지(Super Page 1)를 구성할 수 있다.
따라서, 하나의 슈퍼 블록은 제1 스트라이프(Stripe 1) 내지 제k 스트라이프(Stripe k)를 포함할 수 있다. 또는 하나의 슈퍼 블록은 제1 슈퍼 페이지(Super Page 1) 내지 제k 슈퍼 페이지(Super page k)를 포함할 수 있다.
메모리 컨트롤러는 메모리 장치들(Die_11~Die_14)에 데이터를 저장하거나, 저장된 데이터를 리드함에 있어서, 스트라이프 단위 또는 슈퍼 페이지 단위로 데이터를 저장하거나 리드할 수 있다.
도 6은 실시 예에 따른 메모리 컨트롤러의 구성 및 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 장치(100)는 스트림 저장 영역 및 비스트림 저장 영역을 포함할 수 있다. 스트림 저장 영역은 호스트(300)가 제공하는 스트림 식별자에 대응되는 쓰기 데이터를 저장하기 위한 영역일 수 있다. 비스트림 저장 영역은 호스트(300)가 별도의 스트림 식별자 없이 제공하는 쓰기 데이터를 저장하기 위한 영역일 수 있다. 스트림 식별자에 따라 호스트(300)가 제공하는 쓰기 데이터는 스트림 저장 영역과 비스트림 저장 영역 중에 선별적으로 저장될 수 있다.
메모리 컨트롤러(200)는 쓰기 제어부(210), 쓰기 히스토리 관리부(220), 버퍼(230) 및 가비지 컬렉션 제어부(240)를 포함할 수 있다.
쓰기 제어부(210)는 버퍼(230)에 저장된 쓰기 데이터를 메모리 장치(100)에 저장하도록 버퍼(230) 및 메모리 장치(100)를 제어할 수 있다.
구체적으로 쓰기 제어부(210)는 버퍼(230)가 쓰기 데이터를 메모리 장치(100)에 제공하도록 버퍼 제어 정보를 버퍼(230)에 제공할 수 있다. 쓰기 제어부(210)는 메모리 장치(100)가 제공받은 쓰기 데이터를 저장하기 위한 프로그램 커맨드를 메모리 장치(100)에 제공할 수 있다.
쓰기 제어부(210)는 호스트(300)로부터 스트림에 대한 설정 요청을 수신하면, 요청된 스트림에 대응되는 스트림 버퍼 영역을 할당하기 위한 스트림 설정 정보를 버퍼(230)에 제공할 수 있다. 쓰기 제어부(210)는 요청된 스트림에 대응되는 스트림 저장 영역을 할당하기 위한 스트림 설정 커맨드를 메모리 장치(100)에 제공할 수 있다.
쓰기 제어부(210)는 호스트(300)로부터 특정 스트림을 나타내는 스트림 식별자에 대응되는 쓰기 데이터를 제공받을 수 있다. 쓰기 제어부(210)는 제공받은 쓰기 데이터를 버퍼(230)의 특정 스트림에 대응되는 스트림 버퍼 영역에 저장할 수 있다. 쓰기 제어부(210)는 쓰기 데이터를 메모리 장치(100)의 특정 스트림에 대응되는 스트림 저장 영역에 저장하기 위한 프로그램 커맨드를 메모리 장치(100)에 제공할 수 있다.
쓰기 제어부(210)는 호스트(300)로부터 특정 스트림에 대한 해제 요청을 수신하면, 특정 스트림에 대응되는 스트림 버퍼 영역을 해제하기 위한 스트림 설정 정보를 버퍼(230)에 제공할 수 있다.
쓰기 제어부(210)는 쓰기 히스토리 관리부(220)로부터 제공받은 쓰기 히스토리 정보를 기초로, 버퍼(230)에 할당된 스트림 버퍼 영역의 크기를 조절할 수 있다. 쓰기 제어부(210)는 스트림 버퍼 영역의 크기를 조절하기 위한 스트림 설정 정보를 버퍼(230)에 제공할 수 있다.
쓰기 제어부(210)는 쓰기 히스토리 정보에 포함된 복수의 스트림 저장 영역들 각각의 쓰기 동작 수행 빈도를 기초로 각 스트림 버퍼 영역들의 쓰기 리소스를 연산할 수 있다. 쓰기 히스토리 정보에 포함된 스트림 저장 영역의 총 쓰기 카운트 값은 스트림 저장 영역의 쓰기 동작 수행 빈도를 나타낼 수 있다.
쓰기 동작 수행 빈도가 높은 스트림 저장 영역에 대응되는 스트림 버퍼 영역의 쓰기 리소스는 적을 수 있다. 쓰기 동작 수행 빈도가 낮은 스트림 저장 영역에 대응되는 스트림 버퍼 영역의 쓰기 리소스는 많을 수 있다.
실시 예에서, 쓰기 제어부(210)는 연산한 쓰기 리소스에 따라 쓰기 리소스가 많은 스트림 버퍼 영역의 크기는 감소시키고, 쓰기 리소스가 적은 스트림 버퍼 영역의 크기는 증가시킬 수 있다. 다른 실시 예에서, 쓰기 제어부(210)는 쓰기 리소스가 많은 스트림 버퍼 영역의 일부를 쓰기 리소스가 적은 스트림 버퍼 영역에 할당할 수 있다.
쓰기 히스토리 관리부(220)는 호스트(300)부터 제공받은 스트림 식별자를 기초로, 메모리 장치(100)의 복수의 스트림 저장 영역들 각각에 쓰기 동작이 수행된 횟수를 카운트할 수 있다.
구체적으로, 쓰기 히스토리 관리부(220)는 설정된 주기 동안의 복수의 스트림 저장 영역들 각각의 쓰기 카운트 값들을 쓰기 카운트 정보로 저장할 수 있다. 쓰기 히스토리 관리부(220)는 설정된 주기마다 쓰기 카운트 정보를 저장할 수 있다. 설정된 주기는 미리 설정된 길이의 시간 또는 복수의 스트림 저장 영역에 미리 설정된 횟수의 쓰기 동작이 수행되는 기간일 수 있다.
실시 예에서, 쓰기 히스토리 관리부(220)는 쓰기 카운트 정보를 미리 설정된 개수까지 저장할 수 있다. 쓰기 히스토리 관리부(220)는 저장된 쓰기 카운트 정보의 개수가 미리 설정된 개수에 도달하면, 가장 오래 전에 저장된 쓰기 카운트 정보를 새롭게 생성된 쓰기 카운트 정보로 덮어쓰기(Over-write)할 수 있다.
쓰기 히스토리 관리부(220)는 저장된 복수의 쓰기 카운트 정보들을 기초로, 복수의 스트림 저장 영역들 각각의 쓰기 동작 수행 빈도를 나타내는 쓰기 히스토리 정보를 생성할 수 있다. 구체적으로, 쓰기 히스토리 관리부(220)는 복수의 쓰기 카운트 정보들에 포함된 복수의 스트림 저장 영역들 각각의 쓰기 카운트 값들을 각 스트림 저장 영역별로 합산할 수 있다. 쓰기 히스토리 관리부(220)는 합산한 결과를 기초로, 각 스트림 저장 영역의 총 쓰기 카운트 값을 포함하는 쓰기 히스토리 정보를 생성할 수 있다.
버퍼(230)는 쓰기 제어부(210)로부터 제공받은 스트림 설정 정보에 따라 디폴트 크기를 갖는 새로운 스트림 버퍼 영역을 할당할 수 있다. 스트림 버퍼 영역은 가변 영역과 고정 영역을 포함할 수 있다. 버퍼(230)는 스트림 설정 정보에 따라, 이전에 할당된 스트림 버퍼 영역을 해제할 수 있다.
버퍼(230)는 스트림 설정 정보에 따라 할당한 스트림 버퍼 영역의 크기를 조절할 수 있다. 버퍼(230)는 스트림 버퍼 영역 중 가변 영역의 크기를 조절할 수 있다.
가비지 컬렉션 제어부(240)는 쓰기 히스토리 관리부(220)로부터 제공받은 쓰기 히스토리 정보를 기초로 메모리 장치(100)에 포함된 복수의 스트림 저장 영역들 중 가비지 컬렉션 동작을 수행할 타겟 스트림 저장 영역을 선택할 수 있다.
가비지 컬렉션 제어부(240)는 스트림 저장 영역에 대응되는 무효 페이지 카운트 값을 연산할 수 있다. 실시 예에서, 스트림 저장 영역에 대응되는 무효 페이지 카운트 값은 스트림 저장 영역에 포함된 복수의 메모리 블록들의 무효 페이지 카운트들의 평균 값일 수 있다. 다른 실시 예에서, 스트림 저장 영역에 대응되는 무효 페이지 카운트 값은 스트림 저장 영역에 포함된 복수의 메모리 블록들의 무효 페이지 카운트들 중 최고 값일 수 있다.
가비지 컬렉션 제어부(240)는 각 스트림 저장 영역의 무효 페이지 카운트 값과 쓰기 히스토리 정보에 포함된 총 쓰기 카운트 값을 기초로 각 스트림 저장 영역의 보정된 무효 페이지 카운트 값을 연산할 수 있다. 가비지 컬렉션 제어부(240)는 복수의 스트림 저장 영역들 중 보정된 무효 페이지 카운트 값이 가장 높은 스트림 저장 영역을 타겟 스트림 저장 영역으로 선택할 수 있다.
가비지 컬렉션 제어부(240)는 타겟 스트림 저장 영역에 대한 가비지 컬렉션 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
예를 들어, 가비지 컬렉션 제어부(240)는 타겟 스트림 저장 영역에 포함된 적어도 둘 이상의 희생 블록들에 저장된 유효 데이터를 리드하는 커맨드를 메모리 장치(100)에 제공할 수 있다. 가비지 컬렉션 제어부(240)는 리드한 유효 데이터를 타겟 스트림 저장 영역에 포함된 프리 블록에 저장하는 프로그램 커맨드를 메모리 장치(100)에 제공할 수 있다. 가비지 컬렉션 제어부(240)는 적어도 둘 이상의 희생 블록들을 소거하기 위한 소거 커맨드를 메모리 장치(100)에 제공할 수 있다.
도 7은 실시 예에 따른 메모리 장치의 스트림 저장 영역을 설명하기 위한 도면이다.
도 7을 참조하면, 적어도 하나 이상의 메모리 장치(100)는 복수의 스트림 저장 영역들 및 비스트림 저장 영역들을 포함할 수 있다.
메모리 장치(100)는 메모리 컨트롤러가 제공하는 스트림 설정 커맨드에 응답하여 스트림 저장 영역을 할당할 수 있다. 스트림 설정 커맨드는 호스트가 제공하는 스트림 설정 요청에 응답하여, 메모리 컨트롤러가 요청된 스트림에 대응되는 스트림 저장 영역을 할당하기 위해 메모리 장치(100)에 제공하는 커맨드일 수 있다.
스트림 저장 영역은 호스트가 제공하는 스트림 식별자에 대응되는 쓰기 데이터를 저장하기 위한 영역일 수 있다. 비스트림 저장 영역은 호스트가 스트림 식별자 없이 제공하는 쓰기 데이터를 저장하기 위한 영역일 수 있다.
실시 예에서, 스트림 저장 영역은 도 5를 참조하여 설명된 슈퍼 블록 단위로 할당될 수 있다. 스트림 저장 영역에 저장되는 데이터의 양에 따라 스트림 저장 영역에 새롭게 슈퍼 블록이 할당되거나, 할당된 슈퍼 블록이 해제될 수 있다.
도 7에서, 적어도 하나의 메모리 장치(100)는 제1 내지 제n 슈퍼 블록(SB 1~SB n)을 포함할 수 있다.
제1 스트림 저장 영역에 제1 슈퍼 블록(SB 1)이 할당될 수 있다. 다시 말해서, 제1 스트림 저장 영역은 제1 슈퍼 블록(SB 1)을 포함할 수 있다. 제2 스트림 저장 영역에 제2 및 제3 슈퍼 블록(SB 2, SB 3)이 할당될 수 있다. 제2 스트림 저장 영역은 제2 및 제3 슈퍼 블록(SB 2, SB 3)을 포함할 수 있다. 제4 내지 제n 슈퍼 블록(SB 4~SB n)은 할당된 특정 스트림 저장 영역이 없을 수 있다. 따라서, 비스트림 저장 영역은 제4 내지 제n 슈퍼 블록(SB 4~SB n)을 포함할 수 있다.
도 8은 도 6의 쓰기 제어부(210) 및 쓰기 히스토리 관리부(220)의 구성 및 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 쓰기 제어부(210)는 스트림 관리부(211)를 포함할 수 있다. 쓰기 히스토리 관리부(220)는 쓰기 카운터(221) 및 쓰기 카운트 정보 저장부(222)를 포함할 수 있다. 버퍼(230)는 제1 스트림 버퍼 영역(231-1), 제2 스트림 버퍼 영역(231-2) 및 비 스트림 버퍼 영역(232)을 포함할 수 있다.
스트림 관리부(211)는 호스트(300)로부터 특정 스트림에 대한 스트림 설정 요청을 수신하면, 요청된 스트림에 대응되는 스트림 버퍼 영역을 할당하기 위한 스트림 설정 정보를 버퍼(230)에 제공할 수 있다. 스트림 관리부(211)는 요청된 스트림에 대응되는 스트림 저장 영역을 할당하기 위한 스트림 설정 커맨드를 메모리 장치(100)에 제공할 수 있다.
스트림 관리부(211)는 호스트(300)로부터 특정 스트림에 대한 해제 요청(미도시)을 수신하면, 특정 스트림에 대응되는 스트림 버퍼 영역을 해제하기 위한 스트림 설정 정보를 버퍼(230)에 제공할 수 있다.
스트림 관리부(211)는 쓰기 카운트 정보 저장부(222)로부터 제공받은 쓰기 히스토리 정보를 기초로, 버퍼(230)에 할당된 스트림 버퍼 영역의 크기를 조절할 수 있다. 스트림 관리부(211)는 스트림 버퍼 영역의 크기를 조절하기 위한 스트림 설정 정보를 버퍼(230)에 제공할 수 있다.
스트림 관리부(211)는 쓰기 히스토리 정보에 포함된 복수의 스트림 저장 영역들 각각의 쓰기 동작 수행 빈도를 기초로 대응되는 각 스트림 버퍼 영역들 간의 쓰기 리소스의 상대적 많고 적음을 연산할 수 있다.
쓰기 리소스는 스트림 저장 영역에 수행되는 쓰기 동작 수행 빈도에 따라, 스트림 저장 영역에 대응되는 스트림 버퍼 영역이 충분한지 또는 부족한지를 나타내는 상대적 척도일 수 있다.
예를 들어, 쓰기 동작 수행 빈도가 높은 스트림 저장 영역은 쓰기 동작 수행 빈도가 낮은 스트림 저장 영역보다 스트림 버퍼 영역의 크기가 불충분할 수 있다. 따라서 쓰기 동작 수행 빈도가 높은 스트림 저장 영역에 대응되는 스트림 버퍼 영역은 쓰기 동작 수행 빈도가 낮은 스트림 저장 영역에 대응되는 스트림 버퍼 영역보다 상대적으로 쓰기 리소스가 적은 것으로 판단될 수 있다.
실시 예에서, 쓰기 동작 수행 빈도는 쓰기 히스토리 정보에 포함된 스트림 저장 영역의 총 쓰기 카운트 값을 기초로 연산될 수 있다. 따라서, 총 쓰기 카운트 값이 높은 스트림 저장 영역에 대응되는 스트림 버퍼 영역은 총 쓰기 카운트 값이 낮은 스트림 저장 영역에 대응되는 스트림 버퍼 영역보다 상대적으로 쓰기 리소스가 적은 것으로 판단될 수 있다.
실시 예에서, 스트림 관리부(211)는 연산한 쓰기 리소스에 따라 쓰기 리소스가 많은 제1 스트림 버퍼 영역(231-1)의 크기는 감소시키고, 쓰기 리소스가 적은 제2 스트림 버퍼 영역(231-2)의 크기는 증가시키도록 버퍼(230)를 제어할 수 있다. 다른 실시 예에서, 스트림 관리부(211)는 쓰기 리소스가 많은 제1 스트림 버퍼 영역(231-1)의 일부를 쓰기 리소스가 적은 제2 스트림 버퍼 영역(231-2)에 할당하도록 버퍼(230)를 제어할 수 있다.
쓰기 카운터(221)는 호스트(300)부터 제공받은 쓰기 요청에 포함된 스트림 식별자를 기초로, 메모리 장치(100)의 복수의 스트림 저장 영역들 각각에 쓰기 동작이 수행된 횟수를 카운트할 수 있다.
구체적으로, 쓰기 카운터(221)는 설정된 주기 동안의 복수의 스트림 저장 영역들 각각의 쓰기 카운트 값들을 쓰기 카운트 정보로 쓰기 카운트 정보 저장부(222)에 저장할 수 있다. 쓰기 카운터(221)는 설정된 주기마다 쓰기 카운트 정보를 쓰기 카운트 정보 저장부(222)에 저장할 수 있다. 설정된 주기는 미리 설정된 길이의 시간 또는 복수의 스트림 저장 영역에 미리 설정된 횟수의 쓰기 동작이 수행되는 기간일 수 있다.
실시 예에서, 쓰기 카운트 정보 저장부(222)는 쓰기 카운트 정보를 미리 설정된 개수까지 저장할 수 있다. 쓰기 카운터(221)는 쓰기 카운트 정보 저장부(222)에 저장된 쓰기 카운트 정보의 개수가 미리 설정된 개수에 도달하면, 가장 오래 전에 저장된 쓰기 카운트 정보를 새롭게 생성된 쓰기 카운트 정보로 덮어쓰기(Over-write)할 수 있다.
쓰기 카운트 정보 저장부(222)는 저장된 복수의 쓰기 카운트 정보들을 기초로, 복수의 스트림 저장 영역들 각각의 쓰기 동작 수행 빈도를 나타내는 쓰기 히스토리 정보를 생성할 수 있다. 구체적으로, 쓰기 카운트 정보 저장부(222)는 복수의 쓰기 카운트 정보들에 포함된 복수의 스트림 저장 영역들 각각의 쓰기 카운트 값들을 각 스트림 저장 영역별로 합산할 수 있다. 쓰기 카운트 정보 저장부(222)는 합산한 결과를 기초로, 각 스트림 저장 영역의 총 쓰기 카운트 값을 포함하는 쓰기 히스토리 정보를 생성할 수 있다.
버퍼(230)는 스트림 관리부(211)로부터 제공받은 스트림 설정 정보에 따라 새로운 스트림 버퍼 영역을 할당할 수 있다. 버퍼(230)는 스트림 설정 정보에 따라, 이전에 할당된 스트림 버퍼 영역을 해제할 수 있다. 버퍼(230)는 스트림 설정 정보에 따라 할당한 스트림 버퍼 영역의 크기를 조절할 수 있다. 버퍼(230)는 할당된 스트림 버퍼 영역을 제외한 버퍼 메모리 영역을 비 스트림 버퍼 영역(232)으로 할당할 수 있다.
도 9는 도 8의 쓰기 카운트 정보 저장부의 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 쓰기 카운트 정보 저장부는 복수의 쓰기 카운트 정보를 저장할 수 있다.
쓰기 카운트 정보는 설정된 주기 동안 복수의 스트림 저장 영역들 각각에 쓰기 동작이 수행된 횟수들을 포함할 수 있다. 설정된 주기는 미리 설정된 길이의 시간 또는 복수의 스트림 저장 영역에 미리 설정된 횟수의 쓰기 동작이 수행되는 기간일 수 있다. 쓰기 카운트 정보 저장부(222)는 설정된 주기마다 쓰기 카운트 정보를 저장할 수 있다.
실시 예에서, 쓰기 카운트 정보 저장부는 쓰기 카운트 정보를 미리 설정된 개수까지 저장할 수 있다. 쓰기 카운트 정보 저장부(222)에 저장된 쓰기 카운트 정보의 개수가 미리 설정된 개수에 도달하면, 가장 오래 전에 저장된 쓰기 카운트 정보는 새롭게 생성된 쓰기 카운트 정보로 덮어쓰기(Over-write)될 수 있다.
예를 들어, 쓰기 카운트 정보 저장부는 4개의 쓰기 카운트 정보를 저장할 수 있다. 쓰기 카운트 정보는 제1 내지 제3 스트림 저장 영역(Stream 1~Stream 3)에 100회의 쓰기 동작이 수행되는 동안 제1 내지 제3 스트림 저장 영역(Stream 1~Stream 3) 각각에 쓰기 동작이 수행된 횟수들을 포함할 수 있다.
실시 예에서, 인덱스가 1, 2 및 4인 쓰기 카운트 정보는 저장이 완료된 쓰기 카운트 정보일 수 있다. 인덱스가 2인 쓰기 카운트 정보는 가장 최근에 저장이 완료된 쓰기 카운트 정보일 수 있다. 인덱스가 4인 쓰기 카운트 정보는 가장 오래 전에 저장이 완료된 쓰기 카운트 정보일 수 있다.
인덱스가 3인 쓰기 카운트 정보는 저장이 완료되지 않은 쓰기 카운트 정보일 수 있다. 다시 말해서 인덱스가 3인 쓰기 카운트 정보는 현재 생성 중인 쓰기 카운트 정보일 수 있다.
인덱스가 3인 쓰기 카운트 정보에 포함된 제1 내지 제3 스트림 저장 영역(Stream 1~Stream 3)에 수행된 쓰기 동작의 횟수가 100회에 도달하면, 인덱스가 3인 쓰기 카운트 정보의 저장이 완료될 수 있다. 이후 새롭게 생성된 쓰기 카운트 정보는 인덱스가 4인 쓰기 카운트 정보에 덮어 쓰기될 수 있다. 이런 방식으로 쓰기 카운트 정보 저장부에 저장된 쓰기 카운트 정보는인덱스가 순환되며 랩 어라운드(Wrap Around) 방식으로 관리될 수 있다.
쓰기 카운트 정보 저장부(222)는 저장된 복수의 쓰기 카운트 정보들을 기초로, 복수의 스트림 저장 영역들 각각의 쓰기 동작 수행 빈도를 나타내는 쓰기 히스토리 정보를 생성할 수 있다. 구체적으로, 쓰기 카운트 정보 저장부(222)는 복수의 쓰기 카운트 정보들에 포함된 복수의 스트림 저장 영역들 각각의 쓰기 카운트 값들을 각 스트림 저장 영역별로 합산할 수 있다. 쓰기 카운트 정보 저장부(222)는 합산한 결과를 기초로, 각 스트림 저장 영역의 총 쓰기 카운트 값을 포함하는 쓰기 히스토리 정보를 생성할 수 있다.
실시 예에서, 쓰기 히스토리 정보는 복수의 스트림 저장 영역들 각각의 총 쓰기 카운트 값들을 포함할 수 있다. 총 쓰기 카운트 값들은 쓰기 카운트 정보 저장부에 저장된 복수의 스트림 저장 영역들 각각의 쓰기 카운트 값들을 스트림 저장 영역 별로 합산하여 획득될 수 있다.
도 9에서, 쓰기 히스토리 정보는 저장이 완료된 인덱스 1, 2 및 4인 쓰기 카운트 정보들을 기초로 생성될 수 있다. 쓰기 히스토리 정보에 포함된 제1 내지 제3 스트림 저장 영역(Stream 1~Stream 3) 각각의 총 쓰기 카운트 값들은 인덱스 1, 2 및 4인 쓰기 카운트 정보들에 포함된 쓰기 카운트 값들을 스트림 저장 영역 별로 합산하여 획득될 수 있다.
제1 스트림 저장 영역(Stream 1)의 총 쓰기 카운트 값은 100일 수 있다. 제2 스트림 저장 영역(Stream 2)의 총 쓰기 카운트 값은 0일 수 있다. 제3 스트림 저장 영역(Stream 3)의 총 쓰기 카운트 값은 200일 수 있다.
다양한 실시 예에서, 쓰기 히스토리 정보는 저장이 완료된 쓰기 카운트 정보들과 현재 생성 중인 쓰기 카운트 정보를 기초로 생성될 수 있다. 이 경우, 제1 스트림 저장 영역(Stream 1)의 총 쓰기 카운트 값은 150일 수 있다. 제2 스트림 저장 영역(Stream 2)의 총 쓰기 카운트 값은 0일 수 있다. 제3 스트림 저장 영역(Stream 3)의 총 쓰기 카운트 값은 230일 수 있다.
쓰기 히스토리 정보에 포함된 각 스트림 저장 영역의 총 쓰기 카운트 값들은 각 스트림 저장 영역의 쓰기 동작 수행 빈도를 나타낼 수 있다. 총 쓰기 카운트 값이 높을수록 스트림 저장 영역에 수행되는 쓰기 동작의 빈도가 높을 수 있다. 총 쓰기 카운트 값이 낮을수록 스트림 저장 영역에 수행되는 쓰기 동작의 빈도가 낮을 수 있다.
스트림 저장 영역의 쓰기 동작의 빈도가 낮을수록 스트림 저장 영역에 대응되는 스트리 버퍼 영역의 쓰기 리소스는 많을 수 있다. 스트림 저장 영역의 쓰기 동작의 빈도가 높을수록 스트림 저장 영역에 대응되는 스트리 버퍼 영역의 쓰기 리소스는 적을 수 있다.
도 9에서, 제2 스트림 저장 영역(Stream 2)의 총 쓰기 카운트 값이 0으로 가장 낮으므로, 쓰기 동작 빈도가 가장 낮을 수 있다. 제2 스트림 저장 영역(Stream 2)에 대응되는 스트림 버퍼 영역의 쓰기 리소스는 가장 많을 수 있다. 제3 스트림 저장 영역(Stream 3)의 총 쓰기 카운트 값이 200으로 가장 높으므로, 쓰기 동작 빈도가 가장 높을 수 있다. 제3 스트림 저장 영역(Stream 3)에 대응되는 스트림 버퍼 영역의 쓰기 리소스는 가장 적을 수 있다. 제1 스트림 저장 영역(Stream 1)의 총 쓰기 카운트 값이 100으로 중간이므로, 쓰기 동작 빈도는 중간일 수 있다. 제1 스트림 저장 영역(Stream 1)에 대응되는 스트림 버퍼 영역의 쓰기 리소스는 중간일 수 있다.
도 10은 실시 예에 따른 스트림 버퍼 영역의 크기 조절을 설명하기 위한 도면이다.
도 10을 참조하면, 제1 내지 제3 스트림 버퍼 영역 각각은 디폴트 크기를 가지고, 가변 영역 및 고정 영역을 포함할 수 있다.
도 9를 참조하여 설명된 쓰기 히스토리 정보에 따라, 제1 내지 제3 스트림 버퍼 영역의 크기는 조절될 수 있다.
쓰기 히스토리 정보에 따라 제1 스트림 버퍼 영역의 총 쓰기 카운트 값은 제1 스트림 저장 영역의 총 쓰기 카운트 값인 100으로 설정될 수 있다. 제2 스트림 버퍼 영역의 총 쓰기 카운트 값은 제2 스트림 저장 영역의 총 쓰기 카운트 값인 0으로 설정될 수 있다. 제3 스트림 버퍼 영역의 총 쓰기 카운트 값은 제3 스트림 저장 영역의 총 쓰기 카운트 값인 200으로 설정될 수 있다.
실시 예에서, 쓰기 리소스가 많은 제2 스트림 버퍼 영역의 가변 영역이 쓰기 리소스가 적은 제1 및 제3 스트림 버퍼 영역에 할당될 수 있다. 제2 스트림 버퍼 영역의 가변 영역은 제1 및 제3 스트림 버퍼 영역에 제1 및 제3 스트림 버퍼 영역의 총 쓰기 카운트 값을 기초로 할당될 수 있다.
쓰기 히스토리 정보에 포함된 전체 총 쓰기 카운트 합은 300이고, 이 중 제1 스트림 버퍼 영역의 총 쓰기 카운트 값이 차지하는 비율은 1/3(100/300)일 수 있다. 제3 스트림 버퍼 영역의 총 쓰기 카운트 값이 차지하는 비율은 2/3(200/300)일 수 있다.
따라서, 제2 스트림 버퍼 영역의 가변 영역 중 1/3인 S1 영역이 제1 스트림 버퍼 영역에 할당되고, 2/3인 S2 영역이 제3 스트림 버퍼 영역에 할당될 수 있다.
다른 실시 예에서, 쓰기 리소스가 많은 제2 스트림 버퍼 영역의 전체 영역이 쓰기 리소스가 적은 제1 및 제3 스트림 버퍼 영역에 할당될 수 있다. 다른 실시 예에서, 제2 스트림 버퍼 영역과 무관하게 쓰기 히스토리 정보에 따라 쓰기 리소스가 적은 제1 및 제3 스트림 버퍼 영역에 새로운 버퍼 메모리 영역이 할당될 수 있다.
도 11은 도 10의 실시 예에 따른 메모리 컨트롤러의 스트림 버퍼 영역의 크기 조절 동작을 설명하기 위한 순서도이다.
도 11을 참조하면, S1101단계에서, 메모리 컨트롤러는 메모리 장치의 복수의 스트림 저장 영역들 각각의 쓰기 카운트 값을 저장할 수 있다. 쓰기 카운트 값은 스트림 저장 영역에 쓰기 동작이 수행된 횟수일 수 있다.
S1103단계에서 메모리 컨트롤러는, 저장한 쓰기 카운트 값들을 기초로 복수의 스트림 저장 영역들 각각의 쓰기 동작 빈도를 나타내는 쓰기 히스토리 정보를 생성할 수 있다.
S1103단계에서, 메모리 컨트롤러는 쓰기 히스토리 정보에 포함된 쓰기 동작 빈도를 나타내는 총 쓰기 카운트 값을 기초로 각 스트림 저장 영역에 대응되는 스트림 버퍼 영역의 쓰기 리소스를 연산할 수 있다.
S1105단계에서, 메모리 컨트롤러는 연산한 쓰기 리소스를 기초로 스트림 버퍼 영역의 크기를 조절할 수 있다. 구체적으로, 메모리 컨트롤러는 쓰기 리소스가 적은 스트림 버퍼 영역의 크기를 증가시키고, 쓰기 리소스가 많은 스트림 버퍼 영역의 크기를 감소시킬 수 있다.
도 12는 가비지 컬렉션 동작을 설명하기 위한 도면이다.
도 12를 참조하면, 가비지 컬렉션 동작은 적어도 둘 이상의 희생 블록들에 저장된 유효 데이터를 프리 블록에 복사하고, 희생 블록들을 소거하여 부족한 프리 블록을 확보하는 동작일 수 있다.
예를 들어, 메모리 블록들(BLK 1, BLK 2)은 희생 블록일 수 있다. 메모리 블록(BLK 3)은 프리 블록일 수 있다.
희생 블록(BLK 1)의 페이지들(Page 2, Page 4)에 저장된 데이터는 유효 데이터일 수 있다. 희생 블록(BLK 2)의 페이지들(Page 2, Page 3)에 저장된 데이터는 유효 데이터일 수 있다. 희생 블록들(BLK 1, BLK 2)에 저장된 유효 데이터는 프리 블록(BLK 3)에 복사될 수 있다. 유효 데이터를 저장한 프리 블록(BLK 3)은 데이터 블록으로 설정될 수 있다. 이후, 희생 블록들(BLK 1, BLK 2)은 소거되어 프리 블록으로 설정될 수 있다.
도 13은 실시 예에 따른 가비지 컬렉션 동작을 수행할 스트림 저장 영역을 선택하는 동작을 설명하기 위한 도면이다.
도 13을 참조하면, 제1 스트림 저장 영역은 제1 내지 제4 메모리 블록들(BLK1~BLK4)을 포함할 수 있다. 제2 스트림 저장 영역은 제5 내지 제8 메모리 블록들(BLK5~BLK8)을 포함할 수 있다. 각 스트림 저장 영역에 포함되는 메모리 블록의 개수는 본 실시 예에 제한되지 않는다.
메모리 장치의 스트림 저장 영역 각각은 복수의 메모리 블록들을 포함할 수 있다. 무효 페이지 카운트(Invalid Page Count, IPC)는 메모리 블록에 포함된 페이지들 중 무효 데이터가 저장된 페이지의 개수일 수 있다.
가비지 컬렉션 동작은 무효 페이지 카운트 값이 높은 메모리 블록들을 많이 포함하는 스트림 저장 영역에 수행 될수록 효율이 높을 수 있다. 가비지 컬렉션 동작이 수행될 타겟 스트림 저장 영역은 스트림 저장 영역에 대응되는 무효 페이지 카운트 값을 기초로 결정될 수 있다.
실시 예에서, 스트림 저장 영역에 대응되는 무효 페이지 카운트 값은 스트림 저장 영역에 포함되는 메모리 블록들의 무효 페이지 카운트 값들의 평균 값일 수 있다.
예를 들어, 제1 스트림 저장 영역에 대응되는 무효 페이지 카운트 값은 70일 수 있다. 제2 스트림 저장 영역에 대응되는 무효 페이지 카운트 값은 80일 수 있다. 이 경우 제2 스트림 저장 영역이 가비지 컬렉션 동작이 수행될 타겟 스트림 저장 영역으로 선택될 수 있다.
다른 실시 예에서, 스트림 저장 영역에 대응되는 무효 페이지 카운트 값은 스트림 저장 영역에 포함되는 메모리 블록들의 무효 페이지 카운트 값들 중 최고 값일 수 있다.
예를 들어, 제1 스트림 저장 영역에 대응되는 무효 페이지 카운트 값은 100일 수 있다. 제2 스트림 저장 영역에 대응되는 무효 페이지 카운트 값은 95일 수 있다. 이 경우 제1 스트림 저장 영역이 가비지 컬렉션 동작이 수행될 타겟 스트림 저장 영역으로 선택될 수 있다.
가비지 컬렉션 동작시, 타겟 스트림 저장 영역에 포함된 메모리 블록들 중 무효 페이지 카운트 값이 높은 순으로 적어도 둘 이상의 희생 블록들에 저장된 유효 데이터가 프리 블록으로 옮겨 질 수 있다. 이후 적어도 둘 이상의 희생 블록들은 소거되어 프리 블록으로 설정될 수 있다.
도 14는 실시 예에 따른 보정된 무효 페이지 카운트 값을 설명하기 위한 도면이다.
도 14를 참조하면, 보정된 무효 페이지 카운트 값은 기존의 무효 페이지 카운트 값(IPC)과 쓰기 히스토리 정보에 포함된 총 쓰기 카운트 값(TotWC)을 기초로 연산될 수 있다.
구체적으로 보정된 무효 페이지 카운트 값은 보정 계수(a)와 총 쓰기 카운트 값(TotWC)을 곱한 값에 무효 페이지 카운트 값(IPC)을 더한 값일 수 있다. 보정 계수(a)는 총 쓰기 카운트 값과 무효 페이지 카운트 값의 상관 관계에 따라 -1부터 1까지의 범위에서 다양하게 설정될 수 있다. 다시 말해서, 보정 계수(a)는 스트림 저장 영역의 쓰기 동작 수행 빈도와 무효 페이지 카운트 값의 상관 관계에 따라 다양하게 설정될 수 있다. 도 14에서, 보정 계수(a)는 0.5로 가정하여 설명한다.
도 14에서, 스트림 저장 영역에 대응되는 무효 페이지 카운트 값은 스트림 저장 영역에 포함되는 메모리 블록들의 무효 페이지 카운트 값들 중 최고 값으로 가정하여 설명한다.
도 13을 참조하면, 제1 스트림 저장 영역(Stream 1)에 대응되는 무효 페이지 카운트 값은 100이고, 제2 스트림 저장 영역(Stream 2)의 대응되는 무효 페이지 카운트 값은 95일 수 있다. 쓰기 히스토리 정보에 포함된 제1 스트림 저장 영역(Stream 1)의 총 쓰기 카운트 값이 40이고, 제2 스트림 저장 영역(Stream 2)의 총 쓰기 카운트 값은 60일 수 있다.
위 값들을 기초로 연산된 제1 스트림 저장 영역(Stream 1)에 대응되는 보정된 무효 페이지 카운트 값은 120일 수 있다. 제2 스트림 저장 영역(Stream 2)에 대응되는 보정된 무효 페이지 카운트 값은 125일 수 있다.
보정 전의 경우, 제1 스트림 저장 영역의 무효 페이지 카운트 값 100이 제2 스트림 저장 영역의 무효 페이지 카운트 값 95보다 클 수 있다. 따라서, 제1 스트림 저장 영역이 가비지 컬렉션 동작이 수행될 타겟 스트림 저장 영역으로 선택될 수 있다.
보정 후의 경우, 제2 스트림 저장 영역의 보정된 무효 페이지 카운트 값 125가 제1 스트림 저장 영역의 보정된 무효 페이지 카운트 값 120보다 클 수 있다. 따라서, 제2 스트림 저장 영역이 가비지 컬렉션 동작이 수행될 타겟 스트림 저장 영역으로 선택될 수 있다.
도 15는 도 14의 보정된 무효 페이지 카운트 값을 상세히 설명하기 위한 도면이다.
도 15를 참조하면 가로축은 시간을 나타내고, 세로 축은 스트림 저장 영역에 대응되는 무효 페이지 카운트 값을 나타낼 수 있다.
메모리 블록에 쓰기 동작이 자주 수행될수록, 메모리 블록의 무효 페이지 카운트는 증가할 수 있다. 따라서, 쓰기 동작의 수행 빈도가 높을 스트림 저장 영역일수록, 스트림 저장 영역에 포함되는 메모리 블록들의 무효 페이지 카운트 증가율은 높을 것으로 예측될 수 있다. 쓰기 동작의 수행 빈도가 높을 스트림 저장 영역일수록, 스트림 저장 영역에 대응되는 무효 페이지 카운트 값의 증가율은 높을 것으로 예측될 수 있다.
따라서, 스트림 저장 영역에 대응되는 무효 페이지 카운트 값은 스트림 저장 영역의 쓰기 동작 수행 빈도를 기초로 예측될 수 있다. 스트림 저장 영역에 대응되는 무효 페이지 카운트 값은 스트림 저장 영역의 총 쓰기 카운트 값을 기초로 예측될 수 있다.
도 15에서, t1 시점은 가비지 컬렉션 동작을 수행할 타겟 스트림 저장 영역을 선택하는 현재 시점일 수 있다. t2 시점은 가비지 컬렉션 동작이 완료될 것으로 예측되는 시점일 수 있다.
t2 시점의 무효 페이지 카운트 값은 t1시점 이전의 스트림 저장 영역의 쓰기 동작 수행 빈도를 나타내는 총 쓰기 카운트 값을 기초로 예측된 스트림 저장 영역의 무효 페이지 카운트 값일 수 있다. 다시 말해서 t2 시점의 무효 페이지 카운트 값은 도 14를 참조하여 설명된 보정된 무효 페이지 카운트 값일 수 있다. t2 시점의 무효 페이지 카운트 값은 가비지 컬렉션 동작의 수행으로 인한 무효 페이지 카운트 값의 감소 효과는 고려하지 않고 예측된 무효 페이지 카운트 값일 수 있다.
t1시점에서 보면, 제1 스트림 저장 영역을 타겟 스트림 저장 영역으로 선택하는 것이 더 효율적일 수 있다. 하지만, 가비지 컬렉션 동작이 완료될 t2 시점에서 보면, 제2 스트림 저장 영역을 타겟 스트림 저장 영역으로 선택하는 것이 더 효율적일 수 있다.
다시 말해서, t2 시점에서 무효 페이지 카운트 값이 더 높을 것으로 예상되는 제2 스트림 저장 영역을 t1 시점에서 타겟 스트림 저장 영역으로 선택하는 것이 가비지 컬렉션 동작의 효율이 더 높을 수 있다.
본 발명의 실시 예에 따라, 스트림 저장 영역의 쓰기 동작의 수행 빈도를 나타내는 총 쓰기 카운트 값을 이용하여 가비지 컬렉션 동작의 효율이 더 높을 것으로 예측되는 스트림 저장 영역을 타겟 스트림 저장 영역으로 선택할 수 있다.
도 16은 도 14의 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 16을 참조하면, S1601단계에서 메모리 컨트롤러는 스트림 저장 영역에 대응되는 무효 페이지 카운트 값을 연산할 수 있다. 실시 예에서, 스트림 저장 영역에 대응되는 무효 페이지 카운트 값은 스트림 저장 영역에 포함되는 메모리 블록들의 무효 페이지 카운트 값들의 평균 값일 수 있다. 다른 예에서, 스트림 저장 영역에 대응되는 무효 페이지 카운트 값은 스트림 저장 영역에 포함되는 메모리 블록들의 무효 페이지 카운트 값들 중 최고 값일 수 있다.
S1603단계에서 메모리 컨트롤러는, 스트림 저장 영역의 무효 페이지 카운트 값과 쓰기 히스토리 정보에 포함된 총 쓰기 카운트 값을 이용하여 보정된 무효 페이지 카운트 값을 연산할 수 있다.
S1605단계에서 메모리 컨트롤러는, 메모리 장치의 복수의 스트림 저장 영역들 중 가장 높은 보정된 무효 페이지 카운트 값을 기초로 스트림 저장 영역을 선택할 수 있다.
S1607단계에서 메모리 컨트롤러는, 선택된 스트림 저장 영역에 대한 가비지 컬렉션 동작을 수행하도록 메모리 장치를 제어할 수 있다.
도 17은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Controller; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 플래시 변환 계층(FTL)을 통해 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 비휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 18을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 19를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호를 주고 받고, 전원 커넥터(3002)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 20을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 쓰기 제어부
220: 쓰기 히스토리 관리부
230: 버퍼
240: 가비지 컬렉션 제어부
300: 호스트

Claims (20)

  1. 복수의 스트림 저장 영역들을 포함하는 적어도 하나의 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
    쓰기 요청에 따른 쓰기 데이터를 저장하는 버퍼;
    상기 복수의 스트림 저장 영역들 각각에 쓰기 동작이 수행된 횟수인 쓰기 카운트 값들을 저장하고, 상기 쓰기 카운트 값들을 기초로 각 스트림 저장 영역의 쓰기 동작 수행 빈도를 나타내는 쓰기 히스토리 정보를 생성하는 쓰기 히스토리 관리부;
    상기 쓰기 데이터를 상기 적어도 하나의 메모리 장치에 저장하도록 상기 버퍼 및 상기 적어도 하나의 메모리 장치를 제어하는 쓰기 제어부; 및
    상기 복수의 스트림 저장 영역들 중 가비지 컬렉션 동작을 수행할 타겟 스트림 저장 영역을 선택하고, 상기 타겟 스트림 저장 영역에 대한 상기 가비지 컬렉션 동작을 수행하도록 상기 적어도 하나 이상의 메모리 장치를 제어하는 가비지 컬렉션 제어부;를 포함하는 메모리 컨트롤러.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 쓰기 히스토리 관리부는,
    상기 쓰기 히스토리 관리부에 저장된 상기 복수의 스트림 저장 영역들 각각의 쓰기 카운트 값들을 각 스트림 저장 영역 별로 합산하고, 상기 복수의 스트림 저장 영역들 각각의 총 쓰기 카운트 값들을 포함하는 상기 쓰기 히스토리 정보를 생성하는 메모리 컨트롤러.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 쓰기 히스토리 관리부는,
    설정된 주기마다, 상기 설정된 주기 동안 상기 적어도 하나의 메모리 장치가 상기 복수의 스트림 저장 영역들 각각에 쓰기 동작을 수행한 횟수를 쓰기 카운트 정보로 저장하는 메모리 컨트롤러.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 설정된 주기는,
    미리 정해진 길이의 시간인 메모리 컨트롤러.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 설정된 주기는,
    상기 적어도 하나의 메모리 장치가 미리 설정된 횟수의 쓰기 동작을 수행하는 기간인 메모리 컨트롤러.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 쓰기 히스토리 관리부는,
    상기 쓰기 히스토리 관리부에 저장된 상기 쓰기 카운트 정보의 개수가 미리 설정된 개수에 도달하면, 가장 오래 전에 저장된 쓰기 카운트 정보를 새롭게 생성된 쓰기 카운트 정보로 덮어쓰기하는 메모리 컨트롤러.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 버퍼는,
    상기 복수의 스트림 저장 영역들에 각각 대응되는 복수의 스트림 버퍼 영역들을 포함하고,
    상기 쓰기 제어부는,
    상기 쓰기 히스토리 정보를 기초로 상기 복수의 스트림 버퍼 영역들의 크기를 조절하는 메모리 컨트롤러.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 복수의 스트림 버퍼 영역들 각각은,
    고정 영역 및 가변 영역을 포함하고,
    상기 쓰기 제어부는,
    상기 쓰기 히스토리 정보를 기초로 상기 복수의 스트림 버퍼 영역들의 가변 영역의 크기를 조절하는 메모리 컨트롤러.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 쓰기 제어부는,
    상기 복수의 스트림 버퍼 영역들 중 제1 스트림 버퍼 영역의 크기를 감소시키고, 상기 제1 스트림 버퍼 영역보다 총 쓰기 카운트 값이 큰 제2 스트림 버퍼 영역의 크기를 증가시키고,
    상기 복수의 스트림 버퍼 영역들의 총 쓰기 카운트 값들은,
    대응되는 상기 복수의 스트림 저장 영역들의 총 쓰기 카운트 값들로 설정되는 메모리 컨트롤러.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서, 상기 쓰기 제어부는,
    상기 제1 스트림 버퍼 영역 중 일부 영역을 상기 제2 스트림 버퍼 영역에 할당하는 메모리 컨트롤러.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서, 상기 쓰기 제어부는,
    상기 제1 스트림 버퍼 영역의 일부 영역을 상기 제1 스트림 버퍼 영역보다 총 쓰기 카운트 값이 적은 적어도 하나 이상의 스트림 버퍼 영역들에, 상기 적어도 하나 이상의 스트림 버퍼 영역들 각각의 총 쓰기 카운트 값을 기초로 할당하는 메모리 컨트롤러.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 가비지 컬렉션 제어부는,
    상기 복수의 스트림 저장 영역들의 각각의 무효 페이지 카운트 값 및 총 쓰기 카운트 값을 이용하여 보정된 무효 페이지 카운트 값을 연산하고, 상기 보정된 무효 페이지 카운트 값을 기초로 상기 타겟 스트림 저장 영역을 선택하는 메모리 컨트롤러.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서, 상기 복수의 스트림 저장 영역들 각각의 무효 페이지 카운트 값은,
    각 스트림 저장 영역에 포함된 메모리 블록들의 무효 페이지 카운트 값들의 평균 값인 메모리 컨트롤러.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서, 상기 복수의 스트림 저장 영역들 각각의 무효 페이지 카운트 값은,
    각 스트림 저장 영역에 포함된 메모리 블록들의 무효 페이지 카운트 값들 중 최고 값인 메모리 컨트롤러.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서, 상기 가비지 컬렉션 제어부는,
    상기 타겟 스트림 저장 영역에 포함된 메모리 블록들 중 무효 페이지 카운트 값이 높은 순으로 적어도 둘 이상의 희생 블록들을 선택하고, 상기 적어도 둘 이상의 희생 블록들에 저장된 유효 데이터를 상기 타겟 스트림 저장 영역에 포함된 상기 메모리 블록들 중 프리 블록에 복사하도록 상기 적어도 하나의 메모리 장치를 제어하는 메모리 컨트롤러.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 복수의 스트림 저장 영역들 각각은,
    상기 적어도 하나 이상의 메모리 장치 중 서로 다른 메모리 장치에 포함되는 적어도 둘 이상의 메모리 블록들을 포함하는 메모리 컨트롤러.
  17. 복수의 스트림 저장 영역들을 포함하는 적어도 하나의 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    설정된 주기마다, 상기 설정된 주기 동안 상기 복수의 스트림 저장 영역들 각각에 쓰기 동작이 수행된 횟수인 쓰기 카운트 값들을 저장하는 단계;
    저장된 쓰기 카운트 값들을 기초로 각 스트림 저장 영역의 쓰기 동작 수행 빈도를 나타내는 쓰기 히스토리 정보를 생성하는 단계;
    상기 쓰기 히스토리 정보를 기초로 상기 복수의 스트림 저장 영역들 중 가비지 컬렉션 동작을 수행할 타겟 스트림 저장 영역을 선택하는 단계; 및
    상기 타겟 스트림 저장 영역에 대한 상기 가비지 컬렉션 동작을 수행하도록 상기 적어도 하나의 메모리 장치를 제어하는 단계를 포함하는 메모리 컨트롤러의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서, 상기 타겟 스트림 저장 영역을 선택하는 단계는,
    상기 복수의 스트림 저장 영역들의 각각의 무효 페이지 카운트 값 및 쓰기 동작 수행 빈도를 이용하여 보정된 무효 페이지 카운트 값을 연산하는 단계; 및
    상기 보정된 무효 페이지 카운트 값을 기초로 상기 타겟 스트림 저장 영역을 선택하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서,
    상기 쓰기 히스토리 정보를 기초로 상기 복수의 스트림 저장 영역들에 각각 대응되는 복수의 스트림 버퍼 영역들의 크기를 조절하는 단계;를 더 포함하는 메모리 컨트롤러의 동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서, 상기 설정된 주기는,
    미리 정해진 길이의 시간 및 상기 복수의 스트림 저장 영역들에 미리 설정된 횟수의 쓰기 동작이 수행되는 기간 중 어느 하나인 메모리 컨트롤러의 동작 방법.
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