KR20220170664A - 호스트 장치, 저장 장치 및 그 동작 방법 - Google Patents

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KR20220170664A
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Abstract

본 기술은, 버퍼 메모리의 맵핑 영역의 일부를 캐시 영역으로 할당함으로써 호스트의 메인 메모리에 대한 엑세스 없이 저장 장치에 엑세스 가능하도록 하는 저장 장치는, 복수의 메모리 셀들을 포함하는 메모리 장치, 상기 메모리 장치에 수행되는 동작을 제어하는 메모리 컨트롤러 및 상기 동작에 대응하는 논리 블록 어드레스 및 물리 블록 어드레스 간 맵핑 관계를 나타내는 맵핑 데이터가 저장되는 맵핑 영역 및 캐시 영역을 포함하는 버퍼 메모리를 포함하는 저장 장치에 있어서, 상기 버퍼 메모리는, 호스트로부터 수신된 할당 요청에 따라 상기 맵핑 영역 중 일부를 상기 캐시 영역으로 할당하고, 상기 맵핑 데이터 외의 데이터를 상기 캐시 영역에 저장하는 것을 특징으로 한다.

Description

호스트 장치, 저장 장치 및 그 동작 방법{HOST DEVICE, STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 호스트 장치, 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 버퍼 메모리의 맵핑 영역의 일부를 캐시 영역으로 할당함으로써 호스트의 메인 메모리에 대한 엑세스 없이 저장 장치에 엑세스 가능하도록 하는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 저장 장치는, 복수의 메모리 셀들을 포함하는 메모리 장치, 상기 메모리 장치에 수행되는 동작을 제어하는 메모리 컨트롤러 및 상기 동작에 대응하는 논리 블록 어드레스 및 물리 블록 어드레스 간 맵핑 관계를 나타내는 맵핑 데이터가 저장되는 맵핑 영역 및 캐시 영역을 포함하는 버퍼 메모리를 포함하는 저장 장치에 있어서, 상기 버퍼 메모리는, 호스트로부터 수신된 할당 요청에 따라 상기 맵핑 영역 중 일부를 상기 캐시 영역으로 할당하고, 상기 맵핑 데이터 외의 데이터를 상기 캐시 영역에 저장할 수 있다.
본 발명의 실시 예에 따른 저장 장치의 동작 방법은, 복수의 메모리 셀들을 포함하는 메모리 장치, 상기 메모리 장치에 수행되는 동작을 제어하는 메모리 컨트롤러 및 버퍼 메모리를 포함하는 저장 장치의 동작 방법에 있어서, 호스트로부터 상기 버퍼 메모리 영역을 구분하여 할당할 것을 지시하는 할당 요청을 수신하는 단계, 상기 할당 요청을 기초로, 상기 동작에 대응하는 논리 블록 어드레스 및 물리 블록 어드레스 간 맵핑 관계를 나타내는 맵핑 데이터가 저장되는 맵핑 영역 중 일부를 캐시 영역으로 할당하는 단계 및 상기 맵핑 데이터 외의 데이터를 상기 캐시 영역에 저장하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 호스트 장치는, 저장 장치에 수행될 연산을 실행하고 처리하는 중앙 처리 장치, 상기 중앙 처리 장치가 처리하는 연산에 대응하는 데이터를 저장하는 메인 메모리, 그래픽 연산을 처리하여 결과를 출력하는 그래픽 처리 장치 및 상기 그래픽 처리 장치가 연산한 결과값을 저장하는 그래픽 메모리를 포함하는 호스트 장치에 있어서, 상기 중앙 처리 장치는 상기 메인 메모리 또는 상기 그래픽 메모리에 저장된 데이터 중 상기 저장 장치로 출력될 데이터를 미리 출력하기 위해, 상기 저장 장치에 포함된 버퍼 메모리의 맵핑 영역 중 일부를 캐시 영역으로 할당할 것을 요청하는 할당 요청을 출력할 수 있다.
본 기술에 따르면, 버퍼 메모리의 일부를 캐시 영역으로 할당하고 캐시 영역에 호스트로부터 출력될 데이터 또는 메모리 장치로부터 출력될 데이터를 미리 캐싱함으로써 호스트 및 저장 장치의 동작 속도가 향상될 수 있다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 1의 호스트의 구성 및 호스트와 저장 장치들의 연결 관계를 도시한다.
도 5는 저장 장치로부터 데이터가 출력되는 과정을 도시한다.
도 6은 호스트로부터 데이터가 출력되는 과정을 도시한다.
도 7은 저장 장치로부터 그래픽 데이터가 출력되는 과정을 도시한다.
도 8은 호스트로부터 그래픽 데이터가 출력되는 과정을 도시한다.
도 9는 버퍼 메모리에 맵핑 영역 및 캐시 영역이 할당되는 방법을 도시한다.
도 10은 버퍼 메모리의 각 영역을 할당한 후 메인 메모리 및 그래픽 메모리와 캐시 영역 사이의 데이터 전송을 도시한다.
도 11은 본 발명의 일 실시 예에 따른 저장 장치의 동작을 설명하기 위한 도면이다.
도 12는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 제1 및 제2 저장 장치(50_1, 50_2)는 각각 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 도 1에는 제1 및 제2 저장 장치(50_1, 50_2)만 도시되어 있으나, 더 적은 수 또는 더 많은 수의 저장 장치들이 호스트(300)와 연결되어 통신할 수 있다.
제1 및 제2 저장 장치(50_1, 50_2)는 각각 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
제1 및 제2 저장 장치(50_1, 50_2)는 각각 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 제1 및 제2 저장 장치(50_1, 50_2)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
제1 및 제2 저장 장치(50_1, 50_2)는 각각 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 제1 및 제2 저장 장치(50_1, 50_2)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 페이지들을 구성할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 2차원 어레이 구조(two-dimensional array structure) 또는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 이하에서는, 3차원 어레이 구조가 실시 예로써 설명되지만, 본 발명이 3차원 어레이 구조에 제한되는 것은 아니다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)는 하나의 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 동작할 수 있다. 또는 메모리 장치(100)는 하나의 메모리 셀에 적어도 두 개의 데이터 비트들을 저장하는 방식으로 동작할 수도 있다. 예를 들면, 메모리 장치(100)는 하나의 메모리 셀에 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트들을 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 동작할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 수신된 커맨드에 따라 쓰기 동작 (프로그램 동작), 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 리드 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 제1 및 제2 저장 장치(50_1, 50_2)의 전반적인 동작을 제어할 수 있다.
제1 및 제2 저장 장치(50_1, 50_2)에 전원 전압이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치(100)인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)과 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(logical block address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있는 펌웨어(firmware; 미도시)를 포함할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 논리-물리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리(400)에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 호스트(300)로부터 프로그램 요청이 수신되면, 메모리 컨트롤러(200)는 프로그램 요청을 프로그램 커맨드로 변경하고, 프로그램 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 리드 요청이 수신되면, 메모리 컨트롤러(200)는 리드 요청을 리드 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 소거 요청이 수신되면, 메모리 컨트롤러(200)는 소거 요청을 소거 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 제1 및 제2 저장 장치(50_1, 50_2)는 각각 버퍼 메모리(400)를 더 포함할 수 있다. 메모리 컨트롤러(200)는 호스트(300)와 버퍼 메모리(400) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리(400)에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(300)로부터 입력된 데이터를 버퍼 메모리(400)에 임시로 저장하고, 이후 버퍼 메모리(400)에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리(400)는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리(400)는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리(400)는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.
실시 예에서, 버퍼 메모리(400)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
다양한 실시 예에서, 버퍼 메모리(400)는 제1 및 제2 저장 장치(50_1, 50_2)의 외부에서 연결될 수 있다. 이 경우, 제1 및 제2 저장 장치(50_1, 50_2) 외부에 연결된 휘발성 메모리 장치들이 버퍼 메모리(400)의 역할을 수행할 수 있을 것이다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 제1 및 제2 저장 장치(50_1, 50_2)와 통신할 수 있다.
실시 예에서, 호스트(300)는 중앙 처리 장치(central processing unit; CPU; 310) 및 메인 메모리(320)를 포함할 수 있다. 중앙 처리 장치(310)는 제1 및 제2 저장 장치(50_1, 50_2)의 동작을 제어할 수 있다. 또, 메인 메모리(320)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory) 등으로 구성될 수 있다.
예를 들면, 중앙 처리 장치(310)는 제1 및 제2 저장 장치(50_1, 50_2)에 수행될 연산을 실행하고 처리할 수 있다. 구체적으로, 중앙 처리 장치(310)는 외부에서 정보를 입력 받고, 명령어가 입력된 순서, 즉 직렬 방식으로 이를 해석하고 연산하여 외부로 출력할 수 있다. 메인 메모리(320)는 중앙 처리 장치(310)가 처리해야 될 연산을 캐시 메모리를 이용해 대신 처리 함으로써, 동작 속도를 향상시키는 역할을 수행할 수 있다.
실시 예에서, 호스트(300)는 그래픽 처리 장치(graphics processing unit; GPU; 330) 및 그래픽 메모리(340)를 포함할 수 있다. 그래픽 처리 장치(330)는 그래픽 연산을 처리하여 결과값을 출력할 수 있다. 또, 그래픽 메모리(340)는 GDDR SDRAM(Graphics DDR SDRAM) 등으로 구성될 수 있다.
예를 들면, 그래픽 처리 장치(330)는 여러 명령어를 한꺼번에 처리하는 병렬 방식으로 그래픽 연산을 수행할 수 있다. 즉, 그래픽 처리 장치(330)는 중앙 처리 장치(310)의 그래픽 처리를 보조하기 위해, 영상 정보를 처리하거나 이를 화면에 출력할 수 있다. 그래픽 메모리(340)는 그래픽 처리 장치(330)가 처리한 그래픽 연산 처리 결과값을 저장할 수 있다.
실시 예에서, 중앙 처리 장치(310) 및 그래픽 처리 장치(330)는 머신 러닝(machine learning) 또는 딥 러닝(deep learning)에 적용될 수 있다. 여기서 머신 러닝은 알고리즘을 이용해 데이터를 분석하고, 분석을 통해 학습한 내용을 기반으로 판단이나 예측을 하는 것을 의미할 수 있다. 또, 딥 러닝은 인공 지능의 한 형태로, 정보 입출력 계층을 활용해 데이터를 학습하는 것을 의미할 수 있다. 머신 러닝은 학습될 데이터를 수동으로 제공해야 하지만, 딥 러닝의 경우 분류에 사용될 데이터를 스스로 학습할 수 있다는 차이가 있다.
실시 예에서, 그래픽 처리 장치(330)를 통해 데이터를 병렬 연산함으로써, 그래픽 연산 속도가 향상될 수 있다. 또, 특정 상황에서 중앙 처리 장치(310)가 동작 속도가 빠르거나, 또는 그래픽 처리 장치(330)가 동작 속도가 빠를 수 있기 때문에, 머신 러닝(machine learning) 또는 딥 러닝(deep learning)을 통해 중앙 처리 장치(310) 및 그래픽 처리 장치(330)의 성능을 조절함으로써, 여러 상황에서 최적의 동작 속도가 확보될 수 있다.
나아가, 본 발명에서, 제1 및 제2 저장 장치(50_1, 50_2)에 각각 포함된 버퍼 메모리(400)의 맵핑 영역을 제한하여 나머지 영역을 캐시 영역으로 전환함으로써 중앙 처리 장치(310) 및 그래픽 처리 장치(330)가 직접 엑세스가 가능한 방법이 제시된다. 즉, 본 발명에서, 버퍼 메모리(400)는 가변할 수 있는 맵핑 영역 및 캐시 영역으로 구성될 수 있고, 따라서, 메인 메모리(320) 외에 추가적으로 버퍼 메모리(400)의 캐시 영역이 데이터셋의 캐시 용도로 활용될 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)으로부터 수신된 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 전압 또는 전류를 센싱하여 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시키거나 소거 전압을 인가할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 서브 블록 리드 커맨드 및 어드레스에 응답하여 선택된 메모리 블록의 리드 동작을 제어할 수 있다. 또한, 제어 로직(130)은 서브 블록 소거 커맨드 및 어드레스에 응답하여 선택된 메모리 블록에 포함된 선택된 서브 블록의 소거 동작을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2 및 도 3을 참조하면, 도 3은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
메모리 블록(BLKa)에는 서로 평행하게 배열된 제1 셀렉트 라인, 워드 라인들 및 제2 셀렉트 라인이 연결될 수 있다. 예를 들면, 워드 라인들은 제1 및 제2 셀렉트 라인들 사이에서 서로 평행하게 배열될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다.
더욱 구체적으로 설명하면, 메모리 블록(BLKa)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들에 공통으로 연결될 수 있다. 스트링들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들에 포함된 소스 셀렉트 트랜지스터들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKa)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들의 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 메모리 셀에 2 비트 이상의 데이터가 저장되는 메모리 셀을 멀티 레벨 셀(MLC)이라 부르지만, 최근에는 하나의 메모리 셀에 저장되는 데이터의 비트 수가 증가하면서 멀티 레벨 셀(MLC)은 2 비트의 데이터가 저장되는 메모리 셀을 의미하게 되었고, 3 비트 이상의 데이터가 저장되는 메모리 셀은 트리플 레벨 셀(TLC)이라 부르고, 4 비트 이상의 데이터가 저장되는 메모리 셀은 쿼드러플 레벨 셀(QLC)이라 부른다. 이 외에도 다수의 비트들의 데이터가 저장되는 메모리 셀 방식이 개발되고 있으며, 본 실시예는 2 비트 이상의 데이터가 저장되는 메모리 장치(100)에 적용될 수 있다.
다른 실시 예에서, 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다.
도 4는 도 1의 호스트의 구성 및 호스트와 저장 장치들의 연결 관계를 도시한다.
도 1 및 도 4를 참조하면, 도 4는 도 1의 호스트(300)의 구성 요소들 간 연결 관계 및 호스트(300)와 제1 및 제2 저장 장치(50_1, 50_2)의 연결 관계를 도시한다. 도 4에서, 저장 장치는 제1 및 제2 저장 장치(50_1, 50_2)인 것으로 도시되었으나, 더 적은 수 또는 더 많은 수의 저장 장치들이 호스트(300)에 연결될 수 있다.
실시 예에서, NORTH BRIDGE는 메모리 컨트롤러 허브로써 각 구성 요소와의 통신을 위한 컨트롤러를 포함할 수 있으며, SOUTH BRIDGE와 쌍을 이룰 수 있다.
실시 예에서, NORTH BRIDGE를 통해, 중앙 처리 장치(310), 메인 메모리(320), 그래픽 처리 장치(330), 제1 및 제2 저장 장치(50_1, 50_2)가 연결될 수 있다.
예를 들면, NORTH BRIDGE와 중앙 처리 장치(310)는 FSB(front-side bus)를 통해, NORTH BRIDGE와 메인 메모리(320)는 MEMORY BUS를 통해, NORTH BRIDGE와 SOUTH BRIDGE는 INTERNAL BUS를 통해, NORTH BRIDGE와 그래픽 처리 장치(330), 제1 및 제2 저장 장치(50_1, 50_2)는 PCIe(peripheral component interconnect express)를 통해 각각 연결될 수 있다.
NORTH BRIDGE는 FSB를 통해 중앙 처리 장치(310)에 직접 연결되므로, 상대적으로 높은 성능이 요구되는 동작을 수행할 수 있다. 즉, NORTH BRIDGE는 중앙 처리 장치(310)와 다른 구성 요소들 사이의 데이터 통신을 수행할 수 있다.
실시 예에서, SOUTH BRIDGE는 입출력 컨트롤러 허브로써 각 구성 요소와의 통신을 위한 컨트롤러를 포함할 수 있으며, NORTH BRIDGE와 쌍을 이룰 수 있다. 예를 들면, SOUTH BRIDGE는 LPC BUS를 통해 입출력 장치와 연결될 수 있다.
실시 예에서, SOUTH BRIDGE는 일반적으로 중앙 처리 장치(310)에 직접 연결되지 않는다는 점에서 NORTH BRIDGE와 구별될 수 있다. 즉, NORTH BRIDGE는 SOUTH BRIDGE를 중앙 처리 장치(310)에 연결할 수 있다. 또, SOUTH BRIDGE는 데이터 제어 및 엑세스를 위해 컨트롤러 통합 채널 회로를 사용하여 입출력 장치의 신호를 직접 중앙 처리 장치(310)에 전달할 수 있다.
도 5는 저장 장치로부터 데이터가 출력되는 과정을 도시한다.
도 4 및 도 5를 참조하면, 도 5는 도 4의 호스트(300)의 구성 요소들, 제1 및 제2 저장 장치(50_1, 50_2)를 도시한다. 도 5는 호스트(300)의 리드 요청에 따른 데이터의 출력 과정을 도시한다.
실시 예에서, 호스트(300)는 제1 저장 장치(50_1)에 저장된 데이터를 요청할 수 있다. 호스트(300)로부터 제1 저장 장치(50_1)에 저장된 데이터를 요청하기 위한 리드 요청이 출력되면, 제1 저장 장치(50_1)는 리드 요청에 응답하여 해당 데이터를 출력할 수 있다.
구체적으로, 제1 저장 장치(50_1)에 포함된 메모리 컨트롤러는 리드 요청에 대응하는 리드 커맨드를 생성하여 메모리 장치로 출력할 수 있다. 메모리 장치가 메모리 컨트롤러로부터 리드 커맨드를 수신하면, 메모리 장치는 리드 커맨드에 대응하는 리드 동작을 수행함으로써 해당 데이터를 리드하여 메모리 컨트롤러로 출력할 수 있다. 메모리 컨트롤러는 메모리 장치로부터 수신된 리드 데이터를 호스트(300)에 출력할 수 있다.
실시 예에서, 제1 저장 장치(50_1)로부터 출력된 리드 데이터는 NORTH BRIDGE를 통해 메인 메모리(320)로 전송되고, 메인 메모리(320)는 제1 저장 장치(50_1)로부터 출력된 리드 데이터를 저장할 수 있다.
이 후, 중앙 처리 장치(310)는 메인 메모리(320)에 저장된 데이터를 기초로 후속 동작을 수행할 수 있다.
실시 예에서, 중앙 처리 장치(310)는 메인 메모리(320)에 엑세스함으로써 각 저장 장치로부터 리드된 데이터를 획득할 수 있다. 그러나, 메인 메모리(320)의 크기 제한 및 중앙 처리 장치(310)의 동작 속도 향상을 위해, 본 발명에서, 각 저장 장치가 버퍼 메모리에 캐시 영역을 할당하고 할당된 캐시 영역에 중앙 처리 장치(310)가 엑세스하는 방법이 제시된다.
나아가, 본 발명에서, 머신 러닝(machine learning) 또는 딥 러닝(deep learning)을 위해, 각 저장 장치가 버퍼 메모리에 캐시 영역을 할당하는 방법이 제시된다.
도 6은 호스트로부터 데이터가 출력되는 과정을 도시한다.
도 4 및 도 6을 참조하면, 도 6은 도 4의 호스트(300)의 구성 요소들, 제1 및 제2 저장 장치(50_1, 50_2)를 도시한다. 도 6은 호스트(300)의 라이트 요청에 따른 데이터의 출력 과정을 도시한다.
실시 예에서, 호스트(300)는 제1 저장 장치(50_1)에 데이터를 저장할 것을 요청할 수 있다. 호스트(300)로부터 제1 저장 장치(50_1)에 데이터를 저장하기 위한 라이트 요청이 출력될 때, 라이트 요청에 대응하는 메인 메모리(320)의 데이터가 라이트 요청과 함께 출력될 수 있다.
구체적으로, 중앙 처리 장치(310)의 라이트 요청과 메인 메모리(320)의 데이터는 NORTH BRIDGE를 통해 제1 저장 장치(50_1)에 전송될 수 있다. 제1 저장 장치(50_1)에 포함된 메모리 컨트롤러는 라이트 요청을 수신하여 라이트 요청에 대응하는 라이트 커맨드를 생성하여 메모리 장치로 출력할 수 있다.
이 후, 메모리 장치가 메모리 컨트롤러로부터 라이트 커맨드를 수신하면, 메모리 장치는 라이트 커맨드에 대응하는 라이트 동작(프로그램 동작)을 수행함으로써 메인 메모리(320)로부터 수신된 데이터를 메모리 셀 어레이에 저장할 수 있다.
실시 예에서, 중앙 처리 장치(310)는 메인 메모리(320)에 엑세스함으로써 저장 장치에 저장할 데이터를 획득할 수 있다. 그러나, 메인 메모리(320)의 크기 제한 및 중앙 처리 장치(310)의 동작 속도 향상을 위해, 본 발명에서, 각 저장 장치가 버퍼 메모리에 캐시 영역을 할당하고 할당된 캐시 영역에 중앙 처리 장치(310)가 엑세스하는 방법이 제시된다.
나아가, 본 발명에서, 머신 러닝(machine learning) 또는 딥 러닝(deep learning)을 위해, 각 저장 장치가 버퍼 메모리에 캐시 영역을 할당하는 방법이 제시된다.
도 7은 저장 장치로부터 그래픽 데이터가 출력되는 과정을 도시한다.
도 4 및 도 7을 참조하면, 도 7은 도 4의 호스트(300)의 구성 요소들, 제1 및 제2 저장 장치(50_1, 50_2)를 도시한다. 도 7은 호스트(300)의 그래픽 데이터 리드 요청에 따른 그래픽 데이터의 출력 과정을 도시한다.
실시 예에서, 호스트(300)는 제1 저장 장치(50_1)에 저장된 그래픽 데이터를 요청할 수 있다. 호스트(300)로부터 제1 저장 장치(50_1)에 저장된 그래픽 데이터를 요청하기 위한 리드 요청이 출력되면, 제1 저장 장치(50_1)는 리드 요청에 응답하여 해당 데이터를 출력할 수 있다.
구체적으로, 제1 저장 장치(50_1)에 포함된 메모리 컨트롤러는 리드 요청에 대응하는 리드 커맨드를 생성하여 메모리 장치로 출력할 수 있다. 메모리 장치가 메모리 컨트롤러로부터 리드 커맨드를 수신하면, 메모리 장치는 리드 커맨드에 대응하는 리드 동작을 수행함으로써 해당 데이터를 리드하여 메모리 컨트롤러로 출력할 수 있다. 메모리 컨트롤러는 메모리 장치로부터 수신된 리드 데이터를 호스트(300)에 출력할 수 있다.
실시 예에서, 제1 저장 장치(50_1)로부터 출력된 리드 데이터는 그래픽 처리 장치(330)를 통해 그래픽 메모리(340)로 전송되고, 그래픽 메모리(340)는 제1 저장 장치(50_1)로부터 출력된 리드 데이터를 저장할 수 있다.
이 후, 그래픽 처리 장치(330)는 그래픽 메모리(340)에 저장된 데이터를 기초로 후속 동작을 수행할 수 있다.
실시 예에서, 그래픽 처리 장치(330)는 그래픽 메모리(340)에 엑세스함으로써 각 저장 장치로부터 리드된 그래픽 데이터를 획득할 수 있다. 그러나, 그래픽 메모리(340)의 크기 제한 및 그래픽 처리 장치(330)의 동작 속도 향상을 위해, 본 발명에서, 각 저장 장치가 버퍼 메모리에 캐시 영역을 할당하고 할당된 캐시 영역에 그래픽 처리 장치(330)가 엑세스하는 방법이 제시된다.
나아가, 본 발명에서, 머신 러닝(machine learning) 또는 딥 러닝(deep learning)을 위해, 각 저장 장치가 버퍼 메모리에 캐시 영역을 할당하는 방법이 제시된다.
도 8은 호스트로부터 그래픽 데이터가 출력되는 과정을 도시한다.
도 4 및 도 8을 참조하면, 도 8은 도 4의 호스트(300)의 구성 요소들, 제1 및 제2 저장 장치(50_1, 50_2)를 도시한다. 도 8은 호스트(300)의 그래픽 데이터 라이트 요청에 따른 데이터의 출력 과정을 도시한다.
실시 예에서, 호스트(300)는 제1 저장 장치(50_1)에 그래픽 데이터를 저장할 것을 요청할 수 있다. 호스트(300)로부터 제1 저장 장치(50_1)에 그래픽 데이터를 저장하기 위한 라이트 요청이 출력될 때, 라이트 요청에 대응하는 그래픽 메모리(340)의 그래픽 데이터가 라이트 요청과 함께 출력될 수 있다.
구체적으로, 그래픽 처리 장치(330)의 라이트 요청과 그래픽 메모리(340)의 그래픽 데이터는 PCIe 인터페이스를 통해 제1 저장 장치(50_1)에 전송될 수 있다. 제1 저장 장치(50_1)에 포함된 메모리 컨트롤러는 라이트 요청을 수신하여 라이트 요청에 대응하는 라이트 커맨드를 생성하여 메모리 장치로 출력할 수 있다.
이 후, 메모리 장치가 메모리 컨트롤러로부터 라이트 커맨드를 수신하면, 메모리 장치는 라이트 커맨드에 대응하는 라이트 동작(프로그램 동작)을 수행함으로써 그래픽 메모리(340)로부터 수신된 그래픽 데이터를 메모리 셀 어레이에 저장할 수 있다.
실시 예에서, 그래픽 처리 장치(330)는 그래픽 메모리(340)에 엑세스함으로써 저장 장치에 저장할 데이터를 획득할 수 있다. 그러나, 그래픽 메모리(340)의 크기 제한 및 그래픽 처리 장치(330)의 동작 속도 향상을 위해, 본 발명에서, 각 저장 장치가 버퍼 메모리에 캐시 영역을 할당하고 할당된 캐시 영역에 그래픽 처리 장치(330)가 엑세스하는 방법이 제시된다.
나아가, 본 발명에서, 머신 러닝(machine learning) 또는 딥 러닝(deep learning)을 위해, 각 저장 장치가 버퍼 메모리에 캐시 영역을 할당하는 방법이 제시된다.
도 9는 버퍼 메모리에 맵핑 영역 및 캐시 영역이 할당되는 방법을 도시한다.
도 1 및 도 9를 참조하면, 도 9는 도 1의 호스트(300) 및 제1 및 제2 저장 장치(50_1, 50_2) 중 제1 저장 장치(50_1)에 포함된 버퍼 메모리(400)를 도시한다. 도 9는 제1 저장 장치(50_1)만 도시하나, 제2 저장 장치(50_2)에도 본 발명의 내용이 동일하게 적용될 수 있다.
도 9의 버퍼 메모리(400)에는 논리 블록 어드레스(logical block address; LBA)와 물리 블록 어드레스(physical block address; PBA) 간 맵핑 관계를 나타내는 맵핑 데이터가 저장될 수 있다. 나아가, 본 발명에서, 버퍼 메모리(400)에는 맵핑 데이터 외에, 도 1의 중앙 처리 장치(도 1의 310) 및 그래픽 처리 장치(도 1의 330)로부터 수신된 데이터가 저장될 수 있다.
실시 예에서, 호스트(300)는 제1 저장 장치(50_1)에 할당 요청(ASSIGN_REQ)을 출력할 수 있다. 예를 들면, 호스트(300)에 포함된 중앙 처리 장치(도 1의 310)가 제1 저장 장치(50_1)에 할당 요청(ASSIGN_REQ)을 출력할 수 있다. 할당 요청(ASSIGN_REQ)은 버퍼 메모리(400)에 맵핑 데이터 외의 데이터가 저장될 영역을 할당할 것을 지시하는 요청일 수 있다.
즉, 호스트(300)는 버퍼 메모리(400)의 영역을 맵핑 데이터가 저장되는 맵핑 영역(410) 및 맵핑 데이터 외의 데이터가 저장되는 캐시 영역(420)으로 구분하고, 버퍼 메모리(400)의 일부를 캐시 영역(420)으로 할당할 것을 요청할 수 있다. 버퍼 메모리(400)는 호스트(300)로부터 수신된 할당 요청(ASSIGN_REQ)을 기초로 맵핑 영역(410) 및 캐시 영역(420)을 할당할 수 있다.
여기서, 캐시 영역(420)에는 메인 메모리(도 1의 320) 및 그래픽 메모리(도 1의 340)의 데이터가 캐싱될 수 있다. 즉, 호스트(300)가 메인 메모리(도 1의 320) 및 그래픽 메모리(도 1의 340)에 엑세스하지 않고 바로 제1 저장 장치(50_1)에 액세스 가능하도록, 캐시 영역(420)에 데이터가 캐싱될 수 있다.
실시 예에서, 버퍼 메모리(400)에는 메모리 장치(도 1의 100)에 저장된 데이터가 순차적으로 캐싱될 수 있으며, 호스트(300)로 출력될 데이터가 미리 캐싱됨으로써 제1 저장 장치(50_1)의 데이터 처리량이 증가될 수 있다.
또, 호스트(300)는 할당 요청(ASSIGN_REQ)을 통해 버퍼 메모리(400)에 할당될 맵핑 영역(410) 및 캐시 영역(420)의 크기를 가변할 수 있다.
예를 들면, 호스트(300)는 중앙 처리 장치(도 1의 310) 및 그래픽 처리 장치(도 1의 330)의 동작 효율에 따라 맵핑 영역(410) 및 캐시 영역(420)을 가변할 것을 지시하는 할당 요청(ASSIGN_REQ)을 제1 저장 장치(50_1)에 출력할 수 있다. 즉, 호스트(300)는 버퍼 메모리(400)의 맵핑 영역(410)에서 캐시 영역(420)으로 전환되는 비율을 조절할 수 있다.
구체적으로, 중앙 처리 장치(도 1의 310) 및 그래픽 처리 장치(도 1의 330)의 데이터 처리량이 증가하면, 호스트(300)는 캐시 영역(420)을 증가(맵핑 영역(410)을 감소)시키고, 중앙 처리 장치(도 1의 310) 및 그래픽 처리 장치(도 1의 330)의 데이터 처리량이 감소하면, 호스트(300)는 캐시 영역(420)을 감소(맵핑 영역(410)을 증가)시킬 수 있다.
실시 예에서, 호스트(300)가 버퍼 메모리(400)의 맵핑 영역(410)의 일부를 캐시 영역(420)으로 전환함으로써, 호스트(300)는 메인 메모리(도 1의 320)에 대한 엑세스 없이 바로 제1 저장 장치(50_1)에 엑세스할 수 있다. 따라서, 데이터의 처리 속도가 증가될 수 있다.
나아가, 캐시 영역(420)으로 전환되는 부분이 사용되지 않을 때, 즉 캐시 영역(420)이 엑세스되지 않으면, 제1 저장 장치(50_1)는 캐시 영역(420)으로 인가되는 전원을 제한하여 절전 상태로 전환할 수 있다.
실시 예에서, 호스트(300)로부터 새로운 할당 요청(ASSIGN_REQ)이 수신되지 않으면, 버퍼 메모리(400)에 할당된 맵핑 영역(410)과 캐시 영역(420)의 비율은 유지될 수 있다. 또, 맵핑 영역(410)과 캐시 영역(420)의 비율이 유지됨에 따라, 맵핑 영역(410)의 맵핑 데이터가 그대로 사용될 수 있다.
그러나, 호스트(300)로부터 새로운 할당 요청(ASSIGN_REQ)이 수신되면, 할당 요청(ASSIGN_REQ)에 따라 조절되는 새로운 비율로 맵핑 영역(410) 및 캐시 영역(420)이 할당될 수 있다.
도 10은 버퍼 메모리의 각 영역을 할당한 후 메인 메모리 및 그래픽 메모리와 캐시 영역 사이의 데이터 전송을 도시한다.
도 9 및 도 10을 참조하면, 도 10은 도 9의 호스트(300)에 포함된 메인 메모리(320) 및 그래픽 메모리(340), 도 9의 호스트(300)의 할당 요청(ASSIGN_REQ)에 따라 구분된 버퍼 메모리(400)의 맵핑 영역(410) 및 캐시 영역(420)을 도시한다.
실시 예에서, 할당 요청(ASSIGN_REQ)에 의해 버퍼 메모리(400)가 맵핑 영역(410) 및 캐시 영역(420)으로 구분되면, 캐시 영역(420)에는 메인 메모리(320) 및 그래픽 메모리(340)의 데이터가 저장될 수 있다. 또, 캐시 영역(420)에는 호스트(300)로 출력될 데이터가 미리 캐싱될 수 있다. 따라서, 호스트(300) 및 제1 저장 장치(50_1)의 데이터 처리 속도가 향상될 수 있다.
실시 예에서, 메인 메모리(320) 및 그래픽 메모리(340)의 데이터가 캐시 영역(420)에 저장되면, 메인 메모리(320) 및 그래픽 메모리(340)에서의 데이터 이동 없이, 중앙 처리 장치(310) 및 그래픽 처리 장치(330)는 제1 저장 장치(50_1)에 엑세스할 수 있다.
이 때, 호스트(300)로부터 새로운 할당 요청(ASSIGN_REQ)이 수신되어 캐시 영역(420)이 증가되면, 더 많은 수의 메인 메모리(320) 및 그래픽 메모리(340)의 데이터가 캐시 영역(420)에 저장될 수 있다. 또한, 중앙 처리 장치(310) 및 그래픽 처리 장치(330)가 바로 제1 저장 장치(50_1)에 엑세스하는 횟수가 증가될 수 있다.
반대로, 호스트(300)로부터 새로운 할당 요청(ASSIGN_REQ)이 수신되어 캐시 영역(420)이 감소되면, 캐시 영역(420)에 저장될 수 있는 데이터의 수는 감소될 수 있다. 또한, 중앙 처리 장치(310) 및 그래픽 처리 장치(330)가 바로 제1 저장 장치(50_1)에 엑세스하는 횟수가 감소될 수 있다.
도 11은 본 발명의 일 실시 예에 따른 저장 장치의 동작을 설명하기 위한 도면이다.
도 11을 참조하면, S1101 단계에서, 저장 장치는 호스트로부터 할당 요청을 수신할 수 있다. 예를 들면, 호스트에 포함된 중앙 처리 장치가 저장 장치에 할당 요청을 출력할 수 있다.
할당 요청은 저장 장치에 포함된 버퍼 메모리의 맵핑 영역 일부를 캐시 영역으로 할당할 것을 지시하는 요청일 수 있다. 여기서, 맵핑 영역에는 논리 블록 어드레스(logical block address; LBA)와 물리 블록 어드레스(physical block address; PBA) 간 맵핑 관계를 나타내는 맵핑 데이터가 저장되고, 캐시 영역에는 맵핑 데이터 외의 데이터가 저장될 수 있다.
S1103 단계에서, 저장 장치는 호스트로부터 수신된 할당 요청을 기초로 맵핑 영역 및 캐시 영역의 할당 비율을 결정할 수 있다.
예를 들면, 호스트에 포함된 중앙 처리 장치 및 그래픽 처리 장치의 데이터 처리량이 증가된 경우, 상대적으로 큰 영역으로 캐시 영역이 할당될 수 있다. 그러나, 중앙 처리 장치 및 그래픽 처리 장치의 데이터 처리량이 감소된 경우, 상대적으로 적은 영역으로 캐시 영역이 할당될 수 있다.
S1105 단계에서, 저장 장치는 결정된 비율에 따라 맵핑 영역 및 캐시 영역을 할당 할 수 있다. 맵핑 영역 및 캐시 영역이 할당되면, 맵핑 영역에는 맵핑 데이터가, 캐시 영역에는 호스트로부터 수신된 데이터 또는 메모리 장치에서 호스트로 출력될 데이터가 미리 캐싱될 수 있다. 이 때, 캐시 영역이 사용되지 않으면, 즉 엑세스되지 않으면, 저장 장치는 캐시 영역에 대한 전원을 절전 상태로 변경할 수 있다.
S1107 단계에서, 저장 장치는 호스트로부터 새로운 할당 요청을 수신했는지 판단할 수 있다. 여기서 새로운 할당 요청이란 맵핑 영역 및 캐시 영역의 비율을 재 설정할 것을 지시하는 요청일 수 있다.
호스트로부터 새로운 할당 요청을 수신하면(Y), S1103 단계로 진행하여, 저장 장치는 할당 요청을 기초로 맵핑 영역 및 캐시 영역 할당 비율을 재 결정하여 맵핑 영역 및 캐시 영역을 할당할 수 있다.
그러나, 호스트로부터 새로운 할당 요청을 수신하지 않으면(N), S1109 단계로 진행할 수 있다.
S1109 단계에서, 저장 장치는 이전 할당 요청으로 인해 설정된 맵핑 영역 및 캐시 영역의 할당을 유지할 수 있다. 즉 저장 장치는 맵핑 영역의 일부로 할당된 캐시 영역에, 맵핑 데이터 외의 데이터를 캐싱하고, 맵핑 영역에 저장된 맵핑 데이터를 그대로 이용할 수 있다.
도 12는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 12를 참조하면, 메모리 컨트롤러(1000)는 프로세서(Processor; 1010), 메모리 버퍼(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 컨트롤러(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서(1010)는 버퍼 컨트롤러(1050)를 통해 메모리 버퍼(1020)와 통신할 수 있다. 프로세서(1010)는 메모리 버퍼(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼(1020)는 프로세서(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼(1020)는 프로세서(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼(1020)는 프로세서(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤러(1050)는 프로세서(1010)의 제어에 따라, 메모리 버퍼(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼(1020) 및 버퍼 컨트롤러(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 컨트롤러(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서(1010), 버퍼 컨트롤러(1050), 메모리 버퍼(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 13은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 13을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(도 1의 100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(spin transfer torque magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 14는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 14를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 15를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(TIME Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 2 및 도 3을 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 제1 및 제2 저장 장치(50_1, 50_2)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50_1: 제1 저장 장치
50_2: 제2 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
300: 호스트
310: 중앙 처리 장치
320: 메인 메모리
330: 그래픽 처리 장치
340: 그래픽 메모리
400: 버퍼 메모리

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 장치;
    상기 메모리 장치에 수행되는 동작을 제어하는 메모리 컨트롤러; 및
    상기 동작에 대응하는 논리 블록 어드레스 및 물리 블록 어드레스 간 맵핑 관계를 나타내는 맵핑 데이터가 저장되는 맵핑 영역 및 캐시 영역을 포함하는 버퍼 메모리;를 포함하는 저장 장치에 있어서,
    상기 버퍼 메모리는, 호스트로부터 수신된 할당 요청에 따라 상기 맵핑 영역 중 일부를 상기 캐시 영역으로 할당하고, 상기 맵핑 데이터 외의 데이터를 상기 캐시 영역에 저장하는 것을 특징으로 하는 저장 장치.
  2. 제 1항에 있어서, 상기 버퍼 메모리는,
    상기 메모리 장치에서 상기 메모리 컨트롤러를 통해 상기 호스트에 출력될 데이터를 미리 상기 캐시 영역에 캐싱하는 저장 장치.
  3. 제 1항에 있어서, 상기 버퍼 메모리는,
    상기 호스트로부터 출력될 데이터를 미리 상기 캐시 영역에 캐싱하는 저장 장치.
  4. 제 1항에 있어서, 상기 버퍼 메모리는,
    상기 호스트의 데이터 처리량이 증가될수록 상기 캐시 영역을 증가시키는 저장 장치.
  5. 제 1항에 있어서, 상기 버퍼 메모리는,
    상기 호스트의 데이터 처리량이 증가될수록 상기 캐시 영역을 감소시키는 저장 장치.
  6. 제 1항에 있어서,
    상기 캐시 영역이 액세스되는 경우를 제외하고 상기 캐시 영역에 인가되는 전원을 절전 상태로 변경하는 저장 장치.
  7. 제 1항에 있어서, 상기 버퍼 메모리는,
    상기 호스트로부터 새로운 할당 요청의 수신 여부를 기초로 상기 맵핑 영역 및 상기 캐시 영역의 할당 비율의 변경 여부를 결정하는 저장 장치.
  8. 제 7항에 있어서, 상기 버퍼 메모리는,
    상기 호스트로부터 새로운 할당 요청을 수신한 경우를 제외하고, 상기 맵핑 영역 및 상기 캐시 영역의 할당 비율을 유지하는 저장 장치.
  9. 제 7항에 있어서, 상기 버퍼 메모리는,
    상기 호스트로부터 새로운 할당 요청을 수신하면, 상기 새로운 할당 요청에 따라 상기 맵핑 영역 및 상기 캐시 영역의 할당 비율을 변경하는 저장 장치.
  10. 복수의 메모리 셀들을 포함하는 메모리 장치, 상기 메모리 장치에 수행되는 동작을 제어하는 메모리 컨트롤러 및 버퍼 메모리를 포함하는 저장 장치의 동작 방법에 있어서,
    호스트로부터 상기 버퍼 메모리에 포함된 영역들을 구분하여 할당할 것을 지시하는 할당 요청을 수신하는 단계;
    상기 할당 요청을 기초로, 상기 동작에 대응하는 논리 블록 어드레스 및 물리 블록 어드레스 간 맵핑 관계를 나타내는 맵핑 데이터가 저장되는 맵핑 영역 중 일부를 캐시 영역으로 할당하는 단계; 및
    상기 맵핑 데이터 외의 데이터를 상기 캐시 영역에 저장하는 단계;를 포함하는 저장 장치의 동작 방법.
  11. 제 10항에 있어서, 상기 캐시 영역에 저장하는 단계에서,
    상기 메모리 장치에서 상기 메모리 컨트롤러를 통해 상기 호스트에 출력될 데이터를 미리 상기 캐시 영역에 캐싱하는 저장 장치의 동작 방법.
  12. 제 10항에 있어서, 상기 캐시 영역에 저장하는 단계에서,
    상기 호스트로부터 출력될 데이터를 미리 상기 캐시 영역에 캐싱하는 저장 장치의 동작 방법.
  13. 제 10항에 있어서, 상기 맵핑 영역 중 일부를 캐시 영역으로 할당하는 단계에서,
    상기 호스트의 데이터 처리량이 증가될수록 상기 캐시 영역을 증가시키는 저장 장치의 동작 방법.
  14. 제 10항에 있어서, 상기 맵핑 영역 중 일부를 캐시 영역으로 할당하는 단계에서,
    상기 호스트의 데이터 처리량이 증가될수록 상기 캐시 영역을 감소시키는 저장 장치의 동작 방법.
  15. 제 10항에 있어서,
    상기 캐시 영역이 액세스되는 경우를 제외하고 상기 캐시 영역에 인가되는 전원을 절전 상태로 변경하는 단계를 포함하는 저장 장치의 동작 방법.
  16. 제 10항에 있어서,
    상기 호스트로부터 새로운 할당 요청의 수신 여부를 기초로 상기 맵핑 영역 및 상기 캐시 영역의 할당 비율의 변경 여부를 결정하는 단계를 포함하는 저장 장치의 동작 방법.
  17. 제 16항에 있어서, 상기 맵핑 영역 및 상기 캐시 영역의 할당 비율의 변경 여부를 결정하는 단계에서,
    상기 호스트로부터 새로운 할당 요청을 수신한 경우를 제외하고, 상기 맵핑 영역 및 상기 캐시 영역의 할당 비율을 유지하는 저장 장치의 동작 방법.
  18. 제 16항에 있어서, 상기 맵핑 영역 및 상기 캐시 영역의 할당 비율의 변경 여부를 결정하는 단계에서,
    상기 호스트로부터 새로운 할당 요청을 수신하면, 상기 새로운 할당 요청에 따라 상기 맵핑 영역 및 상기 캐시 영역의 할당 비율을 변경하는 저장 장치의 동작 방법.
  19. 저장 장치에 수행될 연산을 실행하고 처리하는 중앙 처리 장치;
    상기 중앙 처리 장치가 처리하는 연산에 대응하는 데이터를 저장하는 메인 메모리;
    그래픽 연산을 처리하여 결과를 출력하는 그래픽 처리 장치; 및
    상기 그래픽 처리 장치가 연산한 결과값을 저장하는 그래픽 메모리;를 포함하는 호스트 장치에 있어서,
    상기 중앙 처리 장치는 상기 메인 메모리 또는 상기 그래픽 메모리에 저장된 데이터 중 상기 저장 장치로 출력될 데이터를 미리 출력하기 위해, 상기 저장 장치에 포함된 버퍼 메모리의 맵핑 영역 중 일부를 캐시 영역으로 할당할 것을 요청하는 할당 요청을 출력하는 호스트 장치.
  20. 제 19항에 있어서,
    상기 캐시 영역의 할당 비율은 상기 중앙 처리 장치 및 상기 그래픽 처리 장치가 처리하는 데이터 처리량에 따라 결정되는 호스트 장치.
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