KR20220053374A - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 순간 정전 발생 후 복구 동작 시 메모리 블록의 불필요한 소모를 방지하는 메모리 컨트롤러는, 복수의 페이지들을 각각 포함하는 복수의 메모리 블록들로 구성된 메모리 장치를 제어하는 메모리 컨트롤러에 있어서, 상기 복수의 페이지들 중 선택된 페이지에 대한 프로그램 동작 중에 순간 정전이 발생된 후, 상기 순간 정전을 복구하기 위한 더미 프로그램을 제어하는 더미 프로그램 제어부, 상기 복수의 페이지들 중 상기 더미 프로그램이 수행되는 것으로 결정된 페이지들을 기초로 칩킬 디코딩을 위한 패리티 데이터의 리셋 및 생성을 제어하는 패리티 데이터 제어부 및 상기 복수의 페이지들 중 상기 더미 프로그램이 수행되는 페이지들의 수를 기초로 유효 데이터의 이동을 제어하는 유효 데이터 제어부를 포함한다.

Description

메모리 컨트롤러 및 그 동작 방법{MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 순간 정전 발생 시 효율적으로 복구 동작을 수행하는 메모리 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는, 복수의 페이지들을 각각 포함하는 복수의 메모리 블록들로 구성된 메모리 장치를 제어하는 메모리 컨트롤러에 있어서, 상기 복수의 페이지들 중 선택된 페이지에 대한 프로그램 동작 중에 순간 정전이 발생된 후, 상기 순간 정전을 복구하기 위한 더미 프로그램을 제어하는 더미 프로그램 제어부, 상기 복수의 페이지들 중 상기 더미 프로그램이 수행되는 것으로 결정된 페이지들을 기초로 칩킬 디코딩을 위한 패리티 데이터의 리셋 및 생성을 제어하는 패리티 데이터 제어부 및 상기 복수의 페이지들 중 상기 더미 프로그램이 수행되는 페이지들의 수를 기초로 유효 데이터의 이동을 제어하는 유효 데이터 제어부를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 복수의 페이지들을 각각 포함하는 복수의 메모리 블록들로 구성된 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서, 상기 복수의 페이지들 중 선택된 페이지에 대한 프로그램 동작 중에 발생된 순간 정전을 감지하는 단계, 상기 순간 정전이 감지된 후 수행되는 복구 동작에서, 상기 복수의 페이지들 중 더미 프로그램이 수행되는 페이지들을 결정하는 단계, 상기 더미 프로그램이 수행되는 페이지들을 기초로 칩킬 디코딩을 위한 패리티 데이터의 리셋 및 생성을 제어하는 단계 및 상기 더미 프로그램이 수행되는 페이지들의 수를 기초로 유효 데이터를 이동시키는 단계를 포함할 수 있다.
본 기술에 따르면, 순간 정전 발생 시, 패리티 데이터의 생성 단위를 유지하면서 더미 프로그램을 수행한 후 패리티 데이터를 리셋함으로써 메모리 블록의 불필요한 소모를 방지할 수 있다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 패리티 데이터의 생성 및 프로그램을 설명하기 위한 도면이다.
도 5는 순간 정전 발생 후 복구 동작에 따른 복구 방법을 나타낸 도면이다.
도 6은 칩킬 그룹 단위를 유지하면서 패리티 데이터를 프로그램하는 과정을 도시한다.
도 7은 칩킬 그룹 단위를 유지하면서 패리티 데이터를 생성하는 일 실시 예를 나타낸 도면이다.
도 8은 칩킬 그룹 단위를 변경하여 패리티 데이터를 생성하는 일 실시 예를 나타낸 도면이다.
도 9는 칩킬 그룹 단위를 유지하면서 패리티 데이터를 생성하는 다른 실시 예를 나타낸 도면이다.
도 10은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 12는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 페이지들을 구성할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 2차원 어레이 구조(two-dimensional array structure) 또는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 이하에서는, 3차원 어레이 구조가 실시 예로써 설명되지만, 본 발명이 3차원 어레이 구조에 제한되는 것은 아니다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)는 하나의 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 동작할 수 있다. 또는 메모리 장치(100)는 하나의 메모리 셀에 적어도 두 개의 데이터 비트들을 저장하는 방식으로 동작할 수도 있다. 예를 들면, 메모리 장치(100)는 하나의 메모리 셀에 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트들을 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 동작할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 수신된 커맨드에 따라 쓰기 동작 (프로그램 동작), 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 리드 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원 전압이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치(100)인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)과 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(logical block address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있는 펌웨어(firmware; 미도시)를 포함할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 논리-물리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 호스트(300)로부터 프로그램 요청이 수신되면, 메모리 컨트롤러(200)는 프로그램 요청을 프로그램 커맨드로 변경하고, 프로그램 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 리드 요청이 수신되면, 메모리 컨트롤러(200)는 리드 요청을 리드 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 소거 요청이 수신되면, 메모리 컨트롤러(200)는 소거 요청을 소거 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 장치(100)가 동작 중 순간적으로 전원이 오프되는 순간 정전(sudden power off; SPO)이 발생될 수 있다. 순간 정전(SPO)이 발생된 후 다시 전원이 온 되면, 순간 정전 복구(SPO RECOVERY) 동작이 수행될 수 있다. 메모리 장치(100)가 프로그램 동작 중 순간 정전(SPO)이 발생된 경우, 순간 정전 복구(SPO RECOVERY) 동작에 의해 순간 정전(SPO)이 발생된 메모리 블록이 아닌 새롭게 할당된 메모리 블록에 데이터가 다시 프로그램될 수 있다.
그러나, 순간 정전(SPO)이 빈번하게 발생되면, 순간 정전 복구(SPO RECOVERY) 동작에 의해 메모리 블록의 사용이 증가될 수 있고, 메모리 블록의 사용이 증가됨에 따라 메모리 장치(100)의 수명이 감소될 수 있다. 따라서, 순간 정전(SPO)이 발생된 메모리 블록의 데이터를 다른 페이지로 이동시켜, 즉 데이터의 이어 쓰기를 통해 메모리 장치(100)의 수명을 증가시키는 방법이 제시된다.
실시 예에서, 순간 정전(SPO) 시, 순간 정전 복구(SPO RECOVERY) 동작에 의해 순간 정전(SPO)이 발생된 페이지가 속하는 칩킬 그룹의 유효 데이터가 다른 페이지로 이동될 수 있다. 여기서 칩킬 그룹은 칩킬 디코딩을 위한 패리티 데이터를 생성하는 단위일 수 있고, 칩킬 디코딩은 에러 정정 디코딩 동작이 페일된 이후 수행되는 정정 동작일 수 있다. 패리티 데이터는 칩킬 그룹에 대응하는 데이터로 특정 단위로 생성되어 프로그램될 수 있다.
칩킬 그룹은 각 메모리 블록 내 동일한 위치의 페이지들을 포함할 수 있다. 예를 들면, 제1 칩킬 그룹은 제1 메모리 블록의 제1_1 내지 제5_1 페이지, 제1_1 내지 제5_1 페이지와 동일한 위치의 페이지들인 제2 메모리 블록의 제1_2 내지 제5_2 페이지, 제3 메모리 블록의 제1_3 내지 제5_3 페이지, 제4 메모리 블록의 제1_4 내지 제5_4 페이지를 포함할 수 있다. 따라서, 제1 칩킬 그룹은 20개의 페이지를 포함할 수 있다.
실시 예에서, 유효 데이터가 다른 페이지로 이동되기 전 더미 프로그램 동작이 수행될 수 있다. 이 때, 더미 프로그램 동작이 수행되는 페이지의 수는 다양할 수 있다. 예를 들면, 각 메모리 블록 별로 하나의 페이지만 더미 프로그램되거나 또는 각 메모리 블록 별로 두 개 이상의 페이지들이 더미 프로그램될 수 있다.
실시 예에서, 더미 프로그램 동작이 완료되면, 순간 정전(SPO)이 발생된 칩킬 그룹의 유효 데이터가 다른 페이지로 이동되고, 중단되었던 프로그램 동작이 다시 수행될 수 있다. 이 때, 칩킬 그룹의 크기에 따라 패리티 데이터가 생성될 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 더미 프로그램 제어부(210)를 포함할 수 있다. 더미 프로그램 제어부(210)는 순간 정전(SPO)이 발생된 칩킬 그룹의 유효 데이터가 다른 페이지로 이동되기 전에 수행되는 더미 프로그램 동작을 제어할 수 있다. 더미 프로그램 제어부(210)는 순간 정전(SPO)이 발생된 페이지의 위치에 따라 결정된 페이지들에 더미 프로그램이 수행되도록 메모리 장치(100)를 제어할 수 있다.
예를 들면, 더미 프로그램 제어부(210)는 순간 정전(SPO)이 발생된 페이지를 포함하는 칩킬 그룹의 나머지 페이지들을 더미 프로그램하도록 메모리 장치(100)를 제어할 수 있다. 또 다른 예를 들면, 더미 프로그램 제어부(210)는 순간 정전(SPO)이 발생된 페이지를 포함하는 칩킬 그룹의 일부 페이지들을 더미 프로그램하도록 메모리 장치(100)를 제어할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 패리티 데이터 제어부(220)를 포함할 수 있다. 패리티 데이터 제어부(220)는 순간 정전(SPO) 이후 수행된 더미 프로그램 동작을 기초로 패리티 데이터의 리셋을 제어할 수 있다. 예를 들면, 더미 프로그램 제어부(210)가 칩킬 그룹의 나머지 페이지들을 더미 프로그램하도록 메모리 장치(100)를 제어한 경우, 패리티 데이터 제어부(220)는 패리티 데이터를 리셋하지 않으나, 더미 프로그램 제어부(210)가 칩킬 그룹의 일부 페이지들을 더미 프로그램하도록 메모리 장치(100)를 제어한 경우, 패리티 데이터 제어부(220)는 패리티 데이터를 리셋할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 유효 데이터 제어부(230)를 포함할 수 있다. 유효 데이터 제어부(230)는 더미 프로그램 동작이 완료된 후 순간 정전(SPO)이 발생되기 전에 프로그램된 유효 데이터를 이동시키도록 메모리 장치(100)를 제어할 수 있다. 유효 데이터는 순간 정전(SPO)이 발생된 페이지가 포함되는 칩킬 그룹 또는 다른 칩킬 그룹의 페이지들에 프로그램될 수 있다.
실시 예에서, 저장 장치(50)는 버퍼 메모리(미도시)를 더 포함할 수 있다. 메모리 컨트롤러(200)는 호스트(300)와 버퍼 메모리(미도시) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(300)로부터 입력된 데이터를 버퍼 메모리에 임시로 저장하고, 이후 버퍼 메모리에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.
실시 예에서, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
다양한 실시 예에서, 버퍼 메모리는 저장 장치(50)의 외부에서 연결될 수 있다. 이 경우, 저장 장치(50) 외부에 연결된 휘발성 메모리 장치들이 버퍼 메모리의 역할을 수행할 수 있을 것이다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)으로부터 수신된 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 전압 또는 전류를 센싱하여 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시키거나 소거 전압을 인가할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 서브 블록 리드 커맨드 및 어드레스에 응답하여 선택된 메모리 블록의 리드 동작을 제어할 수 있다. 또한, 제어 로직(130)은 서브 블록 소거 커맨드 및 어드레스에 응답하여 선택된 메모리 블록에 포함된 선택된 서브 블록의 소거 동작을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2 및 도 3을 참조하면, 도 3은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
메모리 블록(BLKa)에는 서로 평행하게 배열된 제1 셀렉트 라인, 워드 라인들 및 제2 셀렉트 라인이 연결될 수 있다. 예를 들면, 워드 라인들은 제1 및 제2 셀렉트 라인들 사이에서 서로 평행하게 배열될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다.
더욱 구체적으로 설명하면, 메모리 블록(BLKa)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들에 공통으로 연결될 수 있다. 스트링들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들에 포함된 소스 셀렉트 트랜지스터들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKa)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들의 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 메모리 셀에 2 비트 이상의 데이터가 저장되는 메모리 셀을 멀티 레벨 셀(MLC)이라 부르지만, 최근에는 하나의 메모리 셀에 저장되는 데이터의 비트 수가 증가하면서 멀티 레벨 셀(MLC)은 2 비트의 데이터가 저장되는 메모리 셀을 의미하게 되었고, 3 비트 이상의 데이터가 저장되는 메모리 셀은 트리플 레벨 셀(TLC)이라 부르고, 4 비트 이상의 데이터가 저장되는 메모리 셀은 쿼드러플 레벨 셀(QLC)이라 부른다. 이 외에도 다수의 비트들의 데이터가 저장되는 메모리 셀 방식이 개발되고 있으며, 본 실시예는 2 비트 이상의 데이터가 저장되는 메모리 장치(100)에 적용될 수 있다.
다른 실시 예에서, 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다.
도 4는 패리티 데이터의 생성 및 프로그램을 설명하기 위한 도면이다.
도 2 및 도 4를 참조하면, 도 4는 도 2의 메모리 셀 어레이(도 2의 110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 제1 내지 제4 메모리 블록(BLK1~BLK4)을 도시한다.
실시 예에서, 제1 메모리 블록(BLK1)은 제1_1 내지 제15_1 페이지(PAGE1_1~PAGE15_1)를 포함하고, 제2 메모리 블록(BLK2)은 제1_2 내지 제15_2 페이지(PAGE1_2~PAGE15_2)를 포함하고, 제3 메모리 블록(BLK3)은 제1_3 내지 제15_3 페이지(PAGE1_3~PAGE15_3)를 포함하고, 제4 메모리 블록(BLK4)은 제1_4 내지 제15_4 페이지(PAGE1_4~PAGE15_4)를 포함할 수 있다.
본 도면에서, 각 메모리 블록은 15개의 페이지들로 구성되는 것으로 표현되었으나, 다른 실시 예에서, 각 메모리 블록은 더 적은 수 또는 더 많은 수의 페이지들로 구성될 수 있다.
실시 예에서, 메모리 장치(도 2의 100)는 패리티 데이터를 프로그램할 수 있다. 패리티 데이터는 에러 정정 디코딩 동작이 페일된 이후 페일된 데이터를 복구하기 위해 프로그램되는 데이터일 수 있다.
패리티 데이터는 특정 영역의 데이터를 XOR 연산(배타적 논리합 연산)을 통해 생성되고, 특정 메모리 블록의 특정 위치에 프로그램될 수 있다. 이 때 특정 영역은 칩킬 그룹이고, 20개의 페이지들에 대응하는 영역일 수 있다. 또, 패리티 데이터는 칩킬 그룹 내 페이지들 중 제4 메모리 블록(BLK4)의 마지막 페이지에 프로그램될 수 있다. 칩킬 그룹에 대응하는 페이지의 수 및 패리티 데이터가 프로그램되는 위치는 다양할 수 있다.
칩킬 그룹은 각 메모리 블록 내 동일한 위치의 페이지들을 포함할 수 있다. 예를 들면, 제1 칩킬 그룹(CK_GROUP1)은 제1 메모리 블록(BLK1)의 제1_1 내지 제5_1 페이지(PAGE1_1~PAGE5_1), 제1_1 내지 제5_1 페이지(PAGE1_1~PAGE5_1)와 동일한 위치의 페이지들인 제2 메모리 블록(BLK2)의 제1_2 내지 제5_2 페이지(PAGE1_2~PAGE5_2), 제3 메모리 블록(BLK3)의 제1_3 내지 제5_3 페이지(PAGE1_3~PAGE5_3), 제4 메모리 블록(BLK4)의 제1_4 내지 제5_4 페이지(PAGE1_4~PAGE5_4)를 포함할 수 있다. 따라서, 제1 칩킬 그룹(CK_GROUP1)에 포함된 페이지들의 수는 20개일 수 있다.
위와 마찬가지로, 제2 칩킬 그룹(CK_GROUP2)은 제1 메모리 블록(BLK1)의 제6_1 내지 제10_1 페이지(PAGE6_1~PAGE10_1), 제2 메모리 블록(BLK2)의 제6_2 내지 제10_2 페이지(PAGE6_2~PAGE10_2), 제3 메모리 블록(BLK3)의 제6_3 내지 제10_3 페이지(PAGE6_3~PAGE10_3), 제4 메모리 블록(BLK4)의 제6_4 내지 제10_4 페이지(PAGE6_4~PAGE10_4)를 포함하고, 제2 칩킬 그룹(CK_GROUP2)에 포함된 페이지들의 수는 20개일 수 있다.
제3 칩킬 그룹(CK_GROUP3)은 제1 메모리 블록(BLK1)의 제11_1 내지 제15_1 페이지(PAGE11_1~PAGE15_1), 제2 메모리 블록(BLK2)의 제11_2 내지 제15_2 페이지(PAGE11_2~PAGE15_2), 제3 메모리 블록(BLK3)의 제11_3 내지 제15_3 페이지(PAGE11_3~PAGE15_3), 제4 메모리 블록(BLK4)의 제11_4 내지 제15_4 페이지(PAGE11_4~PAGE15_4)를 포함하고, 제3 칩킬 그룹(CK_GROUP3)에 포함된 페이지들의 수는 20개일 수 있다.
따라서, 제1 칩킬 그룹(CK_GROUP1) 내 페이지들에 대한 프로그램 동작 시 메모리 컨트롤러(도 1의 200)는 제4 메모리 블록(BLK4)의 제5_4 페이지(PAGE5_4)를 제외한 페이지들의 데이터를 XOR 연산(배타적 논리합 연산)하여 패리티 데이터를 생성하고, 제4 메모리 블록(BLK4)의 제5_4 페이지(PAGE5_4)에 프로그램할 수 있다. 이 후, 제1 칩킬 그룹(CK_GROUP1) 내 페이지들 중 어느 하나의 페이지를 리드하였으나 리드된 페이지에 대한 에러 정정이 페일되면, 메모리 컨트롤러(도 1의 200)는 제1 칩킬 그룹(CK_GROUP1) 내 나머지 페이지들을 리드한 데이터들에 대한 XOR 연산(배타적 논리합 연산)을 통해 에러 정정 페일된 데이터를 복구할 수 있다.
제1 칩킬 그룹(CK_GROUP1)과 마찬가지로, 제2 칩킬 그룹(CK_GROUP2) 내 페이지들에 대한 프로그램 동작 시 메모리 장치(도 2의 100)는 제4 메모리 블록(BLK4)의 제10_4 페이지(PAGE10_4)를 제외한 페이지들의 데이터를 XOR 연산(배타적 논리합 연산)하여 패리티 데이터를 생성하고, 제4 메모리 블록(BLK4)의 제10_4 페이지(PAGE10_4)에 프로그램할 수 있다. 또, 제3 칩킬 그룹(CK_GROUP3) 내 페이지들에 대한 프로그램 동작 시 메모리 장치(도 2의 100)는 제4 메모리 블록(BLK4)의 제15_4 페이지(PAGE15_4)를 제외한 페이지들의 데이터를 XOR 연산(배타적 논리합 연산)하여 패리티 데이터를 생성하고, 제4 메모리 블록(BLK4)의 제15_4 페이지(PAGE15_4)에 프로그램할 수 있다.
이 후, 제2 칩킬 그룹(CK_GROUP2) 내 페이지들 중 어느 하나의 페이지를 리드하였으나 리드된 페이지에 대한 에러 정정이 페일되면, 메모리 컨트롤러(도 1의 200)는 제2 칩킬 그룹(CK_GROUP2) 내 나머지 페이지들을 리드한 데이터들에 대한 XOR 연산(배타적 논리합 연산)을 통해 에러 정정 페일된 데이터를 복구할 수 있다. 또, 제3 칩킬 그룹(CK_GROUP3) 내 페이지들 중 어느 하나의 페이지를 리드하였으나 리드된 페이지에 대한 에러 정정이 페일되면, 메모리 컨트롤러(도 1의 200)는 제3 칩킬 그룹(CK_GROUP3) 내 나머지 페이지들을 리드한 데이터들에 대한 XOR 연산(배타적 논리합 연산)을 통해 에러 정정 페일된 데이터를 복구할 수 있다.
도 5는 순간 정전 발생 후 복구 동작에 따른 복구 방법을 나타낸 도면이다.
도 4 및 도 5를 참조하면, 도 5는 도 4의 제1 내지 제4 메모리 블록(BLK1~BLK4)을 도시한다. 도 4와 달리, 도 5의 메모리 셀 어레이는 프리 블록인 제5 메모리 블록(BLK5)을 더 포함하는 것으로 가정한다.
도 5에서, 도 4의 내용과 중복되는 내용에 대한 설명은 생략하도록 한다.
실시 예에서, 메모리 장치(도 2의 100)가 프로그램 동작 수행 중 순간 정전(sudden power off; SPO)이 발생될 수 있다. 예를 들면, 메모리 장치(도 2의 100)가 제4 메모리 블록(BLK4) 내 제7_4 페이지(PAGE7_4)에 대한 프로그램 동작 중 순간 정전(SPO)이 발생될 수 있다.
순간 정전(SPO)이 발생된 후 다시 전원이 온 되면, 순간 정전 복구(SPO RECOVERY) 동작이 수행될 수 있다. 이 때, 제4 메모리 블록(BLK4)에 포함된 페이지들 중 어느 하나에 대한 프로그램 동작 중 순간 정전(SPO)이 발생되었기 때문에, 제4 메모리 블록(BLK4)은 배드 블록 처리되고, 제4 메모리 블록(BLK4)에 프로그램될 데이터는 제4 메모리 블록(BLK4)이 아닌 다른 프리 블록에 프로그램될 수 있다. 예를 들면, 제4 메모리 블록(BLK4)에 프로그램될 데이터는 프리 블록인 제5 메모리 블록(BLK5)에 프로그램될 수 있다.
또, 순간 정전 복구(SPO RECOVERY) 동작 시, 칩킬 단위를 유지하기 위해, 순간 정전(SPO)이 발생된 제7_4 페이지(PAGE7_4)가 포함된 제2 칩킬 그룹(CK_GROUP2) 내 페이지들에는 프로그램 동작이 수행되지 않고, 제3 칩킬 그룹(CK_GROUP3) 내 제11_1 페이지(PAGE11_1)부터 프로그램 동작이 다시 수행될 수 있다. 이 때, 메모리 장치(도 2의 100)는 제6_1 페이지(PAGE6_1)에 프로그램되었던 데이터를 다시 제11_1 페이지(PAGE11_1)에 프로그램하면서, 패리티 데이터의 생성을 개시할 수 있다(START_P).
제4 메모리 블록(BLK4)이 배드 블록 처리되었고, 제4 메모리 블록(BLK4)에 프로그램될 데이터는 제5 메모리 블록(BLK5)에 프로그램되기 때문에, 제3 칩킬 그룹(CK_GROUP3)에서 제4 메모리 블록(BLK4)의 페이지들은 제외될 수 있다. 또, 제5 메모리 블록(BLK5) 내 제11_5 내지 15_5 페이지(PAGE11_5~PAGE15_5)가 제3 칩킬 그룹(CK_GROUP3)에 포함될 수 있다.
나아가, 제3 칩킬 그룹(CK_GROUP3)에 대응하는 패리티 데이터, 즉 제3 칩킬 그룹(CK_GROUP3) 내 제15_5 페이지(PAGE15_5)를 제외한 페이지들의 데이터를 XOR 연산(배타적 논리합 연산)하여 생성된 데이터는 제15_5 페이지(PAGE15_5)에 프로그램될 수 있다.
그러나, 위와 같이, 제4 메모리 블록(BLK4)을 배드 블록 처리하고, 제4 메모리 블록(BLK4)에 프로그램될 데이터를 제5 메모리 블록(BLK5)에 프로그램하는 방법, 즉 새로운 메모리 블록의 할당을 통해 프로그램하는 방법은 메모리 블록의 소비가 가속되므로, 마모 가속도 지수(wear acceleration index; WAI) 또는 쓰기 증폭 지수(write amplification factor; WAF)가 증가된다는 문제가 있다.
따라서, 마모 가속도 지수(WAI) 또는 쓰기 증폭 지수(WAF)를 감소시키기 위해, 본 발명에서, 이어 쓰기를 수행하는 방법이 제시된다. 이 때, 이어 쓰기 동작을 위해 칩킬 관련 코드들이 수정될 수 있다.
도 6은 칩킬 그룹 단위를 유지하면서 패리티 데이터를 프로그램하는 과정을 도시한다.
도 6을 참조하면, 메모리 컨트롤러(200)는 더미 프로그램 제어부(210), 패리티 데이터 제어부(220) 및 유효 데이터 제어부(230)를 포함할 수 있다.
실시 예에서, 메모리 장치(100)가 프로그램 동작 수행 중 순간 정전(sudden power off; SPO)이 발생될 수 있다. 순간 정전(SPO)이 발생된 후 다시 전원이 온 되면, 순간 정전 복구(SPO RECOVERY) 동작이 수행될 수 있다.
순간 정전 복구(SPO RECOVERY) 동작이 수행될 때, 새로운 메모리 블록을 할당하지 않고 복구 동작이 수행될 수 있다. 예를 들면, 순간 정전(SPO)이 발생된 페이지의 다음 페이지부터 이어 쓰기를 통해, 복구 동작이 수행될 수 있다. 이 때, 이어 쓰기 동작은 더미 프로그램 동작을 포함할 수 있다.
순간 정전 복구(SPO RECOVERY) 동작이 수행될 때, 더미 프로그램 제어부(210)는 메모리 컨트롤러(200) 내부에서 또는 외부에서 순간 정전 감지 신호(SPO_SENSE)를 수신할 수 있다. 더미 프로그램 제어부(210)는 수신된 순간 정전 감지 신호(SPO_SENSE)를 기초로 순간 정전 복구(SPO RECOVERY)를 위한 동작들을 수행할 수 있다.
실시 예에서, 새로운 블록을 할당하지 않고 복구 동작을 수행하기 위해, 더미 프로그램 제어부(210)는 순간 정전 정보 요청(SPO_INF_REQ)을 메모리 장치(100)에 출력할 수 있다. 순간 정전 정보 요청(SPO_INF_REQ)은 순간 정전(SPO)이 발생된 페이지에 관한 정보의 요청일 수 있다. 메모리 장치(100)는 순간 정전 정보 요청(SPO_INF_REQ)에 따라 순간 정전(SPO)이 발생된 페이지 정보를 포함하는 순간 정전 정보(SPO_INF)를 더미 프로그램 제어부(210) 및 유효 데이터 제어부(230)에 출력할 수 있다.
더미 프로그램 제어부(210)는 순간 정전 정보(SPO_INF)를 기초로 순간 정전(SPO)이 발생된 페이지를 확인할 수 있다. 더미 프로그램 제어부(210)는 순간 정전(SPO)이 발생된 페이지 이후의 페이지들을 더미 프로그램하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 더미 프로그램 커맨드(DUMMY_PGM_CMD)를 메모리 장치(100)에 출력하고, 메모리 장치(100)는 더미 프로그램 커맨드(DUMMY_PGM_CMD)에 응답하여 순간 정전(SPO)이 발생된 페이지 이후의 페이지들을 더미 프로그램할 수 있다.
이 때, 더미 프로그램 제어부(210)는 더미 프로그램이 수행될 페이지를 결정하여 결정된 페이지들에 더미 프로그램 동작을 수행할 것을 지시하는 더미 프로그램 커맨드(DUMMY_PGM_CMD)를 출력할 수 있다. 더미 프로그램이 수행될 페이지들은 칩킬 그룹에 포함된 페이지들 중 프로그램된 페이지의 수를 기초로 결정될 수 있다. 칩킬 그룹은 칩킬 디코딩을 위한 패리티 데이터를 생성하는 단위일 수 있고, 칩킬 디코딩은 에러 정정 디코딩 동작이 페일된 이후 수행되는 정정 동작일 수 있다.
만약, 칩킬 그룹에 포함된 페이지들 중 기준값 이하의 페이지들이 프로그램된 경우, 더미 프로그램 제어부(210)는 순간 정전(SPO)이 발생된 페이지 이후의 페이지들 중 메모리 블록 별로 하나의 페이지만 더미 프로그램하도록 메모리 장치(100)를 제어할 수 있다.
그러나, 칩킬 그룹에 포함된 페이지들 중 기준값을 초과하는 페이지들이 프로그램된 경우, 더미 프로그램 제어부(210)는 순간 정전(SPO)이 발생된 페이지 이후의 페이지들 중 칩킬 그룹 내 페이지들을 모두 더미 프로그램하도록 메모리 장치(100)를 제어할 수 있다. 즉, 더미 프로그램 제어부(210)는 칩킬 그룹 내 소거 상태의 페이지들을 모두 더미 프로그램하도록 메모리 장치(100)를 제어할 수 있다.
실시 예에서, 더미 프로그램 제어부(210)는 더미 프로그램 동작이 수행되는 페이지들에 관한 정보인 더미 프로그램 정보(DUMMY_PGM_INF)를 패리티 데이터 제어부(220) 및 유효 데이터 제어부(230)에 출력할 수 있다.
실시 예에서, 패리티 데이터 제어부(220)는 더미 프로그램 정보(DUMMY_PGM_INF)를 기초로 패리티 데이터 생성의 개시 또는 리셋을 제어할 수 있다.
만약, 더미 프로그램 제어부(210)가 순간 정전(SPO)이 발생된 페이지 이후의 페이지들 중 메모리 블록 별로 하나의 페이지만 더미 프로그램하는 것으로 결정한 경우, 패리티 데이터 제어부(220)는 순간 정전(SPO)이 발생된 페이지가 속하는 칩킬 그룹 내 유효 데이터를 이동시키면서 패리티 데이터의 리셋을 제어할 수 있다. 예를 들면, 패리티 데이터 제어부(220)는 패리티 리셋 커맨드(RESET_P_CMD)를 메모리 장치(100)에 출력하고, 메모리 장치(100)는 유효 데이터를 이동시키는 것과 동시에 이전에 생성된 패리티 데이터 대신 새로운 패리티 데이터의 생성을 개시할 수 있다.
그러나, 더미 프로그램 제어부(210)가 순간 정전(SPO)이 발생된 페이지 이후의 페이지들 중 칩킬 그룹 내 페이지들을 모두 더미 프로그램하는 것으로 결정한 경우, 패리티 데이터 제어부(220)는 패리티 데이터의 생성이나 리셋을 위한 별도의 동작을 수행하지 않을 수 있다.
실시 예에서, 유효 데이터 제어부(230)는 순간 정전(SPO)이 발생된 페이지에 대한 정보를 포함하는 순간 정전 정보(SPO_INF) 및 더미 프로그램 동작이 수행되는 페이지들에 관한 정보인 더미 프로그램 정보(DUMMY_PGM_INF)를 기초로 유효 데이터를 프로그램하도록 메모리 장치(100)를 제어할 수 있다.
구체적으로, 유효 데이터 제어부(230)는 순간 정전 정보(SPO_INF)를 기초로 순간 정전(SPO)이 발생된 칩킬 그룹 내 페이지들 중 유효 데이터가 저장된 페이지들을 판단할 수 있다. 또, 유효 데이터 제어부(230)는 더미 프로그램 정보(DUMMY_PGM_INF)를 기초로 해당 칩킬 그룹 내 더미 프로그램 동작이 수행되는 페이지들을 판단할 수 있다.
이 후, 칩킬 그룹 내 순간 정전(SPO)이 발생된 페이지 이후의 페이지들을 모두 더미 프로그램하는 경우, 유효 데이터 제어부(230)는 다음 칩킬 그룹 내 페이지들에 유효 데이터를 프로그램하기 위해 유효 페이지 프로그램 커맨드(VP_PGM_CMD)를 메모리 장치(100)에 출력할 수 있다.
그러나, 칩킬 그룹 내 순간 정전(SPO)이 발생된 페이지 이후의 페이지들 중 메모리 블록 별로 하나의 페이지만 더미 프로그램하는 것으로 결정한 경우, 패리티 데이터 제어부(220)는 더미 프로그램이 종료되는 페이지의 다음 페이지부터 유효 데이터를 프로그램하기 위한 유효 페이지 프로그램 커맨드(VP_PGM_CMD)를 메모리 장치(100)에 출력할 수 있다.
도 7은 칩킬 그룹 단위를 유지하면서 패리티 데이터를 생성하는 일 실시 예를 나타낸 도면이다.
도 4 및 7을 참조하면, 도 7은 도 4의 제1 내지 제4 메모리 블록(BLK1~BLK4)을 도시한다.
도 7에서, 도 4의 내용과 중복되는 내용에 대한 설명은 생략하도록 한다.
실시 예에서, 메모리 장치(도 6의 100)가 제7_3 및 제7_4 페이지(PAGE7_3, PAGE7_4)에 대한 프로그램 동작 수행 중 순간 정전(sudden power off; SPO)이 발생될 수 있다. 순간 정전(SPO)이 발생된 후 다시 전원이 온 되면, 순간 정전 복구(SPO RECOVERY) 동작이 수행될 수 있다.
이 때, 순간 정전(SPO)이 발생된 페이지를 포함하는 메모리 블록 대신 새로운 메모리 블록을 할당하지 않고, 이어 쓰기 동작을 통해 순간 정전 복구(SPO RECOVERY) 동작이 수행될 수 있다. 이어 쓰기 동작 시, 칩킬 그룹의 단위는 유지될 수 있다. 즉, 칩킬 그룹에 포함된 페이지들의 수는 20개로 유지될 수 있다.
실시 예에서, 제7_3 및 제7_4 페이지(PAGE7_3, PAGE7_4)에 대한 순간 정전(SPO)이 발생되기 전, 제6_1 내지 제6_4 페이지(PAGE6_1~PAGE6_4), 제7_1 페이지(PAGE7_1) 및 제7_2 페이지(PAGE7_2)에 유효 데이터가 프로그램될 수 있다.
실시 예에서, 메모리 장치(도 6의 100)로부터 출력되는 순간 정전 정보(SPO_INF)는 제7_3 및 제7_4 페이지(PAGE7_3, PAGE7_4)에 대한 프로그램 동작 수행 중 순간 정전(SPO)이 발생되었다는 정보를 포함할 수 있다. 따라서, 더미 프로그램 제어부(도 6의 210)는 순간 정전 정보(SPO_INF)를 기초로 유효 데이터가 프로그램된 페이지들의 수가 기준값 이하임을 판단할 수 있다.
그러나, 칩킬 그룹의 단위를 유지하기 위해, 더미 프로그램 제어부(도 6의 210)는 제2 칩킬 그룹(CK_GROUP2) 내 페이지들 중 순간 정전(SPO)이 발생된 페이지 이하의 페이지들을 더미 프로그램하도록 메모리 장치(도 6의 100)를 제어할 수 있다. 즉, 더미 프로그램 제어부(도 6의 210)는 제2 칩킬 그룹(CK_GROUP2) 내 제8_1 내지 제8_4 페이지(PAGE8_1~PAGE8_4), 제9_1 내지 제9_4 페이지(PAGE9_1~PAGE9_4) 및 제10_1 내지 제10_4 페이지(PAGE10_1~PAGE10_4)를 더미 프로그램하는 것으로 결정할 수 있다.
제8_1 내지 제8_4 페이지(PAGE8_1~PAGE8_4), 제9_1 내지 제9_4 페이지(PAGE9_1~PAGE9_4) 및 제10_1 내지 제10_4 페이지(PAGE10_1~PAGE10_4)에 대한 더미 프로그램 동작이 완료되면, 유효 데이터 제어부(도 6의 230)는 제6_1 내지 제6_4 페이지(PAGE6_1~PAGE6_4), 제7_1 페이지(PAGE7_1) 및 제7_2 페이지(PAGE7_2)의 데이터, 즉 유효 데이터를 제3 칩킬 그룹(CK_GROUP3) 내 페이지들에 이동시키도록 메모리 장치(도 6의 100)를 제어할 수 있다.
예를 들면, 유효 데이터 제어부(도 6의 230)는 제6_1 페이지(PAGE6_1)의 데이터를 제11_1 페이지(PAGE11_1)에, 제6_2 페이지(PAGE6_2)의 데이터를 제11_2 페이지(PAGE11_2)에, 제6_3 페이지(PAGE6_3)의 데이터를 제11_3 페이지(PAGE11_3)에, 제6_4 페이지(PAGE6_4)의 데이터를 제11_4 페이지(PAGE11_4)에 이동시키도록 메모리 장치(도 6의 100)를 제어할 수 있다. 또, 제7_1 페이지(PAGE7_1)의 데이터를 제12_1 페이지(PAGE12_1)에, 제7_2 페이지(PAGE7_2)의 데이터를 제12_2 페이지(PAGE12_2)에 이동시키도록 메모리 장치(도 6의 100)를 제어할 수 있다.
유효 데이터의 이동이 완료되면, 메모리 컨트롤러(도 6의 200)는 순간 정전(SPO)으로 의해 중단된 프로그램을 재개할 수 있다. 이 때, 순간 정전(SPO)으로 중단된 프로그램 동작은 제12_3 페이지(PAGE12_3)부터 다시 수행될 수 있다.
위와 같은 방식으로 순간 정전 복구(SPO RECOVERY) 동작을 수행하는 경우, 패리티 데이터 제어부(도 6의 220)는 새로운 패리티 데이터를 생성하거나 기존에 생성된 패리티 데이터를 리셋하기 위한 별도의 동작을 수행할 필요가 없다. 즉, 제2 칩킬 그룹(CK_GROUP2)에 대응하는 패리티 데이터가 프로그램되는 제10_4 페이지(PAGE10_4)에는 더미 프로그램 동작이 수행되고, 제2 칩킬 그룹(CK_GROUP2)에 프로그램되었던 데이터 및 제2 칩킬 그룹(CK_GROUP2)에 프로그램될 데이터가 제3 칩킬 그룹(CK_GROUP3)에 새롭게 프로그램되므로, 제3 칩킬 그룹(CK_GROUP3)에 대응하는 패리티 데이터가 제15_4 페이지(PAGE15_4)에 프로그램될 수 있다.
도 8은 칩킬 그룹 단위를 변경하여 패리티 데이터를 생성하는 일 실시 예를 나타낸 도면이다.
도 7 및 도 8을 참조하면, 도 8은 도 7의 제1 내지 제4 메모리 블록(BLK1~BLK4)을 도시한다. 그러나, 도 7과 달리 도 8에서, 제2 칩킬 그룹(CK_GROUP2)의 단위가 변경될 수 있다.
도 8에서, 도 7의 내용과 중복되는 내용에 대한 설명은 생략하도록 한다.
실시 예에서, 메모리 장치(도 6의 100)가 제7_3 및 제7_4 페이지(PAGE7_3, PAGE7_4)에 대한 프로그램 동작 수행 중 순간 정전(sudden power off; SPO)이 발생될 수 있다. 순간 정전(SPO)이 발생된 후 다시 전원이 온 되면, 순간 정전 복구(SPO RECOVERY) 동작이 수행될 수 있다.
실시 예에서, 순간 정전(SPO)이 발생되기 전, 제6_1 내지 제6_4 페이지(PAGE6_1~PAGE6_4), 제7_1 페이지(PAGE7_1) 및 제7_2 페이지(PAGE7_2)에 유효 데이터가 프로그램될 수 있다. 따라서, 더미 프로그램 제어부(도 6의 210)는 순간 정전 정보(SPO_INF)를 기초로 유효 데이터가 프로그램된 페이지들의 수가 기준값 이하인지를 판단할 수 있다.
본 도면에서, 기준값은 '7'인 것으로 가정한다.
제2 칩킬 그룹(CK_GROUP2)에 포함된 페이지들 중 유효 데이터가 프로그램된 페이지들의 수는 기준값 '7' 이하인 6개이므로, 더미 프로그램 제어부(도 6의 210)는 순간 정전(SPO)이 발생된 페이지 이하의 페이지들 중 각 메모리 블록 별로 하나의 페이지만 더미 프로그램하도록 메모리 장치(도 6의 100)를 제어할 수 있다.
다른 실시 예에서, 만약 제2 칩킬 그룹(CK_GROUP2)에 포함된 페이지들 중 유효 데이터가 프로그램된 페이지들의 수가 기준값을 초과하는 경우, 더미 프로그램 제어부(도 6의 210)는 도 8에서와 같이, 제2 칩킬 그룹(CK_GROUP2)에 포함된 페이지들 중 순간 정전(SPO)이 발생된 페이지 이하의 페이지들을 모두 더미 프로그램하도록 메모리 장치(도 6의 100)를 제어할 수 있다.
실시 예에서, 제2 칩킬 그룹(CK_GROUP2)에 포함된 페이지들 중 유효 데이터가 프로그램된 페이지들의 수가 기준값인 '7' 이하이면, 제7_4 페이지(PAGE7_4) 이하의 페이지들 중 제1 메모리 블록(BLK1)의 제8_1 페이지(PAGE8_1), 제2 메모리 블록(BLK2)의 제8_2 페이지(PAGE8_2), 제3 메모리 블록(BLK3)의 제8_3 페이지(PAGE8_3), 제4 메모리 블록(BLK4)의 제8_4 페이지(PAGE8_4)에 대한 더미 프로그램 동작이 수행될 수 있다.
제1 메모리 블록(BLK1)의 제8_1 페이지(PAGE8_1), 제2 메모리 블록(BLK2)의 제8_2 페이지(PAGE8_2), 제3 메모리 블록(BLK3)의 제8_3 페이지(PAGE8_3), 제4 메모리 블록(BLK4)의 제8_4 페이지(PAGE8_4)에 대한 더미 프로그램 동작이 완료되면, 제2 칩킬 그룹(CK_GROUP2)의 단위가 변경될 수 있다. 예를 들면, 디폴트값으로 각 칩킬 그룹 내 페이지들의 수를 20개로 설정하였으나, 제2 칩킬 그룹(CK_GROUP2) 내 페이지들 중 특정 페이지에 대한 프로그램 동작 시 순간 정전(SPO)이 발생되어, 더미 프로그램 이후의 칩킬 그룹 내 잔여 페이지들의 수가 제2 칩킬 그룹(CK_GROUP2)의 단위로 설정될 수 있다.
따라서, 더미 프로그램 동작이 완료되면, 유효 데이터 제어부(도 6의 230)는 제6_1 페이지(PAGE6_1)의 데이터를 제9_1 페이지(PAGE9_1)에, 제6_2 페이지(PAGE6_2)의 데이터를 제9_2 페이지(PAGE9_2)에, 제6_3 페이지(PAGE6_3)의 데이터를 제9_3 페이지(PAGE9_3)에, 제6_4 페이지(PAGE6_4)의 데이터를 제9_4 페이지(PAGE9_4)에 이동시키도록 메모리 장치(도 6의 100)를 제어할 수 있다. 또, 제7_1 페이지(PAGE7_1)의 데이터를 제10_1 페이지(PAGE10_1)에, 제7_2 페이지(PAGE7_2)의 데이터를 제10_2 페이지(PAGE10_2)에 이동시키도록 메모리 장치(도 6의 100)를 제어할 수 있다.
유효 데이터 제어부(도 6의 230)가 유효 데이터를 이동시키면서, 패리티 데이터 또한 새롭게 생성되어 프로그램될 수 있다. 예를 들면, 제9_1 페이지(PAGE9_1)에 데이터의 이동이 개시될 때, 제2 칩킬 그룹(CK_GROUP2)에 대한 패리티 데이터가 다시 생성될 수 있다. 생성된 패리티 데이터는 제10_4 페이지(PAGE10_4)에 프로그램될 수 있다.
이 때, 제8_1 내지 제8_4 페이지(PAGE8_1~PAGE8_4)에 프로그램된 데이터가 더미 데이터임을 나타내는 정보가 메모리 컨트롤러(도 6의 200) 내 버퍼 메모리에 저장되고, 칩킬 디코딩 시 저장된 정보가 리드될 수 있다.
유효 데이터의 이동이 완료되면, 메모리 컨트롤러(도 6의 200)는 순간 정전(SPO)으로 의해 중단된 프로그램을 재개할 수 있다. 이 때, 순간 정전(SPO)으로 중단된 프로그램 동작은 제12_3 페이지(PAGE12_3)부터 다시 수행될 수 있다.
위 방법에 의할 때, 칩킬 그룹의 단위가 새롭게 설정되므로, 칩킬 그룹의 단위가 변경되었음을 나타내는 정보 및 더미 데이터가 프로그램된 위치를 나타내는 정보를 별도로 저장해야 된다는 문제가 발생될 수 있다.
도 9는 칩킬 그룹 단위를 유지하면서 패리티 데이터를 생성하는 다른 실시 예를 나타낸 도면이다.
도 8 및 도 9를 참조하면, 도 9는 도 8의 제1 내지 제4 메모리 블록(BLK1~BLK4)을 도시한다. 그러나, 도 8과 달리 도 9에서, 제2 칩킬 그룹(CK_GROUP2)의 단위는 유지될 수 있다.
도 9에서, 도 8의 내용과 중복되는 내용에 대한 설명은 생략하도록 한다.
실시 예에서, 제2 칩킬 그룹(CK_GROUP2) 내 제6_1 페이지(PAGE6_1)에 대한 프로그램 동작이 개시됨과 동시에 제2 칩킬 그룹에 대응하는 패리티 데이터도 생성될 수 있다(START_P).
그러나, 메모리 장치(도 6의 100)가 제7_3 및 제7_4 페이지(PAGE7_3, PAGE7_4)에 대한 프로그램 동작 중 순간 정전(sudden power off; SPO)이 발생되었고, 다시 전원이 온 되면, 순간 정전 복구(SPO RECOVERY) 동작이 수행될 수 있다.
도 8과 달리, 순간 정전 복구(SPO RECOVERY) 동작이 수행될 때, 제2 칩킬 그룹(CK_GROUP2)의 단위가 유지될 수 있다. 예를 들면, 초기에 각 칩킬 그룹 내 페이지들의 수가 20개인 것으로 디폴트값이 설정되고, 순간 정전(SPO)이 발생되더라도 디폴트값이 유지될 수 있다.
제2 칩킬 그룹(CK_GROUP2)의 단위를 유지하기 위해, 제1 메모리 블록(BLK1)의 제8_1 페이지(PAGE8_1), 제2 메모리 블록(BLK2)의 제8_2 페이지(PAGE8_2), 제3 메모리 블록(BLK3)의 제8_3 페이지(PAGE8_3), 제4 메모리 블록(BLK4)의 제8_4 페이지(PAGE8_4)에 대한 더미 프로그램 동작이 완료된 후, 제6_1 페이지(PAGE6_1)의 데이터를 제9_1 페이지(PAGE9_1)에 이동시킬 때, 패리티 데이터 제어부(도 6의 220)는 생성된 패리티 데이터를 리셋할 수 있다(RESET_P). 패리티 데이터 제어부(도 6의 220)는 패리티 데이터를 리셋하면서, 새로운 패리티 데이터의 생성을 제어할 수 있다. 또, 패리티 데이터 제어부(도 6의 220)는 새로운 패리티 데이터의 생성이 시작되는 페이지의 위치에 관한 정보를 저장할 수 있다.
구체적으로, 제6_1 페이지(PAGE6_1)의 데이터를 제9_1 페이지(PAGE9_1)에 이동시킬 때, 패리티 데이터 제어부(도 6의 220)는 유효 데이터가 시작되는 위치인 제9_1 페이지(PAGE9_1)에 대한 정보를 저장하고, 제9_1 페이지(PAGE9_1)에 대한 프로그램 동작이 수행될 때 패리티 데이터를 새롭게 생성할 수 있다. 새롭게 생성된 패리티 데이터는 제10_4 페이지(PAGE10_4)에 프로그램될 수 있다.
위와 같은 순간 정전 복구(SPO RECOVERY) 동작이 수행되면, 더미 데이터가 프로그램된 위치를 나타내는 정보 및 변경된 칩킬 그룹에 대한 정보를 별도로 저장하지 않아 순간 정전 복구(SPO RECOVERY) 동작의 효율이 증대될 수 있다.
도 10은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 10을 참조하면, S1001 단계에서, 선택된 페이지에 대한 프로그램 동작 중에 순간 정전(sudden power off; SPO) 발생 시, 메모리 컨트롤러는 순간 정전(SPO)이 발생된 페이지 및 유효 데이터가 프로그램된 유효 페이지를 확인할 수 있다.
구체적으로, 메모리 컨트롤러는 칩킬 그룹 내 복수의 페이지들 중 순간 정전(SPO)이 발생된 페이지를 확인할 수 있다. 이 때, 칩킬 그룹은 칩킬 디코딩을 위한 패리티 데이터를 생성하는 단위일 수 있고, 칩킬 디코딩은 에러 정정 디코딩 동작이 페일된 이후 수행되는 정정 동작일 수 있다. 패리티 데이터는 칩킬 그룹에 대응하는 데이터로 특정 단위로 생성되어 프로그램될 수 있다.
칩킬 그룹 내 순간 정전(SPO)이 발생된 페이지의 위치가 확인되면, 메모리 컨트롤러는 칩킬 그룹 내 순간 정전(SPO)이 발생되기 전에 프로그램된 페이지들인 유효 페이지들을 확인할 수 있다.
S1003 단계에서, 메모리 컨트롤러는 칩킬 그룹 내 유효 페이지의 수를 기초로 더미 프로그램 커맨드를 출력할 수 있다.
예를 들면, 메모리 컨트롤러는 메모리 블록 별로 하나의 페이지만 더미 프로그램하도록 지시하는 더미 프로그램 커맨드 또는 칩킬 그룹 내 페이지들을 모두 더미 프로그램하도록 지시하는 더미 프로그램 커맨드를 출력할 수 있다. 즉, 메모리 컨트롤러는 칩킬 그룹 내 소거 상태의 페이지들을 모두 더미 프로그램하도록 메모리 장치를 제어할 수 있다.
S1005 단계에서, 메모리 컨트롤러는 더미 프로그램된 페이지들의 수에 따라 패리티 데이터의 리셋 여부를 결정할 수 있다. 예를 들면, 메모리 블록 별로 하나의 페이지만 더미 프로그램된 경우, 메모리 컨트롤러는 패리티 데이터를 리셋하는 것으로 결정할 수 있다. 그러나, 칩킬 그룹 내 페이지들이 모두 더미 프로그램된 경우, 메모리 컨트롤러는 패리티 데이터를 리셋하지 않는 것으로 결정할 수 있다.
S1007 단계에서, 메모리 컨트롤러는 유효 페이지의 데이터에 대한 이동을 지시하는 커맨드를 메모리 장치에 출력할 수 있다. 유효 페이지는 순간 정전(SPO)이 발생된 페이지를 포함하는 칩킬 그룹 내 페이지들 중 순간 정전(SPO)이 발생되기 전에 프로그램된 페이지들을 의미할 수 있다. 이 때, 유효 페이지의 데이터는 이동되는 위치는 더미 프로그램이 완료된 페이지의 다음 페이지일 수 있다.
S1009 단계에서, 유효 페이지의 데이터가 모두 이동되면, 메모리 컨트롤러는 중단된 프로그램 동작을 재개할 수 있다. 즉, 순간 정전(SPO)에 의해 중단된 프로그램 동작을 다시 수행하도록 메모리 장치를 제어할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 10 및 도 11을 참조하면, 도 11은 도 10의 S1003 단계를 세분화한 도면이다.
S1101 단계에서, 메모리 컨트롤러는 순간 정전(sudden power off; SPO)이 발생된 페이지를 포함하는 칩킬 그룹 내 유효 페이지의 수를 확인할 수 있다. 유효 페이지는 순간 정전(SPO)이 발생된 페이지를 포함하는 칩킬 그룹 내 페이지들 중 순간 정전(SPO)이 발생되기 전에 프로그램된 페이지들을 의미할 수 있다.
S1103 단계에서, 메모리 컨트롤러는 유효 페이지의 수가 기준값 이하인지를 판단할 수 있다. 예를 들면, 메모리 컨트롤러는 유효 페이지의 수가 칩킬 그룹에 포함된 페이지들의 수의 기준값 이하인지를 판단할 수 있다. 기준값은 미리 설정될 수 있다.
유효 페이지의 수가 기준값 이하이면(Y), S1105 단계로 진행하고, 유효 페이지의 수가 기준값 이하가 아니면(N), S1109 단계로 진행할 수 있다.
S1105 단계에서, 순간 정전(SPO)이 발생된 페이지를 포함하는 칩킬 그룹에 포함된 페이지들 중 기준값 이하의 페이지들이 프로그램된 경우(Y), 즉 유효 페이지의 수가 기준값 이하이면, 메모리 컨트롤러는 메모리 블록 별로 하나의 페이지만 더미 프로그램하는 커맨드 출력할 수 있다. 즉, 칩킬 그룹 내 잔여 페이지들을 모두 더미 프로그램하지 않고 이어 쓰기 동작이 수행될 수 있다.
메모리 블록 별로 하나의 페이지에 대한 더미 프로그램 동작이 완료되면, S1107 단계에서, 메모리 컨트롤러는 칩킬 그룹의 단위를 결정하고, 패리티 데이터의 생성을 위한 동작을 수행할 수 있다.
예를 들면, 칩킬 그룹의 단위를 변경하는 것으로 결정한 경우, 메모리 컨트롤러는 더미 데이터가 프로그램된 위치를 나타내는 정보 및 변경된 칩킬 그룹의 크기에 관한 정보를 저장할 수 있다. 또, 메모리 컨트롤러는 변경된 칩킬 그룹에 대응하는 패리티 데이터가 생성되도록, 패리티 데이터를 리셋할 수 있다. 이 후, 패리티 데이터를 기초로 에러 정정 동작이 수행될 때, 해당 정보들이 리드될 수 있다.
그러나, 칩킬 그룹의 단위를 변경하지 않는 것으로 결정한 경우, 메모리 컨트롤러는 패리티 데이터를 리셋하면서, 새로운 패리티 데이터의 생성을 제어할 수 있다. 또, 새로운 패리티 데이터의 생성이 시작되는 페이지의 위치에 관한 정보를 저장할 수 있다.
S1109 단계에서, 순간 정전(SPO)이 발생된 페이지를 포함하는 칩킬 그룹에 포함된 페이지들 중 기준값 이하의 페이지들이 프로그램되지 않은 경우(N), 즉 기준값을 초과하는 페이지들이 프로그램된 경우, 메모리 컨트롤러는 칩킬 그룹 내 페이지들을 모두 더미 프로그램하는 커맨드 출력할 수 있다. 이 경우, 순간 정전(SPO)이 발생된 페이지 이후의 페이지들은 모두 더미 프로그램될 수 있다. 즉, 칩킬 그룹 내 잔여 페이지들을 모두 더미 프로그램한 후 이어 쓰기 동작이 수행될 수 있다.
도 12는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 12를 참조하면, 메모리 컨트롤러(1000)는 프로세서(Processor; 1010), 메모리 버퍼(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 컨트롤러(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서(1010)는 버퍼 컨트롤러(1050)를 통해 메모리 버퍼(1020)와 통신할 수 있다. 프로세서(1010)는 메모리 버퍼(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼(1020)는 프로세서(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼(1020)는 프로세서(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼(1020)는 프로세서(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤러(1050)는 프로세서(1010)의 제어에 따라, 메모리 버퍼(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼(1020) 및 버퍼 컨트롤러(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 컨트롤러(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서(1010), 버퍼 컨트롤러(1050), 메모리 버퍼(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
실시 예에서, 메모리 장치(도 1의 100)가 프로그램 동작 중 순간 정전(sudden power off; SPO)이 발생되면, 프로세서(1010)는 순간 정전 복구(SPO RECOVERY) 동작을 제어할 수 있다.
구체적으로, 순간 정전 복구(SPO RECOVERY) 동작 시, 프로세서(1010)는 칩킬 그룹 내 순간 정전(SPO)이 발생된 페이지를 확인하고, 순간 정전(SPO)이 발생되기 전에 유효하게 프로그램 동작이 완료된 유효 페이지들을 확인할 수 있다. 칩킬 그룹은 칩킬 디코딩을 위한 패리티 데이터를 생성하는 단위일 수 있고, 칩킬 디코딩은 에러 정정 디코딩 동작이 페일된 이후 수행되는 정정 동작일 수 있다. 패리티 데이터는 칩킬 그룹에 대응하는 데이터로 특정 단위로 생성되어 프로그램될 수 있다.
이 후, 프로세서(1010)는 유효 페이지들의 수를 기초로 더미 프로그램 동작이 수행될 페이지들을 결정할 수 있다. 예를 들면, 유효 페이지들의 수가 기준값 이하면, 프로세서(1010)는 메모리 블록 별로 하나의 페이지만 더미 프로그램하는 것으로 결정하고, 유효 페이지들의 수가 기준값을 초과하면, 프로세서(1010)는 칩킬 그룹 내 모든 페이지들을 더미 프로그램하는 것으로 결정할 수 있다.
더미 프로그램 동작이 완료되면, 프로세서(1010)는 유효 페이지의 데이터에 대한 이어 쓰기 동작을 수행할 수 있다. 즉, 프로세서(1010)는 더미 프로그램이 마지막으로 수행된 페이지의 다음 페이지부터 유효 페이지의 데이터를 프로그램하도록 메모리 장치(도 1의 100)를 제어할 수 있다.
이어 쓰기 동작이 수행될 때, 프로세서(1010)는 패리티 데이터의 생성을 제어할 수 있다. 예를 들면, 칩킬 그룹 내 모든 페이지들이 더미 프로그램되는 경우 칩킬 그룹의 단위가 변경되지 않으므로, 프로세서(1010)는 패리티 데이터의 생성을 위한 별도의 동작을 수행하지 않을 수 있다.
그러나, 칩킬 그룹 내 일부 페이지들이 더미 프로그램되는 경우 칩킬 그룹의 단위가 변경되거나 변경되지 않을 수 있다.
구체적으로, 칩킬 그룹의 단위가 변경되면, 프로세서(1010)는 더미 데이터가 프로그램된 위치를 나타내는 정보 및 변경된 칩킬 그룹의 크기에 관한 정보를 저장할 수 있다. 또, 메모리 컨트롤러는 변경된 칩킬 그룹에 대응하는 패리티 데이터가 생성되도록, 패리티 데이터를 리셋할 수 있다.
칩킬 그룹의 단위가 변경되지 않으면, 프로세서(1010)는 패리티 데이터를 리셋하면서, 새로운 패리티 데이터의 생성을 제어할 수 있다. 또, 새로운 패리티 데이터의 생성이 시작되는 페이지의 위치에 관한 정보를 저장할 수 있다.
도 13은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 13을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(도 1의 100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(spin transfer torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
실시 예에서, 메모리 장치(2200)가 프로그램 동작 중 순간 정전(sudden power off; SPO)이 발생되면, 메모리 컨트롤러(2100)는 순간 정전 복구(SPO RECOVERY) 동작을 제어할 수 있다.
구체적으로, 순간 정전 복구(SPO RECOVERY) 동작 시, 메모리 컨트롤러(2100)는 칩킬 그룹 내 순간 정전(SPO)이 발생된 페이지를 확인하고, 순간 정전(SPO)이 발생되기 전에 유효하게 프로그램 동작이 완료된 유효 페이지들을 확인할 수 있다. 칩킬 그룹은 칩킬 디코딩을 위한 패리티 데이터를 생성하는 단위일 수 있고, 칩킬 디코딩은 에러 정정 디코딩 동작이 페일된 이후 수행되는 정정 동작일 수 있다. 패리티 데이터는 칩킬 그룹에 대응하는 데이터로 특정 단위로 생성되어 프로그램될 수 있다.
이 후, 메모리 컨트롤러(2100)는 유효 페이지들의 수를 기초로 더미 프로그램 동작이 수행될 페이지들을 결정할 수 있다. 예를 들면, 유효 페이지들의 수가 기준값 이하면, 메모리 컨트롤러(2100)는 메모리 블록 별로 하나의 페이지만 더미 프로그램하는 것으로 결정하고, 유효 페이지들의 수가 기준값을 초과하면, 메모리 컨트롤러(2100)는 칩킬 그룹 내 모든 페이지들을 더미 프로그램하는 것으로 결정할 수 있다.
더미 프로그램 동작이 완료되면, 메모리 컨트롤러(2100)는 유효 페이지의 데이터에 대한 이어 쓰기 동작을 수행할 수 있다. 즉, 메모리 컨트롤러(2100)는 더미 프로그램이 마지막으로 수행된 페이지의 다음 페이지부터 유효 페이지의 데이터를 프로그램하도록 메모리 장치(2200)를 제어할 수 있다.
이어 쓰기 동작이 수행될 때, 메모리 컨트롤러(2100)는 패리티 데이터의 생성을 제어할 수 있다. 예를 들면, 칩킬 그룹 내 모든 페이지들이 더미 프로그램되는 경우 칩킬 그룹의 단위가 변경되지 않으므로, 메모리 컨트롤러(2100)는 패리티 데이터의 생성을 위한 별도의 동작을 수행하지 않을 수 있다.
그러나, 칩킬 그룹 내 일부 페이지들이 더미 프로그램되는 경우 칩킬 그룹의 단위가 변경되거나 변경되지 않을 수 있다.
구체적으로, 칩킬 그룹의 단위가 변경되면, 메모리 컨트롤러(2100)는 더미 데이터가 프로그램된 위치를 나타내는 정보 및 변경된 칩킬 그룹의 크기에 관한 정보를 저장할 수 있다. 또, 메모리 컨트롤러(2100)는 변경된 칩킬 그룹에 대응하는 패리티 데이터가 생성되도록, 패리티 데이터를 리셋할 수 있다.
칩킬 그룹의 단위가 변경되지 않으면, 메모리 컨트롤러(2100)는 패리티 데이터를 리셋하면서, 새로운 패리티 데이터의 생성을 제어할 수 있다. 또, 새로운 패리티 데이터의 생성이 시작되는 페이지의 위치에 관한 정보를 저장할 수 있다.
도 14는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 14를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
실시 예에서, 복수의 플래시 메모리들(3221~322n) 중 어느 하나가 프로그램 동작 중 순간 정전(sudden power off; SPO)이 발생되면, SSD 컨트롤러(3210)는 순간 정전 복구(SPO RECOVERY) 동작을 제어할 수 있다.
구체적으로, 순간 정전 복구(SPO RECOVERY) 동작 시, SSD 컨트롤러(3210)는 칩킬 그룹 내 순간 정전(SPO)이 발생된 페이지를 확인하고, 순간 정전(SPO)이 발생되기 전 유효하게 프로그램 동작이 완료된 유효 페이지들을 확인할 수 있다. 칩킬 그룹은 칩킬 디코딩을 위한 패리티 데이터를 생성하는 단위일 수 있고, 칩킬 디코딩은 에러 정정 디코딩 동작이 페일된 이후 수행되는 정정 동작일 수 있다. 패리티 데이터는 칩킬 그룹에 대응하는 데이터로 특정 단위로 생성되어 프로그램될 수 있다.
이 후, SSD 컨트롤러(3210)는 유효 페이지들의 수를 기초로 더미 프로그램 동작이 수행될 페이지들을 결정할 수 있다. 예를 들면, 유효 페이지들의 수가 기준값 이하면, SSD 컨트롤러(3210)는 메모리 블록 별로 하나의 페이지만 더미 프로그램하는 것으로 결정하고, 유효 페이지들의 수가 기준값을 초과하면, SSD 컨트롤러(3210)는 칩킬 그룹 내 모든 페이지들을 더미 프로그램하는 것으로 결정할 수 있다.
더미 프로그램 동작이 완료되면, SSD 컨트롤러(3210)는 유효 페이지의 데이터에 대한 이어 쓰기 동작을 수행할 수 있다. 즉, SSD 컨트롤러(3210)는 더미 프로그램이 마지막으로 수행된 페이지의 다음 페이지부터 유효 페이지의 데이터를 프로그램하도록 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다.
이어 쓰기 동작이 수행될 때, SSD 컨트롤러(3210)는 패리티 데이터의 생성을 제어할 수 있다. 예를 들면, 칩킬 그룹 내 모든 페이지들이 더미 프로그램되는 경우 칩킬 그룹의 단위가 변경되지 않으므로, SSD 컨트롤러(3210)는 패리티 데이터의 생성을 위한 별도의 동작을 수행하지 않을 수 있다.
그러나, 칩킬 그룹 내 일부 페이지들이 더미 프로그램되는 경우 칩킬 그룹의 단위가 변경되거나 변경되지 않을 수 있다.
구체적으로, 칩킬 그룹의 단위가 변경되면, SSD 컨트롤러(3210)는 더미 데이터가 프로그램된 위치를 나타내는 정보 및 변경된 칩킬 그룹의 크기에 관한 정보를 저장할 수 있다. 또, SSD 컨트롤러(3210)는 변경된 칩킬 그룹에 대응하는 패리티 데이터가 생성되도록, 패리티 데이터를 리셋할 수 있다.
칩킬 그룹의 단위가 변경되지 않으면, SSD 컨트롤러(3210)는 패리티 데이터를 리셋하면서, 새로운 패리티 데이터의 생성을 제어할 수 있다. 또, 새로운 패리티 데이터의 생성이 시작되는 페이지의 위치에 관한 정보를 저장할 수 있다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 15를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(TIME Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 2 및 도 3을 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
실시 예에서, 스토리지 모듈(4400)이 프로그램 동작 중 순간 정전(sudden power off; SPO)이 발생되면, 애플리케이션 프로세서(4100)는 순간 정전 복구(SPO RECOVERY) 동작을 제어할 수 있다.
구체적으로, 순간 정전 복구(SPO RECOVERY) 동작 시, 애플리케이션 프로세서(4100)는 칩킬 그룹 내 순간 정전(SPO)이 발생된 페이지를 확인하고, 순간 정전(SPO)이 발생되기 전에 유효하게 프로그램 동작이 완료된 유효 페이지들을 확인할 수 있다. 칩킬 그룹은 칩킬 디코딩을 위한 패리티 데이터를 생성하는 단위일 수 있고, 칩킬 디코딩은 에러 정정 디코딩 동작이 페일된 이후 수행되는 정정 동작일 수 있다. 패리티 데이터는 칩킬 그룹에 대응하는 데이터로 특정 단위로 생성되어 프로그램될 수 있다.
이 후, 애플리케이션 프로세서(4100)는 유효 페이지들의 수를 기초로 더미 프로그램 동작이 수행될 페이지들을 결정할 수 있다. 예를 들면, 유효 페이지들의 수가 기준값 이하면, 애플리케이션 프로세서(4100)는 메모리 블록 별로 하나의 페이지만 더미 프로그램하는 것으로 결정하고, 유효 페이지들의 수가 기준값을 초과하면, 애플리케이션 프로세서(4100)는 칩킬 그룹 내 모든 페이지들을 더미 프로그램하는 것으로 결정할 수 있다.
더미 프로그램 동작이 완료되면, 애플리케이션 프로세서(4100)는 유효 페이지의 데이터에 대한 이어 쓰기 동작을 수행할 수 있다. 즉, 애플리케이션 프로세서(4100)는 더미 프로그램이 마지막으로 수행된 페이지의 다음 페이지부터 유효 페이지의 데이터를 프로그램하도록 스토리지 모듈(4400)을 제어할 수 있다.
이어 쓰기 동작이 수행될 때, 애플리케이션 프로세서(4100)는 패리티 데이터의 생성을 제어할 수 있다. 예를 들면, 칩킬 그룹 내 모든 페이지들이 더미 프로그램되는 경우 칩킬 그룹의 단위가 변경되지 않으므로, 애플리케이션 프로세서(4100)는 패리티 데이터의 생성을 위한 별도의 동작을 수행하지 않을 수 있다.
그러나, 칩킬 그룹 내 일부 페이지들이 더미 프로그램되는 경우 칩킬 그룹의 단위가 변경되거나 변경되지 않을 수 있다.
구체적으로, 칩킬 그룹의 단위가 변경되면, 애플리케이션 프로세서(4100)는 더미 데이터가 프로그램된 위치를 나타내는 정보 및 변경된 칩킬 그룹의 크기에 관한 정보를 저장할 수 있다. 또, 애플리케이션 프로세서(4100)는 변경된 칩킬 그룹에 대응하는 패리티 데이터가 생성되도록, 패리티 데이터를 리셋할 수 있다.
칩킬 그룹의 단위가 변경되지 않으면, 애플리케이션 프로세서(4100)는 패리티 데이터를 리셋하면서, 새로운 패리티 데이터의 생성을 제어할 수 있다. 또, 새로운 패리티 데이터의 생성이 시작되는 페이지의 위치에 관한 정보를 저장할 수 있다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 더미 프로그램 제어부
220: 패리티 데이터 제어부
230: 유효 데이터 제어부
300: 호스트

Claims (20)

  1. 복수의 페이지들을 각각 포함하는 복수의 메모리 블록들로 구성된 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
    상기 복수의 페이지들 중 선택된 페이지에 대한 프로그램 동작 중에 순간 정전이 발생된 후, 상기 순간 정전을 복구하기 위한 더미 프로그램을 제어하는 더미 프로그램 제어부;
    상기 복수의 페이지들 중 상기 더미 프로그램이 수행되는 것으로 결정된 페이지들을 기초로 칩킬 디코딩을 위한 패리티 데이터의 리셋 및 생성을 제어하는 패리티 데이터 제어부; 및
    상기 복수의 페이지들 중 상기 더미 프로그램이 수행되는 페이지들의 수를 기초로 유효 데이터의 이동을 제어하는 유효 데이터 제어부;를 포함하는 메모리 컨트롤러.
  2. 제 1항에 있어서,
    상기 복수의 페이지들은 상기 복수의 메모리 블록들 내에서 동일한 위치인지에 따라 복수의 그룹들로 구분되고,
    상기 더미 프로그램 제어부는 상기 복수의 그룹들 중 상기 순간 정전이 발생된 페이지가 속하는 제1 그룹에 포함된 유효 페이지들의 수를 판단하고,
    상기 유효 페이지들은 상기 제1 그룹에 포함된 페이지들 중 상기 순간 정전이 발생되기 전에 유효하게 프로그램 동작을 완료한 페이지들인 것을 특징으로 하는 메모리 컨트롤러.
  3. 제 2항에 있어서, 상기 더미 프로그램 제어부는,
    상기 제1 그룹에 포함된 페이지들 중 상기 유효 페이지들의 수와 기준값을 비교하여 상기 더미 프로그램을 수행할 페이지들을 결정하는 메모리 컨트롤러.
  4. 제 3항에 있어서, 상기 더미 프로그램 제어부는,
    상기 유효 페이지들의 수가 상기 기준값 보다 크면, 상기 제1 그룹에 포함된 페이지들 중 소거 상태의 페이지들을 모두 더미 프로그램 하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러.
  5. 제 4항에 있어서,
    상기 유효 데이터 제어부는,
    상기 더미 프로그램이 완료되면, 상기 더미 프로그램이 마지막으로 수행된 페이지의 다음 페이지부터 상기 유효 페이지들의 데이터를 다시 프로그램하도록 상기 메모리 장치를 제어하고,
    상기 패리티 데이터 제어부는 상기 유효 페이지들의 데이터를 이동시킬 때 상기 패리티 데이터의 생성을 개시하도록 제어하는 메모리 컨트롤러.
  6. 제 3항에 있어서, 상기 더미 프로그램 제어부는,
    상기 유효 페이지들의 수가 상기 기준값 이하이면, 상기 순간 정전이 발생된 페이지 이후의 페이지들 중 상기 복수의 메모리 블록들 별로 하나의 페이지만 더미 프로그램 하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러.
  7. 제 6항에 있어서, 상기 패리티 데이터 제어부는,
    상기 더미 프로그램이 완료된 후 상기 제1 그룹의 크기를 유지 여부 및 상기 패리티 데이터의 리셋 여부를 결정하는 것을 특징으로 하는 메모리 컨트롤러.
  8. 제 7항에 있어서, 상기 패리티 데이터 제어부는,
    상기 제1 그룹의 크기를 변경하는 경우, 상기 더미 프로그램된 페이지의 위치를 나타내는 정보 및 상기 변경된 제1 그룹의 크기에 관한 정보를 저장하는 메모리 컨트롤러.
  9. 제 8항에 있어서, 상기 패리티 데이터 제어부는,
    상기 칩킬 디코딩이 수행될 때, 상기 더미 프로그램된 페이지의 위치를 나타내는 정보 및 상기 변경된 제1 그룹의 크기에 관한 정보를 출력하는 메모리 컨트롤러.
  10. 제 7항에 있어서, 상기 패리티 데이터 제어부는,
    상기 제1 그룹의 크기를 유지하는 경우, 상기 패리티 데이터를 리셋하는 메모리 컨트롤러.
  11. 제 10항에 있어서, 상기 패리티 데이터 제어부는,
    상기 패리티 데이터를 리셋한 후 새로운 패리티 데이터를 생성하도록 상기 메모리 장치를 제어하고, 상기 새로운 패리티 데이터의 생성이 시작되는 페이지의 위치에 관한 정보를 저장하는 메모리 컨트롤러.
  12. 복수의 페이지들을 각각 포함하는 복수의 메모리 블록들로 구성된 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    상기 복수의 페이지들 중 선택된 페이지에 대한 프로그램 동작 중에 발생된 순간 정전을 감지하는 단계;
    상기 순간 정전이 감지된 후 수행되는 복구 동작에서, 상기 복수의 페이지들 중 더미 프로그램이 수행되는 페이지들을 결정하는 단계;
    상기 더미 프로그램이 수행되는 페이지들을 기초로 칩킬 디코딩을 위한 패리티 데이터의 리셋 및 생성을 제어하는 단계; 및
    상기 더미 프로그램이 수행되는 페이지들의 수를 기초로 유효 데이터를 이동시키는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  13. 제 12항에 있어서,
    상기 복수의 페이지들은 상기 복수의 메모리 블록들 내에서 동일한 위치인지에 따라 복수의 그룹들로 구분되고,
    상기 더미 프로그램이 수행되는 페이지들을 결정하는 단계에서, 상기 복수의 그룹들 중 상기 순간 정전이 발생된 페이지가 속하는 제1 그룹에 포함된 유효 페이지들의 수를 판단하고,
    상기 유효 페이지들은 상기 제1 그룹에 포함된 페이지들 중 상기 순간 정전이 발생되기 전에 유효하게 프로그램 동작을 완료한 페이지들인 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  14. 제 13항에 있어서, 상기 더미 프로그램이 수행되는 페이지들을 결정하는 단계에서,
    상기 유효 페이지들의 수가 기준값 보다 크면, 상기 제1 그룹에 포함된 페이지들 중 소거 상태의 페이지들을 모두 더미 프로그램 하는 것으로 결정하는 메모리 컨트롤러의 동작 방법.
  15. 제 14항에 있어서,
    상기 유효 데이터를 이동시키는 단계에서,
    상기 더미 프로그램이 마지막으로 수행된 페이지의 다음 페이지부터 상기 유효 페이지들의 데이터를 다시 프로그램하도록 상기 메모리 장치를 제어하고,
    상기 패리티 데이터의 리셋 및 생성을 제어하는 단계에서,
    상기 유효 페이지들의 데이터를 다시 프로그램할 때 상기 패리티 데이터의 생성을 개시하는 메모리 컨트롤러의 동작 방법.
  16. 제 13항에 있어서, 상기 더미 프로그램이 수행되는 페이지들을 결정하는 단계에서,
    상기 유효 페이지들의 수가 기준값 이하이면, 상기 순간 정전이 발생된 페이지 이후의 페이지들 중 상기 복수의 메모리 블록들 별로 하나의 페이지만 더미 프로그램 하는 것으로 결정하는 메모리 컨트롤러의 동작 방법.
  17. 제 13항에 있어서, 상기 패리티 데이터의 리셋 및 생성을 제어하는 단계에서,
    상기 더미 프로그램이 완료된 후 상기 제1 그룹의 크기 유지 여부 및 상기 패리티 데이터의 리셋 여부를 결정하는 메모리 컨트롤러의 동작 방법.
  18. 제 17항에 있어서,
    상기 제1 그룹의 크기를 변경하는 경우, 상기 더미 프로그램된 페이지의 위치를 나타내는 정보 및 상기 변경된 제1 그룹의 크기에 관한 정보를 저장하는 단계를 포함하는 메모리 컨트롤러의 동작 방법.
  19. 제 17항에 있어서, 상기 패리티 데이터의 리셋 및 생성을 제어하는 단계에서,
    상기 제1 그룹의 크기를 유지하는 경우, 상기 패리티 데이터를 리셋하는 메모리 컨트롤러의 동작 방법.
  20. 제 19항에 있어서,
    상기 패리티 데이터를 리셋한 후 새로운 패리티 데이터를 생성하도록 상기 메모리 장치를 제어하고, 상기 새로운 패리티 데이터의 생성이 시작되는 페이지의 위치에 관한 정보를 저장하는 단계를 포함하는 메모리 컨트롤러의 동작 방법.
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