CN112506814B - 一种存储器及其控制方法与存储系统 - Google Patents

一种存储器及其控制方法与存储系统 Download PDF

Info

Publication number
CN112506814B
CN112506814B CN202011284671.7A CN202011284671A CN112506814B CN 112506814 B CN112506814 B CN 112506814B CN 202011284671 A CN202011284671 A CN 202011284671A CN 112506814 B CN112506814 B CN 112506814B
Authority
CN
China
Prior art keywords
mapping
logical address
memory
data
address segment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011284671.7A
Other languages
English (en)
Other versions
CN112506814A (zh
Inventor
陈文涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hefei Kangxinwei Storage Technology Co Ltd
Original Assignee
Hefei Kangxinwei Storage Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hefei Kangxinwei Storage Technology Co Ltd filed Critical Hefei Kangxinwei Storage Technology Co Ltd
Priority to CN202011284671.7A priority Critical patent/CN112506814B/zh
Publication of CN112506814A publication Critical patent/CN112506814A/zh
Application granted granted Critical
Publication of CN112506814B publication Critical patent/CN112506814B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G06F12/0873—Mapping of cache memory to specific storage devices or parts thereof
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G06F2212/1024—Latency reduction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/202—Non-volatile memory
    • G06F2212/2022—Flash memory

Abstract

本发明提出一种存储器及其控制方法与存储系统，包括：存储区，包括一级映射表，所述一级映射表中包括多个逻辑地址分段，所述逻辑地址分段对应所述存储区中的存储空间；缓存区，包括二级映射表和动态映射表，所述二级映射表包括多个静态映射单元，一个所述静态映射单元对应一个所述逻辑地址分段，所述静态映射单元包括标志位和物理地址分段，所述物理地址分段对应所述逻辑地址分段，所述物理地址分段用于索引所述逻辑地址分段中的映射关系，所述标志位包括第一状态，所述动态映射表包括多个动态映射单元。本发明提出的存储器可以提高读写性能。

Description

一种存储器及其控制方法与存储系统
技术领域
本发明涉及存储技术领域，特别涉及一种存储器及其控制方法与存储系统。
背景技术
当今在固态硬盘(SSD)消费级市场，固态硬盘价格已经逐渐逼近传统机械硬盘的价格。 为了更进一步的减小固态硬盘的成本，当前消费级固态硬盘已经逐渐由原来的外挂DRAM (动态随机存取存储器)的架构设计演变为不外挂DRAM的架构设计。这样设计的好处是， 整个固态硬盘可以节省掉一个甚至多个DRAM的价格，进而进一步降低固态硬盘成本。
对于DRAM-Less的SSD来讲，由于缓存资源是有限的，并且需要为数据读写，物理空间的管理以及代码运行预留部分缓存，因此分配给映射关系的空间就是非常有限的，这样就 导致读写性能降低。
发明内容
鉴于上述现有技术的缺陷，本发明提出一种存储器及其控制方法与存储系统，以提高读 写性能，例如可以提高随机读写性能。
为实现上述目的及其他目的，本发明提出一种存储器，包括：
存储区，包括一级映射表，所述一级映射表中包括多个逻辑地址分段，所述逻辑地址分 段对应所述存储区中的存储空间；
缓存区，包括二级映射表和动态映射表，所述二级映射表包括多个静态映射单元，一个 所述静态映射单元对应一个所述逻辑地址分段，所述静态映射单元包括标志位和物理地址分 段，所述物理地址分段对应所述逻辑地址分段，所述物理地址分段用于索引所述逻辑地址分段中的映射关系，所述标志位包括第一状态，所述动态映射表包括多个动态映射单元；
其中，当对所述存储器进行写数据操作时，控制单元则申请至少一个所述动态映射单元， 并将数据的逻辑地址属于同一所述逻辑地址分段的多个所述动态映射单元定义成一级映射哈 希链表，同时将对应所述逻辑地址分段中的所述标志位的状态更新成第二状态，以及将所述物理地址分段更新成所述一级映射哈希链表的链首。
进一步地，将所述数据的逻辑地址对关键长度取余，且将余数相同的多个所述动态映射 单元定义成索引哈希链表。
进一步地，所述索引哈希链表管理的多个所述动态映射单元位于相同或不同的所述一级 映射哈希链表中。
进一步地，当再次进行所述写数据操作时，当最新的数据的逻辑地址落入在所述一级映 射哈希链表中时，则将更新所述一级映射哈希链表的链首。
进一步地，当进行读取数据操作时，所述控制单元获取所述数据的逻辑地址，并查询所 述数据的逻辑地址对应的所述逻辑地址分段，并判断所述逻辑地址分段对应的所述静态映射 单元中所述标志位的状态，如果所述标志位的状态为所述第二状态，则通过所述索引哈希链表查找对应的逻辑地址，如果查询到所述逻辑地址，则确定所述逻辑地址对应的物理地址， 并读取所述物理地址中的数据，并将数据返回至主机。
进一步地，如果通过所述索引哈希链表未能找到所述逻辑地址，则在所述一级映射哈希 链表中查找所述逻辑地址对应的物理地址，并读取所述物理地址中的数据，并将数据返回至 主机。
进一步地，在进行所述写数据操作时，当所述一级映射哈希链表中的所述动态映射单元 的数量大于阈值时，则确定所述一级映射哈希链表对应的所述逻辑地址分段，并将所述逻辑 地址分段与所述存储空间的映射关系读取至所述缓存区中，并将所述一级映射哈希链表中的多个所述动态映射单元的中的逻辑地址和物理地址的映射关系更新至所述缓存区中，并将所 述缓存区中的数据写入至所述存储空间。
进一步地，还包括将所述一级映射哈希链表对应在所述二级映射表中的所述静态映射单 元中的所述标志位更新成所述第一状态，以及将所述一级映射哈希链表的链首更新成所述存 储空间的物理地址，所述存储空间是映射关系存储空间。
进一步地，所述逻辑地址分段的长度相同，所述数据的逻辑地址为数据的逻辑起始地址。
进一步地，本发明还提出一种存储器的控制方法，包括：
在一级映射表中设置多个逻辑地址分段，所述一级映射表位于存储区中，所述逻辑地址 分段对应所述存储区中的存储空间；
在二级映射表中设置多个静态映射单元，所述二级映射表位于所述缓存区中，一个所述 静态映射单元对应一个所述逻辑地址分段，所述静态映射单元包括标志位和物理地址分段， 所述物理地址分段对应所述逻辑地址分段，所述物理地址分段用于索引所述逻辑地址分段中的映射关系，所述标志位包括第一状态；
在动态映射表中设置多个动态映射单元，所述动态映射表位于所述缓存区中；
其中，当对所述存储器进行写数据操作时，控制单元则申请至少一个所述动态映射单元， 并将数据的逻辑地址属于同一所述逻辑地址分段的多个所述动态映射单元定义成一级映射哈 希链表，同时将对应所述逻辑地址分段中的所述标志位的状态更新成第二状态，以及将所述物理地址分段更新成一级映射哈希链表的链首。
进一步地，本发明还提出一种存储系统，包括：
主机；
存储器，连接所述主机，其中，所述存储器包括：
存储区，包括一级映射表，所述一级映射表中包括多个逻辑地址分段，所述逻辑地址分 段对应所述存储区中的存储空间；
缓存区，包括二级映射表和动态映射表，所述二级映射表包括多个静态映射单元，一个 所述静态映射单元对应一个所述逻辑地址分段，所述静态映射单元包括标志位和物理地址分 段，所述物理地址分段对应所述逻辑地址分段，所述物理地址分段用于索引所述逻辑地址分段中的映射关系，所述标志位包括第一状态，所述动态映射表包括多个动态映射单元；
其中，当对所述存储器进行写数据操作时，控制单元则申请至少一个所述动态映射单元， 并将数据的逻辑地址属于同一所述逻辑地址分段的多个所述动态映射单元定义成一级映射哈 希链表，同时将对应所述逻辑地址分段中的所述标志位的状态更新成第二状态，以及将所述物理地址分段更新成所述一级映射哈希链表的链首。
综上所述，本发明提出一种存储器及其控制方法与存储系统，本发明在存储区设置一级 映射表，一级映射表中包括多个逻辑地址分段，多个逻辑地址分段可以按照编号进行排列， 每个逻辑地址分段可以对应存储区中的存储空间。本发明同时在缓存区中设置二级映射表和 动态映射表，二级映射表包括多个静态映射单元，一个静态映射单元对应一个逻辑地址分段， 每个静态映射单元包括标志位和物理地址分段，所述物料地址分段对应逻辑地址分段，标志位具有第一状态和第二状态。当进行写数据操作时，控制单元则申请至少一个动态映射单元， 同时将数据的逻辑地址在同一个逻辑地址分段的多个动态映射单元形成一级映射哈希链表， 同时更新二级映射表中的标志位的状态，以及将物理地址分段更新成一级映射哈希链表的链 首。当一级映射哈希链表中动态映射单元的数量大于阈值时则确定所述一级映射哈希链表对应的所述逻辑地址分段，并将所述逻辑地址分段与所述存储空间的映射关系读取至所述缓存 区中，并将所述一级映射哈希链表中的多个所述动态映射单元的中的逻辑地址和物理地址的 映射关系更新至所述缓存区中，并将所述缓存区中的映射关系写入至映射关系存储空间。因 此可以降低写数据操作时对二级映射表的更新频率。同时由于多个动态映射单元还可以形成索引哈希链表，因此在进行读数据操作时，可以先在索引哈希链表进行查找，然后在一级映 射哈希链表中进行查找，最后在一级映射表中进行查找，因此可以提高度过程中搜索动态映 射表的速度，从而可以提高读写性能，当然，也可以提高随机读写性能。
附图说明
图1：本发明中主机系统与存储器存储装置的示意图。
图2：本发明中图1中存储器存储装置的方块图。
图3：本发明中图2中存储器控制器的方块图。
图4：本发明中管理物理区块的示意图。
图5：本发明中一种存储器的示意图。
图6：本发明中一级映射表和二级映射的映射关系图。
图7：本发明中动态映射单元的示意图。
图8：本发明中一种存储器的数据写入方法示意图。
图9：本发明中动态映射单元形成一级映射哈希链首的示意图。
图10：本发明中更新二级映射表的示意图。
图11：本发明中形成第一条一级映射哈希链表的示意图。
图12：本发明中形成第二条一级映射哈希链表的示意图。
图13：本发明中再次更新二级映射表的示意图。
图14：本发明中形成多条一级映射哈希链表的示意图。
图15：本发明中动态映射单元的删减的示意图。
图16：本发明中动态映射单元的删减后二级映射表的示意图。
图17：本发明中一种存储器的数据读取方法示意图。
图18：本发明中一种存储器控制方法的示意图。
图19：本发明中一种存储系统的示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露 的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加 以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式 中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际 实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
这里所描述的系统包括用于控制包括闪存芯片的大容量存储模块的新颖结构。在图1中 以高度概述的形式示出了整个系统。与这里的其它框图一样，图1所示的元件本质上是概念 性的，它们示出了这些功能块之间的互相关系的性质，而不意在表示实际的物理电路级实施。
存储器储存装置(存储器储存系统)包括可复写式非易失性存储器模块与控制器(控制 电路)。存储器储存装置可以与主机系统一起使用，以使主机系统可将数据写入至存储器储 存装置或从存储器储存装置中读取数据。
如图1所示，图1显示为主机系统与存储器储存装置的示意图。主机系统100包括计算 机110与输入/输出(input/output，I/O)装置120。计算机110包括微处理器111、随机存取 存储器(random access memory，RAM)112、数据传输接口113与系统总线114。输入/输出装置120可以包括鼠标、键盘、显示器与打印机。
如图1所示，存储器储存装置200是通过数据传输接口113与主机系统100的其它元件 电性连接。通过微处理器111、随机存取存储器112与输入/输出装置120的运作可将数据写 入至存储器存储装置200或从存储器存储装置200中读取数据。例如，存储器存储装置200 可以是随身盘、存储卡或固态硬盘(Solid State Drive，SSD)等的可复写式非易失性存储器 储存装置。
如图1所示，主机系统100为可实质地与存储器存储装置200配合以储存数据的任意系 统。虽然在本范例实施例中，主机系统100是以计算机系统来作说明，然而，在一些实施例 中，主机系统100可以是数字相机、摄影机、通信装置、音频播放器或视频播放器等系统。 例如，在主机系统100为数字相机时，可复写式非易失性存储器储存装置则为其所使用的SD 卡、MMC卡、存储棒、CF卡或嵌入式储存装置。嵌入式储存装置包括嵌入式多媒体卡，嵌入式多媒体卡是直接电性连接于主机系统100的基板上。
如图2所示，图2显示为图1中存储器存储装置200的方块图。存储器储存装置200包括连接器201、存储器控制器202与可复写式非易失性存储器模块203。
如图2所示，连接器201是相容于序列先进附件标准。连接器112也可以是符合并列先 进附件(Parellel Advanced Technology Attachment，PATA)标准、电气和电子工程师协会 (Institute of Electrical and Electronic Engineers，IEEE)1394标准、高速外围零件连接接口(Peripheral Component Interconnect Express，PCI Express)标准、通用序列总线(Universal Serial Bus，USB)标准、安全数字(Secure Digital，SD)接口标准、存储棒(Memory Stick，MS) 接口标准、多媒体储存卡(Multi Media Card，MMC)接口标准、小型快闪(Compact Flash， CF)接口标准、集成式驱动电子接口(Integrated DeviceElectronics，IDE)标准或其它适合的 标准。
如图2所示，存储器控制器202用以执行以硬件型式或固件型式实作的多个逻辑门或控 制指令，并且根据主机系统100的指令在可复写式非易失性存储器模块203中进行数据的写 入、读取与抹除等运作。
如图2所示，可复写式非易失性存储器模块203是电性连接至存储器控制器202，并且 用以储存主机系统100所写入的数据。可复写式非易失性存储器模块203具有物理区块。物 理区块可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一物理区块分别具有 多个物理页面，并且每一物理页面具有至少一物理扇区，其中属于同一个物理区块的物理页面可被独立地写入且被同时地抹除。例如，每一物理区块是由128个物理页面所组成，并且 每一物理页面具有8个物理扇区(sector)。也就是说，在每一物理扇区为512字节(byte) 的例子中，每一物理页面的容量为4千字节(Kilobyte，K)。然而，在一实施例中，每一物 理区块是可由64个物理页面、256个物理页面或其它任意个物理页面所组成。
如图2所示，物理区块(block)为抹除的最小单位。亦即，每一物理区块含有最小数目 的一并被抹除的存储单元。物理页面为可编程的最小单元。即，物理页面为写入数据的最小 单元。然而，在一些实施例中，写入数据的最小单位亦可以是物理扇区或其它大小。每一物 理页面通常包括数据位区与冗余位区。数据位区用以储存使用者的数据，而冗余位区用以储存系统的数据(例如，错误检查与校正码)。
如图2所示，可复写式非易失性存储器模块203为多层存储单元(Multi LevelCell，MLC) NAND闪存模块。然而，可复写式非易失性存储器模块203亦可是单层存储单元(Single Level Cell，SLC)NAND闪存模块、其它闪存模块或其它具有相同特性的存储器模块。
如图3所示，图3显示为图2中存储器控制器的方块图。存储器控制器202包括存储器 管理电路2022、主机接口2023与存储器接口2026。
如图3所示，存储器管理电路2022用以控制存储器控制器202的整体运作。具体来说， 存储器管理电路2022具有多个控制指令，并且在存储器存储装置200运作时，此些控制指令 会被执行以进行数据的写入、读取与抹除等运作。
如图3所示，存储器管理电路2022的控制指令是以固件型式来实作。例如，存储器管 理电路2022具有微处理器单元与只读存储器，并且此些控制指令是被烧录至此只读存储器 中。当存储器储存装置200运作时，此些控制指令会由微处理器单元来执行以进行数据的写 入、读取与抹除等运作
如图3所示，在一些实施例中，存储器管理电路2022的控制指令亦可以程序码型式储 存于可复写式非易失性存储器模块203的特定区域(例如，存储器模块中专用于存放系统数 据的系统区)中。此外，存储器管理电路2022具有微处理器单元、只读存储器及随机存取 存储器。此只读存储器具有驱动码，并且当存储器控制器202被致能时，微处理器单元会先 执行此驱动码段来将储存于可复写式非易失性存储器模块203中的控制指令加载至存储器管 理电路2022的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写 入、读取与抹除等运作。当然，存储器管理电路2022的控制指令亦可以一硬件型式来实作。
如图3所示，主机接口2023是电性连接至存储器管理电路2022并且用以接收与识别主 机系统100所传送的指令与数据。也就是说，主机系统100所传送的指令与数据会通过主机 接口2023来传送至存储器管理电路2022。在本实施例中，主机接口2023是兼容于SATA标 准。当然，主机接口2023亦可以是兼容于PATA标准、IEEE1394标准、PCI Express标准、USB标准、SD标准、MS标准、MMC标准、CF标准、IDE标准或其它适合的数据传输标 准。
如图3所示，存储器接口2026是电性连接至存储器管理电路2022并且用以存取可复写 式非易失性存储器模块203。也就是说，欲写入至可复写式非易失性存储器模块106的数据 会经由存储器接口2206转换为可复写式非易失性存储器模块203所能接受的格式。
如图3所示，存储器控制器202还包括缓冲存储器2025、电源管理电路2021与错误检 查与校正电路2024。缓冲存储器2025是电性连接至存储器管理电路2022并且用以暂存来自 于主机系统100的数据与指令或来自于可复写式非易失性存储器模块203的数据。电源管理 电路2021是电性连接至存储器管理电路2022并且用以控制存储器储存装置100的电源。
如图3所示，错误检查与校正电路2024是电性连接至存储器管理电路2022并且用以执 行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路2022从主机系统 100中接收到写入指令时，错误检查与校正电路2024会为对应此写入指令的数据产生对应的 错误检查与校正码(Error Checking and Correcting Code，ECC Code)，并且存储器管理电路 2022会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性存储器 模块203中。之后，当存储器管理电路2022从可复写式非易失性存储器模块203中读取数据 时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路2024会依据此错误检查与校正码对所读取的数据执行错误检查与校正程序
如图4所示，存储器控制器202的存储器管理电路2022会将物理区块(0)-物理区块(N) 逻辑地分组为数据区204、闲置区205、系统区206与取代区207。
如图4所示，逻辑上属于数据区502与闲置区504的物理区块是用以储存来自于主机系 统100的数据。具体来说，数据区204的物理区块是被视为已储存数据的物理区块，而闲置 区205的物理区块是用以替换数据区204的物理区块。也就是说，当从主机系统100接收到 写入指令与欲写入的数据时，存储器管理电路2022会从闲置区504中提取物理区块，并且将 数据写入至所提取的物理区块中，以替换数据区204的物理区块。
如图4所示，逻辑上属于系统区206的物理区块是用以记录系统数据。例如，系统数据 包括关于可复写式非易失性存储器模块的制造商与型号、可复写式非易失性存储器模块的物 理区块数、每一物理区块的物理页面数等。
如图4所示，逻辑上属于取代区207中的物理区块是用于坏物理区块取代程序，以取代 损坏的物理区块。具体来说，倘若取代区207中仍存有正常的物理区块并且数据区204的物 理区块损坏时，存储器管理电路2022会从取代区207中提取正常的物理区块来更换损坏的物 理区块。
如图5所示，本实施例还提出一种存储器300，该存储器300包括缓存区310和存储区 320，缓存区310连接存储区320。所述存储器300可以为固态硬盘，例如为不带动态随机存 取存储器的固态硬盘，即DRAM-Less的SSD。
如图5所示，在本实施例中，该缓存区310可以为控制单元内，缓存区310包括二级映 射表311和动态映射表312。二级映射表311可以对应存储区320中的一级映射表322。同时 在存储区320中还设置有存储空间321。所述存储空间321例如为存储块(block)或者物理 区块。存储器300在读取或写入时是以一个页(page)为基础的，但擦除操作只能以一个存储块 为基础，擦除操作是指将这个块的所有位都设置为“1”。在擦除之前，闪存控制器需要先将这 个存储块中的有效数据复制到另一个块的空白页中去。存储块中的有效数据是指该块中保存 的没有被修改过的数据，这部分数据可能会被读取。存储块中的无效数据是指该块中保存的 已经被修改过的数据，这部分数据不可能会被读取。所述一级映射表322包含了全部逻辑地 址与对应物理地址的映射关系，并且对逻辑地址进行分段写入和读取管理。
如图5-图6所示，在本实施例中，所述一级映射表322中包括多个逻辑地址分段，例如 图6中显示出逻辑地址分段0，逻辑地址分段1，逻辑地址分段2，逻辑地址分段3和逻辑地址分段4。逻辑地址分段0至逻辑地址分段4的逻辑长度相同，例如逻辑地址分段0例如从 逻辑地址0至逻辑地址9，逻辑地址分段1例如从逻辑地址10至逻辑地址19，逻辑地址分段 2例如从逻辑地址20至逻辑地址29，逻辑地址分段3例如从逻辑地址30至逻辑地址39，逻 辑地址分段4例如从逻辑地址40至逻辑地址49。从图6中可以看出，逻辑地址分段0对应逻辑地址(N)对应的物理地址3211至逻辑地址(N+段内数目-1)的逻辑地址对应的物理地 址3212，逻辑地址(N)对应的物理地址3211至逻辑地址(N+段内数目-1)的逻辑地址对应 的物理地址3212也就是逻辑地址分段0对应的存储空间。所述存储空间可用于存储数据和存 储映射关系。需要说明的是，所述段内数目表示该逻辑地址分段包括的逻辑地址的个数。
如图5-图6所示，在本实施例中，在二级映射表311中包括多个静态映射单元，例如包 括静态映射单元3111至静态映射单元3115。静态映射单元3111至静态映射单元3115均具 有标志位和物理地址分段，所述物理地址分段用于索引所述逻辑地址分段中的映射关系。例 如静态映射单元3111中的标志位的状态为第一状态，也就是标志位的状态为0，同时静态映射单元3111中还包括物理地址分段0，物理地址分段0对应一级映射表320中的逻辑地址分 段0。同理，静态映射单元3112中的标志位的状态为第一状态，也就是标志位的状态为0， 同时静态映射单元3112中还包括物理地址分段1，物理地址分段1对应一级映射表320中的 逻辑地址分段1。当本实施例中，由于二级映射表311位于缓存区中310，缓存区320中具有 包含闪存翻译层(flash translation layer，FTL)。闪存翻译层用于保存有数据的逻辑地址与实际 地址之间的对应关系。因此，闪存翻译层用于将系统控制器发送的写数据请求或者读数据请求中的逻辑地址转化为固态硬盘中数据的实际地址。因此当输入逻辑地址时，可以从二级映 射表311中找到该逻辑地址对应的物理地址分段，然后在一级映射表322找到逻辑地址分段， 从而在存储空间中写入数据。在本实施例中，所述第一状态是指逻辑地址分段索引区域位于 一级映射表中。
如图7所示，在本实施例中，在缓存区310中还设置有多个动态映射单元3121，当进行 写数据操作时，控制单元则申请至少一个动态映射单元3121。然后将数据的逻辑地址放置在 动态映射单元3121中。数据的逻辑地址可以包括逻辑起始地址和数据长度，逻辑起始地址指 示所述数据位于的逻辑地址分段的位置，数据长度代表所述数据的大小。例如当逻辑起始地 址为22，数据长度为6，则该逻辑起始地址位于逻辑地址分段3中，则数据的大小为逻辑地 址22至逻辑地址28的长度。
如图8所示，本实施例还提出一种存储器的数据写入方法，包括：
S1：输入数据的逻辑地址，数据长度和数据的物理地址；
S2：控制单元申请至少一个动态映射单元，并将数据的逻辑地址，数据长度，数据的物 理地址输入所述动态映射单元中；
S3：根据逻辑地址分段将数据的逻辑地址属于同一个逻辑地址分段的动态映射单元形成 一级映射哈希链表；
S4：更新二级映射表中标志位的状态，并将物理地址分段更新成一级映射哈希链表的链 首。
如图9-图10所示，在步骤S1-S4中，当输入的数据的逻辑地址为2，数据的长度为3，数据的逻辑地址也就是数据的逻辑起始地址，因此输入的数据的逻辑地址位于逻辑地址分段 0中，因此控制单元则申请一个空白的动态映射单元0，然后将该数据的逻辑地址和数据长度 存储在动态映射单元0中。由于数据的逻辑地址位于逻辑地址分段0中，由于二级映射表中的静态映射单元3111对应逻辑地址分段0，因此将二级映射表中的静态映射单元3111中的 标志位由第一状态更新成第二状态，也就是将标志位的状态由“0”更新成“1”。并且同时 将静态映射单元3111中物理地址分段0更新成一级映射哈希链表的链首。通过将物理地址分 段0更新成一级映射哈希链表的链首，在进行写数据时，可以降低二级映射表的使用频率。 本实施例同时将动态映射单元0定义为链首A1。在本实施例中，所述第二状态是指逻辑地址 分段索引区域位于动态映射表中。在本实施例中，数据的物理地址可以表示数据存储在存储 空间内的位置，根据数据的物理地址可以读取数据的内容。
如图10-图11所示，在本实施例中，当再次进行写数据操作时，输入的数据的逻辑地址 例如为3，数据长度例如为1，当控制单元申请一个动态映射单元1时，由于二级映射表中对 应逻辑地址分段0的静态映射单元3111中的标志位为第二状态，因此最新输入的数据的逻辑 地址可以成为一级映射哈希链表的链首，从而之前的一级映射哈希链表的链首变成一级映射 哈希链表的链尾。因此动态映射单元0和动态映射单元1可以形成一个一级映射哈希链表，因此动态映射单元0由链首A1变成链尾A2，动态映射单元1成为链首A1，且链首A1指向 链尾A2。
如图12-图14所示，在本实施例中，当再次输入数据的逻辑地址时，数据的逻辑地址例 如为13，数据的长度例如为4，因此控制单元再次申请一个动态映射单元，并将数据的逻辑 地址存储在该动态映射单元中，由于数据的逻辑地址13位于逻辑地址分段1中，因此将二级 映射表中逻辑地址分段1的静态映射单元3112中的标志位的状态由“0”更新成“1”，同时 将静态映射单元3112中的物理地址分段0更新成一级映射哈希链表的链首。当多次进行写数 据操作时，形成会形成多个一级映射哈希链表A，且这些一级映射哈希链表A之间通过链尾 连接一起的，因此当某个一级映射哈希链表A中的动态映射单元的数量大于阈值时，则确定 该一级映射哈希链表A对应的逻辑地址分段，并将该逻辑地址分段与存储空间的映射关系读 取到缓存区中，然后将动态映射单元中的逻辑地址和物理地址的映射关系更新至所述缓存区中，然后将所述缓存区中的映射关系写入至所述存储空间，所述存储空间可以是映射关系存 储空间，当对该一级映射哈希链表A的操作完成时，即可快速找到下一个需要进行写入操作 的一级映射哈希链表A，而不需要轮询二级映射表中的标志位进行查找，因此可以加快查找 效率。需要说明的时，这些一级映射哈希链表A是对应不同逻辑地址分段的，这些一级映射 哈希链表A均是链首指向链尾的。在本实施例中，将多个动态映射单元使用链表的方式进行 连接，并且属于同一所述逻辑地址分段的最新动态映射单元可以作为一级映射哈希链表的链 首。
如图14所示，在本实施例中，在形成一级映射哈希链表A的同时还在形成索引哈希链 表，图14中填充背景图案的动态映射单元形成索引哈希链表B。在本实施例中，当所有的一 级映射哈希链表A中的动态映射单元的数据的逻辑起始地址对关键长度进行取余，并将余数 相同的动态映射单元链接起来，形成所述索引哈希链表B。例如当关键长度为8，余数为2， 将这些一级映射哈希链表A中的多个动态映射单元链接起来，形成所述索引哈希链表B。同 时在根据虚线箭头的指示，可以获知在第四列中的第一个填充背景图案的动态映射单元为索 引哈希链表B的链尾。在第一列中的第二个填充背景图案的动态映射单元为索引哈希链表B 的链首，且索引哈希链表B的链首指向链尾。
如图15-图16所示，当进行多次写数据操作时，对应逻辑地址分段0的一级映射哈希链 表的动态映射单元的数量大于阈值，则确定所述逻辑地址分段0对应的存储空间，并将逻辑 地址分段0与存储空间的映射关系读取在缓存区中，然后将动态映射单元中的逻辑地址和物 理地址的映射关系更新至所述缓存区中，然后将所述缓存区中的映射关系写入至所述存储空 间，所述存储空间是映射关系存储空间。因此经过融合之后，对应逻辑地址分段0的一级映 射哈希链表中的多个动态映射单元被释放，可以重新利用。同时将二级映射表中对应逻辑地 址分段0中的静态映射单元3111的标志位由第二状态更新成第一状态，因此可以表示数据的映射关系位于一级映射表中，同时将静态映射单元3111中的一级映射哈希链表中的链首更新 成映射关系的存储空间的物理地址。
如图17所示，本实施例还提出一种存储器的数据读取方法，包括：
S1：主机进行读操作；
S2：查看数据的逻辑地址对应在二级映射表的静态映射单元中标志位的状态，如果标志 位的状态为第一状态，则进行S21，并读取搜索到的物理地址中的数据，并将数据返回给主 机，否则进行步骤S3；
S3：通过索引哈希链表进行查找，如果未搜索到，则进行步骤S4，否则，将读取搜索到 的物理地址中的数据，并将数据返回至主机；
S4：通过一级映射哈希链表进行查找，如果未搜索到，则进行步骤S5，否则，将读取搜 索到的物理地址中的数据，并将数据返回给主机；
S5：通过动态映射单元中物理地址读取逻辑地址分段，如果搜索到数据，则进入步骤S6: 根据搜索到的物理地址读取数据，然后将数据返回至主机；否则，进入步骤S7，读取的逻辑 地址没有被写入过，返回无效数据给主机。
需要说明的是，在读操作过程中，在步骤S4中，在通过一级映射哈希链表进行查找时， 还可以使用数据长度扩大查询范围，提高搜索效率。
如图18所示，本实施例还提出一种存储器的控制方法，包括：
S1：在一级映射表中设置多个逻辑地址分段，所述一级映射表位于存储区中，所述逻辑 地址分段对应所述存储区中的存储空间；
S2：在二级映射表中设置多个静态映射单元，所述二级映射表位于所述缓存区中，一个 所述静态映射单元对应一个所述逻辑地址分段，所述静态映射单元包括标志位和物理地址分 段，所述物理地址分段对应所述逻辑地址分段，所述标志位包括第一状态；
S3：在动态映射表中设置多个动态映射单元，所述动态映射表位于所述缓存区中；
其中，当对所述存储器进行写数据操作时，控制单元则申请至少一个所述动态映射单元， 并将数据的逻辑地址属于同一所述逻辑地址分段的多个所述动态映射单元定义成一级映射哈 希链表，同时将对应所述逻辑地址分段中的所述标志位的状态更新成第二状态，以及将所述物理地址分段更新成一级映射哈希链表的链首。
如图5-图17，该存储器的控制方法可以参阅图5-17所示及上述描述，本实施例不在进 行阐述。
如图19所示，本实施例还提出一种存储系统400，该存储系统400可以包括主机410和 通过接口411与主机410传送命令和/或数据的数据存储设备420。存储系统400可以被实现为个人计算机(PC)、工作站、数据中心、互联网数据中心、存储区域网络、网络附属存储器(NAS)或移动计算设备，但是本发明构思不限于这些示例。移动计算设备可以被实现为膝上型计算机、蜂窝电话、智能电话、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数 字静止相机、数字视频相机、便携式多媒体播放器(PMP)、个人导航设备或便携式导航设备(PND)、手持式游戏控制台、移动互联网设备(MID)、可穿戴计算机、物联网(IoT)设备、物联网(IoE)设备、无人机或电子书，但是本发明构思不限于这些示例。
如图18所示，接口411可以是串行高级技术附件(SATA)接口，SATA快速(SATAe)接口、 SAS(串行附件小型计算机系统接口(SCSI))、外围组件互连高速(PCIe)接口、非易失性存储器 快速(NVMe)接口、高级主机控制器接口(AHCI)或多媒体卡(MMC)接口，但不限于此。接口 411可以传输电信号或光信号。主机410可以经由接口411控制数据存储设备420的数据处 理操作(例如，写操作或读操作)。主机410可以指主机控制器。
如图19所示，数据存储设备420可以是基于闪存的存储器设备，但不限于此。数据存储 设备420可以被实现为SSD、嵌入式SSD(eSSD)、通用闪速存储器(UFS)、MMC、嵌入式MMC(eMMC)或受管理的NAND，但是本发明构思不限于这些示例。基于闪存的存储器设备 可以包括存储器单元阵列。存储器单元阵列可以包括多个存储器单元。存储器单元阵列可以包括二维存储器单元阵列或三维存储器单元阵列。三维存储器单元阵列可以单片地形成在具 有设置在硅衬底上或上方的有源区的存储器单元阵列中的一个或多个物理层级处，并且可以 包括存储器单元的操作所涉及的电路。所述电路可以形成在硅衬底中、硅衬底上或上方。术 语“单片”意指阵列中的每一层级的层直接沉积在阵列中的下层级的层上。三维存储器单元阵列可以包括竖直取向的竖直NAND串，使得至少一个存储器单元置于另一存储器单元上或 上方。所述至少一个存储器单元可以包括电荷俘获层。
如图18所示，数据存储设备420可以包括控制单元421和闪存阵列422，控制单元421 可以控制主机410。控制单元421与闪存阵列422之间可以进行命令和/或数据的传输或处理。
如图18所示，在本实施例中，数据存储设备420可以为上述的存储器，数据存储设备 420的控制方法请参阅图5-图17对应的内容，在此不在阐述。
综上所述，本发明提出一种存储器及其控制方法与存储系统，本发明在存储区设置一级映射表，一级映射表中包括多个逻辑地址分段，多个逻辑地址分段可以按照编号进行排列， 每个逻辑地址分段可以对应存储区中的存储空间。本发明同时在缓存区中设置二级映射表和 动态映射表，二级映射表包括多个静态映射单元，一个静态映射单元对应一个逻辑地址分段， 每个静态映射单元包括标志位和物理地址分段，所述物料地址分段对应逻辑地址分段，标志位具有第一状态和第二状态。当进行写数据操作时，控制单元则申请至少一个动态映射单元， 同时将数据的逻辑地址在同一个逻辑地址分段的多个动态映射单元形成一级映射哈希链表， 同时更新二级映射表中的标志位的状态，以及将物理地址分段更新成一级映射哈希链表的链 首。当一级映射哈希链表中动态映射单元的数量大于阈值时则确定所述一级映射哈希链表对应的所述逻辑地址分段，并将所述逻辑地址分段与所述存储空间的映射关系读取至所述缓存 区中，并将所述一级映射哈希链表中的多个所述动态映射单元的中的逻辑地址和物理地址的 映射关系更新至所述缓存区中，并将所述缓存区中的映射关系写入至映射关系存储空间。因 此可以降低写数据操作时对二级映射表的更新频率。同时由于多个动态映射单元还可以形成索引哈希链表，因此在进行读数据操作时，可以先在索引哈希链表进行查找，然后在一级映 射哈希链表中进行查找，最后在一级映射表中进行查找，因此可以提高度过程中搜索动态映 射表的速度，从而可以提高读写性能，当然，也可以提高随机读写性能。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明，本领域技术人员应当 理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同 时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案，例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征 进行互相替换而形成的技术方案。
除说明书所述的技术特征外，其余技术特征为本领域技术人员的已知技术，为突出本发 明的创新特点，其余技术特征在此不再赘述。

Claims (11)

1.一种存储器，其特征在于，包括：
存储区，包括一级映射表，所述一级映射表中包括多个逻辑地址分段，所述逻辑地址分段对应所述存储区中的存储空间；
缓存区，包括二级映射表和动态映射表，所述二级映射表包括多个静态映射单元，一个所述静态映射单元对应一个所述逻辑地址分段，所述静态映射单元包括标志位和物理地址分段，所述物理地址分段对应所述逻辑地址分段，所述物理地址分段用于索引所述逻辑地址分段中的映射关系，所述标志位包括第一状态，所述动态映射表包括多个动态映射单元；
其中，当对所述存储器进行写数据操作时，控制单元则申请至少一个所述动态映射单元，并将数据的逻辑地址属于同一所述逻辑地址分段的多个所述动态映射单元定义成一级映射哈希链表，同时将对应所述逻辑地址分段中的所述标志位的状态更新成第二状态，以及将所述物理地址分段更新成所述一级映射哈希链表的链首。
2.根据权利要求1所述的存储器，其特征在于，将所述数据的逻辑地址对关键长度取余，且将余数相同的多个所述动态映射单元定义成索引哈希链表。
3.根据权利要求2所述的存储器，其特征在于，所述索引哈希链表管理的多个所述动态映射单元位于相同或不同的所述一级映射哈希链表中。
4.根据权利要求1所述的存储器，其特征在于，当再次进行所述写数据操作时，当最新的数据的逻辑地址落入在所述一级映射哈希链表中时，则将更新所述一级映射哈希链表的链首。
5.根据权利要求2所述的存储器，其特征在于，当进行读取数据操作时，所述控制单元获取所述数据的逻辑地址，并查询所述数据的逻辑地址对应的所述逻辑地址分段，并判断所述逻辑地址分段对应的所述静态映射单元中所述标志位的状态，如果所述标志位的状态为所述第二状态，则通过所述索引哈希链表查找对应的逻辑地址，如果查询到所述逻辑地址，则确定所述逻辑地址对应的物理地址，并读取所述物理地址中的数据。
6.根据权利要求5所述的存储器，其特征在于，如果通过所述索引哈希链表未能找到所述逻辑地址，则在所述一级映射哈希链表中查找所述逻辑地址对应的物理地址，并读取所述物理地址中的数据。
7.根据权利要求1所述的存储器，其特征在于，在进行所述写数据操作时，当所述一级映射哈希链表中的所述动态映射单元的数量大于阈值时，则确定所述一级映射哈希链表对应的所述逻辑地址分段，并将所述逻辑地址分段与所述存储空间的映射关系读取至所述缓存区中，并将所述一级映射哈希链表中的多个所述动态映射单元的中的逻辑地址和物理地址的映射关系更新至所述缓存区中。
8.根据权利要求7所述的存储器，其特征在于，还包括将所述一级映射哈希链表对应在所述二级映射表中的所述静态映射单元中的所述标志位更新成所述第一状态，以及将所述一级映射哈希链表的链首更新成所述存储空间的物理地址。
9.根据权利要求1所述的存储器，其特征在于，所述逻辑地址分段的长度相同，所述数据的逻辑地址为数据的逻辑起始地址。
10.一种存储器的控制方法，其特征在于，包括：
在一级映射表中设置多个逻辑地址分段，所述一级映射表位于存储区中，所述逻辑地址分段对应所述存储区中的存储空间；
在二级映射表中设置多个静态映射单元，所述二级映射表位于缓存区中，一个所述静态映射单元对应一个所述逻辑地址分段，所述静态映射单元包括标志位和物理地址分段，所述物理地址分段对应所述逻辑地址分段，所述物理地址分段用于索引所述逻辑地址分段中的映射关系，所述标志位包括第一状态；
在动态映射表中设置多个动态映射单元，所述动态映射表位于所述缓存区中；
其中，当对所述存储器进行写数据操作时，控制单元则申请至少一个所述动态映射单元，并将数据的逻辑地址属于同一所述逻辑地址分段的多个所述动态映射单元定义成一级映射哈希链表，同时将对应所述逻辑地址分段中的所述标志位的状态更新成第二状态，以及将所述物理地址分段更新成所述一级映射哈希链表的链首。
11.一种存储系统，其特征在于，包括：
主机；
存储器，连接所述主机，其中，所述存储器包括：
存储区，包括一级映射表，所述一级映射表中包括多个逻辑地址分段，所述逻辑地址分段对应所述存储区中的存储空间；
缓存区，包括二级映射表和动态映射表，所述二级映射表包括多个静态映射单元，一个所述静态映射单元对应一个所述逻辑地址分段，所述静态映射单元包括标志位和物理地址分段，所述物理地址分段对应所述逻辑地址分段，所述物理地址分段用于索引所述逻辑地址分段中的映射关系，所述标志位包括第一状态，所述动态映射表包括多个动态映射单元；
其中，当对所述存储器进行写数据操作时，控制单元则申请至少一个所述动态映射单元，并将数据的逻辑地址属于同一所述逻辑地址分段的多个所述动态映射单元定义成一级映射哈希链表，同时将对应所述逻辑地址分段中的所述标志位的状态更新成第二状态，以及将所述物理地址分段更新成所述一级映射哈希链表的链首。
CN202011284671.7A 2020-11-17 2020-11-17 一种存储器及其控制方法与存储系统 Active CN112506814B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011284671.7A CN112506814B (zh) 2020-11-17 2020-11-17 一种存储器及其控制方法与存储系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011284671.7A CN112506814B (zh) 2020-11-17 2020-11-17 一种存储器及其控制方法与存储系统

Publications (2)

Publication Number Publication Date
CN112506814A CN112506814A (zh) 2021-03-16
CN112506814B true CN112506814B (zh) 2024-03-22

Family

ID=74958007

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011284671.7A Active CN112506814B (zh) 2020-11-17 2020-11-17 一种存储器及其控制方法与存储系统

Country Status (1)

Country Link
CN (1) CN112506814B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113127382A (zh) * 2021-04-25 2021-07-16 北京百度网讯科技有限公司 用于追加写的数据读取方法、装置、设备和介质
CN113590502B (zh) * 2021-07-23 2024-03-22 合肥康芯威存储技术有限公司 一种非挥发性记忆体存储设备的垃圾回收方法与垃圾回收系统
CN113590503B (zh) * 2021-07-23 2024-03-22 合肥康芯威存储技术有限公司 一种非挥发性记忆体存储器的垃圾回收方法与垃圾回收系统
CN113742255B (zh) * 2021-08-26 2023-08-08 合肥康芯威存储技术有限公司 一种无效标记命令的处理方法、系统及数据存储设备
CN114884910B (zh) * 2022-06-08 2023-06-16 芯河半导体科技(无锡)有限公司 一种超大内存数据的动态管理的方法
CN114785742B (zh) * 2022-06-21 2022-09-16 闪捷信息科技有限公司 访问地址信息加载方法、流量处理方法和电子设备
CN117573208A (zh) * 2024-01-12 2024-02-20 深圳宏芯宇电子股份有限公司 指令信息分配方法及存储器存储装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102770853A (zh) * 2009-12-23 2012-11-07 思杰系统有限公司 用于在多核系统中管理大型高速缓存服务的系统和方法
CN104054071A (zh) * 2012-12-14 2014-09-17 华为技术有限公司 访问存储设备的方法和存储设备
CN104750626A (zh) * 2013-12-26 2015-07-01 慧荣科技股份有限公司 数据储存装置以及快闪存储器控制方法
CN106681654A (zh) * 2016-09-29 2017-05-17 合肥兆芯电子有限公司 映射表载入方法与存储器存储装置
CN110557964A (zh) * 2018-03-30 2019-12-10 华为技术有限公司 数据写入方法、客户端服务器和系统

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102770853A (zh) * 2009-12-23 2012-11-07 思杰系统有限公司 用于在多核系统中管理大型高速缓存服务的系统和方法
CN104054071A (zh) * 2012-12-14 2014-09-17 华为技术有限公司 访问存储设备的方法和存储设备
CN104750626A (zh) * 2013-12-26 2015-07-01 慧荣科技股份有限公司 数据储存装置以及快闪存储器控制方法
CN106681654A (zh) * 2016-09-29 2017-05-17 合肥兆芯电子有限公司 映射表载入方法与存储器存储装置
CN110557964A (zh) * 2018-03-30 2019-12-10 华为技术有限公司 数据写入方法、客户端服务器和系统

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Cache Blocks：An Efficient Scheme for Solid State Drives without DRAM Cache;Fei Wu .etc;《2010 IEEE Fifth International Conference on Networking, Architeture, and Srorage》;1-8 *
一种基于闪存的数据库复合存储模型;徐昶;寿黎但;陈刚;胡天磊;;浙江大学学报(工学版);46(2);294-300 *

Also Published As

Publication number Publication date
CN112506814A (zh) 2021-03-16

Similar Documents

Publication Publication Date Title
CN112506814B (zh) 一种存储器及其控制方法与存储系统
TWI537728B (zh) 緩衝記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置
US9176865B2 (en) Data writing method, memory controller, and memory storage device
US9021218B2 (en) Data writing method for writing updated data into rewritable non-volatile memory module, and memory controller, and memory storage apparatus using the same
US9058256B2 (en) Data writing method, memory controller and memory storage apparatus
TWI423026B (zh) 資料寫入方法、記憶體控制器與記憶體儲存裝置
CN110442529B (zh) 可配置的存储器系统及配置和使用该存储器系统的方法
CN107590080B (zh) 映射表更新方法、存储器控制电路单元及存储器存储装置
US8812772B2 (en) Data merging method for non-volatile memory and controller and storage apparatus using the same
CN108733577B (zh) 存储器管理方法、存储器控制电路单元及存储器存储装置
TW201523616A (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
CN114968096A (zh) 一种存储器的控制方法、存储器与存储系统
TWI629590B (zh) 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置
CN111435334A (zh) 在存储器系统中检查有效数据的设备和方法
US20140089566A1 (en) Data storing method, and memory controller and memory storage apparatus using the same
TWI715408B (zh) 快閃記憶體控制器、記憶體裝置以及存取快閃記憶體模組之方法
TWI521346B (zh) 用於非揮發性記憶體的資料合併方法、控制器與儲存裝置
TWI571881B (zh) 有效資料合併方法、記憶體控制器與記憶體儲存裝置
TWI749279B (zh) 資料儲存裝置與資料處理方法
TW201643722A (zh) 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置
TW201337553A (zh) 資料寫入方法、記憶體控制器與記憶體儲存裝置
TWI823792B (zh) 映射表更新方法、記憶體儲存裝置及記憶體控制電路單元
CN112015327B (zh) 数据写入方法、存储器存储装置及存储器控制电路单元
TWI697779B (zh) 資料儲存裝置與資料處理方法
CN112445416B (zh) 冷区域判断方法、存储器控制电路单元与存储器存储装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant