CN110442529B

CN110442529B - 可配置的存储器系统及配置和使用该存储器系统的方法

Info

Publication number: CN110442529B
Application number: CN201910368842.5A
Authority: CN
Inventors: 乔纳森·马克·哈斯维尔
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2018-05-03
Filing date: 2019-05-05
Publication date: 2022-12-23
Anticipated expiration: 2039-05-05
Also published as: US11003587B2; US20190340134A1; CN110442529A

Abstract

本发明公开包括NAND闪速存储器和动态随机存取存储器(DRAM)的存储器系统，该存储器系统被配置成允许相当高的NAND与DRAM的比率而不显著增加写入放大。NAND包括逻辑到物理(L2P)表。DRAM包括被划分成区域的缓冲器、最近写入的数据的更新表以及链接列表，链接列表针对缓冲器的每个区域链接该区域中的在更新表中的所有项，DRAM维持一组链接列表，每个链接列表识别在更新表中具有相同更新次数的所有区域。

Description

可配置的存储器系统及配置和使用该存储器系统的方法

相关申请的交叉引用

本申请要求于2018年5月3日提交的申请号为62/666,384的美国临时申请的权益，该美国临时申请的全部内容通过引用并入本文。

技术领域

本公开的实施例涉及一种存储器系统及操作该存储器系统的方法，配置和使用该存储器系统以提高性能和延长寿命。

背景技术

计算机环境范例已经变为可在任何时间和任何地点使用的普适计算系统。因此，诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用已经快速增长。这些便携式电子装置通常使用具有存储器装置的存储器系统，即，数据存储装置。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。

使用存储器装置的数据存储装置因不具有移动部件而提供优良的稳定性、耐用性、高信息存取速度以及低功耗。具有这种优点的数据存储装置的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。

SSD可包括闪速存储器组件和控制器，该控制器包括将闪速存储器组件桥接到SSD输入/输出(I/O)接口的电子器件。SSD控制器可包括执行诸如固件的功能组件的嵌入式处理器。SSD功能组件通常是装置特定的，并且在大多数情况下可被更新。

两种主要类型的闪速存储器以NAND和NOR逻辑门命名。单独的闪速存储器单元展现出与其对应门的内部特性类似的内部特性。NAND型闪速存储器可以通常比整个存储器空间小得多的块(或页面)来写入和读取。NOR型闪速存储器允许将单个机器字(字节)写入擦除位置或独立读取单个机器字(字节)。NAND型闪速存储器主要在存储卡、USB闪存驱动器、固态驱动器(SSD)和类似产品中操作以用于数据的一般存储和传输。

在常规的SSD中，通常使用动态随机存取存储器(DRAM)保存与数据的扇区的逻辑地址和识别NAND中的对应物理位置的各个物理地址相关的转换表。

当主机系统将数据的扇区写入到SSD时，主机供应逻辑地址与待写入的数据。SSD选择NAND中待存储数据的物理位置，并且使用逻辑地址作为索引在转换表中形成条目，其中表的内容是物理地址。当主机回读数据时，主机向SSD提供逻辑地址，该SSD使用逻辑地址作为转换表中的索引以确定数据在NAND中的物理地址，然后检索数据并且将数据返回到主机。

与当前使用的大多数SSD一样，NAND的内容可通过32位，即4字节条目进行寻址，并且主机存储的数据的单位是4KB，因此SSD需要NAND容量与DRAM大小的比率为1000:1。也就是说，转换表中的条目的4字节的空间存储NAND中的4096字节的用户数据。随着SSD容量的增加，所需DRAM的大小最低限度根据该比率增加，并且DRAM和访问其所需的电路的成本都会极大的增加SSD成本。当SSD的物理容量需要超过32位来寻址时，这个问题变得更为严重，并且转换表中的每个条目需要5字节而非4字节，从而将NAND与DRAM的比率降低到800:1，并最终在每个条目需要6字节时降低到666:1。

减少所需的DRAM数量的典型方法是将DRAM简单地用作转换表的高速缓存。仅将特定主机读取或写入操作所需的转换表的一部分一次加载到DRAM中。虽然在许多情况下，这对于主机读取操作是容许的解决方案，但对写入操作造成非常严重的问题。具体地，当主机写入数据的逻辑扇区，例如4K时，必须将转换表的适当部分加载到DRAM中并更新，然后再写回到NAND。通常，读取转换表，然后以4K组块将其存储到NAND。这表示对于4K的单个主机写入，必须将8K的数据，即4K的用户数据和4K的转换表数据写入到NAND。这使写入放大翻倍，使SSD的寿命减半，并且显著影响性能。

在这种背景下，提出了本发明的实施例。

发明内容

本发明的方面包括存储器系统，该存储器系统包括存储器控制器和存储器装置。在一个方面，一种存储器系统包括：闪速存储器，包括逻辑到物理(L2P)表；以及随机存取存储器(RAM)，包括被划分成区域的缓冲器、最近写入的数据的L2P条目的更新表以及链接列表，链接列表针对缓冲器的每个区域链接该区域中的更新表中的所有条目，RAM维持一组链接列表，每个链接列表识别在更新表中具有相同更新次数的所有区域。在操作期间，仅将L2P表的一部分加载到RAM缓冲器中。而且，通过定期以循环顺序(round robin order)将更新表的区段以及发生的所有写入的日志写入到闪速存储器来将更新表保存到闪速存储器，并且通过读取先前保存到闪速存储器的更新表的所有区段，然后基于写入日志对更新表的所有区段进行更新来重建更新表，以反映更新表在特定事件之前的时间的内容。

在另一方面，一种存储器系统包括：闪速存储器，包括逻辑到物理(L2P)表；以及动态随机存取存储器(DRAM)，包括被划分成区域的缓冲器、区域表、写入操作的更新表以及指向链接列表的指针阵列的清除表，其中更新表包括条目，每个条目识别闪速存储器中存储相关数据的物理地址和相关数据的逻辑地址，每个链接列表链接区域表中的在更新表中具有相同更新次数的所有条目。

在另一方面，一种存储器系统包括：动态随机存取存储器(DRAM)，包括逻辑到物理(L2P)缓冲器、更新表、区域表、清除表和更新日志；以及NAND，包括L2P表、更新表持久存储装置和更新日志持久存储装置。在最近写入的数据的L2P条目写入到L2P表之前，更新表维持该L2P条目，更新表包括链接列表，链接列表针对缓冲器的每个区域链接该区域中的在更新表中的所有项，并且DRAM维持一组链接列表，每个链接列表识别在更新表中具有相同更新次数的所有区域。

本发明的其它方面包括操作存储器系统的方法。在这方面，本发明的另一方面需要一种操作存储器系统的方法，该存储器系统包括闪速存储器和动态随机存取存储器(DRAM)。该方法包括：将闪速存储器的逻辑到物理(L2P)表的一部分加载到DRAM的L2P缓冲器中；将最近写入的数据的L2P条目的更新表维持在DRAM中；维持链接列表数据结构，该链接列表数据结构包括针对L2P缓冲器的每个区域链接该区域中的在更新表中的所有条目的链接列表；并且维持一组链接列表，每个链接列表识别L2P缓冲器中在更新表中具有相同更新次数的所有区域。

从以下描述中，本发明另外的方面将变得显而易见。

附图说明

图1是示出根据本发明的实施例的存储器系统的框图。

图2是示出根据本发明的实施例的存储器系统的框图。

图3是示出根据本发明的实施例的存储器系统的存储器装置的存储块的电路图。

图4是根据本发明的实施例的存储器系统的动态随机存取存储器(DRAM)和NAND的示意图。

图5是示出根据本发明的实施例的主机读取操作的流程图。

图6是示出根据本发明的实施例的写入操作的流程图。

图7是示出根据本发明的实施例的合并操作的流程图。

图8是示出根据本发明的实施例的更新表持久操作的流程图。

图9是示出根据本发明的实施例的存储器系统的清除表、区域表和更新表的示意图。

图10至图17是示出根据本发明的实施例的各个驱动参数的图表。

图18是示出根据本发明的实施例的进程中的步骤的流程图。

具体实施方式

以下参照附图更详细地描述各个实施例。然而，本发明可以不同形式实施，因此不应被解释为限于本文阐述的实施例。而是，提供这些实施例以使本公开是彻底且充分的，并且将本发明的范围全面地传达给本领域技术人员。此外，本文中对“实施例”、“另一实施例”等的参考不一定仅针对一个实施例，并且对任何这种短语的不同参考不一定针对相同的实施例。在整个公开中，相同的附图标记在本发明的附图和实施例中表示相同的部件。

本发明可以包括如以下的多种方式实施：进程；设备；系统；呈现在计算机可读存储介质上的计算机程序产品；和/或处理器，诸如适于执行存储在存储器上的指令和/或由存储器提供的指令的处理器，其中存储器联接到该处理器。在本说明书中，这些实施方式或本发明可采取的任何其它形式可被称为技术。通常，所公开的进程的步骤的顺序可在本发明的范围内改变。除非另有说明，否则被描述为适于执行任务的诸如处理器或者存储器的组件可被实施为临时配置成在给定时间执行任务的一般组件或被制造为执行任务的特定组件。如本文所使用的，术语“处理器”等指适于处理诸如计算机程序指令的数据的一个或多个装置、电路和/或处理内核。

下面提供了本发明的实施例的详细描述以及示出本发明的方面的附图。结合这些实施例描述本发明，但是本发明不限于任何实施例。本发明的范围仅由权利要求限定。本发明包括在权利要求的范围内的许多替换、修改和等同方案。为了提供对本发明的全面理解，在下面的描述中阐述了许多具体细节。为了示例的目的提供这些细节，并且可在没有一些或所有这些具体细节的情况下，根据权利要求实施本发明。为了清楚，没有详细描述与本发明相关的技术领域中公知的技术内容，以免不必要地模糊本发明。

图1是示意性地示出根据本发明的实施例的存储器系统的框图。

参照图1，存储器系统10可包括存储器控制器100和半导体存储器装置200，该半导体存储器装置200可代表不止一个这种装置。半导体存储器装置200可以是闪速存储器装置，特别是NAND型闪速存储器装置。为了简洁，有时将半导体存储器装置200简称为存储器装置200。

存储器控制器100可控制半导体存储器装置200的全部操作。

半导体存储器装置200可在存储器控制器100的控制下执行一个或多个擦除操作、编程操作和读取操作。半导体存储器装置200可通过输入/输出(I/O)线接收命令CMD、地址ADDR和数据DATA。半导体存储器装置200可通过电力线接收电力PWR，并且通过控制线接收控制信号CTRL。控制信号CTRL可包括命令锁存使能(CLE)信号、地址锁存使能(ALE)信号、芯片使能(CE)信号、写入使能(WE)信号、读取使能(RE)信号等。

存储器控制器100和半导体存储器装置200可被集成在诸如固态驱动器(SSD)的单个半导体装置中。SSD可包括用于在其中存储数据的存储装置。当半导体存储器系统10被用在SSD中时，联接到存储器系统10的主机(未示出)的操作速度可显著提高。

存储器控制器100和半导体存储器装置200可被集成在诸如存储卡的单个半导体装置中。例如，存储器控制器100和半导体存储器装置200可被如此集成以配置：个人计算机存储卡国际协会(PCMCIA)的PC卡、紧凑式闪存(CF)卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC)、缩小尺寸的多媒体卡(RS-MMC)、微型版本的MMC(微型MMC)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡和/或通用闪存(UFS)。

在另一实施例中，存储器系统10可被提供为诸如以下的电子装置中的各种组件中的一种：计算机、超移动PC(UMPC)、工作站、上网本计算机、个人数字助理(PDA)、便携式计算机、网络平板PC、无线电话、移动电话、智能电话、电子书阅读器、便携式多媒体播放器(PMP)、便携式游戏装置、导航装置、黑盒、数码相机、数字多媒体广播(DMB)播放器、三维电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、数据中心的存储装置、能够在无线环境中接收和传送信息的装置、射频识别(RFID)装置以及家庭网络的各种电子装置中的一种、计算机网络的各种电子装置中的一种、远程信息处理网络的电子装置中的一种或计算系统的各种组件中的一种。

图2是示出根据本发明的实施例的存储器系统的详细框图。例如，图2的存储器系统可描述图1所示的存储器系统10。

参照图2，存储器系统10可包括存储器控制器100和半导体存储器装置200。存储器系统10可响应于来自主机装置的请求而操作，并且特别地，存储待由主机装置访问的数据。

主机装置可利用各种电子装置中的任意一种来实施。在一些实施例中，主机装置可包括诸如以下的电子装置：台式计算机、工作站、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、和/或数字视频记录器以及数字视频播放器。在一些实施例中，主机装置可包括诸如以下的便携式电子装置：移动电话、智能电话、电子书、MP3播放器、便携式多媒体播放器(PMP)和/或便携式游戏机。

半导体存储器装置200可存储待由主机装置访问的数据。

半导体存储器装置200可利用诸如动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)的易失性存储器装置或诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和/或电阻式RAM(RRAM)的非易失性存储器装置来实施。

控制器100可控制数据在存储器装置200中的存储。例如，控制器100可响应于来自主机装置的请求来控制存储器装置200。控制器100可将从存储器装置200读取的数据提供给主机装置并可将从主机装置提供的数据存储到存储器装置200中。

控制器100可包括通过总线160联接的存储装置110、可被实施为例如中央处理单元(CPU)的处理器的控制组件120、错误校正码(ECC)组件130、主机接口(I/F)140和存储器接口(I/F)150。

存储装置110可用作存储器系统10和控制器100的工作存储器，并且存储用于驱动存储器系统10和控制器100的数据。当控制器100控制存储器装置200的操作时，存储装置110可存储由控制器100和存储器装置200使用的、用于诸如读取操作、写入操作、编程操作和擦除操作的操作的数据。

存储装置110可利用诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)的易失性存储器实施。如上所述，存储装置110可将主机装置使用的数据存储在存储器装置200中，以用于读取操作和写入操作。为了存储数据，存储装置110可包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。

控制组件120可控制存储器系统10的一般操作，以及响应于来自主机装置的写入请求或读取请求控制对存储器装置200的写入操作或读取操作。控制组件120可驱动被称为闪存转换层(FTL)的固件来控制存储器系统10的一般操作。例如，FTL可执行诸如逻辑到物理(L2P)映射、损耗均衡、垃圾收集和/或坏块处理的操作。L2P映射被称为逻辑块寻址(LBA)。

ECC组件130可在读取操作期间检测并校正从存储器装置200读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC组件130可不校正错误位，而是可输出指示校正错误位失败的错误校正失败信号。

ECC组件130可基于诸如以下的编码调制来执行错误校正操作：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、turbo码、turbo乘积码(TPC)、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)或分组编码调制(BCM)。

主机接口140可通过诸如以下的各种接口协议中的一种或多种与主机装置通信：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连高速(PCIe)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。

存储器接口150可提供控制器100与存储器装置200之间的接口，以允许控制器100响应于来自主机装置的请求来控制存储器装置200。存储器接口150可在控制组件或CPU120的控制下生成用于存储器装置200的控制信号并处理数据。当存储器装置200是诸如NAND闪速存储器的闪速存储器时，存储器接口150可在CPU 120的控制下生成用于存储器的控制信号并处理数据。

半导体存储器装置200可包括存储器单元阵列210、控制电路220、电压生成电路230、行解码器240、可以是页面缓冲器阵列形式的页面缓冲器250、列解码器260和输入/输出电路270。存储器单元阵列210可包括可存储数据的多个存储块211。电压生成电路230、行解码器240、页面缓冲器(阵列)250、列解码器260和输入/输出电路270可形成存储器单元阵列210的外围电路。外围电路可执行存储器单元阵列210的编程操作、读取操作或擦除操作。控制电路220可控制外围电路。

电压生成电路230可生成各种电平的操作电压。例如，在擦除操作中，电压生成电路230可生成各种电平的操作电压，诸如擦除电压和通过电压。

行解码器240可与电压生成电路230和多个存储块211电通信。行解码器240可响应于由控制电路220生成的行地址RADD在多个存储块211之中选择至少一个存储块，并将从电压生成电路230供应的操作电压传送到所选择的存储块。

页面缓冲器(阵列)250可通过位线BL与存储器单元阵列210电通信(如图3所示)。响应于由控制电路220生成的页面缓冲器控制信号，页面缓冲器(阵列)250可利用正电压对位线BL进行预充电，在编程操作中向所选择的存储块传送数据并在读取操作中从所选择的存储块接收数据，或者临时存储传送的数据。

列解码器260可向页面缓冲器(阵列)250传送数据并从页面缓冲器(阵列)250接收数据，并且还可与输入/输出电路270交换数据。

输入/输出电路270可通过输入/输出电路270向控制电路220传送从外部装置(例如，存储器控制器100)接收的命令和地址，将来自外部装置的数据传送到列解码器260，或将来自列解码器260的数据输出到外部装置。

控制电路220可响应于命令和地址来控制外围电路。

图3是示出根据本发明的实施例的半导体存储器装置的存储块的电路图。例如，图3的存储块可以是图2所示的存储器单元阵列210的存储块211中的任意一个。

参照图3，示例性存储块211可包括联接到行解码器240的多个字线WL0至WLn-1、漏极选择线DSL和源极选择线SSL。这些线可平行于DSL与SSL之间的多个字线布置。

示例性存储块211可进一步包括分别联接到位线BL0至BLm-1的多个单元串221。每列的单元串可包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。在所示实施例中，每个单元串具有一个DST和一个SST。在单元串中，多个存储器单元或存储器单元晶体管MC0至MCn-1可串联联接在选择晶体管DST和SST之间。存储器单元中的每一个可被形成为存储多位数据信息的多层单元(MLC)。

每个单元串中的SST的源极可联接到共源线CSL，并且每个DST的漏极可联接到对应的位线。单元串中SST的栅极可联接到SSL，并且单元串中的DST的栅极可联接到DSL。跨单元串的存储器单元的栅极可联接到各字线。也就是说，存储器单元MC0的栅极联接到对应的字线WL0，存储器单元MC1的栅极联接到对应的字线WL1，等等。联接到特定字线的存储器单元组可被称为物理页面。因此，存储块211中的物理页面的数量可对应于字线的数量。

如前所述，页面缓冲器(阵列)250可以是包括联接到位线BL0至BLm-1的多个页面缓冲器251的页面缓冲器阵列的形式。页面缓冲器251可响应于页面缓冲器控制信号进行操作。例如，在读取或验证操作期间，页面缓冲器251可临时存储通过位线BL0至BLm-1接收的数据，或者感测位线的电压或电流。

在一些实施例中，存储块211可包括NAND型闪速存储器单元。然而，存储块211不限于这种单元类型，而是可包括NOR型闪速存储器单元。存储器单元阵列210可被实施为混合闪速存储器或1-NAND闪速存储器，其中混合闪速存储器中组合两种或更多种类型的存储器单元，1-NAND闪速存储器中控制器被嵌入在存储器芯片内部。

本发明的实施例涉及一种可配置的存储器系统，其中允许NAND与DRAM的比率升高到远高于1000:1而不显著增加写入放大。

为此，图4示出根据本发明的实施例的在SSD 40的情况下DRAM 41和NAND 42的配置。DRAM 41包括一个或多个L2P缓冲器41a、更新表41b、区域表41c、清除表41d和更新日志41e。NAND 42包括L2P表42a、更新表持久存储装置42b和更新日志持久存储装置42c。

存储在NAND 42中的L2P表42a是用于将主机的逻辑扇区/LBA地址转换为NAND 42中存储对应数据的物理位置的主表。然而，不是将整个L2P表42a存储或加载到DRAM 41中；而是，将L2P表42a的部分引入到DRAM 41的L2P缓冲器41a中，该L2P缓冲器41a在需要时用作临时存储装置或高速缓存。为了便于该操作，将L2P缓冲器41a划分成区域。区域是从L2P缓冲器41a读取或写入到L2P缓冲器41a的数据的单位。

DRAM 41中的更新表41b用于在将所有新写入数据的L2P转换条目写入到(主)L2P表42a之前保存这些条目。更新表41b的结构被设计成哈希表，以便于快速查找数据的位置。

除了被组织为哈希表之外，更新表41b中的所有条目被连接为一组链接列表。L2P表42a中的每个区域具有一个列表，DRAM 41的区域表41c指向每个区域的头条目。通过扫描区域表41c指向的区域的列表，可以识别针对L2P表42a中的特定区域的更新表41b中的每个条目。

区域表41c指向的链接列表根据每个区域发生写入的次数而具有不同的长度。清除表41d用于维持数据结构，该数据结构保持每个区域的链接列表中的条目数量的排序视图。具体地，清除表41d包括指向区域表41c中具有相同大小的链接列表的条目的一系列指针，即，对于所有具有零个条目的区域，区域表41c中存在由清除表41d中的条目指向的第一链接列表，对于所有具有一个条目的区域存在第二链接列表，直到对于具有n-1个条目的区域存在第n链接列表。清除表41d实际上是阵列，由区域更新的大小进行索引，阵列中的每个条目指向具有相同的更新次数的区域的链接列表。

因为更新表41b包括最近写入的数据的唯一记录，所以将更新表41b的内容存储到持久存储装置，即NAND 42的更新表持久存储装置42b。为了避免需要延长时间/保持能量，这种存储不是在供电时进行的，而是作为连续的后台进程。每个主机写入操作在更新表41b中插入条目，并且另外写入到更新日志41e中。当更新日志41e的空间已满或其中存储的内容已达到特定阈值时，将更新日志41e和更新表41b的一个区段分别写入到NAND 42中的更新日志持久存储装置42c和更新表持久存储装置42b。当电源关闭后恢复供电时，通过从更新表持久存储装置42b读取所有区段并利用来自更新日志持久存储装置42c的最新条目对其进行更新，将DRAM 41中的更新表41b重建成其先前的状态。

图5是示出主机读取操作的流程图500。

当在步骤501中接收到主机读取请求时，在步骤502中首先在更新表41b中执行检查，如果最近NAND 42中的物理位置被写入，则该更新表41b将包括关于该位置的条目。如果找到该条目(步骤502中为是)，则该地址用于从NAND 42读取。也就是说，在步骤503中从更新表41b获得物理地址，并且在步骤504中从NAND 42读取所请求的数据。

返回到步骤502，如果在更新表41b中未找到所请求的逻辑地址(步骤502中为否)，则在步骤505中执行检查以确定包括该逻辑地址的L2P表42a的区域当前是否被加载到了L2P缓冲器41a中的一个中。如果没有，则将NAND 42中的L2P表42a的所需区域加载到L2P缓冲器41a中的一个中，这可能首先涉及到收回另一区域。在步骤506中，一旦该区域被加载在L2P缓冲器41a中，查找逻辑地址，并且在步骤507中确定物理地址，然后在步骤504中使用该物理地址从NAND 42读取所请求的数据。在步骤504之后，主机读取操作完成。

图6是示出写入操作的流程图600。

当在步骤601中主机启动写入时，在步骤602中识别NAND 42中待编程的下一个物理位置，并且在步骤603中在更新表41b中创建新的条目以将正在写入的数据的逻辑地址映射到该物理地址。然后，在步骤604中，将更新表41b中的该条目添加到由区域表41c指向的适当的区域链接列表，并且在步骤605中，基于区域列表中条目的数量，将该区域链接列表移动成适当的清除列表的一部分。然后，在步骤606中将该条目添加到更新日志41e。

一旦完成，在步骤607和608中执行两次另外的检查。如果更新表41b中的条目数量超过阈值(步骤607中为是)，则在步骤609中启动后台进程以将来自更新表41b中具有最多条目的区域的所有条目传输到L2P表42a中的适当区域中，这被称之为L2P合并，并且将结合图7对此进行进一步的描述。

步骤608中的第二次检查是更新日志41e是否超过应将更新日志41e清除到NAND42并更新更新表41b的阈值。如果确定更新日志41e超过其清除阈值(步骤608中为是)，则将该清除作为后台操作启动，并且在步骤610中更新更新表持久存储装置41b。此后，该进程完成。如果步骤608中的确定为否，则该进程也结束。

每个主机写入操作增加更新表41b中的条目数量，并且最终需要清理这些条目并将其持久地存储在NAND 42的L2P表42a中。因此，如图7的流程图所示，执行L2P合并操作700。

当触发操作700时，第一步骤是确定将合并的区域。因此，在步骤701中，识别将合并的区域。根据各种算法，存在不同的方式执行步骤701。一种算法基于追踪每区域的条目数量的清除表41d中的条目，选择更新表41b中具有最多条目的区域。其它算法查看每个区域的访问模式或其它此类统计信息。

一旦选择了区域，在步骤702中将与其对应的L2P表区域加载到L2P缓冲器41a中。然后，在步骤703中，将通过跟随区域表41c的所选择区域的链接列表所确定的该区域的更新表41b中的每个条目从更新表41b移动到L2P缓冲器41a。

一旦对L2P缓冲器41a进行了所有的更新，在步骤704中将L2P区域写回到NAND 42。这可能在对L2P缓冲器41a进行所有的更新之后立即或很快发生，或者可将L2P区域标记为脏的，从而需要稍后写入到NAND。然后该操作完成。

因为更新表41b包括最近写入的唯一记录(更新表持久)，所以另一个操作是确保该表在供电周期是持久的。这通过作为虚拟后台操作以循环顺序定期地将更新表41b的区段以及发生的所有写入的日志写入到NAND 42来完成。图8中示出了这种更新表持久800的流程。

将下一个区段写入到NAND 42的触发条件是自上一个区段写出到NAND 42以来，即当写入的日志达到特定阈值深度时，用户数据的写入次数。因此，在步骤801中基于此选择下一个区段。在步骤802中，将所选择区段写入到NAND 42。除了该区段之外，在步骤803中还将整个更新日志写入到NAND。一旦完成这些写入，在步骤804中清除日志，并且允许继续进行正常的用户数据写入。

利用写入到NAND 42的更新日志和更新表41b的区段，可通过读取更新表41b的所有区段然后基于写入日志对其进行更新来重建更新表41b以反映其在断电事件前一刻的内容。

现参照图9，示出由DRAM 41的清除表41d、区域表41c和更新表41b形成的示例性数据结构。

清除表41d可以是指向链接列表的指针阵列，链接列表连接区域表41c中的在更新表41b中具有相同条目数量的所有条目。例如，如果区域2和7在更新表41b中各自具有五(5)个条目，则它们形成在固定在清除表41d中的索引5处的链接列表中。清除表41d由列表长度进行索引。

区域表41c也可以是指向链接列表的指针阵列。链接列表连接更新表41b中位于相同区域中的所有条目。区域表41c由区域编号进行索引。

更新表41b可以是写入操作的哈希表，其中条目列出NAND 42中存储数据的逻辑地址和物理地址。

根据本发明的实施例，可以各种方式利用图9中描述的数据结构。

例如，为了确定是否存在针对特定逻辑地址的写入数据，可通过获取逻辑地址的哈希值在更新表41b中执行查找。另一示例性操作需要找到哈希表中落入L2P表42a的特定区域内的每个条目。在该情况下，区域编号用作区域表41c的索引，并且跟随其指向的链接列表。另一示例需要找到具有特定的更新次数的一个或多个区域。这通过使用特定的更新次数作为清除表41d的索引并跟随其指向的链接列表来完成。

在一个实施例中，每个区域的更新的链接列表是单个链接列表。当将新的更新放置在更新表41b中时，可将其添加到列表头。然后，合并区域到L2P表42a的更新仅涉及跟随列表，然后在操作完成时丢弃整个列表。

清除表41d指向的链接列表可以是双重链接的。当将更新添加到更新表41b时，移除区域表41c中来自其所在的当前清除链接列表的条目并将其移动到表示具有一个更多的更新次数的区域的清除链接列表。清除表41d的主要用途是有效地对每个区域中的更新次数的列表进行排序并保持排序的列表，以便当将选择区域进行合并时，可通过转到清除表41d中的最高索引来选择更新表41b中具有最多更新的区域，而不需要大量的搜索操作。

接下来，提供操作分析以表明本发明的各个特征及其益处。以下提供的具体参数仅是示例性的。如本领域技术人员将根据本公开理解的是，可以使用其它参数。以下的操作分析是在使用4GB DRAM的64TB驱动器的情况下进行的。图10列出了驱动器的基本参数。

64TB驱动器使用常规的4K MU(管理单元)。也就是说，逻辑到物理转换的单位为4K。因此，需要管理17179869184个MU。然后，如图11所示定义区域的大小。

将区域定义为与MU大小相同的4KB是在生成的写入放大(WA)和表大小之间的良好折衷。此处，由于驱动器的大小，L2P表42a中的每个条目为5个字节，以便每条目容纳超过32位-至少作为最坏情况假设。这表示每个区域可适配819个条目。因此，需要20976641个区域来追踪所有的MU。

将更新表41b的大小定义为所有可用的DRAM；也就是说，将其它开销也考虑在内。每个条目的大小为14个字节，其中包括5个字节用于逻辑地址，5个字节用于物理地址，4个字节用于构成区域链接列表的指针(在该情况下为单链接列表)。因为DRAM限制为4GB，所以假设系统可使用4字节指针指向DRAM中的项。更新表41b的大小如图12所示。

此处，假设更新表41b即哈希表可仅填充到75％，以便保持效率。因此，可计算出更新表41b可包括216560244个实际条目，这表示对于随机工作负载平均而言，每区域有10个条目。

如图13所示设计区域表41c的大小。区域表中的每个条目包括3个指针，一个指针用于区域链接列表的更新表41b中，并且2个指针便于形成双重链接的清除链接列表。给定20976641个区域，这为区域表41c提供了251719695个字节的大小。

如图14所示定义清除表41d。每个条目是4个字节，指向区域表41c中的头条目的指针用于其链接列表中具有指定更新次数的区域。为了适应每区域的所有可能的更新计数，清除表41d中需要820个时隙(slot)，这需要3276个字节的存储器。

对于L2P缓冲器41a和更新日志41e，可分别如图15和图16所示设置它们的分配。这些分配在某种程度上是任意设置的。可使用其它合适的分配。

根据上述配置，可计算由维持以上定义的所有表而得到的写入放大(WA)。

对于每个4K的主机写入，为L2P合并、写入更新日志41e并写出更新表41b的区段而写入附加字节的数据。因此，如图17所示，计算出的WA为1.11。

基于上面的WA计算，当一个数据区域从更新表41d合并到L2P表42a时，平均而言，它将包括10个条目，因此每条目贡献397个字节的数据以供写入。除此之外，需要写出更新日志41e的每个写入的条目，每个条目为10个字节。而且，将更新表41b的区段写入到NAND42。这些写入操作的频率由期望的恢复时间确定。在一个示例中，使用比率3:1。也就是说，对于写入更新日志41e中的每个字节，从更新表41b写出3个字节。总之，这表示对于从NAND42写出的每4096个字节的用户数据，将4533个字节的数据写入到NAND 42，从而得出WA为～1.11。相比而言，具有高速缓存FTL的典型SSD，对于具有纯随机工作负载的大型驱动器，每次主机写入都会导致将L2P表的区段写入到介质，驱动2甚至更稍大的WA。

因此，本发明的实施例有利地提供了一种存储器系统，该存储器系统被配置成减小WA，进而延长存储器系统的寿命，并且提高存储器系统的性能。而且，可降低DRAM成本。

图18是描述根据本发明的实施例的用于操作优选地包括SSD的存储器系统的进程中的步骤的流程图。流程图180中所示的步骤是示例性的并且示出了操作的一个方面。本领域技术人员将理解的是，在不脱离本文公开的发明理念的情况下，可执行另外的和/或可选的步骤，或者可改变步骤的顺序，以实现本发明的方面。

在步骤1801中，一次仅将L2P表42a的一部分加载到DRAM 41中的L2P缓冲器41a中。

在步骤1802中，维持被优选地配置成哈希表的用于最近写入的数据的更新表41b。更新表41b包括NAND 42中的物理位置的条目。

在步骤1803中，维持辅助链接列表数据结构。这种数据结构将更新表41b中位于L2P缓冲器41a的相同区域中的所有项链接为链接列表。在一个实施例中，L2P表42a的每个区域存在链接列表，该列表链接该区域中的所有项。

在步骤1804中，维持一组链接列表。该组的每个列表识别在更新表41b中具有相同更新次数的所有区域。

更新表41b被保存到NAND 42中的持久存储装置并使用循环方法来恢复。当在断电之后恢复供电时，重建更新表41b。在图18的步骤1805和1806中示出了这些操作。

更具体地，在步骤1805中，通过以循环顺序将更新表41b的区段以及发生的所有写入的日志写入到NAND 42来将更新表41b保存到NAND 42。

在步骤1806中，通过读取先前保存到NAND 42的更新表41b的所有区段，然后基于写入日志对其进行更新来重建更新表41b以反映其在断电前一刻的内容。

如前所述，本发明的实施例提供了存储器系统配置，在该存储器系统配置中允许NAND与DRAM的比率升高到相对高的水平，例如远高于1000:1，而不显著增加写入放大。这样，本发明的实施例在不缩短寿命的情况下提高了存储器系统的性能。

虽然为了清楚和理解的目的已经相当详细地描述了前述实施例，但是本发明不限于所提供的细节。如本领域技术人员根据前述公开内容将理解的是，存在许多实施本发明的可选方式。因此，所公开的实施例是说明性的而非限制性的。

Claims

1.一种存储器系统，包括：

闪速存储器，包括逻辑到物理表，即L2P表；

随机存取存储器，即RAM，包括被划分成区域的缓冲器、最近写入的数据的L2P条目的更新表以及链接列表，所述链接列表针对所述缓冲器的每个区域链接所述区域中的在所述更新表中的所有条目，所述RAM维持一组链接列表，每个所述链接列表识别在所述更新表中具有相同更新次数的所有区域；

其中在操作期间，

仅将所述L2P表的一部分加载到所述RAM的缓冲器中，

通过定期以循环顺序将所述更新表的区段以及发生的所有写入的日志写入到所述闪速存储器来将所述更新表保存到所述闪速存储器，并且

通过读取先前保存到所述闪速存储器的所述更新表的所有区段，然后基于写入日志对所述更新表的所有区段进行更新来重建所述更新表，以反映所述更新表在特定事件之前的时间的内容。

2.根据权利要求1所述的存储器系统，其中所述闪速存储器是NAND型闪速存储器，所述RAM是动态随机存取存储器，即DRAM，并且所述NAND型闪速存储器和所述DRAM是固态驱动器即SSD的部分。

3.根据权利要求1所述的存储器系统，其中所述更新表是哈希表。

4.根据权利要求3所述的存储器系统，其中在将新写入数据的L2P条目写入到所述闪速存储器的L2P表之前，所述更新表保存所述L2P条目。

5.根据权利要求1所述的存储器系统，其中所述特定事件是断电。

6.根据权利要求5所述的存储器系统，其中在所述断电之后恢复供电时，重建所述更新表。

7.一种存储器系统，包括：

闪速存储器，包括逻辑到物理表，即L2P表；以及

动态随机存取存储器，即DRAM，包括：

被划分成区域的缓冲器，

区域表，

写入操作的更新表，所述更新表包括条目，每个所述条目识别所述闪速存储器中存储相关数据的物理地址和所述相关数据的逻辑地址，以及

指向链接列表的指针阵列的清除表，每个链接列表链接所述区域表中的在所述更新表中具有相同更新次数的所有条目。

8.根据权利要求7所述的存储器系统，其中所述更新表被组织为哈希表。

9.根据权利要求8所述的存储器系统，其中通过在所述哈希表中执行查找操作来识别特定逻辑地址的写入数据。

10.根据权利要求9所述的存储器系统，其中通过获取所述写入数据的逻辑地址的哈希值来执行所述查找操作。

11.根据权利要求8所述的存储器系统，其中通过使用所述L2P表的特定区域的编号作为所述区域表的索引来识别所述特定区域中的所述哈希表中的条目。

12.根据权利要求8所述的存储器系统，其中通过使用所述更新次数作为所述清除表的索引来识别具有特定更新次数的区域。

13.一种操作存储器系统的方法，所述存储器系统包括闪速存储器和动态随机存取存储器，即DRAM，所述方法包括：

将所述闪速存储器的逻辑到物理表即L2P表的一部分加载到所述DRAM的L2P缓冲器中；

将最近写入的数据的L2P条目的更新表维持在所述DRAM中；

维持链接列表数据结构，所述链接列表数据结构包括针对所述L2P缓冲器的每个区域链接所述区域中的在所述更新表中的所有条目的链接列表；并且

维持一组链接列表，每个所述链接列表识别所述L2P缓冲器中在所述更新表中具有相同更新次数的所有区域。

14.根据权利要求13的方法，进一步包括：

通过以循环顺序将所述更新表的区段以及发生的所有写入的日志写入到所述闪速存储器来将所述更新表保存到所述闪速存储器。

15.根据权利要求14的方法，进一步包括：

16.根据权利要求13所述的方法，其中所述更新表被组织为哈希表。

17.一种存储器系统，包括：

动态随机存取存储器，即DRAM，包括逻辑到物理缓冲器即L2P缓冲器、更新表、区域表、清除表和更新日志；以及

NAND，包括L2P表、更新表持久存储装置和更新日志持久存储装置，其中

在最近写入的数据的L2P条目写入到所述L2P表之前，所述更新表维持所述L2P条目，所述更新表包括链接列表，所述链接列表针对所述缓冲器的每个区域链接所述区域中的在所述更新表中的所有项，并且

所述DRAM维持一组链接列表，每个所述链接列表识别在所述更新表中具有相同更新次数的所有区域。

18.根据权利要求17所述的存储器系统，其中当所述更新日志已满时，所述更新日志和所述更新表的内容分别被存储到所述更新日志持久存储装置和所述更新表持久存储装置。