CN103456354B - 一种非易失性存储器差分存储格的方法和装置 - Google Patents

Abstract

本申请提供了一种非易失性存储器差分存储格的方法和装置，其中所述的方法，包括：选取两个存储块，将两个存储块中同一字线上的存储单元并联，生成存储位；将1比特数据存储在一个存储位中。本申请能够用以提高NAND Flash的读速度，为NAND Flash取代NOR Flash，降低flash内存的单位成本，并且能够实现单芯片更大的存储容量创造条件。

Description

一种非易失性存储器差分存储格的方法和装置

技术领域

本申请涉及数据存储的技术领域，特别是涉及一种非易失性存储器差分存储格的方法，以及，一种非易失性存储器差分存储格的装置。

背景技术

NAND Flash：是flash内存的一种。其内部采用非线性宏单元模式，为固态大容量内存的实现提供了廉价有效的解决方案。

NOR Flash：是flash内存的一种。特点是芯片内执行(XIP，eXecute In Place)，这样应用程序可以直接在flash闪存内运行，不必再把代码读到系统RAM（随机存储器）中。

NOR和NAND是现在市场上两种主要的非易失闪存技术。

flash闪存是非易失存储器，可以对称为块的存储器单元块进行擦写和再编程。任何flash器件的写入操作只能在空或已擦除的单元内进行，所以大多数情况下，在进行写入操作之前必须先执行擦除。NAND器件执行擦除操作是十分简单的，而NOR则要求在进行擦除前先要将目标块内所有的位都写为0。

由于擦除NOR器件时是以64～128KB的块进行的，执行一个写入/擦除操作的时间为5s，与此相反，擦除NAND器件是以8～32KB的块进行的，执行相同的操作最多只需要4ms。

执行擦除时块尺寸的不同进一步拉大了NOR和NADN之间的性能差距，这样，当选择存储解决方案时，设计师必须权衡以下的各项因素。

1、NOR的读速度比NAND快一些。

2、NAND的写入速度比NOR快很多。

3、NAND的4ms擦除速度远比NOR的5s快。

4、大多数写入操作需要先进行擦除操作。

5、NAND的擦除单元更小，相应的擦除电路更少。

并且，传统NOR Flash在工艺演进到65nm后很难继续开发新的工艺 节点，而NAND Flash则已经演进到30nm以下。如此用NAND Flash取代NOR Flash在单位成本上有明显的优势，并且能够实现单芯片更大的存储容量，但是NAND Flash相比NOR Flash在读速度上还是不足。

因此，本领域技术人员迫切需要解决的问题是：提供一种非易失性存储器差分存储格的方法和装置，用以提高NAND Flash的读速度，为NAND Flash取代NOR Flash，降低flash内存的单位成本，并且能够实现单芯片更大的存储容量创造条件。

发明内容

本申请所要解决的技术问题是提供一种非易失性存储器差分存储格的方法，用以提高NAND Flash的读速度，为NAND Flash取代NOR Flash，降低flash内存的单位成本，并且能够实现单芯片更大的存储容量创造条件。

相应的，本申请还提供了一种非易失性存储器差分存储格的装置，用以保障上述方法在实际中的应用。

为了解决上述问题，本申请公开了一种非易失性存储器差分存储单元处理数据的方法，所述非易失性存储器包括若干存储块；所述存储块包括若干存储单元、一个源极选通管和一个漏极选通管，所述一个存储单元对应一个字线；

所述的方法，具体可以包括：

选取两个存储块，将两个存储块中同一字线上的存储单元并联，生成存储位；

将1比特数据存储在一个存储位中。

优选的是，所述的方法，还可以包括：

根据所述1比特数据的逻辑值调整所述存储位中对应存储单元的阈值电压，将所述1比特数据写入所述存储位；

在字线上施加特性电压，判断所述字线上存储位中存储单元阈值电压值，读取所述存储位中的数据。

优选的是，所述选取两个存储块，将两个存储块中同一字线上的存储单元并联，生成存储位的步骤可以包括：

选定第一存储块设置为第一存储块，对应位线设定为奇数位线；

选定第一存储块相邻的一个存储块设置为第二存储块，对应位线设定为偶数位线；

将所述第一存储块和第二存储块同一字线上的存储单元并联，生成存储位。

优选的是，所述将1比特数据存储在一个存储位中的步骤可以包括：

将所述存储位的阈值电压差异比所述存储单元至少增大一倍；

所述存储位中两个存储单元阈值电压的差异表征所述1比特数据。

优选的是，所述根据1比特数据的逻辑值调整所述存储位中对应存储单元的阈值电压，将所述1比特数据写入所述存储位的步骤可以包括：

抬升所述存储位中偶数位线存储单元的阈值电压，表征逻辑值为1的1比特数据；

抬升所述存储位中奇数位线存储单元的阈值电压，表征逻辑值为0的1比特数据。

优选的是，所述在字线上施加特性电压，判断所述字线上存储位中存储单元阈值电压值，读取所述存储位中的数据的步骤可以包括：

将所述特性电压和所述存储位中存储单元阈值电压比较，判断所述奇数位线存储单元和偶数位线存储单元阈值电压的大小；

在所述阈值电压大的存储单元中读取对应数据。

本申请同时公开了一种非易失性存储器差分存储单元处理数据的装置，所述非易失性存储器包括若干存储块；所述存储块包括若干存储单元、一个源极选通管和一个漏极选通管，所述一个存储单元对应一个字线；

所述的装置，具体可以包括：

存储位生成模块，用于选取两个存储块，将两个存储块中同一字线上的存储单元并联，生成存储位；

数据存储模块，用于将1比特数据存储在一个存储位中。

优选的是，所述的装置，还可以包括：

数据写入模块，用于根据所述1比特数据的逻辑值调整所述存储位中对应存储单元的阈值电压，将所述1比特数据写入所述存储位；

数据读取模块，用于在字线上施加特性电压，判断所述字线上存储位中存储单元阈值电压值，读取所述存储位中的数据。

优选的是，所述存储位生成模块可以包括：

奇数位线设置子模块，用于选定第一存储块设置为第一存储块，对应位线设定为奇数位线；

偶数位线设置子模块，用于选定第一存储块相邻的一个存储块设置为第二存储块，对应位线设定为偶数位线；

存储单元并联子模块，用于将所述第一存储块和第二存储块同一字线上的存储单元并联，生成存储位。

优选的是，所述数据存储模块可以包括：

阈值电压差异增加子模块，用于将所述存储位的阈值电压差异比所述存储单元至少增大一倍；

阈值电压表征子模块，用于所述存储位中两个存储单元阈值电压的差异表征所述1比特数据。

优选的是，所述数据写入模块可以包括：

偶数位线电压抬升子模块，用于抬升所述存储位中偶数位线存储单元的阈值电压，表征逻辑值为1的1比特数据；

奇数位线电压抬升子模块，用于抬升所述存储位中奇数位线存储单元的阈值电压，表征逻辑值为0的1比特数据。

优选的是，所述数据读取模块可以包括：

阈值电压判断子模块，用于将所述特性电压和所述存储位中存储单元阈值电压比较，判断所述奇数位线存储单元和偶数位线存储单元阈值电压的大小；

存储单元选取子模块，用于在所述阈值电压大的存储单元中读取对 应数据。

与现有技术相比，本申请具有以下优点：

本申请通过将两个相邻的存储块中同一字线的存储单元并联，用两个存储单元并联成一个存储位，表征1比特数据。扩大存储位的阈值电压，使记录存储数据逻辑值阈值电压的区分差异至少过大了一倍，阈值电压的区分差异是影响读取速度的重要因素，因此阈值电压的区分差异的增大可以提升存储位中数据的读取速度。

另外，根据数据的逻辑值，改变存储位中对应位线存储单元的阈值电压；通过特性电压来分辨存储单元的阈值电压的大小，找到数据存储的存储单元，并读取数据。大大提高了数据间的区分差异，保证了存储数据的可靠性和非易失性存储器运行的稳定性。

附图说明

图1是本申请一种非易失性存储器差分存储单元处理数据的方法实施例1的流程图；

图2是本申请一种非易失性存储器差分存储单元处理数据的方法实施例2的流程图；

图3是本申请一种非易失性存储器差分存储单元处理数据的装置实施例1的结构框图；

图4是本申请一种非易失性存储器差分存储单元处理数据的装置实施例2的结构框图；

图5是传统的NAND Flash存储块结构示意图；

图6是本申请的NAND Flash存储块结构示意图；

图7是存储单元通过阈值电压（Vth）处理数据的原理示意图。

具体实施方式

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。

本申请实施例的核心构思之一在于，通过将两个相邻的存储块中同一字线的存储单元并联，用两个存储单元并联成一个存储位，表征1比特数据。扩大存储位的阈值电压，使记录存储数据逻辑值阈值电压的区分差异至少过大了一倍，阈值电压的区分差异是影响读取速度的重要因素，因此阈值电压的区分差异的增大可以提升存储位中数据的读取速度。并且根据数据的逻辑值，改变存储位中对应位线存储单元的阈值电压；通过特性电压来分辨存储单元的阈值电压的大小，找到数据存储的存储单元，并读取数据。大大提高了数据间的区分差异，保证了存储数据的可靠性和非易失性存储器运行的稳定性。

本申请的一种非易失性存储器包括若干存储块；所述存储块包括若干存储单元、一个源极选通管和一个漏极选通管，所述一个存储单元对应一个字线。

参照图1，示出了一种非易失性存储器差分存储单元处理数据的方法实施例1的流程图，具体可以包括以下步骤：

步骤101、选取两个存储块，将两个存储块中同一字线上的存储单元并联，生成存储位；

在本申请的一种优选实施例中，所述步骤101具体可以包括以下子步骤：

子步骤S11、选定第一存储块设置为第一存储块，对应位线设定为奇数位线；

子步骤S12、选定第一存储块相邻的一个存储块设置为第二存储块，对应位线设定为偶数位线；

子步骤S13、将所述第一存储块和第二存储块同一字线上的存储单元并联，生成存储位。

在具体实现中，传统的NAND Flash存储块结构如图5所示，通常一个存储块可以是一个源极选通管、若干存储单元（可以是16/32/64等存储单元）和一个漏极选通管串联而成。

本申请的NAND Flash存储块结构如图6所示，相邻的两个存储块分别设置为奇数位线和偶数位线，其中同一字线的存储单元并联为一个存储位。

步骤102、将1比特数据存储在一个存储位中。

在本申请的一种优选实施例中，所述步骤102具体可以包括以下子步骤：

子步骤S21、将所述存储位的阈值电压差异比所述存储单元至少增大一倍；

子步骤S22、所述存储位中两个存储单元阈值电压的差异表征所述1比特数据。

在具体实现中，传统的NAND Flash中用一个存储单元表征1比特数据，和传统NOR Flash相比，NAND Flash的读取速度较慢。但是采用本申请的结构，以上述一个存储位表征1比特数据，可以用奇数位线和偶数位线上存储单元的阈值电压差来区分数据的逻辑值，相比传统的NAND Flash存储单元，至少使阈值电压差增大了一倍。

如图7所示，对于传统的单存储单元的存储方案，Ref为一个读取的参考阈值电压值，而存储不同数据逻辑值的存储单元会分布于两个区域。如果分布在Ref的左边区域，则存储数据为逻辑1，如果分布位于Ref的右边区域，则存储数据为逻辑0这样读取需要区分的差异最差情况为图上所示的两个箭头a和b。

而对于两个并联存储单元（存储位）的存储方案，两个存储单元的阈值电压的差异代表存储信息，因此读取需要区分的差异最差情况为图上所示的箭头c。这样相比传统的单cell方案，区分差异至少大了一倍，而这个差异是影响读取速度的决定因素，这样既能大幅度提高读取性能，又同时大大提高了存储数据的可靠性。这样可以提高读取速度，至少是传统NAND Flash读取速度的10倍。

因此，用NAND Flash工艺可以实现接近NOR Flash的读取性能，同时相较于传统NOR Flash，大大降低了成本，提高了容量。

参照图2，示出了一种非易失性存储器差分存储单元处理数据的方法实施例2的流程图，具体可以包括以下步骤：

步骤201、选取两个存储块，将两个存储块中同一字线上的存储单元并联，生成存储位；

步骤202、将1比特数据存储在一个存储位中；

步骤203、根据所述1比特数据的逻辑值调整所述存储位中对应存储单元的阈值电压，将所述1比特数据写入所述存储位；

在本申请的一种优选实施例中，所述步骤203具体可以包括以下子步骤：

子步骤S31、抬升所述存储位中偶数位线存储单元的阈值电压，表征逻辑值为1的1比特数据；

子步骤S32、抬升所述存储位中奇数位线存储单元的阈值电压，表征逻辑值为0的1比特数据。

步骤204、在字线上施加特性电压，判断所述字线上存储位中存储单元阈值电压值，读取所述存储位中的数据。

在本申请的一种优选实施例中，所述步骤204具体可以包括以下子步骤：

子步骤S41、将所述特性电压和所述存储位中存储单元阈值电压比较，判断所述奇数位线存储单元和偶数位线存储单元阈值电压的大小；

子步骤S42、在所述阈值电压大的存储单元中读取对应数据。

在具体实现中，当存储数据时，结合图7分析，首先进行erase（擦除操作）指令，把这个区域的存储位的Vth（阈值电压）都置于很低的区域，如图7所示的左边区域。然后进行program（写操作）指令，预置规定存储单元中偶数位cell（存储单元）即BL_E阈值高于奇数位cell即BL_O代表逻辑1，反之偶数位cell即BL_E阈值低于奇数位cell即BL_O代表逻辑0。故program操作中，最低bit（比特）数据目标值为逻辑1，则把此存储位的偶数cell即BL_E的Vth通过高压pulse（脉冲）抬升阈 值，到上图中的右边区域，而BL_O保持不变。对于次地位bit数据，目标值为逻辑0，则把此存储单元的奇数cell即BL_O的Vth通过高压pulse抬升阈值，到上图中的右边区域，而BL_E保持不变。其他bit数据根据遵循这两种操作，完成了program操作。

读取过程中，只要在WL（字线）上施加特性的电压（通常位于右边区域的Vth最低位置附近），判断每一个存储单元的奇偶（BL_O和BL_E）的大小即可读取内部存储的数据。

为了方便本领域技术人员更好地理解本申请，以下通过一个完整示例更进一步说明本申请：

1、选定第一存储块设置为第一存储块A，对应位线设定为奇数位线BL_O；选定第一存储块相邻的一个存储块设置为第二存储块B，对应位线设定为偶数位线BL_E；将所述第一存储块和第二存储块同一WL（字线）上的cell（存储单元）并联，生成存储位2c。

2、要对存储位2c进行写入新数据55h（01010101b），而此区域原有的旧数据为AAh（10101010b）。首先进行erase指令，把这个区域的cell的Vth（阈值电压）都置于很低的区域。然后进行program指令，每一个逻辑值对应的存储cell的Vth分布区间。预置规定存储单元中偶数位cell即BL_E阈值高于奇数位cell即BL_O代表逻辑1，反之偶数位cell即BL_E阈值低于奇数位cell即BL_O代表逻辑0。

3、新数据55h（01010101b）中最低bit数据目标值为逻辑1，则把此存储单元的偶数cell即BL_E的Vth通过高压pulse抬升阈值，而BL_O保持不变。对于次地位bit数据，目标值为逻辑0，则把此存储单元的奇数cell即BL_O的Vth通过高压pulse抬升阈值，而BL_E保持不变。其他bit数据根据遵循这两种操作，直到完成首位bit数据目标值为逻辑0的program操作。

4、读取存储的数据55h（01010101b），只要在存储位2c的WL（字线）上施加特性的电压（通常位于右边区域的Vth最低位置附近），判断 每一个存储单元的奇偶（BL_O和BL_E）的大小即可读取内部存储的数据。得到数据55h（01010101b）。

需要说明的是，对于方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本申请所必须的。

参照图3，示出了一种非易失性存储器差分存储单元处理数据的实施例1的结构框图，具体可以包括：

存储位生成模块301，用于选取两个存储块，将两个存储块中同一字线上的存储单元并联，生成存储位；

在本申请的一种优选实施例中，所述存储位生成模块301具体可以包括以下子模块：

奇数位线设置子模块，用于选定第一存储块设置为第一存储块，对应位线设定为奇数位线；

偶数位线设置子模块，用于选定第一存储块相邻的一个存储块设置为第二存储块，对应位线设定为偶数位线；

存储单元并联子模块，用于将所述第一存储块和第二存储块同一字线上的存储单元并联，生成存储位。

数据存储模块302，用于将1比特数据存储在一个存储位中。

在本申请的一种优选实施例中，所述数据存储模块302具体可以包括以下子模块：

阈值电压差异增加子模块，用于将所述存储位的阈值电压差异比所述存储单元至少增大一倍；

阈值电压表征子模块，用于所述存储位中两个存储单元阈值电压的差异表征所述1比特数据。

参照图4，示出了一种非易失性存储器差分存储单元处理数据的装置实施例2的结构框图，具体可以包括：

存储位生成模块401，用于选取两个存储块，将两个存储块中同一字线上的存储单元并联，生成存储位；

数据存储模块402，用于将1比特数据存储在一个存储位中。

数据写入模块403，用于根据所述1比特数据的逻辑值调整所述存储位中对应存储单元的阈值电压，将所述1比特数据写入所述存储位；

在本申请的一种优选实施例中，所述数据写入模块403具体可以包括以下子模块：

偶数位线电压抬升子模块，用于抬升所述存储位中偶数位线存储单元的阈值电压，表征逻辑值为1的1比特数据；

奇数位线电压抬升子模块，用于抬升所述存储位中奇数位线存储单元的阈值电压，表征逻辑值为0的1比特数据。

数据读取模块404，用于在字线上施加特性电压，判断所述字线上存储位中存储单元阈值电压值，读取所述存储位中的数据。

在本申请的一种优选实施例中，所述数据读取模块404具体可以包括以下子模块：

阈值电压判断子模块，用于将所述特性电压和所述存储位中存储单元阈值电压比较，判断所述奇数位线存储单元和偶数位线存储单元阈值电压的大小；

存储单元选取子模块，用于在所述阈值电压大的存储单元中读取对应数据。

由于所述装置实施例基本相应于前述方法实施例，故本实施例的描述中未详尽之处，可以参见前述实施例中的相关说明，在此就不赘述了。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在 一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺 序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上对本申请所提供的一种非易失性存储器差分存储单元处理数据的方法和装置进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (12)

1.一种非易失性存储器差分存储单元处理数据的方法，其特征在于，所述非易失性存储器包括若干存储块；所述存储块包括若干存储单元、一个源极选通管和一个漏极选通管，所述一个存储单元对应一个字线；

所述的方法，包括：

选取两个存储块，将两个存储块中同一字线上的存储单元并联，生成存储位；

将1比特数据存储在一个存储位中。

2.如权利要求1所述的方法，其特征在于，还包括：

根据所述1比特数据的逻辑值调整所述存储位中对应存储单元的阈值电压，将所述1比特数据写入所述存储位；

在字线上施加特性电压，判断所述字线上存储位中存储单元阈值电压值，读取所述存储位中的数据。

3.如权利要求2所述的方法，其特征在于，所述选取两个存储块，将两个存储块中同一字线上的存储单元并联，生成存储位的步骤包括：

选定第一存储块设置为第一存储块，对应位线设定为奇数位线；

选定第一存储块相邻的一个存储块设置为第二存储块，对应位线设定为偶数位线；

将所述第一存储块和第二存储块同一字线上的存储单元并联，生成存储位。

4.如权利要求3所述的方法，其特征在于，所述将1比特数据存储在一个存储位中的步骤包括：

将所述存储位的阈值电压差异比所述存储单元至少增大一倍；

所述存储位中两个存储单元阈值电压的差异表征所述1比特数据。

5.如权利要求4所述的方法，其特征在于，所述根据1比特数据的逻辑值调整所述存储位中对应存储单元的阈值电压，将所述1比特数据写入所述存储位的步骤包括：

抬升所述存储位中偶数位线存储单元的阈值电压，表征逻辑值为1的1比特数据；

抬升所述存储位中奇数位线存储单元的阈值电压，表征逻辑值为0的1比特数据。

6.如权利要求4所述的方法，其特征在于，所述在字线上施加特性电压，判断所述字线上存储位中存储单元阈值电压值，读取所述存储位中的数据的步骤包括：

将所述特性电压和所述存储位中存储单元阈值电压比较，判断所述奇数位线存储单元和偶数位线存储单元阈值电压的大小；

在所述阈值电压大的存储单元中读取对应数据。

7.一种非易失性存储器差分存储单元处理数据的装置，其特征在于，所述非易失性存储器包括若干存储块；所述存储块包括若干存储单元、一个源极选通管和一个漏极选通管，所述一个存储单元对应一个字线；

所述的装置，包括：

存储位生成模块，用于选取两个存储块，将两个存储块中同一字线上的存储单元并联，生成存储位；

数据存储模块，用于将1比特数据存储在一个存储位中。

8.如权利要求7所述的装置，其特征在于，还包括：

数据写入模块，用于根据所述1比特数据的逻辑值调整所述存储位中对应存储单元的阈值电压，将所述1比特数据写入所述存储位；

数据读取模块，用于在字线上施加特性电压，判断所述字线上存储位中存储单元阈值电压值，读取所述存储位中的数据。

9.如权利要求8所述的装置，其特征在于，所述存储位生成模块包括：

奇数位线设置子模块，用于选定第一存储块设置为第一存储块，对应位线设定为奇数位线；

偶数位线设置子模块，用于选定第一存储块相邻的一个存储块设置为第二存储块，对应位线设定为偶数位线；

存储单元并联子模块，用于将所述第一存储块和第二存储块同一字线上的存储单元并联，生成存储位。

10.如权利要求9所述的装置，其特征在于，所述数据存储模块包括：

阈值电压差异增加子模块，用于将所述存储位的阈值电压差异比所述存储单元至少增大一倍；

阈值电压表征子模块，用于所述存储位中两个存储单元阈值电压的差异表征所述1比特数据。

11.如权利要求10所述的装置，其特征在于，所述数据写入模块包括：

偶数位线电压抬升子模块，用于抬升所述存储位中偶数位线存储单元的阈值电压，表征逻辑值为1的1比特数据；

奇数位线电压抬升子模块，用于抬升所述存储位中奇数位线存储单元的阈值电压，表征逻辑值为0的1比特数据。

12.如权利要求11所述的装置，其特征在于，所述数据读取模块包括：

阈值电压判断子模块，用于将所述特性电压和所述存储位中存储单元阈值电压比较，判断所述奇数位线存储单元和偶数位线存储单元阈值电压的大小；

存储单元选取子模块，用于在所述阈值电压大的存储单元中读取对应数据。