KR20120119331A - 메모리 및 이의 동작방법 - Google Patents

메모리 및 이의 동작방법 Download PDF

Info

Publication number
KR20120119331A
KR20120119331A KR1020110037181A KR20110037181A KR20120119331A KR 20120119331 A KR20120119331 A KR 20120119331A KR 1020110037181 A KR1020110037181 A KR 1020110037181A KR 20110037181 A KR20110037181 A KR 20110037181A KR 20120119331 A KR20120119331 A KR 20120119331A
Authority
KR
South Korea
Prior art keywords
flag
sensing
cells
current
sensing nodes
Prior art date
Application number
KR1020110037181A
Other languages
English (en)
Inventor
조명
박성제
이정환
김지환
하범석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110037181A priority Critical patent/KR20120119331A/ko
Priority to US13/238,435 priority patent/US8750048B2/en
Publication of KR20120119331A publication Critical patent/KR20120119331A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5646—Multilevel memory with flag bits, e.g. for showing that a "first page" of a word line is programmed but not a "second page"

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명에 따른 메모리는, 제1플래그 데이터를 저장하는 하나 이상의 제1플래그 셀; 제2플래그 데이터를 저장하는 하나 이상의 제2플래그 셀; 상기 하나 이상의 제1플래그 셀 중 자신에게 대응되는 제1플래그 셀에 저장된 값에 의해 전압레벨이 결정되는 하나 이상의 제1센싱노드; 상기 하나 이상의 제2플래그 셀 중 자신에게 대응되는 제2플래그 셀에 저장된 값에 의해 전압레벨이 결정되는 하나 이상의 제2센싱노드; 플래그 어드레스에 응답하여 상기 하나 이상의 제1센싱노드 또는 상기 하나 이상의 제2센싱노드를 선택하는 선택부; 및 상기 선택된 센싱노드들의 전압레벨에 대응하는 전류가 흐르는 내부노드를 포함하되, 상기 내부노드에 흐르는 전류의 양을 이용해 상기 선택된 센싱노드들에 대응되는 플래그 셀들에 저장된 플래그 데이터의 논리값을 판단하는 판단부를 포함한다.

Description

메모리 및 이의 동작방법{MEMORY AND METHOD FOR OPERATING THE SAME}
본 발명은 메모리에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 비휘발성 메모리 소자에 대한 수요가 증가하고 있다.
비휘발성 메모리는 데이터를 저장하는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 복수의 메모리 블록(memory block)으로 구성된다. 각각의 메모리 블록은 복수의 페이지(page)로 구성된다. 각각의 페이지는 복수의 메모리 셀로 구성된다. 각각의 메모리 셀은 자신에게 저장된 데이터에 따라 문턱 전압 분포가 달라진다. 비휘발성 메모리 장치는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 쓰기 또는 읽기 동작을 수행한다.
한편 비휘발성 메모리 시스템은 메모리 영역의 집적도를 향상시키기 위해 메모리 셀이 싱글 레벨 셀(이하 SLC; Single Level Cell)로부터 멀티 레벨 셀(이하 MLC; Multi Level Cell)로 발전해 왔다. 1비트 데이터를 저장하는 메모리 셀을 SLC라 하고, 2비트 이상의 데이터를 저장하는 메모리 셀을 MLC라 한다. SLC는 문턱 전압에 따라 소거 상태(또는 이레이즈 상태)와 프로그램 상태를 갖는다. MLC는 문턱 전압에 따라 소거 상태와 복수의 프로그램 상태를 갖는다.
MLC를 프로그램하는 과정은 SLC를 프로그램하는 과정보다 복잡하다. 이때 MLC의 프로그램 상태가 어떤지 나타내는 데이터를 플래그 데이터(flag data)라고 하며 플래그 데이터를 저장하는 메모리 셀을 플래그 셀(flag cell)이라고 하다. 플래그 데이터의 대표적인 예로는 MLC에 최상위 비트(Most Significant Bit; 이하 MSB)의 데이터가 프로그램되었는지 여부를 나타내는 플래그 데이터를 들 수 있다. 이러한 플래그 데이터는 MLC에 MSB 비트의 데이터가 저장된 경우 '0'(프로그램 상태)이 되고, 그렇지 않은 경우 '1'(소거 상태)이 된다.
한편 플래그 데이터를 신뢰성를 확보하기 위해서 플래그 데이터의 논리값을 결정할 때 메이저리티 체크(majority check)를 이용한다. 메이저리티 체크란 다수의 플래그 셀에 동일한 플래그 데이터를 저장하되 플래그 데이터의 논리값을 결정할 때 다수의 플래그 셀에 저장된 데이터를 독출한 결과 '0'인 비트가 많으면 데이터의 논리값을 '0'으로 결정하고, '1'인 비트가 많으면 플래그 데이터의 논리값을 '1'로 결정하는 것을 말한다. 플래그 셀이나 프로그램 동작 등에 문제가 있는 경우 플래그 데이터가 잘못 저장될 수 있기 때문에 1개의 플래그 셀에만 플래그 데이터를 저장하는 경우 플래그 데이터의 논리값이 잘못 결정되는 오류가 발생할 수 있어 이러한 오류가 발생하는 것을 막기 위함이다.
메이저리티 체크를 중 하나가 전류 감지 회로(CSC; Current Sensing Circuit)를 이용하여 메이저리티 체크를 하는 방법(이하 전류 감지 방법)이다. 전류 감지 방법에 대해 보다 자세히 살펴보면 다음과 같다.
먼저 다수의 플래그 셀에 저장된 플래그 데이터를 독출한다. 다음으로 독출된 값 중 '0'인 비트의 개수(또는 '1'인 비트의 개수)에 따라 전류 감지 회로의 입력단자에 흐르는 전류의 전류량이 결정된다. 마지막으로 전류 감지 회로의 입력단자에 흐르는 전류와 기준 전류의 크기를 비교하여 플래그 데이터의 논리값이 '0'인지 '1'인지 결정한다.
그런데 메모리 셀(MLC임)에 저장되는 데이터가 2비트에서 3비트까지 확장되고, 메모리 셀의 프로그램 상태에 대해서 저장해야하는 플래그 정보가 증가하면서 필요한 플래그 데이터의 비트 수가 증가하였다. 예를 들어 3비트의 데이터(제1비트, 제2비트, 제3비트를 포함)를 저장할 수 있는 메모리 셀의 프로그램 상태를 표시하기 위해서는 2비트 이상의 플래그 데이터를 필요로 한다(예를 제2비트가 프로그램되었는지 나타내는 플래그 데이터 및 제3비트가 프로그램되었는지 나타내는 플래그 데이터). 이외에도 문턱전압의 분포를 좁히기 위해서 추가로 프로그램 펄스를 인가하였는지 여부를 나타내는 플래그 데이터, 프로그램 펄스를 인가하는 회수를 최적화하기 위해 데이터의 최하위 비트(Least Significant Bit)를 프로그램한 후 이때 인가한 프로그램 펄스의 회수를 저장하는 플래그 데이터 등이 있다.
위와 같이 플래그 데이터의 비트 수가 증가하면서 플래그 데이터의 각 비트를 메이저리티 체크 하기 위해서는 전류 감지 회로가 플래그 데이터의 각 비트에 대응하는 다수의 입력단자를 포함해야한다. 전류 감지 회로의 입력단자의 개수가 늘어날수록 면적이 넓어지고, 레이아웃이 복잡해진다는 단점이 있다.
본 발명은 전류 감지 회로를 이용하여 멀티 비트의 플래그 데이터의 각 비트마다 메이저리티 체크를 할 수 있되, 전류 감지 회로의 입력단자의 개수를 최소화한 메모리를 제공한다.
본 발명에 따른 메모리는, 제1플래그 데이터를 저장하는 하나 이상의 제1플래그 셀; 제2플래그 데이터를 저장하는 하나 이상의 제2플래그 셀; 상기 하나 이상의 제1플래그 셀 중 자신에게 대응되는 제1플래그 셀에 저장된 값에 의해 전압레벨이 결정되는 하나 이상의 제1센싱노드; 상기 하나 이상의 제2플래그 셀 중 자신에게 대응되는 제2플래그 셀에 저장된 값에 의해 전압레벨이 결정되는 하나 이상의 제2센싱노드; 플래그 어드레스에 응답하여 상기 하나 이상의 제1센싱노드 또는 상기 하나 이상의 제2센싱노드를 선택하는 선택부; 및 상기 선택된 센싱노드들의 전압레벨에 대응하는 전류가 흐르는 내부노드를 포함하되, 상기 내부노드에 흐르는 전류의 양을 이용해 상기 선택된 센싱노드들에 대응되는 플래그 셀들에 저장된 플래그 데이터의 논리값을 판단하는 판단부를 포함할 수 있다.
상기 하나 이상의 제1플래그 셀 중 자신에게 대응되는 제1플래그 셀에 저장된 값에 응답하여 상기 하나 이상의 제1센싱노드 중 자신에게 대응되는 제1센싱노드의 전압레벨을 결정하는 하나 이상의 제1페이지 버퍼; 및 상기 하나 이상의 제2플래그 셀 중 자신에게 대응되는 제2플래그 셀에 저장된 값에 응답하여 상기 하나 이상의 제2센싱노드 중 자신에게 대응되는 제2센싱노드의 전압레벨을 결정하는 하나 이상의 제2페이지 버퍼를 더 포함할 수 있다.
상기 선택부는, 상기 플래그 어드레스에 응답하여 제1디스차지 신호 또는 제2디스차지 신호를 활성화하는 디스차지 신호 생성부; 상기 제1디스차지 신호가 활성화되면 상기 하나 이상의 제1센싱노드를 디스차지하는 제1디스차지부; 및 상기 제2디스차지 신호가 활성화되면 상기 하나 이상의 제2센싱노드를 디스차지하는 제2디스차지부를 포함할 수 있다.
상기 판단부는, 상기 하나 이상의 제1센싱노드 중 자신에게 대응되는 제1센싱노드의 전압레벨에 따라 활성화/비활성화되는 하나 이상의 제1전류경로; 상기 하나 이상의 제2센싱노드 중 자신에게 대응되는 제2센싱노드의 전압레벨에 따라 활성화/비활성화되는 하나 이상의 제2전류경로; 상기 선택된 센싱노드들에 대응되는 전류경로들 중 활성화된 전류경로들의 개수에 대응하는 전류가 흐르는 내부노드; 및 상기 내부노드에 흐르는 전류의 양과 기준 전류량을 비교하여 상기 선택된 센싱노드들에 대응되는 플래그 셀들에 저장된 플래그 데이터의 논리값을 결정하는 논리값 결정부를 포함할 수 있다.
또한 본 발명에 따른 메모리는, 제1플래그 데이터를 저장하는 하나 이상의 제1플래그 셀; 제2플래그 데이터를 저장하는 하나 이상의 제2플래그 셀; 제3플래그 데이터를 저장하는 하나 이상의 제3플래그 셀; 상기 하나 이상의 제1플래그 셀 중 자신에게 대응되는 제1플래그 셀에 저장된 값에 의해 전압레벨이 결정되는 하나 이상의 제1센싱노드; 상기 하나 이상의 제2플래그 셀 중 자신에게 대응되는 제2플래그 셀에 저장된 값에 의해 전압레벨이 결정되는 하나 이상의 제2센싱노드; 상기 하나 이상의 제3플래그 셀 중 자신에게 대응되는 제3플래그 셀에 저장된 값에 의해 전압레벨이 결정되는 하나 이상의 제3센싱노드; 플래그 어드레스에 응답하여 상기 하나 이상의 제1센싱노드 또는 상기 하나 이상의 제2센싱노드를 선택하는 선택부; 및 상기 선택된 센싱노드들의 전압레벨에 대응하는 전류가 흐르는 제1내부노드 및 상기 하나 이상의 제3센싱노드의 전압레벨에 대응하는 전류가 흐르는 제2내부노드를 포함하되, 상기 제1내부노드에 흐르는 전류의 양을 이용해 상기 선택된 센싱노드들에 대응되는 플래그 셀들에 저장된 플래그 데이터의 논리값을 판단하고, 상기 제2내부노드에 흐르는 전류의 양을 이용해 상기 하나 이상의 제3플래그 셀에 저장된 상기 제3플래그 데이터의 논리값을 판단하는 판단부를 포함할 수 있다.
상기 하나 이상의 제1플래그 셀 중 자신에게 대응되는 제1플래그 셀에 저장된 값에 응답하여 상기 하나 이상의 제1센싱노드 중 자신에게 대응되는 제1센싱노드의 전압레벨을 결정하는 하나 이상의 제1페이지 버퍼; 상기 하나 이상의 제2플래그 셀 중 자신에게 대응되는 제2플래그 셀에 저장된 값에 응답하여 상기 하나 이상의 제2센싱노드 중 자신에게 대응되는 제2센싱노드의 전압레벨을 결정하는 하나 이상의 제2페이지 버퍼; 및 상기 하나 이상의 제3플래그 셀 중 자신에게 대응되는 제3플래그 셀에 저장된 값에 응답하여 상기 하나 이상의 제3센싱노드 중 자신에게 대응되는 제3센싱노드의 전압레벨을 결정하는 하나 이상의 제3페이지 버퍼를 더 포함할 수 있다.
또한 본 발명에 따른 메모리의 동작방법은, 제1플래그 데이터를 저장하는 하나 이상의 제1플래그 셀 및 제2플래그 데이터를 저장하는 하나 이상의 제2플래그 셀을 포함하는 메모리의 동작방법에 있어서, 플래그 어드레스에 응답하여 상기 하나 이상의 제1플래그 셀 또는 상기 하나 이상의 제2플래그 셀을 선택하는 단계; 상기 선택된 플래그 셀들에 저장된 값에 대응되는 전류를 생성하는 단계; 및 상기 생성된 전류의 양과 기준 전류량을 비교하여 상기 선택된 플래그 셀들에 저장된 플래그 데이터의 논리값을 결정하는 단계를 포함할 수 있다.
본 발명에 따른 메모리는 전류 감지 회로를 이용하여 멀티 비트의 플래그 데이터의 각 비트마다 메이저리티 체크를 할 수 있되, 서로 다른 비트를 메이저리티 체크하기 위한 전류 감지 회로의 입력단자를 공유함으로써 메모리의 복잡성 및 면적을 줄였다.
도 1은 멀티 비트의 플래그 데이터에 대해 전류 감지 방법을 이용해 메이저리티 체크를 하는 방법을 나타낸 도면,
도 2는 본 발명의 일실시예에 따른 메모리의 구성도,
도 3는 본 발명의 다른 일실시예에 따른 메모리 장치의 구성도,
도 4는 본 발명의 일실시예에 따른 메모리의 동작방법을 설명하기 위한 순서도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 멀티 비트의 플래그 데이터에 대해 전류 감지 방법에 사용되는 논리값 결정부(전류 감지 회로에 해당함)의 도면이다.
도 1에서 논리값 결정부(110)에는 4개의 입력단자(A 내지 D)가 존재하며 각각의 입력단자(A 내지 D)는 제1 내지 4전류경로(P1 내지 P4)에 대응한다. 각각의 제1 내지 4전류경로(P1 내지 P4)는 제1 내지 4인에이블 신호(EN1 내지 EN4)에 대응한다. 논리값 결정부(110)는 제1 내지 4인에이블 신호(EN1 내지 EN4) 중 활성화된 인에이블 신호에 대응되는 전류경로에 흐르는 전류와 논리값 결정부(110)의 내부에서 생성된 기준 전류를 비교한다. 위 비교결과에 따라 출력신호(OUT)의 논리값이 결정된다. 논리값 결정부(110)는 전류 감지 회로(CSC)에 해당한다.
이때 제1 내지 4전류경로(P1 내지 P4)는 각각 플래그 데이터의 1비트를 메이저리티 체크하기 위한 전류경로이다. 도 1에 도시된 논리값 결정부(110)는 4개의 입력단자(A 내지 D)를 포함하고 있으므로 플래그 데이터의 4개의 비트에 대해 메이저리티 체크를 할 수 있다. 배경기술에서 상술한 바와 같이 보통 플래그 데이터의 1비트를 메이저리티 체크하기 위해서는 1개의 전류경로 및 이에 대응하는 논리값 결정부(110)의 입력단자 1개를 필요로 한다. 따라서 플래그 데이터의 비트 수가 증가할수록 논리값 결정부(110)의 입력단자가 많아져 회로가 복잡해지고 레이아웃(layout)이 어려워진다는 문제점이 있다.
도 2는 본 발명의 일실시예에 따른 메모리의 구성도이다.
도 2에 도시된 바와 같이, 메모리는 제1플래그 데이터를 저장하는 하나 이상의 제1플래그 셀(F1A 내지 F1D), 제2플래그 데이터를 저장하는 하나 이상의 제2플래그 셀(F2A 내지 F2D), 하나 이상의 제1플래그 셀(F1A 내지 F1D) 중 자신에게 대응되는 제1플래그 셀에 저장된 값에 의해 전압레벨이 결정되는 하나 이상의 제1센싱노드(SO1A 내지 SO1D), 하나 이상의 제2플래그 셀(F2A 내지 F2D) 중 자신에게 대응되는 제2플래그 셀에 저장된 값에 의해 전압레벨이 결정되는 하나 이상의 제2센싱노드(SO2A 내지 SO2D), 플래그 어드레스(FADD)에 응답하여 하나 이상의 제1센싱노드(SO1A 내지 SO1D) 또는 하나 이상의 제2센싱노드(SO2A 내지 SO2D)를 선택하는 선택부(210) 및 선택된 센싱노드들의 전압레벨에 대응하는 전류가 흐르는 내부노드(I)를 포함하되, 내부노드(I)에 흐르는 전류의 양을 이용해 선택된 센싱노드들에 대응되는 플래그 셀들에 저장된 플래그 데이터의 논리값을 판단하는 판단부(220)를 포함한다. 또한 메모리는 다수의 메모리 셀(M_1 내지 M_N), 하나 이상의 제1플래그 셀(F1A 내지 F1D) 중 자신에게 대응되는 제1플래그 셀에 저장된 값에 응답하여 하나 이상의 제1센싱노드(SO1A 내지 SO1D) 중 자신에게 대응되는 제1센싱노드의 전압레벨을 결정하는 하나 이상의 제1페이지 버퍼(F1_PB1 내지 F1_PB4) 및 하나 이상의 제2플래그(F2A 내지 F2D) 셀 중 자신에게 대응되는 제2플래그 셀에 저장된 값에 응답하여 하나 이상의 제2센싱노드(SO2A 내지 SO2D) 중 자신에게 대응되는 제2센싱노드의 전압레벨을 결정하는 하나 이상의 제2페이지 버퍼(F2_PB1 내지 F2_PB4)를 포함한다.
1비트의 플래그 데이터를 저장하기 위한 플래그 셀의 개수는 보통 8개(1Byte에 해당)지만 이하에서는 설명의 편의를 위해 1비트의 플래그 데이터를 저장하기 위한 플래그 셀의 개수가 4개인 경우에 대해 설명한다. 1비트의 플래그 데이터를 저장하는 플래그 셀의 개수는 플래그 데이터의 신뢰도에 영향을 미치는 것이지 본 발명의 동작에는 영향을 미치지 않는다.
메모리의 동작에 대해 설명하기 전에 먼저 메모리의 구조에 대해 간략히 설명한다.
다수의 메모리 셀(M_1 내지 M_N) 및 하나 이상의 제1, 2플래그 셀(F1A 내지 F1D, F2A 내지 F2D)은 각각 셀스트링에 포함된다. 셀스트링이란 소스 선택 트랜지스터(SSL을 입력받는 트랜지스터)와 드레인 선택 트랜지스터(DSL을 입력받는 트랜지스터) 사이에 직렬로 연결되어 스트링(string) 구조를 이루는 것을 말한다. 소스 선택 트랜지스터에는 비트라인(BL)이 연결된다. 셀스트링에 포함된 각각의 셀(메모리셀, 플래그 셀)들의 플로팅 게이트에는 다수의 워드라인(WL0, WL1, WLN)에 의해 각종 전압이 인가된다.
다수의 페이지 버퍼(PB1 내지 PBN)는 다수의 메모리 셀(M_1 내지 M_N) 중 자신에게 대응되는 메모리 셀에 저장된 데이터의 값에 따라 다수의 센싱노드(SO1 내지 SON) 중 자신에게 대응되는 센싱노드의 전압을 결정한다. 'S1 내지 SN, FS1, FS2'를 입력받는 트랜지스터들은 메모리의 동작에 따라 비트라인(BL)과 센싱노드(S01 내지 SON, SO1A 내지 SO1D, SO2A 내지 SO2D)를 전기적으로 연결하거나 차단하기 위한 트랜지스터에 해당한다.
이하 도 2를 참조하여 메모리의 동작에 대해 설명한다.
본 발명은 메모리에 포함된 다수의 메모리 셀에 대해 플래그 정보를 저장할 필요가 있어, 플래그 정보를 저장하기 위한 플래그 셀을 포함하는 메모리에 적용될 수 있다. 플래그 정보에는 배경기술에서 상술한 바와 같이 메모리 셀에 몇 비트의 데이터가 저장되어있는지 나타내는 정보 등이 포함될 수 있다.
이하에서 발명의 명료한 설명을 위해 본 발명이 낸드 플래쉬 메모리(Nand Flash Memory)에 적용된 경우에 대해 설명한다. 메모리의 모든 동작은 낸드 플래쉬 메모리에 포함된 1개의 페이지(page)에 데이터를 읽고 쓰는 동작을 기준으로 설명한다.
다수의 메모리 셀(M_1 내지 M_N) 및 하나 이상의 제1, 2플래그 셀(F1A 내지 F1D, F2A 내지 F2D)은 1개의 페이지에 포함된 셀들이다. 따라서 제1, 2플래그 셀(F1A 내지 F1D, F2A 내지 F2D)에는 자신과 같은 페이지에 포함된 다수의 메모리 셀(M_1 내지 M_N)에 관한 플래그 데이터를 저장한다. 또한 다수의 메모리 셀(M_1 내지 M_N)은 MLC이고, 제1, 2플래그 셀(F1A 내지 F1D, F2A 내지 F2D)은 SLC이다.
이하에서 다수의 메모리 셀(M_1 내지 M_N)에는 3비트(제1비트, 제2비트, 제3비트로 나뉘며 뒤로 갈수록 상위비트를 나타냄)의 데이터를 저장할 수 있고, 제1플래그 데이터는 다수의 메모리 셀(M_1 내지 M_N)에 제2비트가 프로그램되었는지 여부를 나타내며, 제2플래그 데이터는 다수의 메모리 셀(M_1 내지 M_N)에 제3비트가 프로그램되었는지 여부를 나타내는 경우에 대해 설명한다.
본 발명에 따른 메모리의 동작을 (1) 다수의 메모리 셀(M_1 내지 M_N) 및 제1, 2플래그 셀(F1A 내지 F1D, F2A 내지 F2D)을 프로그램하는 동작과 (2) 제1, 2플래그 셀(F1A 내지 F1D, F2A 내지 F2D)의 데이터를 독출하는 동작으로 나누어 설명한다.
(1) 다수의 메모리 셀(M_1 내지 M_N) 및 제1, 2플래그 셀(F1A 내지 F1D, F2A 내지 F2D)을 프로그램하는 동작
다수의 메모리 셀(M_1 내지 M_N)에 데이터의 제1비트를 프로그램하는 경우 WL0에 데이터의 제1비트를 프로그램하기 위한 프로그램 펄스가 인가된다. 다수의 메모리 셀(M_1 내지 M_N)에 데이터의 제1비트가 프로그램되었는지 여부는 플래그 정보에 해당하지 않는다. 따라서 제1, 2플래그 셀(F1A 내지 F1D, F2A 내지 F2D)이 포함된 셀스트링의 비트라인(BL)에는 고전압이 인가되어 이때 인가되는 프로그램 펄스에 의해 제1, 2플래그 셀(F1A 내지 F1D, F2A 내지 F2D)이 프로그램되지 않도록 한다(이하 이러한 상태를 프로그램 금지(inhibit) 상태라 함).
다음으로 다수의 메모리 셀(M_1 내지 M_N)에 데이터의 제2비트를 프로그램 하는 경우 WL0에 데이터의 제2비트를 프로그램하기 위한 프로그램 펄스가 인가된다. 제1플래그 데이터는 다수의 메모리 셀(M_1 내지 M_N)에 데이터의 제2비트가 프로그램되었는지 여부를 나타내고, 제1플래그 데이터는 하나 이상의 제1플래그 셀(F1A 내지 F1D)에 저장된다. 따라서 하나 이상의 제1플래그 셀(F1A 내지 F1D)은 이때 인가되는 프로그램 펄스에 의해 프로그램된다.
프로그램 결과 하나 이상의 제1플래그 셀(F1A 내지 F1D)은 소거 상태(보통 '1'이 저장됨)에서 프로그램 상태(보통 '0'이 저장됨)로 바뀐다. 그러나 제1플래그 셀에 불량이 있거나 프로그램 펄스가 제대로 인가되지 않는 등의 문제가 있는 경우 일부의 제1플래그 셀은 소거 상태로 남아있을 수 있다.
한편 다수의 메모리 셀(M_1 내지 M_N)에 데이터의 제2비트가 프로그램되었는지 여부는 제2플래그 데이터와는 관계없으므로 하나 이상의 제2플래그 셀(F2A 내지 F2D)은 프로그램 금지 상태가 된다.
마지막으로 다수의 메모리 셀(M_1 내지 M_N)에 데이터의 제3비트를 프로그램 하는 경우 WL0에 데이터의 제3비트를 프로그램하기 위한 프로그램 펄스가 인가된다. 제2플래그 데이터는 다수의 메모리 셀(M_1 내지 M_N)에 데이터의 제3비트가 프로그램되었는지 여부를 나타내고, 제2플래그 데이터는 하나 이상의 제2플래그 셀(F2A 내지 F2D)에 저장된다. 따라서 하나 이상의 제2플래그 셀(F2A 내지 F2D)은 이때 인가되는 프로그램 펄스에 의해 프로그램되고, 문제가 없는 경우 하나 이상의 제2플래그 셀(F2A 내지 F2D)의 상태는 소거 상태에서 프로그램 상태로 바뀐다. 한편 하나 이상의 제1플래그 셀(F1A 내지 F1D)은 프로그램 금지 상태에 있다.
상술한 과정을 통해 다수의 메모리 셀(M_1 내지 M_N) 및 하나 이상의 제1, 2플래그 셀(F1A 내지 F1D, F2A 내지 F2D)들이 프로그램된다. 참고로 비트라인(BL)을 프로그램 금지 상태 또는 프로그램 가능한 상태로 만드는 것은 페이지 버퍼(PB1 내지 PBN, F1_PB1 내지 F1_PB4, F2_PB1 내지 F2_PB4)에 의해 이루어진다.
(2) 제1, 2플래그 셀(F1A 내지 F1D, F2A 내지 F2D)에 저장된 데이터를 독출하는 동작
메모리는 하나 이상의 제1, 2플래그 셀(F1A 내지 F1D, F2A 내지 F2D) 중 플래그 어드레스(FADD)에 의해 선택된 하나 이상의 플래그 셀에 저장된 값을 독출하며 독출하는 과정은 다음과 같다. 플래그 어드레스(FADD)는 제1플래그 데이터와 제2플래그 데이터 중 어떤 플래그 데이터의 값을 확인할 것인지에 따라 달라진다.
데이터를 독출하기 위한 과정이 시작되면 먼저 하나 이상의 제1플래그 셀(F1A 내지 F1D)에 저장된 값에 의해 하나 이상의 제1센싱노드(S01A 내지 SO1D)의 전압이 결정되고, 제2플래그 셀(F2A 내지 F2D)에 저장된 값에 의해 하나 이상의 제2센싱노드(S02A 내지 SO2D)의 전압이 결정된다.
예를 들어 플래그 셀(F1A 내지 F1D, F2A 내지 F2D)에 저장된 값이 '1'인 경우 센싱노드(S01A 내지 SO1D, S02A 내지 SO2D)의 전압은 로우레벨이 되고, 플래그 셀에 저장된 값이 '0'인 경우 센싱노드(S01A 내지 SO1D, S02A 내지 SO2D)의 전압은 하이레벨이 된다(이하 이러한 예를 이용하여 설명함). 이때 센싱노드(S01A 내지 SO1D, S02A 내지 SO2D)의 전압을 위와 같이 만들어 주는 것이 페이지 버퍼(F1_PB1 내지 F1_PB4, F2_PB1 내지 F2_PB4)이다.
다음으로 선택부(210)는 하나 이상의 제1, 2센싱노드(S01A 내지 SO1D, S02A 내지 SO2D) 중 플래그 어드레스(FADD)에 의해 선택된 하나 이상의 센싱노드들의 전압레벨은 그대로 유지하고, 선택되지 않은 하나 이상의 센싱노드들의 전압은 모두 로우 레벨로 디스차지 한다. 이하에서 선택된 센싱노드들에 대응되는 플래그 셀들이나 페이지 버퍼들도 선택되었다고 표현한다. 예를 들어 하나 이상의 제1센싱노드(S01A 내지 SO1D)가 선택된 경우 하나 이상의 제1플래그 셀(F1A 내지 F1D) 및 하나 이상의 페이지 버퍼(F1_PB1 내지 F1_PB4)도 선택된 것이다.
선택부(210)는 상술한 동작을 위해 플래그 어드레스(FADD)에 응답하여 제1디스차지 신호(D1) 또는 제2디스차지 신호(D2)를 활성화(하이레벨)하는 디스차지 신호 생성부(211), 제1디스차지 신호(D1)가 활성화되면 하나 이상의 제1센싱노드(SO1A 내지 S01D)를 디스차지하는 제1디스차지부(212), 및 제2디스차지 신호(D2)가 활성화되면 하나 이상의 제2센싱노드(SO2A 내지 S02D)를 디스차지하는 제2디스차지부(213)를 포함한다. 여기서 디스차지란 센싱노드의 전압을 로우레벨로 만드는 것을 의미한다.
디스차지 신호 생성부(211)는 플래그 어드레스(FADD)에 의해 선택되지 않은 하나 이상의 센싱노드를 디스차지하기 위한 디스차지 신호를 생성한다. 제1디스차지부(212)는 하나 이상의 제1트랜지스터(D1을 입력으로 하는 트랜지스터)를 포함하며, 제1디스차지 신호(D1)가 활성화되면 제1트랜지스터들이 턴온되어 하나 이상의 제1센싱노드(SO1A 내지 SO1D)가 디스차지 된다. 제2디스차지부(213)는 하나 이상의 제2트랜지스터(D2을 입력으로 하는 트랜지스터)를 포함하며 제2디스차지 신호(D2)가 활성화되면 제2트랜지스터들이 턴온되어 하나 이상의 제2센싱노드(SO2A 내지 SO2D)가 디스차지 된다.
예를 들어 플래그 어드레스(FADD)에 의해 하나 이상의 제1플래그 셀(F1A 내지 F1D)가 선택된 경우를 생각해보자. 디스차지 신호 생성부(211)는 플래그 어드레스(FADD)에 응답하여 제1디스차지 신호(D1)는 비활성화하고, 제2디스차지 신호(D2)를 활성화한다. 이 경우 제1트랜지스터들은 턴오프되므로 하나 이상의 제1센싱노드(SO1A 내지 SO1D)의 전압은 유지되고, 제2트랜지스터들이 턴온되므로 하나 이상의 제2센싱노드(SO2A 내지 SO2D)는 디스차지 된다.
판단부(220)는 선택된 하나 이상의 센싱노드의 전압레벨에 의해 전류량이 결정되는 전류를 이용하여 선택된 하나 이상의 센싱노드에 대응하는 하나 이상의 플래그 셀들에 저장된 플래그 데이터의 논리값을 결정한다. 결정된 플래그 데이터의 논리값은 출력노드(OUT)의 전압레벨로 나타난다.
판단부(220)는 하나 이상의 제1센싱노드(SO1A 내지 SO1D) 중 자신에게 대응되는 제1센싱노드의 전압레벨에 따라 활성화되거나 비활성화되는 하나 이상의 제1전류경로(221A 내지 221D), 하나 이상의 제2센싱노드(SO2A 내지 SO2D) 중 자신에게 대응되는 제2센싱노드의 전압레벨에 따라 활성화되거나 비활성화되는 하나 이상의 제2전류경로(222A 내지 222D), 선택부(210)에 의해 선택된 센싱노드들에 대응되는 전류경로들 중 활성화된 전류경로들의 개수에 대응하는 전류가 흐르는 내부노드(I) 및 내부노드(I)에 흐르는 전류의 양과 기준 전류량을 비교하여 선택된 센싱노드들에 대응되는 플래그 셀들에 저장된 플래그 데이터의 논리값을 결정하는 논리값 결정부(223)를 포함한다.
하나 이상의 제1전류경로(221A 내지 221D)는 하나 이상의 제1센싱노드(SO1A 내지 SO1D) 중 자신에게 대응되는 제1센싱노드의 전압레벨이 하이레벨인 경우 활성화되고, 로우레벨인 경우 비활성화된다. 제1전류경로가 활성화되었다는 것은 제1경로 트랜지스터(SO1A 내지 SO1D 중 하나를 입력으로 하는 트랜지스터)가 턴온되었다는 것을 말하고, 제1전류경로가 비활성화되었다는 것은 제1경로 트랜지스터가 턴오프되었다는 것을 말한다.
하나 이상의 제2전류경로(222A 내지 222D)는 하나 이상의 제2센싱노드 중 자신에게 대응되는 제2센싱노드의 전압레벨이 하이레벨인 경우 활성화되고, 로우레벨인 경우 비활성화된다. 제2전류경로가 활성화되었다는 것은 제2경로 트랜지스터(SO2A 내지 SO2D 중 하나를 입력으로 하는 트랜지스터)가 턴온되었다는 것을 말하고, 제2전류경로가 비활성화되었다는 것은 제2경로 트랜지스터가 턴오프되었다는 것을 말한다.
플래그 어드레스(FADD)에 의해 선택되지 않은 하나 이상의 센싱노드는 모두 디스차지 되어 로우레벨이 된다. 따라서 하나 이상의 제1전류경로(221A 내지 221D)와 하나 이상의 제2전류경로(222A 내지 222D) 중 플래그 어드레스(FADD)에 의해 선택되지 않은 하나 이상의 센싱노드에 대응하는 전류경로들은 모두 비활성화된다. 반면에 플래그 어드레스(FADD)에 의해 선택된 하나 이상의 센싱노드의 전압은 자신에게 대응하는 플래그 셀의 저장된 값에 의해 결정된다. 결과적으로 내부노드(I)에 흐르는 전류의 전류량은 플래그 어드레스(FADD)에 의해 선택된 하나 이상의 센싱노드에 대응하는 하나 이상의 플래그 셀에 저장된 값에 의해 결정된다.
즉 내부노드(I)에 흐르는 전류의 양은 플래그 어드레스(FADD)에 의해 하나 이상의 제1센싱노드(SO1A 내지 SO1D)가 선택된 경우 하나 이상의 제1전류경로(221A 내지 221D) 중 활성화된 제1전류경로 각각에 흐르는 전류의 양을 합한 것에 대응되고, 플래그 어드레스(FADD)에 의해 하나 이상의 제2센싱노드(SO2A 내지 SO2D)가 선택된 경우 하나 이상의 제2전류경로(222A 내지 222D) 중 활성화된 제2전류경로(222A 내지 222D) 각각에 흐르는 전류의 양을 합한 것에 대응된다.
판단부(220)는 내부노드(I)에 흐르는 전류의 양과 기준 전류량을 비교하여 하나 이상의 제1센싱노드(SO1A 내지 SO1D) 및 하나 이상의 제2센싱노드(SO2A 내지 SO2D) 중 선택된 센싱노드들에 대응되는 플래그 셀들에 저장된 플래그 데이터의 논리값을 판단한다. 즉 내부노드(I)에 흐르는 전류의 양과 기준 전류량을 비교하여 플래그 어드레스(FADD)에 의해 선택된 하나 이상의 플래그 셀들에 저장된 플래그 데이터의 논리값을 결정한다.
하나 이상의 제1센싱노드(SO1A 내지 SO1D)가 선택된 경우를 생각해 보자. 하나 이상의 제1센싱노드(SO1A 내지 SO1D)의 전압레벨에 의해 내부노드(I)에 흐르는 전류의 양이 결정된다. 따라서 내부노드(I)의 전류의 양과 기준 전류량과 비교하면하나 이상의 센싱노드(SO1A 내지 SO1D)들 중 하이레벨의 전압을 갖는 제1센싱노드가 특정한 개수(기준 전류에 의해 설정된 개수임)보다 많은지 적은지를 알 수 있는 것이다. 이때 제2센싱노드(SO2A 내지 SO2D)들의 전압은 모두 로우레벨(디스차지 되었음)이므로, 내부노드(I)에 흐르는 전류의 전류량에는 영향을 미치지 않는다. 하나 이상의 제2센싱노드(SO2A 내지 SO2D)가 선택된 경우 상술한 것과 반대가 된다.
221은 하나 이상의 제1센싱노드(SO1A 내지 SO1D)의 전압에 응답하여 내부노드(I)에 흐르는 전류의 양을 조절하는 부분을 나타내고, 222는 하나 이상의 제2센싱노드(SO2A 내지 SO2D)의 전압에 응답하여 내부노드(I)에 흐르는 전류의 양을 조절하는 부분을 나타낸다.
본 발명은 하나 이상의 플래그 셀(F1A 내지 F1D, F2A 내지 F2D)에 저장된 데이터를 독출하는 동작과 관련된 발명이므로 다수의 메모리 셀(M_1 내지 M_N)에 저장된 데이터가 독출되는 과정과는 직접적인 관련이 없으며, 다수의 메모리 셀(M_1 내지 M_N)에 저장된 데이터가 독출되는 과정은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 잘 알고 있는 부분에 해당하므로 이에 대한 설명은 생략한다.
본 발명은 전류 감지 회로(CSC, 논리값 결정부(223)에 해당함)에 1개의 입력단자(내부노드(I)에 해당함)만 있더라도 2비트 이상의 플래그 데이터에 대한 메이저리티 체크를 수행할 수 있다. 그 이유는 플래그 어드레스(FADD)에 의해 선택되지 않은 하나 이상의 센싱노드들을 모두 디스차지하여 내부노드(I)에 흐르는 전류의 양에 영향을 미치지 않도록 하기 때문이다. 결과적으로 전류 감지 회로의 1개의 입력단자에 다수의 체크 경로(각각의 체크 경로는 1비트의 플래그 데이터에 대해 메이저리티 체크를 하기 위한 전류를 생성하는 경로)가 연결되지만 그 중 플래그 어드레스(FADD)에 의해 지정된 하나의 체크 경로만 활성화되므로(나머지 체크 경로에는 전류가 흐르지 않음) 활성화된 체크 경로에 대응하는 플래그 데이터에 대해 메이저리티 체크를 할 수 있다.
도 2에 도시된 메모리를 예를 들어 설명하면 내부노드(I)에는 제1전류경로(221A 내지 221D)와 제2전류경로(222A 내지 222D)가 전기적으로 연결되어 있다. 제1전류경로(221A 내지 221D)는 제1플래그 셀(F1A 내지 F1D)에 저장된 값에 대해 메이저리티 체크를 수행하여 제1플래그 데이터의 논리값을 결정하기 위한 구성이고, 제2전류경로(222A 내지 222D)는 제2플래그 셀(F2A 내지 F2D)에 저장된 값에 대해 메이저리티 체크를 수행하여 제2플래그 데이터의 논리값을 결정하기 위한 구성이다. 그런데 플래그 어드레스(FADD)에 의해 제1센싱노드(SO1A 내지 SO1D)가 선택되면 제2센싱노드(SO2A 내지 SO2D)는 디스차지되어 제2전류경로(222A 내지 222D)는 내부노드(I)에 흐르는 전류에 영향을 미치지 않고, 제1전류경로(221A 내지 221D)만 내부노드(I)에 흐르는 전류에 영향을 미치므로 제1플래그 데이터의 논리값을 결정할 수 있다.
따라서 본 발명은 전류 감지 회로(도 2의 논리값 결정부(223)에 해당함)의 입력단자를 줄일 수 있으므로 메모리의 복잡성 및 면적을 줄여 레이아웃에 용이하다는 장점이 있다.
도 3는 본 발명의 다른 일실시예에 따른 메모리 장치의 구성도이다.
도 3은 도 2와 같이 2비트의 플래그 데이터에 대해 메이저리티 체크를 할 수 있는 1개의 입력단자와 1비트의 플래그 데이터에 대해 메이저리티 체크할 수 있는 다른 1개의 입력단자를 구비한 전류 감지 회로(CSC, 논리값 결정부(223)에 해당함)를 포함하는 메모리를 나타낸 것이다.
도 3에 도시된 바와 같이, 메모리는 제1플래그 데이터를 저장하는 하나 이상의 제1플래그 셀(F1A, F1B) 제2플래그 데이터를 저장하는 하나 이상의 제2플래그 셀(F2A, F2B), 제3플래그 데이터를 저장하는 하나 이상의 제3플래그 셀(F3A, F3B), 하나 이상의 제1플래그(F1A, F1B) 셀 중 자신에게 대응되는 제1플래그 셀에 저장된 값에 의해 전압레벨이 결정되는 하나 이상의 제1센싱노드(SO1A, SO1B), 하나 이상의 제2플래그(F2A, F2B) 셀 중 자신에게 대응되는 제2플래그 셀에 저장된 값에 의해 전압레벨이 결정되는 하나 이상의 제2센싱노드(SO2A, SO2B), 하나 이상의 제3플래그(F3A, F3B) 셀 중 자신에게 대응되는 제3플래그 셀에 저장된 값에 의해 전압레벨이 결정되는 하나 이상의 제3센싱노드(SO3A, SO3B), 플래그 어드레스(FADD)에 응답하여 하나 이상의 제1센싱노드(SO1A, SO1B) 또는 하나 이상의 제2센싱노드(SO2A, SO2B)를 선택하는 선택부(310) 및 선택된 센싱노드들의 전압레벨에 대응하는 전류가 흐르는 제1내부노드(I1) 및 하나 이상의 제3센싱노드의 전압레벨에 대응하는 전류가 흐르는 제2내부노드(I2)를 포함하되, 제1내부노드(I1)에 흐르는 전류의 양을 이용해 선택된 센싱노드들에 대응되는 플래그 셀들에 저장된 플래그 데이터의 논리값을 판단하고, 제2내부노드(I2)에 흐르는 전류의 양을 이용해 하나 이상의 제3플래그 셀(F3A, F3B)에 저장된 제3플래그 데이터의 논리값을 판단하는 판단부(320)를 포함한다. 또한 메모리는 다수의 메모리 셀(M_1 내지 M_N) 하나 이상의 제1플래그(F1A, F1B) 셀 중 자신에게 대응되는 제1플래그 셀에 저장된 값에 응답하여 하나 이상의 제1센싱노드(SO1A, SO1B) 중 자신에게 대응되는 제1센싱노드의 전압레벨을 결정하는 하나 이상의 제1페이지 버퍼(F1_PB1, F1_PB2), 하나 이상의 제2플래그 셀(F2A, F2B) 중 자신에게 대응되는 제2플래그 셀에 저장된 값에 응답하여 하나 이상의 제2센싱노드(SO2A, SO2B) 중 자신에게 대응되는 제2센싱노드의 전압레벨을 결정하는 하나 이상의 제2페이지 버퍼(F2_PB1, F2_PB2) 및 하나 이상의 제3플래그 셀(F3A, F3B) 중 자신에게 대응되는 제3플래그 셀에 저장된 값에 응답하여 하나 이상의 제3센싱노드(SO3A, SO3B) 중 자신에게 대응되는 제3센싱노드의 전압레벨을 결정하는 하나 이상의 제3페이지 버퍼(F3_PB1, F3_PB2)를 포함한다.
메모리의 구조에 관한 설명은 도 2의 설명에서 상술한 바와 동일하다. 다만 설명의 편의를 위해 1비트의 플래그 데이터를 저장하기 위한 플래그 셀의 개수를 도 3에서는 2개로 하였다.
이하 도 3을 참조하여 메모리의 동작에 대해 설명한다.
도 3의 메모리는 하나 이상의 제1, 2전류경로(321A, 321B, 322A, 322B) 중 선택된 하나 이상의 센싱노드에 대응하는 전류경로에 의해 제1내부노드(I1)에 흐르는 전류의 양이 결정되고, 하나 이상의 제3센싱노드(SO3A, SO3B)에 대응하는 제3전류경로(323A, 323B)에 의해 제2내부노드(I2)에 흐르는 전류의 양이 결정된다. 제1내부노드(I1)는 도 2의 내부노드(I)에 대응하고, 제1내부노드(I1)와 제2내부노드(I2)의 관계는 도 1의 P1, P2의 관계와 같다. 논리값 결정부(324) 물리적으로 분리된 2개의 입력단자(I1, IN2)가 있다는 점이 도 2의 메모리와 다르다. 이하에서는 도 3의 메모리와 도 2의 메모리의 차이를 중심으로 도 3의 메모리의 동작을 설명한다.
판단부(320)에 포함된 논리값 결정부(324)는 제1인에이블 신호(EN1)가 활성화된 경우 제1내부노드(I1)에 흐르는 전류에 응답하여 제1플래그 데이터 또는 제2플래그 데이터의 논리값을 결정하여 출력노드(OUT)로 출력하고, 제2인에이블 신호(EN2)가 활성화된 경우 제2내부노드(I2)에 흐르는 전류에 응답하여 제3플래그 데이터의 논리값을 결정하여 출력노드(OUT)로 출력한다.
제1인에이블 신호(EN1)가 활성화되고, 플래그 어드레스(FADD)에 의해 제1센싱노드들(SO1A, SO1B)이 선택된 경우 논리값 판단부(324)는 제1플래그 셀들(F1A, F1B)에 저장된 제1플래그 데이터의 논리값을 결정한다. 제1인에이블 신호(EN1)가 활성화되고, 플래그 어드레스(FADD)에 의해 제2센싱노드들(SO2A, SO2B)이 선택된 경우 논리값 판단부(324)는 제2플래그 셀들(F2A, F2B)에 저장된 제2플래그 데이터의 논리값을 결정한다.
제2인에이블 신호(EN2)가 활성화된 경우 논리값 판단부(324)는 제3플래그 셀들(F3A, F3B)에 저장된 제3플래그 데이터의 논리값을 결정한다. 참고로 도 3에서 플래그 어드레스(FADD)는 하나 이상의 제1센싱노드(SO1A, SO1B)와 하나 이상의 제2센싱노드(SO2A, SO2B) 중 어떤 센싱노드들이 선택될 것인지를 나타낸다.
제1내부노드(I1)에 흐르는 전류의 전류량이 결정되는 동작은 도 2에서 내부노드(I)의 전류의 전류량이 결정되는 동작과 동일하다.
선택부(310)는 플래그 어드레스(FADD)에 응답하여 플래그 어드레스(FADD)에 응답하여 제1디스차지 신호(D1) 또는 제2디스차지 신호(D2)를 활성화(하이레벨)하는 디스차지 신호 생성부(311), 제1디스차지 신호(D1)가 활성화(하이레벨)되면 하나 이상의 제1센싱노드(SO1A 내지 S01D)를 디스차지하는 제1디스차지부(312), 및 제2디스차지 신호(D2)가 활성화되면 하나 이상의 제2센싱노드(SO2A 내지 S02D)를 디스차지하는 제2디스차지부(313)를 포함한다. 선택부(310)의 구성 및 동작은 도 2에서 설명에서 상술한 선택부(210)와 거의 동일하다.
판단부(320)는 하나 이상의 제1센싱노드(SO1A, SO1B) 중 자신에게 대응되는 제1센싱노드의 전압레벨에 따라 활성화되거나 비활성화되는 하나 이상의 제1전류경로(321A, 321B), 하나 이상의 제2센싱노드(SO2A, SO2B) 중 자신에게 대응되는 제2센싱노드의 전압레벨에 따라 활성화되거나 비활성화되는 하나 이상의 제2전류경로(322A, 322B), 하나 이상의 제3센싱노드(SO3A, SO3B) 중 자신에게 대응되는 제3센싱노드의 전압레벨에 따라 활성화되거나 비활성화되는 하나 이상의 제3전류경로(323A, 323B), 제1인에이블 신호(EN1)가 활성화된 경우 선택부(310)에 의해 선택된 센싱노드들에 대응되는 전류경로들 중 활성화된 전류경로들의 개수에 대응하는 전류가 흐르는 제1내부노드(I1), 제2인에이블 신호(EN2)가 활성화된 경우 하나 이상의 제3전류경로(323A, 323B)들 중 활성화된 제3전류경로에 전류경로들의 개수에 대응하는 전류가 흐르는 제2내부노드(I2) 및 활성화된 인에이블 신호에 대응하는 내부노드에 흐르는 전류의 양과 기준 전류량을 비교하여 플래그 데이터의 논리값을 결정하는 논리값 결정부(324)를 포함한다.
제1인에이블 신호(EN1)가 활성화된 경우 판단부(320)의 동작은 도 2의 설명에서 상술한 판단부(310)의 동작과 거의 동일하다. 제2인에이블 신호(EN2)가 활성화된 경우 판단부(320)는 제2내부노드(I2)에 흐르는 전류의 양과 기준 전류량을 비교하여 제3플래그 데이터의 논리값을 결정한다.
도 3과 같이, 플래그 데이터가 3비트 이상인 경우 플래그 데이터 중 일부 비트들의 메이저리티 체크를 위한 체크 경로들은 전류 감지 회로(CSC, 논리값 결정부(320)에 해당함)의 1개의 입력단자로 연결되고, 나머지 비트들의 메이저리티 체크를 위한 체크 경로들은 각각 전류 감지 회로의 입력단자 1개와 연결될 수 있다. 이와 같은 경우에도 발명의 효과는 도 2의 메모리와 동일하다.
도 4는 본 발명의 일실시예에 따른 메모리의 동작방법을 설명하기 위한 순서도이다. 이하 도 2 및 도 4를 참조하여 본 발명에 따른 메모리의 동작방법에 대해 설명한다.
도 4에 도시된 바와 같이, 메모리의 제1플래그 데이터를 저장하는 하나 이상의 제1플래그 셀(F1A 내지 F1D) 및 제2플래그 데이터를 저장하는 하나 이상의 제2플래그 셀(F2A 내지 F2D)을 포함하는 메모리의 동작방법에 있어서, 메모리의 동작방법은 플래그 어드레스(FADD)에 응답하여 하나 이상의 제1플래그 셀(F1A 내지 F1D) 또는 하나 이상의 제2플래그 셀(F2A 내지 F2D)을 선택하는 단계(S401), 선택된 플래그 셀들에 저장된 값에 대응되는 전류를 생성하는 단계(S402) 및 생성된 전류의 양과 기준 전류량을 비교하여 선택된 플래그 셀들에 저장된 플래그 데이터의 논리값을 결정하는 단계(S403)를 포함한다.
전류를 생성하는 단계(S402)에서 생성되는 전류의 양은, 선택된 플래그 셀들에 저장된 값에 대응된다. 예를 들어 선택된 플래그 셀들에 저장된 값 중 '1'이 많을 경우 전류를 생성하는 단계(S402)에서 생성되는 전류의 양은 감소하고, 플래그 셀들에 저장된 값 중 '0'이 많을 경우 전류를 생성하는 단계(S402)에서 생성되는 전류의 양은 증가한다. 반대의 경우도 가능하다.
플래그 데이터의 논리값을 결정하는 단계(S403)에서는, 전류를 생성하는 단계(S402)에서 생성된 전류의 양이 기준 전류량보다 많은 경우 선택된 센싱노드들에 대응되는 플래그 셀들에 저장된 플래그 데이터의 논리값을 '0'으로 결정하고, 전류를 생성하는 단계(S402)에서 생성된 전류의 양이 기준 전류량보다 적은 경우 선택된 센싱노드들에 대응되는 플래그 셀들에 저장된 플래그 데이터의 논리값을 '1'로 결정한다. 상술한 바와 같이 반대의 경우도 가능하다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (17)

  1. 제1플래그 데이터를 저장하는 하나 이상의 제1플래그 셀;
    제2플래그 데이터를 저장하는 하나 이상의 제2플래그 셀;
    상기 하나 이상의 제1플래그 셀 중 자신에게 대응되는 제1플래그 셀에 저장된 값에 의해 전압레벨이 결정되는 하나 이상의 제1센싱노드;
    상기 하나 이상의 제2플래그 셀 중 자신에게 대응되는 제2플래그 셀에 저장된 값에 의해 전압레벨이 결정되는 하나 이상의 제2센싱노드;
    플래그 어드레스에 응답하여 상기 하나 이상의 제1센싱노드 또는 상기 하나 이상의 제2센싱노드를 선택하는 선택부; 및
    상기 선택된 센싱노드들의 전압레벨에 대응하는 전류가 흐르는 내부노드를 포함하되, 상기 내부노드에 흐르는 전류의 양을 이용해 상기 선택된 센싱노드들에 대응되는 플래그 셀들에 저장된 플래그 데이터의 논리값을 판단하는 판단부
    를 포함하는 메모리.
  2. 제 1항에 있어서,
    상기 선택부는,
    상기 하나 이상의 제1센싱노드 및 상기 하나 이상의 제2센싱노드 중 선택되지 않은 센싱노드들을 디스차지하는 메모리.
  3. 제 1항에 있어서,
    상기 판단부는,
    상기 내부노드에 흐르는 전류의 양과 기준 전류량을 비교하여 상기 하나 이상의 제1센싱노드 및 상기 하나 이상의 제2센싱노드 중 선택된 센싱노드들에 대응되는 플래그 셀들에 저장된 플래그 데이터의 논리값을 판단하는 메모리.
  4. 제 1항에 있어서,
    상기 하나 이상의 제1플래그 셀 중 자신에게 대응되는 제1플래그 셀에 저장된 값에 응답하여 상기 하나 이상의 제1센싱노드 중 자신에게 대응되는 제1센싱노드의 전압레벨을 결정하는 하나 이상의 제1페이지 버퍼; 및
    상기 하나 이상의 제2플래그 셀 중 자신에게 대응되는 제2플래그 셀에 저장된 값에 응답하여 상기 하나 이상의 제2센싱노드 중 자신에게 대응되는 제2센싱노드의 전압레벨을 결정하는 하나 이상의 제2페이지 버퍼
    를 더 포함하는 메모리.
  5. 제 1항에 있어서,
    상기 선택부는,
    상기 플래그 어드레스에 응답하여 제1디스차지 신호 또는 제2디스차지 신호를 활성화하는 디스차지 신호 생성부;
    상기 제1디스차지 신호가 활성화되면 상기 하나 이상의 제1센싱노드를 디스차지하는 제1디스차지부; 및
    상기 제2디스차지 신호가 활성화되면 상기 하나 이상의 제2센싱노드를 디스차지하는 제2디스차지부
    를 포함하는 메모리.
  6. 제 1항에 있어서,
    상기 판단부는,
    상기 하나 이상의 제1센싱노드 중 자신에게 대응되는 제1센싱노드의 전압레벨에 따라 활성화/비활성화되는 하나 이상의 제1전류경로;
    상기 하나 이상의 제2센싱노드 중 자신에게 대응되는 제2센싱노드의 전압레벨에 따라 활성화/비활성화되는 하나 이상의 제2전류경로;
    상기 선택된 센싱노드들에 대응되는 전류경로들 중 활성화된 전류경로들의 개수에 대응하는 전류가 흐르는 내부노드; 및
    상기 내부노드에 흐르는 전류의 양과 기준 전류량을 비교하여 상기 선택된 센싱노드들에 대응되는 플래그 셀들에 저장된 플래그 데이터의 논리값을 결정하는 논리값 결정부
    를 포함하는 메모리.
  7. 제 6항에 있어서,
    상기 하나 이상의 제1전류경로는,
    상기 하나 이상의 제1센싱노드 중 자신에게 대응되는 제1센싱노드의 전압레벨이 '하이'레벨인 경우 활성화되고, '로우'레벨인 경우 비활성화되고,
    상기 하나 이상의 제2전류경로는,
    상기 하나 이상의 제2센싱노드 중 자신에게 대응되는 제2센싱노드의 전압레벨이 '하이'레벨인 경우 활성화되고, '로우'레벨인 경우 비활성화되는 메모리.
  8. 제 7항에 있어서,
    상기 내부노드에 흐르는 전류의 양은,
    상기 하나 이상의 제1센싱노드가 선택된 경우 상기 하나 이상의 제1전류경로 중 활성화된 제1전류경로 각각에 흐르는 전류의 양을 합한 것에 대응되고,
    상기 하나 이상의 제2센싱노드가 선택된 경우 상기 하나 이상의 제2전류경로 중 활성화된 제2전류경로 각각에 흐르는 전류의 양을 합한 것에 대응되는 메모리.
  9. 제 5항에 있어서,
    상기 논리값 결정부는,
    상기 내부노드에 흐르는 전류의 양이 상기 기준 전류량보다 많은 경우 상기 선택된 센싱노드들에 대응되는 플래그 셀들에 저장된 플래그 데이터의 논리값을 제1값으로 결정하고, 상기 내부노드에 흐르는 전류의 양이 상기 기준 전류량보다 적은 경우 상기 선택된 센싱노드들에 대응되는 플래그 셀들에 저장된 플래그 데이터의 논리값을 제2값으로 결정하는 메모리.
  10. 제 1항에 있어서,
    다수의 메모리 셀을 더 포함하고, 상기 제1플래그 데이터 및 상기 제2플래그 데이터는 상기 다수의 메모리 셀에 저장된 데이터의 비트의 수를 나타내는 메모리.
  11. 제1플래그 데이터를 저장하는 하나 이상의 제1플래그 셀;
    제2플래그 데이터를 저장하는 하나 이상의 제2플래그 셀;
    제3플래그 데이터를 저장하는 하나 이상의 제3플래그 셀;
    상기 하나 이상의 제1플래그 셀 중 자신에게 대응되는 제1플래그 셀에 저장된 값에 의해 전압레벨이 결정되는 하나 이상의 제1센싱노드;
    상기 하나 이상의 제2플래그 셀 중 자신에게 대응되는 제2플래그 셀에 저장된 값에 의해 전압레벨이 결정되는 하나 이상의 제2센싱노드;
    상기 하나 이상의 제3플래그 셀 중 자신에게 대응되는 제3플래그 셀에 저장된 값에 의해 전압레벨이 결정되는 하나 이상의 제3센싱노드;
    플래그 어드레스에 응답하여 상기 하나 이상의 제1센싱노드 또는 상기 하나 이상의 제2센싱노드를 선택하는 선택부; 및
    상기 선택된 센싱노드들의 전압레벨에 대응하는 전류가 흐르는 제1내부노드 및 상기 하나 이상의 제3센싱노드의 전압레벨에 대응하는 전류가 흐르는 제2내부노드를 포함하되, 상기 제1내부노드에 흐르는 전류의 양을 이용해 상기 선택된 센싱노드들에 대응되는 플래그 셀들에 저장된 플래그 데이터의 논리값을 판단하고, 상기 제2내부노드에 흐르는 전류의 양을 이용해 상기 하나 이상의 제3플래그 셀에 저장된 상기 제3플래그 데이터의 논리값을 판단하는 판단부
    를 포함하는 메모리.
  12. 제 11항에 있어서,
    상기 선택부는,
    상기 하나 이상의 제1센싱노드 및 상기 하나 이상의 제2센싱노드 중 선택되지 않은 센싱노드들을 디스차지하는 메모리.
  13. 제 11항에 있어서,
    상기 판단부는,
    상기 제1내부노드에 흐르는 전류의 양과 기준 전류량을 비교하여 상기 하나 이상의 제1센싱노드 및 상기 하나 이상의 제2센싱노드 중 선택된 센싱노드들에 대응되는 플래그 셀들에 저장된 플래그 데이터의 논리값을 판단하고,
    상기 제2내부노드에 흐르는 전류의 양과 상기 기준 전류량을 비교하여 상기 제3플래그 셀들에 저장된 상기 제3플래그 데이터의 논리값을 판단하는 메모리.
  14. 제 11항에 있어서,
    상기 하나 이상의 제1플래그 셀 중 자신에게 대응되는 제1플래그 셀에 저장된 값에 응답하여 상기 하나 이상의 제1센싱노드 중 자신에게 대응되는 제1센싱노드의 전압레벨을 결정하는 하나 이상의 제1페이지 버퍼;
    상기 하나 이상의 제2플래그 셀 중 자신에게 대응되는 제2플래그 셀에 저장된 값에 응답하여 상기 하나 이상의 제2센싱노드 중 자신에게 대응되는 제2센싱노드의 전압레벨을 결정하는 하나 이상의 제2페이지 버퍼; 및
    상기 하나 이상의 제3플래그 셀 중 자신에게 대응되는 제3플래그 셀에 저장된 값에 응답하여 상기 하나 이상의 제3센싱노드 중 자신에게 대응되는 제3센싱노드의 전압레벨을 결정하는 하나 이상의 제3페이지 버퍼
    를 더 포함하는 메모리.
  15. 제1플래그 데이터를 저장하는 하나 이상의 제1플래그 셀 및 제2플래그 데이터를 저장하는 하나 이상의 제2플래그 셀을 포함하는 메모리의 동작방법에 있어서,
    플래그 어드레스에 응답하여 상기 하나 이상의 제1플래그 셀 또는 상기 하나 이상의 제2플래그 셀을 선택하는 단계;
    상기 선택된 플래그 셀들에 저장된 값에 대응되는 전류를 생성하는 단계; 및
    상기 생성된 전류의 양과 기준 전류량을 비교하여 상기 선택된 플래그 셀들에 저장된 플래그 데이터의 논리값을 결정하는 단계
    를 포함하는 메모리의 동작방법.
  16. 제 15항에 있어서,
    상기 전류를 생성하는 단계에서 생성되는 전류의 양은, 상기 선택된 플래그 셀들에 저장된 값에 대응되는 메모리의 동작방법.
  17. 제 15항에 있어서,
    상기 선택된 플래그 셀들에 저장된 플래그 데이터의 논리값을 결정하는 단계는,
    상기 생성되는 전류의 양이 상기 기준 전류량보다 많은 경우 상기 선택된 센싱노드들에 대응되는 플래그 셀들에 저장된 플래그 데이터의 논리값을 제1값으로 결정하고, 상기 생성되는 전류의 양이 상기 기준 전류량보다 적은 경우 상기 선택된 센싱노드들에 대응되는 플래그 셀들에 저장된 플래그 데이터의 논리값을 제2값으로 결정하는 메모리의 동작방법.
KR1020110037181A 2011-04-21 2011-04-21 메모리 및 이의 동작방법 KR20120119331A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110037181A KR20120119331A (ko) 2011-04-21 2011-04-21 메모리 및 이의 동작방법
US13/238,435 US8750048B2 (en) 2011-04-21 2011-09-21 Memory device and method for operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110037181A KR20120119331A (ko) 2011-04-21 2011-04-21 메모리 및 이의 동작방법

Publications (1)

Publication Number Publication Date
KR20120119331A true KR20120119331A (ko) 2012-10-31

Family

ID=47021256

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110037181A KR20120119331A (ko) 2011-04-21 2011-04-21 메모리 및 이의 동작방법

Country Status (2)

Country Link
US (1) US8750048B2 (ko)
KR (1) KR20120119331A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101799765B1 (ko) * 2011-11-21 2017-11-22 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
JP2013131275A (ja) * 2011-12-22 2013-07-04 Toshiba Corp 不揮発性半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004015434A (ja) * 2002-06-06 2004-01-15 Elpida Memory Inc 多数決回路
JP3935139B2 (ja) * 2002-11-29 2007-06-20 株式会社東芝 半導体記憶装置
US7716413B2 (en) * 2004-02-15 2010-05-11 Sandisk Il Ltd. Method of making a multi-bit-cell flash memory
KR100733952B1 (ko) * 2006-06-12 2007-06-29 삼성전자주식회사 플래그 셀들 사이의 커플링을 최소화시킬 수 있는멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법

Also Published As

Publication number Publication date
US8750048B2 (en) 2014-06-10
US20120269010A1 (en) 2012-10-25

Similar Documents

Publication Publication Date Title
US20240005999A1 (en) Nonvolatile semiconductor memory device including a memory cell array and a control circuit applying a reading voltage
US7768828B2 (en) Flash memory device capable of storing multi-bit data and single-bit data
US8254181B2 (en) Nonvolatile memory device and programming method
US8243538B2 (en) Small unit internal verify read in a memory device
US7586790B2 (en) Flash memory device and refresh method
KR100784867B1 (ko) 엠에스비 프로그램 상태를 저장하는 플래그 셀들을구비하는 비휘발성 메모리 장치
US7457911B2 (en) Nonvolatile memory device and method for storing status information using multiple strings
US7551510B2 (en) Memory block reallocation in a flash memory device
US8565022B2 (en) Memory system and method of operating the same
JP2008047273A (ja) 半導体記憶装置およびその制御方法
US8134868B2 (en) Memory device biasing method and apparatus
US8559233B2 (en) Semiconductor memory device
US7755956B2 (en) Non-volatile semiconductor memory and method for replacing defective blocks thereof
US20120002469A1 (en) Nonvolatile semiconductor memory device
US20120063237A1 (en) Nonvolatile memory device and method of operating the same
CN108630278B (zh) 存储装置和存储方法
KR20120105155A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR101435889B1 (ko) 공통 소스 라인 전압을 제어하는 플래시 메모리 장치,그것의 프로그램 검증 방법, 그리고 그것을 포함하는메모리 시스템
US10832789B1 (en) System countermeasure for read operation during TLC program suspend causing ADL data reset with XDL data
KR20120119331A (ko) 메모리 및 이의 동작방법
TW202029199A (zh) 用於判定記憶體單元之預期資料使用期限之裝置及方法
US7283396B2 (en) System and method for matching resistance in a non-volatile memory
US20230410856A1 (en) Memory chip, memory device and operation method thereof
JP2009015977A (ja) 不揮発性半導体メモリとそれを用いた記憶装置
CN113900581A (zh) 存储器装置及其读取方法

Legal Events

Date Code Title Description
A201 Request for examination
E601 Decision to refuse application