DE3529476A1 - Treiberkreis fuer einen gemeinsamen signalabtastverstaerker - Google Patents

Description

Treiberkreis für einen gemeinsamen Signalabtastverstärker

BESCHREIBUNG

Die vorliegende Erfindung bezieht sich auf einen Treiberkreis für einen gemeinsamen Signalabtastverstärker, wobei letzterer vorzugsweise zwischen zwei Paaren von gefalteten oder offenen Bitleitungen angeordnet ist und dabei mit hoher Geschwindigkeit zum Ansprechen bringbar ist.

Fig. 1 zeigt ein Ausführungsbeispiel eines gemeinsamen Signalabtastverstärkers, welcher in Verbindung mit der vorliegenden Erfindung verwendet werden kann. Gemäß Fig. i ist dabei ein Taktsignal 0„ vorgesehen, welches den entsprechenden Quellen von Transistoren 1 und 2 zugeführt werden kann. Der Abfluß des Transistors 1 ist mit einem Abtastpunkt 9 verbunden, während sein Steueranschluß zu einem Abtastpunkt 10 führt. Auf der anderen Seite ist der Abfluß des Transistors 2 mit dem Abtastpunkt 10 verbunden, während der Steueranschluß an dem Abtastpunkt 9 angeschlossen ist. Die beiden Transistoren 1 und 2 bilden einen Abtastverstärker des Flip-Flop-Typs.

Der Abtastpunkt 9 ist über einen Transfertransistor 7_Ώ mit einer Bitleitung 3„ verbunden, während der betreffende Abtastpunkt 9 auf der anderen Seite über einen Transfertransistor 7- mit einer Bitleitung 3_T verbu-nden ist. Der Abtastpunkt 10 ist hingegen über einen Transfertransistor 8_R mit einer Bitleitung 4_R verbunden, während die-

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ser Abtastpunkt 10 ebenfalls über einen Transfertransistor 8_T mit einer Bitleitung 4_T verbunden ist. Die Transfertransistoren 7_D und 8t, können dabei die beiden Bitleitungen 3_R und 4_R auf der rechten Seite mit Hilfe des Abtastverstärkers an- und ausschalten, wobei die An- und Aus-Steuerung mit Hilfe eines Steuertaktsignals φ_οη erfolgt. Die Transfertransistoren 7_T und 8_T ermöglichen auf der

Lj J-J

anderen Seite das An- und Ausschalten der Bitleitungen 3_L und 4, auf der rechten Seite mit Hilfe des Abtastverstärkers, wobei die Ansteuerung in diesem Fall mit Hilfe eines Steuertaktsignals φ... erfolgt. Die Bitleitungen 3„ und 4_ bilden ein Paar von gefalteten Bitleitungen, während die Bitleitungen 3_T und 4_T ein anderes Paar von gefalteten Bitleitungen darstellen. Der in Fig. 1 dargestellte gemeinsame Signalabtastverstärker, welcher durch die beiden Transistoren 1 und 2 gebildet ist, wird dabei von den beiden Paaren von gefalteten Bitleitungen gemeinsam benutzt.

Die auf der rechten Seite von Fig. 1 befindlichen Bitleitungen 3p und 4_R sind mit den Quellenanschlüssen von Transistoren 5_R und 6_R verbunden. Eine Vorladungsspannung V_R wird den entsprechenden Abflußelektroden'der Transistoren 5_η und 6_O zugeführt, während ein Vorladungstaktsignal φ_1τ, den entsprechenden Steuerelektroden zugeführt wird. Diese Transistoren 5_D und 6_D ermöglichen eine Aufladung der Bitleitungen 3_D und 4_D auf eine Vorladungsspannung V_D in Abhängigkeit eines Vorladungstaktsignals V₁„. Die Bitleitungen 3~ und 4„ sind fernerhin mit Speicherzellen MC₁₀ und MC_n-T, verbunden. Der Speicherinhalt der Speicherzelle MC._R wird auf der Bitleitung 3 ausgelesen, sobald eine Wortleitung WL gewählt ist, während der Speicherinhalt

der Speicherzelle MC™ auf der Bitleitung 4_R ausgelesen wird, sobald eine Wortleitung WL™ gewählt ist. Die Bitleitungen 3_ und 4_ sind fernerhin mit Hilfsspeicherzellen DC₁ „ und DC_or. verbunden. Das zwischen dem Auslesepo-

IK eilt

tential der Information "0" und der Information "1" vorhandene Zwischenpotential wird dabei bezüglich der Hilfsspeicherzelle DC_n' auf der Bitleitung 3_D ausgelesen, so-

IK K

bald eine Hilfswortl'eitung DWL₁- gewählt ist, während das

XK

betreffende Zwischenpotential auf der Bitleitung 4 ausgelesen wird, sobald eine Hilfswortleitung DWLp_R mit Bezug auf die Hilfsspeicherzelle DC_0n gewählt ist.

Ähnliche Elemente wie die mit den Bitleitungen 3„ und 4_R verbundenen Elemente sind mit den Bitleitungen 3_T und 4_T auf der linken Seite vorgesehen. Diese Elemente entsprechen den bereits erörterten Elementen, wobei allerdings anstelle der Indizes "R" Indizes "L" verwendet sind, so daß in diesem Fall auf eine genauere Beschreibung verzichtet werden kann.

Die auf der linken Seite befindlichen Bitleitungen 3_T

Xi

und 4. sind über Transfertransistoren 11 und 12 mit entsprechenden Lese-/Schreibleitungen I/CL und I/Op verbunden. Den entsprechenden Steuerelektroden der Transfertransistoren Ii und 12 wird ein Taktsignal φ. zugeführt.

Obwohl allein vier Wortleitungen WL₁₀, W.L_Mt), WL₁₁. und WL._TT

XK InK XXj JNXj

in Fig. 1 gezeigt sind, so kann die Anzahl N eine beliebige gerade Zahl der Wortleitungen auf jeder Seite entsprechend gewählt werden, während die Anzahl N von Speicherzellen MC_1n .(MC₁. ). bis MC™ (MC._TT ), welche mit den Bit-

XK XXi XnK InXj

leitungen 3_n (3. ) und 4_D (4_T ) verbunden sind, durch N/2 festgelegt werden.

K Xi K Xi

Obwohl der in Fig. 1 dargestellte Schaltkreis nur einen einzigen Abtastverstärker aufweist, weist ein tatsächlich verwendeter Speicher im allgemeinen eine Mehrzahl derartiger Abtastverstärker auf, welche vertikal angeordnet sind, um auf diese Weise eine Anordnung von Speicherzellen zu bilden.

Im folgenden soll nunmehr ein Schaltkreis beschrieben werden, welcher nur einen Abtastverstärker und zwei Wortleitungen aufweist, um auf diese Weise das Verständnis der vorliegenden Erfindung zu erleichtern.

Fig. 2 zeigt ein Zeitdiagramm bei einem NMOS-Halbleiterelement, welches zur Erläuterung der Funktionsweise der Schaltanordnung von Fig. 1 verwendet ist.

In einem Wartezustand bis zum Zeitpunkt T- befindet sich das Vorladungstaktsignal (L, auf einem hohen Signalwert, wodurch die Transistoren 5_T und 6_T in den Ein-Zustand ge-

■■, ■ Xj Xi

schaltet werden, während die Bitleitungen 3, und 4, auf

J_i Xj

die Vorladungsspannung von V_x geladen werden. Das Vorla-

Xi

dungstaktsignal (L₁-. befindet sich ebenfalls auf einem hohen

XK

Signalwert, so daß die Bitleitungen 3_O und 4_D über die

κ κ

Transistoren 5_R und 6_R auf die Vorladungsspannung V„ aufgeladen werden. Während dieses Zeitintervalls befindet sich das den Abtastverstärker entaktivierende Taktsignal Φ₃ auf einem hohen Signalwert, so daß der Abtastverstärker in dem Wartezustand gehalten ist. Es sei in diesem Zusammenhang angenommen, daß eine der Speicherzellen MC₁„ und MC_NR auf der rechten Seite des Abtastverstärkers mit Hilfe eines nicht dargestellten Adressiersignals adressiert ist, was zur Folge hat, daß das Potential auf einer der beiden Wortleitungen WL₁₀ oder WL._T_ und einer der Hilfs-

XK IMK

wortleitungen DWL_1n oder DWL_O_ erhöht ist, während die nicht gewählte Wortleitung WL₁, oder WL„_L und die Hilfswortleitung DWL₁₁. oder DWL₀₁. sich auf einem niedrigen Spannungswert befinden.

Die Potentialwerte der gewählten Wortleitung und der Hilfswortleitung werden nicht unmittelbar bei der Adressierung durch das Adressiersignal erhöht. Dies ist deshalb der Fall, weil das Adressiersignal einem nicht dargestellten Dekoder zugeführt wird, welcher die Potentialwerte von bestimmten Wortleitungen und Hilfswortleitungen erhöht, wobei die Zunahme der Potentialwerte auf der jeweiligen Wortleitung bzw. HiIfswortleitung durch die Adressierung entsprechend einem Zeitintervall für die Signalverarbeitung innerhalb des Dekoders verzögert ist.

Im folgenden soll nunmehr jener Fall beschrieben werden, in welchem beispielsweise die Wortleitung WL._ und die Hilfswortleitung DWLp,, ausgewählt werden.

Beim Auftreten eines Adressiersignals erhält das Steuertaktsignal φ_οτ zum Zeitpunkt T_ einen niedrigen Spannungswert,bevor die Potentialwerte auf der Wortleitung WL-_R und der Hilfswortleitung DWL_2R zunehmen, was zur Folge hat, daß die beiden Transfertransistoren 7_T und 8_T beide in ihren nichtleitenden Zustand gelangen. Die Abtastpunkte und 10 werden demzufolge von den beiden Bitleitungen 3. und 4. elektrisch abgeschaltet, während die auf der Wortleitung WL_1R und der Hilfswortleitung DWL„_R vorhandenen Potentialwerte zum Zeitpunkt T₃ zunehmen. Die in der Speicherzelle MC₁₁-, befindliche Information wird daraufhin auf

λ ti .

die Bitleitung 3„ ausgelesen, während die in der Hilfεκ

Speicherzelle DCp_R befindliche Ladung auf die Bitleitung 4_D ausgelesen wird. Die ausgelesene Information wird demzufolge über die Transfertransistoren 7„ und 8_R den Abtastpunkten 9 und 10 zugeführt, und zwar während der Zeitperiode, während welcher das Steuertaktsignal φ_ο_ sich

C.SX

zum Zeitpunkt T. auf einem hohen Signalwert befindet. Der Spannungswert des Steuertaktsignals φ_?_ fällt zum Zeitpunkt Ί. geringfügig ab, während die Impedanzwerte der Transfertransistoren 7~. und 8_O erhöht werden. Sobald

κ κ

das Taktsignal φ,, zum Zeitpunkt T_ einen niedrigen Spannungswert erreicht, wird der durch die Transistoren 1 und 2 gebildete -Abtastverstärker aktiviert und die den Abtastpunkten 9 und 10 zugeführte Information entsprechend verstärkt. Die verstärkte Information wird dann über die Transfertransistoren 7_O und 8,-. den Bitleitungen 3_n und 4_O

KK KK

zurückgeleitet, um auf diese Weise in der gewählten Speicherzelle erneut eingeschrieben zu werden. Das Steuertaktsignal φ_οτ gelangt zum Zeitpunkt T_ erneut auf einen hohen Signalwert, wodurch die verstärkte Information über die Transfertransistoren 7. und 8_L den Bitleitungen 3_L und 4, transferiert wird.

Zum Zeitpunkt T₇ gelangt das Taktsignal φ auf einen hohen Signalwert, so daß die verstärkte Information über die Transfertransistoren 10 und 11 den Lese-/Schreibleitungen 1/O₁ und I/Op transferiert wird. Die Wortleitung WL-„, die Hilfswortleitung DWLp_R und das Taktsignal Φ₄ erreichen zum Zeitpunkt Tg erneut niedrige Spannungswerte, während die Taktsignale 0_1R, Φ-^, Φ3 und 0_2R zum Zeitpunkt T_g hohe Signalwerte annehmen, so daß auf diese Weise die gefalteten Bitleitungen auf beiden Seiten die Potentialwerte V_n

bzw. V_T erhalten, und der Abtastverstärker in seinen Warte-

- li -

zustand zurückkehrt.

Der sequentielle Lese-ZSchreibvorgang wird in der beschriebenen Weise durchgeführt. Die Impedanzwerte der Transfertransistoren 7.„ und 8_Ώ werden bei der Verstärkung des Abtastverstärker erhöht, wodurch die Kapazitätsbelastung der Abtastpunkte 9 und 10 reduziert wird, so daß auf diese Weise eine Erhöhung der Wirkungsempfindlichkeit zustandekommt .

Falls die auf der linken Seite befindlichen Speicherzellen MG₁₁. und MC._TT gewählt werden, werden die Wellenformen

-L JL In J_»

der Steuertaktsignale φ~ und φρ~ gegeneinander ausgetauscht.

Der in Fig. 1 dargestellte Abtastverstärker wird, wie erwähnt, derart betrieben, daß derselbe von zwei Paaren von gefalteten Bitleitungen gemeinsam benutzt wird.

So wie sich anhand obiger Beschreibung ergibt, haben die Wellenformen der Steuersignale φρ~ und φρ_Τ wichtige Funktionen zum Treiben des gemeinsamen AbtastVerstärkers. Das auf der nicht gewählten Seite vorhandene Steuertaktsignal, d.h. in dem vorliegenden Fall φ',-muß dabei unmittelbar auf einen niedrigen Spannungswert gebracht werden, bevor die Potentialwerte der gewählten Wortleitungen bei der Adressierung der Speicherzellen durch das Adressiersignal ansteigen, d.h. bevor das Auslesen der Speicherzellen erfolgt, wodurch erreicht wird, daß die nicht gewählten Bitleitungen von dem Abtastverstärker abgetrennt werden. Ein langsamer Abfall des Steuertaktsignals auf der nicht gewählten Seite verzögert das Auslesen der Speicherzellen,

wodurch ein Auslesen mit hoher Geschwindigkeit verhindert wird. Ein langsamer Abfall des Steuertaktsignals verzögert fernerhin den Transfer der durch den Abtastverstärker verstärkten Information in Richtung der Lese-/Schreibleitungen 1/O₁ und I/0_p, wodurch ein Auslesen mit hoher Geschwindigkeit verhindert wird. Es ist demzufolge ein Treiberkreis für einen gemeinsamen Abtastverstärker erforderlich, welcher einen sehr rasch durchzuführenden Auslesevorgang gestattet, indem die vorhandenen Bitleitungen gegenüber dem Abtastverstärker sehr rasch angeschlossen bzw. abgetrennt werden.

Es ist demzufolge Aufgabe der vorliegenden Erfindung, einen Treiberkreis für einen von zwei Paaren von Bitleitungen gemeinsam angesteuerten Abtastverstärker zu schaffen, welcher das Anschalten bzw. Abtrennen der Bitleitungen von und zu dem Abtastverstärker mit hoher Geschwindigkeit erlaubt, so daß der gemeinsame Abtastverstärker mit hoher Geschwindigkeit betrieben werden kann.

Erfindungsgemäß wird dies bei einem Treiberkreis für einen gemeinsamen Signalabtastverstärker, welcher einen gemeinsamen Signalabtastverstärkerkreis mit hoher Geschwindigkeit ansteuert, bestehend aus zwei Paaren von Bitleitungen, welche mit entsprechenden Speicherzellen verbunden sind, fernerhin einen zwischen den beiden Paaren von Bitleitungen vorgesehenen Abtastverstärker, welcher die von den Speicherzellen ausgelesene Information verstärkt, einer ersten Transfertransistorgruppe, welche zwischen einer der Paare von Bitleitungen und dem Abtastverstärker angeordnet ist, während eine zweite Transfertransistorgruppe zwischen dem anderen Paar von Bitleitungen und dem

Abtastverstärker angeordnet ist, demzufolge der Abtastverstärker von den beiden Paaren von Bitleitungen gemeinsam verwendet wird, allerdings dadurch erreicht, indem der vorgesehene Treiberkreis mit einem Verriegelungstaktgeneratorkreis, einem Dekoder sowie einem An-/Aus-Steuerkreis versehen ist. Der Verriegelungstaktgeneratorkreis erzeugt dabei ein Verriegelungstaktsignal, welches mit hoher Geschwindigkeit auf die Adressierung von Speicherzellen anspricht. Der Dekoder entkodiert das Verriegelungstaktsignal des Verriegelungstaktgeneratorkreises, während der An-/Aus-Steuerkreis derart ausgelegt ist, daß die An- und Ausschaltvorgänge der ersten und zweiten Transfertransistorgruppen auf der Basis des Ausgangssignals des Dekoders gesteuert werden. Der An-/Aus-Steuerkreis umfaßt dabei einen Verriegelungsast, mit welchem eine der beiden Speicherzellen das Basispotential Jener Transfertransistorgruppe verriegelt wird, welche zwischen den Bitleitungen in einem Bereich angeordnet ist, der nicht mit der adressierten Speicherzelle verbunden ist, während der Abtastverstärker eine Bitleitung-Vorladungsspannung erhält, so daß auf diese Weise die Transfertransistorgruppe abgeschaltet wird. .

Im Rahmen der vorliegenden Erfindung wird ein Verriegelungstaktsignal erzeugt, welches mit hoher Geschwindigkeit auf die Adressierung anspricht, um auf diese Weise ein Steuertaktsignal mit Hilfe des Verriegelungstaktgenerators zu erzeugen. Auf diese Weise erfolgt die Steuerung der Ein- und Ausschaltvorgänge der ersten und zweiten Transfertransistorgruppe mit Hilfe des Steuertaktsignals,. so daß die auf der nicht gewählten Seite vorhandenen Bitleitungen von dem Abtastverstärker unmittelbar nach der

Adressierung der Speicherzelle abgetrennt werden können. Um die ersten und zweiten Transistorgruppen abzuschalten, wird die Gatterspannung der Transfertransistorgruppe nicht vollkommen auf den niedrigeren Spannungswert reduziert, sondern auf der Bitleitung-Vorladungsspannung verriegelt, so daß auf diese Weise das zum Abschalten der Transfertransistorgruppe erforderliche Zeitintervall im Vergleich mit jenem Fall reduziert werden kann, in welchem die Gatterspannung vollkommen auf einen niedrigeren Spannungswert reduziert wird. Demzufolge ist es möglich, daß der Abschaltvorgang mit sehr hoher Geschwindigkeit durchgeführt werden kann. Selbst wenn das Zeitintervall vom Zeitpunkt der Adressierung der Speicherzelle bis zum tatsächlichen Auslesen der Information aus der Speicherzelle sehr kurz ist, können die auf der nicht gewählten Seite vorhandenen Bitleitungen innerhalb eines sehr kurzen Zeitintervalls von dem Abtastverstärker abgetrennt werden, so daß auf diese Weise ein mit hoher Geschwindigkeit durchgeführter Treibervorgang des gemeinsamen Abtastverstärkers durchführbar ist.

Die Gatterspannung der Transfertransistorgruppe wird fernerhin, wie erwähnt, auf der Bitleitung-Vorladungsspannung gehalten, so daß die Transfertransistorgruppe automatisch durch die Verstärkungsfunktion des Abtastverstärkers angeschaltet wird, so daß auf diese Weise die Bitleitungen auf der nicht gewählten Seite mit dem Abtastverstärker erneut verbunden werden. Die erneute Herstellung einer Verbindung kann demzufolge im Vergleich mit jenem Fall sehr rasch durchgeführt werden, in welchem die Spannung den Gattern der Transfertransistorgruppe zugeführt wird, nachdem der Vorgang der erneuten Verbindung des Abtastverstär-

kers mit den Bitleitungen auf der nicht gewählten Seite durchgeführt worden ist. Der Inhalt der Speicherzelle kann demzufolge unmittelbar nach Beendigung des Vorgangs des Abtastverstärkers nach außen hin ausgelesen werden, so daß auf diese Weise ein Auslesevorgang mit hoher Geschwindigkeit erzielbar ist.

Die Erfindung soll nunmehr anhand von Ausführungsbeispielen näher erläutert und beschrieben werden, wobei auf die beigefügten Zeichnungen Bezug genommen ist. Es zeigen:

Fig„ 1 ein Schaltdiagramm einer Ausführungsform eines gemeinsamen Abtastverstärkers, welcher in Verbindung mit der vorliegenden Erfindung verwendbar ist;

Fig. 2 ein Zeitdiagramm zur Erläuterung der Funktionsweise zum Antreiben des in Fig. 1 dargestellten Schaltkreises;

Fig. 3 ein Schaltdiagramm zur Erläuterung des Antreibvorgangs bei einer Ausführungsform gemäß der Erfindung;

Fig. 4 ein Schaltdiagramm eines Teiles einer Ausführungsform der vorliegenden Erfindung, welche insbesondere mit einem Schaltkreis zur Erzeugung der Steuertaktsignale versehen ist;

Fig. 5 ein Zeitdiagramm zur Erläuterung der Funktionsweise des Schaltkreises von Fig. 4;

Fig. 6 ein Schaltdiagramm eines anderen Teils einer Ausführungsform der Erfindung, welche insbesondere mit einem Schaltkreis zur Erzeugung der Verriegelungstaktsignale versehen ist;

Fig. 7 ein Zeitdiagramm zur Erläuterung der Funktionsweise des Schaltkreises von Fig. 6;

Fig. 8 ein Schaltdiagramm eines anderen Teils der Ausführungsform gemäß der Erfindung, mit Darstellung insbesondere des Entkodierkreises zur Entkodierung der Verriegelungstaktsignale, welche von dem Schaltkreis von Fig. 6 abgegeben und dem Schaltkreis von Fig. 4 zugeführt werden;

Fig. 9 ein Zeitdiagramm zur Erläuterung der Funktionsweise des Schaltkreises von Fig. 8;

Fig.10 ein Schaltdiagramm eines weiteren Teils der Ausführungsform gemäß der Erfindung unter Darstellung insbesondere des Schaltkreises zur Erzeugung der Taktsignale zum Antreiben des Schaltkreises von Fig. 4;

und

Fig.11 ein Zeitdiagramm zur Erläuterung der Funktionsweise des Schaltkreises von Fig. 10.

Fig. 3 zeigt ein Zeitdiagramm zur Erläuterung der Funktionsweise einer Ausführungsform gemäß der Erfindung zum Treiben eines gemeinsamen Abtastverstärkers. Die Grundstruktur des Schaltkreises eines derartigen gemeinsamen Abtastverstärkers kann dabei identisch wie in Fig. 1 ausgebildet sein. Im Wartezustand befinden sich die Vorladungstaktsignale φ_{1 T} und φ_1Τ3 auf einem hohen Signal wert, so daß die Bitleitungen 3_R, 4_R, 3, und 4_L auf die entsprechenden Vorladungsspannungen V_R und V_T aufgeladen werden. Die Spannungswerte V„ und V₁. sind dabei gleich eingestellt, so daß dieselben im folgenden mit V_R__F bezeichnet werden sollen.

Zu dem betreffenden Zeitpunkt sind die Spannungswerte der Steuertaktsignale φρ. und φρ~ höher als die Gesamtheit der Bitleitungs-Vorladungsspannung V_R„„ und der Schwellwertspannung der Transfertransistoren eingestellt. Alle Transfertransistoren 7_L, 8_L, 7_R und 8_R befinden sich demzufolge im angeschalteten Zustand, während die Abtastpunkte 9 und 10 auf das Potential V-^₁-, aufgeladen sind. Die besondere Eigenschaft einer derartigen Ansteuerung besteht darin, daß der Wert des Steuertaktsignales φ_οτ auf der nicht gewählten Seite nicht vollkommen auf einen niedrigen Spannungswert reduziert wird, sondern auf eine Bitleitungs-Vorladungsspannung V_D„_ festgelegt ist, bevor bei der Adressierung der Speicherzellen ein entsprechender Spannungsanstieg auf den entsprechenden Wortleitungen zustande kommt. Die Bitleitungen 3_R, 3,, 4_R und 4, und die Abtastpunkte 9 und 10 befinden sich demzufolge auf dem Potentialwert des Signals V_n-^, so daß die Transfertransisto-

KiL γ

ren 7 und 8_T abgeschaltet sind, wobei die Abflußquellen

Lj - Li*- .

und Gatterelektroden durch die Verriegelung des Steuertaktsignals φ-, auf den Wert V_RE„ denselben Spannungswert erhalten. Ein derartiger Abschaltvorgang kann dabei durch Verriegelung des Spannungswertes des Steuertaktsignales Φ₂τ auf den Wert V_R„_F mit höherer Geschwindigkeit erreicht werden als wenn derselbe auf den niedrigen Spannungswert reduziert wird.

Wenn beispielsweise die einen niedrigen Spannungswert speichernde Speicherzelle MC_1R adressiert wird, erfolgt der Betriebsablauf in der folgenden Weise: Gemäß Fig. 3 bedeuten die Symbole V_OD und V_OT die Potentialwerte auf

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den Bitleitungen 3_R und 3., während das Symbol V ' den Potentialwert an dem Abtastpunkt 9 angibt. Zum Zeitpunkt

T. erreichen die Vorladungstaktsignale (L_R und (L.. ihre niedrigen Spannungswerte, während die Potentialwerte V_qD und

Uli

V_OT auf dem Potentialwert V_n^₁₇, verbleiben. Zum Zeitpunkt

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T₂ wird das Steuertaktsignal Φ₂ auf dem Spannungswert V_nr„ verriegelt, so daß die Transfertransistoren 7_T und 8_T

KÜr L· L·

wie beschrieben abgeschaltet werden und die Bitleitung 3_T

elektrisch von dem Abtastpunkt 9 abgetrennt wird. Auf der anderen Seite behält das Steuertaktsignal φ_?η seinen hohen Spannungswert, so daß die Bitleitung 3_n mit dem Abtastpunkt

9 verbunden bleibt. Zum Zeitpunkt T wird das auf der Wort-

leitung WL befindliche Potential erhöht und die innerhalb der Speicherzelle MC_1n befindliche Information auf

XK

der Bitleitung 3_n ausgelesen. Zu diesem Zeitpunkt wird das

auf der Bitleitung 3_D befindliche Potential V₀₀ geringfü-

K On

gig reduziert, wobei die Größe des Potentials durch das Kapazitätsverhältnis der Speicherzelle MC_1n gegenüber der

IK

Bitleitung 3_n bestimmt ist. Das auf dem Abtastpunkt 9 be-

findliche Potential wird in Abhängigkeit dieser Tatsache geringfügig reduziert, wobei jedoch der Transfertransistor 7, nicht angeschaltet wird, da der verringerte Potentialwert im allgemeinen kleiner als die Schwellwertspannung V„_H der Transistoren ist. Zum Zeitpunkt T,- erreicht das Taktsignal φ- seinen niedrigeren Spannungswert, wodurch der Abtastverstärker aktiviert und der auf dem Abtastpunkt 9 vorhandene Potentialwert anfängt, sich zu verringern. Zu diesem Zeitpunkt wird das Steuertaktsignal φ_οη auf den

C-SX

Wert Vppp reduziert und die Bitleitung 3_D kurzzeitig von dem Abtastpunkt 9 abgetrennt, so daß auf diese Weise die kapazitive Belastung reduziert und die Vers-ärkung"Sempfindlichkeit verbessert wird. Nach einem Zei ;intervall δ Τ nach dem Zeitpunkt T₅ reduziert sich d^cr Potenöialwert V_g auf den Wert V_RE„ - V_„, so daß die T.'ansfertransistoren

BAD ORIG'NAL

7_T und 7-π anfangen, in ihren eingeschalteten Zustand zu gelangen, während die Bitleitungen 3, und 3_R automatisch mit dem Abtastpunkt 9 wieder verbunden werden. In der Folge erreichen die Steuertaktsignale 0_2R und φρ. ihre hohen Spannungswerte, welche zum Zeitpunkt T_ höher sind als der Spannungswert V_REF, wodurch die Leitfähigkeit der Transfertransistoren 7_O und 7_T erhöht wird. Die aus der Speicherzelle ausgelesene Information wird demzufolge in zufriedenstellender Weise während des Auslesevorganges den Lese-/Schreibleitungen zugeführt.

Die auf der nicht gewählten Seite befindlichen Bitleitungen werden, wie bereits beschrieben, durch Festklemmen der Gatterspannung der Transfertransistoren auf der nicht gewählten Seite mit Hilfe einer Bitleitung-Vorladungsspannung abgetrennt, bevor ein Anstieg der Potentialwerte auf den Wortleitungen bei der Adressierung der Speicherzelle während des beschriebenen Vorganges auftritt, so daß auf diese Weise ein Äbschaltvorgang mit höherer Geschwindigkeit erreicht werden kann als in jenem Fall, in welchem die Gatter-Spannungswerte der Transfertransistoren vollkommen auf den niedrigeren Spannungswert reduziert werden. Die Gatterspannungswerte der Transfertransistoren werden dabei mit Hilfe der Bitleitung-Vorladungsspannung derart verriegelt, daß die Transfertransistoren automatisch durch die Verstärkerfunktion des Abtastverstärkers abgeschaltet werden, während die auf der nicht gewählten Seite befindlichen Bitleitungen automatisch mit dem Abtastverstärker erneut verbunden werden, so daß auf diese Weise die zur erneuten Verbindung der Bitleitungen mit der nicht gewählten Seite erforderlichen Zeitintervalle sehr kurz gemacht werden können. Der innerhalb der Speicherzelle befindliche

Speicherinhalt kann unmittelbar nach der Verstärkung durch den Abtastverstärker nach außen abgegeben werden, so daß auf diese Weise ein Auslesevorgang mit hoher Geschwindigkeit durchführbar ist. Die an den Transfertransistoren anliegenden Gatter-Spannungswerte sind fernerhin höher als die Summe der Bitleitung-Vorladungsspannung und der Schwellwertspannungswerte der Transfertransistoren beim Auslesen des Inhalts der Speicherzelle, so daß auf diese Weise ein ausreichender Auslesespannungswert bei der beschriebenen Ausführungsform erreicht wird. Der Anstieg der Gatterspannung kann in diesem Fall innerhalb eines kürzeren Zeitraumes durchgeführt werden als dies in dem Falle möglich ist, wenn die Gatter-Spannungswerte der Transfertransistoren vollkommen auf die niedrigeren Spannungswerte reduziert werden, worauf dann in der Folge eine erneute Anhebung auf die höheren Spannungswerte vorgenommen werden muß. Diese Maßnahme stellt ebenfalls einen Faktor dar, welcher zur Erzielung eines Auslesevorganges mit hoher Geschwindigkeit beiträgt.

Im folgenden soll nunmehr eine Ausführungsform eines Treiberkreises zur Erzielung des in Fig. 3 beschriebenen Ablaufes beschrieben werden. Im Rahmen der folgenden Beschreibung wird angenommen, daß die Bitleitung-Vorladungsspannung V_REF gleich der Speisespannung V_cc gemacht ist.

Fig. 4 zeigt ein Schaltdiagramm zur Erzeugung des Steuertaktsignales φρ_Τ von Fig. 3. Der in Fig. 4 dargestellte Schaltkreis umfaßt Transistoren Q₁ bis Q_Q sowie Kondensatoren C₁ bis C₅. Der Abflußelektrode des Transistors CL wird die Speisespannung V_nn zugeführt, während der Steuer-Elektrode das Vorladungstaktsignal φ zugeführt wird.

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Die Quellen-Elektrode ist hingegen mit einem Klemmenpunkt Np verbunden. Der Abflußelektrode des Transistors Q„ wird das invertierte Vorladungstaktsignal (L. zugeführt, welches das invertierte Signal des Vorladungstaktsignales φ ist. Der Steuer-Elektrode wird hingegen die Speise-

spannung V-,_n zugeführt, während die Quellen-Elektrode mit dem Klemmenpunkt N₁ verbunden ist. Der Abflußelektrode des Transistors Qq wird die Speisespannung V_n.-, zugeführt, während die Steuer-Elektrode mit dem Klemmenpunkt N₁ und die Quellen-Elektrode mit dem Klemmenpunkt N_p verbunden sind. Der Abflußelektrode des Transistors Q₄ wird die Speisespannung V_cc zugeführt, während die Steuerelektrode mit dem Klemmenpunkt N„ und die Quellen-Elektrode mit der Ausgangsklemme 13 verbunden sind, wobei letztere der Abgabe des Steuertaktsignales φρ, dient. Der Abflußelektrode des Transistors Q₅ wird die Speisespannung V-,_c zugeführt, während die Steuerelektrode mit einem Klemmenpunkt N₃ und die Quellen-Elektrode mit der Ausgangsklemme 13 verbunden sind. Der Abflußelektrode des Transistors Q₆ wird die Speisespannung V_cc zugeführt, während die Steuerelektrode mit einem Klemmenpunkt N₄ und die Quellen-Elektrode mit dem Klemmenpunkt N_Q verbunden sind. Der Abflußelektrode des Transistors Q₇ wird das invertrierte Vorladungs-Taktsignal (L, zugeführt, während der Steuerelektrode die Speisespannung V_cc zugeführt ist. Die Quellen-Elektrode ist hingegen mit dem Klemmenpunkt N₄ verbunden. Der Abflußelektrode des Transistors Q_Q wird die Speisespannung V_n- zuge-

o LO

führt, während der Steuerelektrode das Vorladungstaktsignal φ-, zugeführt wird. Die Quellen-Elektrode ist hingegen mit dem Klemmenpunkt N₃ verbunden. Der eine Anschluß des Kondensators C- ist mit dem Klemmenpunkt N. verbunden, während dem anderen Anschluß das invertierte Verzögerungstakt-

signal IL' zugeführt wird, das ein invertiertes verzögertes Signal des Taktsignales Φ₃ ist. Der eine Anschluß des Kondensators C„ ist mit dem Klemmenpunkt N_? verbunden, während dem anderen Anschluß das im folgenden noch zu beschreibende Verriegelungstaktsignal φ,-, zugeführt wird.

Oi_j

Der eine Anschluß des Kondensators C-. ist mit der Ausgangsklemme 13 verbunden, während dem anderen Anschluß das ebenfalls noch zu beschreibende Taktsignal φ__τ zugeführt wird. Der eine Anschluß des Kondensators C. ist mit dem Klemmenpunkt N_ verbunden, während dem anderen Anschluß das invertierte Taktsignal (|L zugeführt wird, welches das invertierte Signal des Taktsignales φ~ ist. Der eine Anschluß des Kondensators C_n. ist mit dem Klemmenpunkt N. verbunden, während dem anderen Anschluß das invertierte verzögerte Taktsignal (JL' zugeführt wird.

Der zur Erzeugung des Steuertaktsignales φ_οη erforderliche

crt

Schaltkreis ist ähnlich wie der zur Erzeugung des Steuertaktsignales φ_οτ erforderliche Schaltkreis ausgebildet, mit der Ausnahme, daß anstelle der Vorladungstaktsignale Φ_1Τ und des invertierten Vorladungstaktsignales (L _T ein

XJ-j XL·

Vorladungstaktsignal Φ_1Κ und ein invertiertes Vorladungstaktsignal (L ρ zugeführt werden, während auf der anderen Seite anstelle des Verriegelungstaktsignales φ,-_τ ein Verriegelungstaktsignal 0_5R und anstelle eines Taktsignales 0g, ein Taktsignal Φ_6β zugeführt werden.

Fig. 5 zeigt ein Zeitdiagramm zur Erläuterung der Funktionsweise des Schaltkreises von Fig. 4. Die Beschreibung erfolgt dabei für jenen Fall, in welchem die auf der rechten Seite von Fig. 4 befindliche Speicherzelle mit Hilfe des in Fig. 1 dargestellten Abtastverstärkers adressiert

Im·Wartezustand zum Zeitpunkt T. weisen das Vorladungstaktsignal φ_1τ und das Taktsignal φ_ hohe Spannungswerte auf, während die Ausgangsklemme 13 und demzufolge das Steuertaktsignal 0_2L eine Vorladung auf höhere Werte als die Speisespannung V«p erhalten, was durch die im folgenden noch zu beschreibende kapazitive Kopplung des Kondensators C₃ erreicht wird. Zu diesem Zeitpunkt werden die Klemmenpunkte Np und N₃ auf die Speisespannung V„_c vorgeladen, indem die Transistoren Q₁ und Qo angeschaltet werden. Die Transistoren Q₄ und Q₅ bleiben jedoch gesperrt, weil die an den Quellen-Elektroden anliegenden Potentialwerte höher sind als die an den Steuerelektroden. Das invertierte Vorladungstaktsignal (JL_ befindet sich fernerhin auf einem niedrigen Spannungswert, so daß die Klemmenpunkte N- und N₄ über die entsprechenden Transistoren Q_? und Q₇ ebenfalls niedrige Spannungswerte aufweisen. Beide Transistoren Q₃ und Q_fi befinden sich demzufolge im abgeschalteten Zustand.

Zum Zeitpunkt T₁ erhält das Vorladungstaktsignal (L _L einen niedrigen Spannungswert, während das invertierte Vorladungstaktsignal (L₁. einen hohen Spannungswert erreicht. Die

XL)

Klemmenpunkte N₁ und N₄ erhalten somit über die Transistoren Q₂ und Q₇ hohe Spannungswerte. Zum Zeitpunkt T_? erhält das Verriegelungstaktsignal φ_ΕΤ einen hohen Spannungswert,

DL·

wobei der Klemmenpunkt N_? aufgrund der kapazitiven Kopplung mit dem Kondensator C_? auf einen Wert angehoben wird, welcher ausreichend höher als die Speisespannung V_nn ist. Der Transistor Q wird demzufolge sehr rasch angeschaltet und das Steuertaktsignal φ mit hoher Geschwindigkeit

C±J

von dem hohen Spannungswert oberhalb der Speisespannung Vp_C auf den Wert der Speisespannung V„_c festgeklemmt. Zum selben Zeitpunkt erhält das Taktsignal φ__τ einen niedri-

Oi-/

gen Spannungswert, wodurch der Wert des Steuertaktsignales φ _T auf einen niedrigen Wert heruntergezogen wird, bei welchem eine Verriegelung auf dem Wert der Speisespannung V_nn erfolgt, wobei dieser Vorgang mit hoher Geschwindigkeit aufgrund der kapazitiven Kopplung mit dem Kondensator C„ bewirkt wird. Zum Zeitpunkt T₅ gelangt das Taktsignal φ~ auf einen niedrigen Spannungswert, während das invertierte Taktsignal (JL seinen hohen Spannungswert erhält. Der Klemmenpunkt N_ wird demzufolge auf einen Potentialwert angehoben, welcher erheblich höher als die Speisespannung V_nn ist, wobei dieser Anstieg aufgrund der kapazitiven Kopplung mit dem Kondensator C₄ zustande kommt. Der Transistor Q₁. wird demzufolge sehr rasch eingeschaltet, wobei jedoch keine Ladung auftritt, da das Steuertaktsignal φ_, bereits auf dem Wert der Speisespannung V_n- festgeklemmt ist. Zum Zeitpunkt T₁.' wird das invertierte verzögerte Taktsignal (JL¹ auf einen hohen Spannungswert gebracht, so daß auf diese Weise die Spannungspunkte JNL und N. Spannungswerte erhalten, welche ausreichend höher als die Speisespannung V_,_, ist, wobei dieser Vorgang durch die kapazitive Kopplung mit den Kondensatoren C₁ und C₅ bewirkt wird. Die Transistoren Q„ und Q_fi werden demzufolge sehr rasch angeschaltet, während die Klemmenpunkte N~ und N„ auf dem Wert der Speisespannung Vp^ verriegelt werden, so daß auf diese Weise die Transistoren Q₄ und Q₁- abgeschaltet werden. Zum Zeitpunkt T_g erhält das Taktsignal φ_β,. erneut seinen hohen Spannungswert, wodurch erreicht wird, daß das Steuertaktsignal 0_2L einen hohen Spannungswert erreicht, welcher oberhalb der Speisespannung V_rr liegt, wobei dieser Vor-

gang mit Hilfe der kapazitiven Kopplung des Kondensators C-. bewirkt wird.

Bei dem der Erzeugung des Steuertaktsignales (t>_2R dienenden Schaltkreis verbleibt das Verriegelungstaktsignal· (J>_5R hingegen auf einem niedrigeren Spannungswert, während das
Taktsignal φ__ο zum Zeitpunkt T₀ einen hohen Signalwert einnimmt. Der Klemmenpunkt N_? verbleibt demzufolge auf dem
Wert der Speisespannung Vp«, während das Steuertaktsignal φρο auf einem hohen Signalwert verbleibt, welcher oberhalb der Speisespannung V_CG liegt. Zum Zeitpunkt T₅ erhält das "invertierte Taktsignal (JL einen hohen Signal wert, während das Taktsignal φ__ einen niedrigen Spannungswert erreicht.

on

Der Transistor Q,- wir demzufolge sehr rasch mit Hilfe des Kondensators C₄ eingeschaltet, so daß auf diese Weise das Steuertaktsignal φ_?ρ auf dem Wert der Speisespannung V„„ festgeklemmt wird. Dieses Festklemmen erfolgt dabei aufgrund des Vorhandenseins des Kondensators C_ mit erhöhter

Geschwindigkeit. Der Ablauf ist dabei im wesentlichen identisch mit dem bei dem Schaltkreis zur Erzeugung des Taktsignales Φ_2Ι__ι·

Im Fall, in welchem die auf der linken Seite befindliche Speicherzelle des Abtastverstärkers von Fig. 1 adressiert wird, wird der Funktionsablauf des Schaltkreises zur Erzeugung des Taktsignales φ-, durch den Ablauf des Schaltkreises zur Erzeugung des Taktsignales φ_οη ersetzt.

Mit Hilfe des in Fig. 4 gezeigten Schal·tkreises werden,
wie erwähnt, die Steuertaktsignale φρ. und φρ~ erzeugt,
welche den in Fig. 1 dargeste^ten gemeinsamen Abtastverstärker mit hoher Geschwindigkeit ansteuern.

Im folgenden soll nunmehr ein Ausführungsbeispiel eines Schaltkreises zur Erzeugung des Verriegelungstaktsignales φ,- bzw. φ,-^ beschrieben werden, welches dem Schaltkreis von Fig. 4 zugeführt wird. Dieser Verriegelungstaktgeneratorkreis besteht aus zwei Teilen eines zur Erzeugung eines φ,.-Signales dienenden Generatorkreises, wodurch ein Verriegelungstaktsignal Φ₅ mit hoher Ansprechgeschwindigkeit zur Adressierung der Speicherzellen mit Hilfe eines Adressiersignales erzeugt wird und wobei ein Entkodierkreis vorgesehen ist, mit welchem eine Entkodierung des Verriegelungstaktsignales Φ₅ durchgeführt wird, um auf diese Weise die beiden Arten von Verriegelungstaktsignalen Φ₅, und Φ_5Η zu erzeugen.

Der in Fig. 6 dargestellte Schaltkreis dient zur Erzeugung des erwähnten Verriegelungstaktsignales Φ^· Gemäß Fig. 6 umfaßt der betreffende Generatorkreis Transistoren M₁ bis M₁₁ sowie einen Kondensator Cg. Der Abflußelektrode des Transistors M₁ wird die Speisespannung V_cc zugeführt, während die Steuerelektrode das Vorladungstaktsignal φ. erhält und die Quellen-Elektrode mit dem Klemmenpunkt N,-verbunden ist. .Die Abflußelektrode des Transistors M_ ist mit dem Klemmenpunkt N₁. verbunden, während der Steuerelektrode ein erstes Adressiertaktsignal φ. zugeführt ist und die Quellen-Elektrode geerdet ist. Die Abflußelektrode des Transistors M₃ ist hingegen mit dem Klemmenpunkt N₅ verbunden, während der Steuerelektrode ein zweites Adressiertaktsignal (p. zugeführt ist und die Quellen-Elektrode geerdet ist. Der Abflußelektrode des Transistors M. wird ein invertiertes Vorladungstaktsignal (L zugeführt, welches dem invertierten Signal des Vorladungstaktsignales Φ₁ entspricht. Die Steuerelektrode ist dagegen mit dem Klemmen-

punkt N₁. verbunden, während die Quellen-Elektrode mit dem Klemmenpunkt N- verbunden ist. Die Abflußelektrode des Transistors M₅ ist mit dem Klemmenpunkt N_g verbunden, während der Steuerelektrode das invertierte verzögerte Taktsignal Φ_ο■ zugeführt wird und die Quellen-Elektrode geerdet ist. Der Abflußelektrode des Transistors M_c wird die ·

Speisespannung V_cc zugeführt, während die Steuerelektrode mit dem Klemmenpunkt Mg und die Quellen-Elektrode mit dem Klemmenpunkt N₇ verbunden sind. Die Abflußelektrode des Transistors M₇ ist mit dem Klemmenpunkt N₇ verbunden, während der Steuerelektrode das invertierte verzögerte Taktsignal (j)_ '. zugeführt wird und die Quellen-Elektrode geer-

det ist. Die Abflußelektrode des Transistors M₃ ist mit dem Klemmenpunkt N₇ verbunden, während die Steuerelektrode mit dem Klemmenpunkt N₁- verbunden ist und die Quellen-Elektrode geerdet ist. Der Abflußelektrode des Transistors M_n wird die Speisespannung V_nn zugeführt, während die Steuerelektrode mit dem Klemmenpunkt N₇ und die Quellen-Elektrode mit der Ausgangsklemme 14 verbunden sind, wobei an letzterer das Verriegelungstaktsignal φ;, abnehmbar ist. Die Abflußelektrode des Transistors M₁₀ ist mit der Aus— gangsklemme 14 verbunden, während die Steuerelektrode mit dem Klemmenpunkt N₅ verbunden ist und die Quellen-Elektrode geerdet ist. Die Abflußelektrode des Transistors M₁₁ ist mit der Ausgangsklemme 14 verbunden, während der Steuerelektrode das invertierte verzögerte Taktsignal (JL' zugeführt ist und die Quellen-Elektrode geerdet ist. Der eine Anschluß des Kondensators C-- ist mit dem Klemmenpunkt N_g verbunden, während der andere Anschluß mit dem Klemmenpunkt N verbunden ist.

Eines der Vorladungstaktsignale (L _T und (L_n von Fig. 1

XL· IK

kann als Vorladungs taktsignal Φ₁ verwendet werden. Anstelle des Vorladungstaktsignales Φ₁ kann jedoch ebenfalls ein Adressiermarkierungssignal eingesetzt werden. Die beiden Adressiersignale φ. und (β", werden durch partiale Bits erzeugt, welche von dem Adressiersignal zur Adressierung der Speicherzelle extrahiert werden, wobei das erste Adressiertaktsignal φ. die Adressierung der Speicherzelle auf der rechten Seite des Abtastverstärkers von Fig. 1 angibt, während das zweite Adressiertaktsignal (JK die Adressierung

xA.

der auf der linken Seite befindlichen Speicherzelle des Abtastverstärkers von Fig. 1 anzeigt. Das erste Adressiertaktsignal φ. erhält dabei einen hohen Spannungswert, sobald die auf der rechten Seite befindliche Adressierzelle adressiert wird, während das zweite Adressiersignal (jh

XX

einen hohen Signalwert erhält, sobald eine Adressierung der auf der linken Seite befindlichen Speicherzelle vorgenommen wird.

Fig. 7 zeigt ein Zeitdiagramm zur Erläuterung der Funktionsweise des Schaltkreises von Fig. 6. Die Funktionsweise dieses Schaltkreises soll im folgenden anhand der Fig. 7 beschrieben werden. Im Wartezustand zum Zeitpunkt T- weist das Vorladungstaktsignal φ., einen hohen Signal wert auf, so daß der Klemmenpunkt N₁- über den Transistor M₁ auf einen hohen Signalwert aufgeladen wird. Die Transistoren M., M_g und M₁₀ befinden sich dabei in ihren angeschalteten Zuständen, während die Klemmenpunkte N_g und N₁₇ sowie das Verriegelungstaktsignal φ,- einen niedrigen Spannungswert aufweisen. Zum Zeitpunkt T₁ erhält das Vorladungstaktsignal Φ₁ einen niedrigen Signalwert, während das invertierte Vorladungstaktsignal (L einen hohen Signalwert aufweist. Demzufolge wird der Transistor M abgeschaltet, während

der Klemmenpunkt N₅ einen hohen Signalwert beibehält, so daß der Transistor M. in seinem angeschalteten Zustand erhalten wird. Das einen hohen Signalwert aufweisende invertierte Vorladungstaktsignal (JL wird demzufolge dem Klemmenpunkt N_g zugeführt, welcher demzufolge einen hohen Signalwert erreicht, so daß der Transistor Mg angeschaltet wird. Da der Klemmenpunkt N₁- jedoch einen hohen Signalwert beibehält, wird der Transistor M₃ in dem angeschalteten Zustand gehalten, während der Klemmenpunkt N₇ seinen niedrigen Spannungswert beibehält. Zum Zeitpunkt T_ wird eines der beiden Adressiertaktsignale Φ_Α bzw. (p. auf einen hohen Signalwert gebracht, so daß keiner der beiden Transistoren M_ oder M₃ angeschaltet wird, um auf diese Weise den Klemmenpunkt N₁. auf einen niedrigen Wert zu bringen. Der Transistor M, wird demzufolge abgeschaltet und der Klemmenpunkt N- erhält einen hohen schwimmenden Spannungswert. Auf der anderen Seite werden die Transistoren M₀ und M_1n abgeschal-

o IU

tet, wodurch der Spannungswert des Klemmenpunktes N₇ anfängt abzufallen. Der Klemmehpunkt N₆ wird demzufolge aufgrund der kapazitiven Kopplung des Kondensators C_g auf einen höheren Spannungswert angehoben, wodurch der Transistor M_g sehr rasch angeschaltet wird, um auf diese Weise die Spannung an dem Klemmenpunkt N₇ bis auf einen Wert der Speisespannung Vp_r mit hoher Geschwindigkeit anzuheben. Der Transistor M_q wird demzufolge angeschaltet, um auf diese Weise das Verriegelungstaktsignal Φ₅ mit hoher Geschwindigkeit auf einen hohen Spannungswert zu bringen. Zum Zeitpunkt T_g wird das invertierte verzögerte Taktsignal φ ' auf einen hohen Spannungswert gebracht, wodurch die Transistoren M₁-, M₇ und M₁₁ angeschaltet werden, so daß auf diese Weise die Klemmenpunkte Ng und N₇ sowie das Verriegelungstaktsignal (J)₁. einen niedrigen Spannungswert erhalten. Obwohl das inver-

tierte verzögerte Taktsignal (JL' bei der beschriebenen Aus-, führungsform zur Rückstellung des Schaltkreises verwendet ist, so kann eine derartige Rückstellung ebenfalls mit Hilfe anderer Arten von Rückstelltaktsignalen erreicht werden.

In dem in Fig. 6 dargestellten Schaltkreis wird das Verriegelungstaktsignal φ_ wie beschrieben erzeugt, welches mit hoher Geschwindigkeit dem ersten oder zweiten Adressiertaktsignal φ. bzw. (JK entspricht.

Fig. 8 zeigt eine Ausführungsform des erwähnten Entkodierkreis.es, mit welchem insbesondere das Verriegelungstaktsignal φ,-_τ erzeugt wird. Der Schaltkreis von Fig. 8 umfaßt dabei die Transistoren M₁₀ bis M₁₀. Der Abflußelektrode des Transistors M₁₂ wird die Speisespannung V_cc zugeführt, während der Steuerelektrode das Vorladungstaktsignal Φ₁ zugeführt ist und die Quellen-Elektrode mit dem Klemmenpunkt N₀ verbunden ist. Die Abflußelektrode des Transistors

M₁₀ ist mit dem Klemmenpunkt N„ verbunden, während der Steuer-Elektrode das zweite Adressiertaktsignal Cp^-. zügeführt ist und die Quellen-Elektrode geerdet ist. Der Abflußelektrode des Transistors M₁₄ wird das Verriegelungstaktsignal φ- des in Fig. 6 dargestellten Schaltkreises zugeführt, während die Steuerelektrode mit dem Klemmenpunkt N„ und die Quellen-Elektrode mit einer Ausgangsklemme 15 verbunden sind, wobei an letzterer das Verriegelungstaktsignal φ j., ableitbar ist. Die Abflußelektrode des Transistors M₁₅ ist mit der Ausgangsklemme 15 verbunden, während die Steuerelektrode mit dem Klemmenpunkt N_fi verbunden ist und die Quellen-Elektrode geerdet ist. Der Abflußelektrode des Transistors M.g wird die Speisespannung V„_c zugeführt, während die Steuerelektrode das Vorladungstaktsignal φ₁

erhält, und die Quellen-Elektrode mit dem Klemmenpunkt N_q verbunden ist. Die Abflußelektrode des Transistors M₁₇ ist mit dem Klemmenpunkt'N verbunden, während die Steuerelektrode zu der Ausgangsklemme 19 führt und die Quellen-Elektrode geerdet ist. Die Abflußelektrode des Transistors M₁₈ ist schließlich mit der Ausgangsklemme 15 verbunden, während der Steuerelektrode das Verriegelungstaktsignal Φ_5β zugeführt ist und die Quellen-Elektrode geerdet ist.

Der zur Erzeugung des Verriegelungstaktsignales Φ₅~ dienende Schaltkreis, welcher ebenfalls innerhalb des Entkodierkreises vorgesehen ist, ist ähnlich wie der in Verbindung mit Fig. 8 beschriebene Schaltkreis aufgebaut mit der Ausnahme , daß anstelle des zweiten Adressiertaktsignales (L das erste Adressiertaktsignal φ zugeführt wird, während gleichzeitig anstelle des Verriegelungstaktsignales Φ₅~ das Verriegelungstaktsignal Φ₅, zugeführt wird.

Fig. 9 zeigt ein Zeitdiagramm zur Erläuterung der Funktionsweise des Schaltkreises von Fig. 8. Im folgenden soll die Funktionsweise dieses Schaltkreises unter Bezugnahme auf Fig. 9 beschrieben werden und zwar für den Fall, daß die auf der rechten Seite des Abtastverstärkers von Fig. 1 vorhandene Speicherzelle adressiert wird.

In dem Wartezustand zum Zeitpunkt T. befindet sich das Vorladungstaktsignal φ- auf einem hohen Signalwert. Die Transistoren IVLp und M.- befinden sich somit im angeschalteten Zustand, während die Klemmenpunkte N_R und N_q auf hohe Signalwerte aufgeladen sind. Die Transistoren M₁ . und M₁ _ werden demzufolge angeschaltet, so daß die Ausgangsklemme 15 und damit das Verriegelungstaktsignal Φΐ-_τ niedrige Span-

nungswerte annehmen. Falls die auf der rechten Seite von Fig. 1 dargestellte Speicherzelle zum Zeitpunkt T„ adressiert wird, erhält das erste Adressiertaktsignal φ. einen hohen Signalwert, während das zweite Adressiertaktsignal (p. einen niedrigen Signalwert beibehält. Der Klemmenpunkt N₀ wird demzufolge zum Zeitpunkt T_n auf einem hohen Signal-

O C.

wert gehalten, so daß der Transistor M₁₄ seinen leitenden Zustand beibehält. Der Signalwert des Verriegelungstaktsignales φ,- wird demzufolge direkt der Ausgangsklemme 15 zugeführt, so daß das Verriegelungstaktsignal φ,-, dieselbe Wellenform aufweist wie das Verriegelungstaktsignal Φ₅· In der Folge wird dann der Transistor M₁₇ angeschaltet, so daß der Klemmenpunkt N_g einen niedrigen Signalwert erhält. Der Transistor IVL,_ wird demzufolge in seinen abgeschalteten Zustand gebracht.

Bei einem Schaltkreis zur Erzeugung des Verriegelungstaktsignales φ^ρ nimmt das erste Adressiertaktsignal φ. zum Zeitpunkt Tp einen hohen Signalwert an, so daß auf diese Weise der Transistor M₁₃ angeschaltet wird und der Klemmenpunkt N_fi einen niedrigen Signalwert erhält, aufgrund welcher Tatsache der Transistor M₁₄ abgeschaltet wird. Der Signalwert des Verriegelungstaktsignales Φ₅ wird demzufolge an die Ausgangsklemme 15 weitergeleitet, während der Transistor M₁₇ nicht angeschaltet wird. Der Transistor M_1c verbleibt somit im angeschalteten Zustand, während das Verriegelungstaktsignal Φ₅_ auf einem niedrigen Signalwert gehalten wird. Während des Zeitraumes, während welchem das Verriegelungstaktsignal φ_κτ einen hohen Signalwert aufweist, ist der Transistor JVL _o im angeschalteten Zustand, wodurch erreicht werden kann, daß das Verriegelungstaktsig-

■hai Φ^η ^mit Sicherheit auf einem niedrigen Spannungswert gehalten wird und zwar wenigstens während der Periode eines hohen Signalwertes des Verriegelungstaktsignales Φ₅τ·

Im Fall, in welchem die auf der linken Seite des Schaltkreises von Fig. 1 vorhandene Speicherzelle gewählt wird, wird der Betrieb des Schaltkreises zur Erzeugung des Verriegelungstaktsignales φ,-_τ durch den Betrieb des Schalt-

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kreises zur Erzeugung des Verriegelungstaktsignales Φ₅~ ersetzt. - " . ■ ■

Im folgenden soll nunmehr ein Ausführungsbeispiel eines Schaltkreises zur Erzeugung des TaktsignalesΦ₆τ beschrieben werden, das dem Schaltkreis von Fig. 4 zugeführt wird. Fig. 10"*zeigt dabei einen derartigen Schaltkreis zur Erzeugung des Taktsignales φ__τ. Der Schaltkreis von Fig. 10 umfaßt dabei die Transistoren M_1q bis M₂₇. Der Abflußelektrode des Transistors M_1n wird die Speisespannung V__, zuge-

xy Ut

führt, während die Steuerelektrode das Vorladungstaktsignal φ- -'erhält, und die Quellen-Elektrode mit dem Klemmenpunkt N₁₀ verbunden ist. Die Abflußelektrode des Transistors Μ- ist mit dem Klemmenpunkt N verbunden, während die Steuer-Elektrode das invertierte verzögerte Taktsignal φ«' erhält und die Quellen-Elektrode geerdet ist. Der Abflußelektrode des Transistors M₂₁ wird das invertierte Taktsignal 0„ zugeführt, während die Steuerelektrode mit dem Klemmenpunkt N₁₀ und die Quellen-Elektrode mit dem Klemmenpunkt N₁₁ verbunden sind. Die Abflußelektrode des Transistors M₂₂ ist mit dem Klemmenpunkt N₁₁- verbunden, während die Steuerelektrode das invertierte verzögerte Taktsignal (JL' erhält und die Quellen-Elektrode geerdet ist. Die Abflußelektrode des Transistors M ist hingegen mit dem

Klemmenpunkt N₁₁ verbunden, während der Steuerelektrode das Vor ladungstakt signal φ., zugeführt ist und die Quellen-Elektrode geerdet ist. Die Abflußelektrode des Transistors Mp₂, erhält die Speisespannung von V _,, während der Steuerelektrode das Vorladungstaktsignal (J)₁ zugeführt ist. Die Quellen-Elektrode ist hingegen mit einer Ausgangsklemme 16 verbunden, an welcher das Taktsignal φ__τ abgeleitet werden kann. Der Abflußelektrode des Transistors M₂,- wird die Speisespannung V_cc zugeführt, während der Steuerelektrode das invertierte verzögerte Taktsignal (pV¹ zugeführt wird und die Quellen-Elektrode mit der Ausgangsklemme 16 verbunden ist. Die Abflußelektrode des Transistors M₀₀

do

ist mit der Ausgangsklemme 16 verbunden, während die Steuerelektrode zu dem Klemmenpunkt N₁₁ führt und die Quellen-Elektrode geerdet ist. Die Abflußelektrode des Transistors Mp„ ist mit der Ausgangsklemme 16 verbunden, während der Steuerelektrode das Verriegelungstaktsignal φ_ΐ-_τ zugeführt

DLj

ist und die Quellen-Elektrode geerdet ist.

Das invertierte verzögerte Taktsignal (IL" wird dadurch erhalten, indem das invertierte verzögerte Taktsignal φ ' erneut um ein bestimmtes Zeitintervall verzögert wird.

Der Schaltkreis zur Erzeugung des Taktsignales φ__ ist

oft

ähnlich wie der Schaltkreis von Fig. 10 ausgebildet, mit der Ausnahme, daß das Verriegelungstaktsignal φ_ΕΓ) anstell

oft

des Verriegelungstaktsignales Φ₅, zugeführt wird.

Fig. 11 zeigt ein Zeitdiagramm zur Erläuterung der Funktionsweise des Schaltkreises von Fig. 10. Die Funktionsweise des betreffenden Schaltkreises soll im folgenden anhand der Fig. 11 beschrieben werden.

Im Wartezustand zum Zeitpunkt T₁ befindet sich das Vorladungstaktsignal Φ- auf einem hohen Signalwert, wobei die Transistoren M₁-, Mp„. und Mp₄ sich im angeschalteten Zustand befinden. Der Klemmenpunkt N₁₀ weist somit einen hohen Spannungswert auf, während der Klemmenpunkt N₁₁ einen niedrigen Spannungswert besitzt. Die Ausgangsklemme 16 und demzufolge auch das Taktsignal L besitzen demzufolge einen hohen Spannungswert. Zum Zeitpunkt T₁ erhält das Vorladungstaktsignal Φ₁ einen niedrigen Spannungswert, so daß auf diese Weise die Transistoren M-_g, M₃₃ und M₃₄ abgeschaltet werden. Die Klemmenpunkte N₁₀ und N₁₁ sowie die Ausgangsklemme 16 werden demzufolge schwimmend gehalten, wobei keine Veränderung der Potentialwerte eintritt. Zum Zeitpunkt T„ erhält das Verriegelungs taktsignal φ,-_τ einen hohen Spannungswert, so daß auf diese Weise der Transistor M₂₇ angeschaltet wird. Die Ausgangsklemme 16 erhält demzufolge einen niedrigen Spannungswert, so daß das Taktsignal φ_ ebenfalls einen niedrigen Spannungswert erhält. Zum Zeitpunkt T₁-. erhält das Taktsignal φ- einen niedrigen Spannungswert, während das invertierte Taktsignal (p_ einen hohen Spannungswert aufweist. Da der Klemmpunkt N_1n einen hohen Spannungswert besitzt, erhält der Klemmpunkt N₁₁ über den Transistor M_ ebenfalls einen hohen Spannungswert. Der Transistor Mp₆ wird demzufolge angeschaltet, während das Taktsignal φ_. keine Veränderung aufweist, da die Ausgangsklemme 16 bereits einen niedrigen Spannungswert besitzt. Zum Zeitpunkt T' ' erhält das invertierte verzögerte Taktsignal Cp" ' einen hohen Spannungswert, während das Verriegelungstaktsignal φ^ einen niedrigen Spannungswert annimmt. Die Transistoren Mp₀ und M₂₂ werden demzufolge angeschaltet, während der Transistor Mp₇ abgeschaltet wird.

Die Klemmenpunkte N₁₀ und N₁₁ erhalten somit niedrige .Spannungswerte, so daß auf diese Weise die Transistoren Mp₁ und Mp₆ abgeschaltet werden. Zum Zeitpunkt T_g wird das invertierte verzögerte Taktsignal (U'' auf einen hohen Signalwert gebracht, so daß der Transistor M₂₅ angeschaltet wird, und auf diese Weise die Ausgangsklemme 16 einen hohen Spannungswert erhält. Das Taktsignal φ.- wird demzufolge ebenfalls auf einen hohen Spannungswert angehoben.

Bei dem Schaltkreis zur Erzeugung des Taktsignales φ__ο be-

oK

hält das Verriegelungstaktsignal Φ₅ρ zum Zeitpunkt Tp seinen niedrigen Spannungswert, so daß das Taktsignal Φ--

DK

auf einem hohen Spannungswert verbleibt. Zum Zeitpunkt T₁-erreicht das invertierte Taktsignal φ~ einen hohen Spannungswert, so daß der Transistor Mp_fi angeschaltet wird. Dies wiederum hat zur Folge, daß die Ausgangsklemme 16 und damit das Taktsignal φ_ρ niedrige Spannungswerte aufweisen. Die Funktionsweise in der Folge ist dann im wesentlichen identisch mit der Funktionsweise des Schaltkreises von Fig. 10.

Bei dem beschriebenen Schaltkreis von Fig. 10 werden demzufolge Taktsignale φ~_τ bzw. φ,-- erzeugt, welche zum Trei-

OL· Da

ben des Schaltkreises von Fig. 4 verwendet werden.

Der Treiberkreis des gemeinsamen Abtastverstärkers gemäß der Erfindung wird durch die beschriebenen Schaltkreise der Fig. 4, 6, 8 und 10 gebildet, um auf diese Weise Steuersignale φρ. bzw. φρ~ zu erzeugen, welche zum Ansteuern des gemeinsamen Abtastverstärkers mit hoher Geschwindigkeit verwendet werden können.

Obwohl in der obigen Beschreibung ein gemeinsamer Abtastverstärker mit gefalteten Bitleitungen beschrieben worden ist, können jedoch ebenfalls offene Bitleitungen eingesetzt werden. In diesem Fall werden die in Fig. 1 gezeigten Bitleitungen 3_T und 3_Ο als ein Paar von offenen Bitleitungen ausgebildet, während die Bitleitungen 4. und 4„ als ein anderes Paar von offenen Bitleitungen ausgebildet werden. Ein entsprechendes Taktsignal, welches dem Steuertaktsignal φρ_Τ entspricht, wird in diesem Fall den Steuerelektroden der Transfertransistoren 7_T und 7_ zugeführt, während ein dem Steuertaktsignal φ_Ο7-, entsprechendes Taktsig-.nal den Steuerelektroden der Transfertransistoren 8_T und 8_

: Li K

zugeführt wird.

Die Bitleitungen 3_L und 4_R können ebenfalls als ein Paar von offenen Bitleitungen eingesetzt werden, in welchem Fall die Bitleitungen 3_ und 4_T das andere Paar von offenen Bit-

SX Ii ■ . -

leitungen bilden. In diesem Fall wird ein dem Steuertaktsignal φρρ entsprechendes Taktsignal den Steuerelektroden der Transfertransistoren 7, und 8_R zugeführt, während ein dem Steuertaktsignal 0„„ entsprechendes Taktsignal den Steuerelektroden der Transfertransistoren 8_T und 7_Ώ zuge-

-Lj SX

führt wird.

Claims (5)

PATENTANSPRÜCHE

1. Treiberkreis für einen gemeinsamen Signalabtastverstärker, welcher einen gemeinsamen Signalabtastverstärkerkreis mit hoher Geschwindigkeit ansteuert, bestehend aus zwei Paaren von Bitleitungen (3_R, 4_R und 3_L und 4,), welche

mit entsprechenden Speicherzellen (MC

MC™ und MC'

INK

und MC._TT ) verbunden sind, fernerhin einen zwischen den

JVJ-I

beiden Paaren von Bitleitungen vorgesehenen Abtastverstärker (1, 2), welcher die von den Speicherzellen ausgelesene Information verstärkt, einer ersten Transfertran-, sistorgruppe (7_R, 8_R bzw. 7,, 8,),welche zwischen einer der Paare von Bitleitungen (3_η, 4_D bzw. 3_T, 4_T) und dem

KK Xi Xj

.Abtastverstärker angeordnet ist, während eine zweite Transfertransistorgruppe (7_T , 8_T bzw. 7_,, 8„) zwischen dem an-

Xj Xi KK

deren Paar von Bitleitungen (3_T, 4, bzw. 3_ÜS■4„) und dem

J-I Jj KK

Abtastverstärker (1, 2) angeordnet ist, demzufolge der Abtastverstärker von den beiden Paaren von Bitleitungen (3_, 4_D und 3_T, 4_T) gemeinsam verwendet wird,

K K JLi JLj

dadurch gekennzeichnet, daß derselbe aus folgenden Einheiten aufgebaut ist:

a) einem Verriegelungstaktgeneratorkreis (Fig. 6), welcher ein Verriegelungstaktsignal (Φ₅) im Hinblick auf die mit hoher Geschwindigkeit erfolgte Adressierung der Speicherzellen erzeugt;

b), einem Dekoder (Fig. 8), welcher das Verriegelungstaktsignal (Φ₅) entkodiert;

und

c) einem ein- und ausschaltenden Steuerkreis (Fig. 4 und 10), welcher die An- und Aus-Zustände der beiden Transfertransistorgruppen auf der Basis des Ausgangssignals des Dekoders steuert,

wobei der An-/Aus-Steuerkreis einen Verriegelungsast (Fig. 4) besitzt, mit welchem bei der Adressierung von einer der Speicherzellen die Basisspannung jener Transfertransistorgruppe verriegelt wird, welche zwischen den Bitleitungen liegen, die nicht mit der adressierten Speicherzelle verbunden sind, während der Abtastverstärker eine Vorladungsspannung der Bitleitungen erhält, so daß die betreffende Transfertransistorgruppe abgeschaltet ist.

2. Treiberkreis nach Anspruch 1,

dadurch gekennzeichnet, daß der An-/Aus-Steuerkreis einen Ast (Fig. 4) aufweist, welcher in einem Wartezustand vor der Adressierung der Speicherzellen die Gatterspannungs-

pegel der entsprechenden Transfertransistorgruppen auf einen höheren Wert als die gesamten Vorladungsspannungs-. pegel der entsprechenden Bitleitungen und der Schwellwertspannungspegel der entsprechenden Transfertransistorgruppen festlegt, so daß in der Folge die entsprechenden Transfertransistorgruppen anschaltbar sind.

3. Treiberkreis nach Anspruch 1,

dadurch gekennzeichnet, daß die beiden Paare von Bitleitungen in Form von. gefalteten Bitleitungen (3,.., 4_ und 3_T, 4_T) ausgebildet sind.

4. Treiberkreis nach Anspruch 1,

dadurch gekennzeichnet, daß die beiden Paare von Bitleitungen als offene Bitleitungen ausgebildet sind.

5. Treiberkreis nach Anspruch 1,

dadurch gekennzeichnet, daß der Verriegelungstaktgeneratorkreis (Fig. 6) wie folgt aufgebaut ist: ,

a) einer ersten Potentialwertquelle-(V ),

cc

b) einer zweiten Potentialwertquelle (Erde), welche einen von der ersten Potentialwertquelle unterschiedlichen Potentialwert besitzt,

c)■ einem ersten Transistor (M_), welcher mit einem Anschluß mit der ersten Potentialwertquelle verbunden ist,

d) einem zweiten Transistor (M₈), welcher zwischen der anderen Anschlußklemme des ersten Transistors (M_) und

der zweiten Potentialwertquelle zwischengeschaltet ist,

e) einem ersten Schaltkreis (M₁-M₄), welcher in Abhängig-

-A-

keit einer Adressierung von der Speicherzelle den ersten Transistor (M,,) leitfähig und den zweiten Transistor (M₀) nichtleitend macht,

f) einem Boosterkondensator (Cg), welcher zwischen der

anderen Anschlußklemme des ersten Transistors (M_) und

dem Steueranschluß des ersten Transistors (M_) angeschlossen ist und auf diese Weise eine Leitbarmachung des ersten Transistors (M-) mit hoher Geschwindigkeit ermöglicht,

g) einem zweiten Schaltkreis (M„), welcher auf der Basis einer Potentialveränderung des anderen Anschlusses des ersten Transistors (M_g) das Verriegelungstaktsignal

(Φ ) erzeugt.