JPS5939837B2 - ダイナミックｒａｍにおける記憶方法 - Google Patents
ダイナミックｒａｍにおける記憶方法Info
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- JPS5939837B2 JPS5939837B2 JP54031073A JP3107379A JPS5939837B2 JP S5939837 B2 JPS5939837 B2 JP S5939837B2 JP 54031073 A JP54031073 A JP 54031073A JP 3107379 A JP3107379 A JP 3107379A JP S5939837 B2 JPS5939837 B2 JP S5939837B2
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- memory cell
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- discharge state
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明はダイナミックＲＡＭ（ランダムアクセスメモリ
）における記憶方法に関する。
）における記憶方法に関する。
近年、リフレッシュを必要とするダイナミックＲＡＭ、
特に、ＭＯＳ（金属一酸化膜−半導体）ダイナミックＲ
ＡＭにおいては、回路技術の進歩により１メモリセル当
りの素子数を減少させ、これにより、高集積化をはかり
、現在では、スイッチングトランジスタおよび蓄積コン
デンサ各１個からなる１素子型が主流となつている。
特に、ＭＯＳ（金属一酸化膜−半導体）ダイナミックＲ
ＡＭにおいては、回路技術の進歩により１メモリセル当
りの素子数を減少させ、これにより、高集積化をはかり
、現在では、スイッチングトランジスタおよび蓄積コン
デンサ各１個からなる１素子型が主流となつている。
また、パターン微細化技術を中心とする半導体製造技術
、特に、ＭＯＳ製造技術の開発により、ダイナミックＲ
ＡＭのメモリセル面積を可能な限り小さくし、これによ
り、高集積化が促進される。このようにして高集積化が
進むにつれて、次のようなことが言われるようになつた
。（１）蓄積コンデンサ（容量Ｃｓ）の占有面積が小さ
くなりＣｓが小さくなるが、その割にはビット線容量Ｃ
Ｂが減少しない。
、特に、ＭＯＳ製造技術の開発により、ダイナミックＲ
ＡＭのメモリセル面積を可能な限り小さくし、これによ
り、高集積化が促進される。このようにして高集積化が
進むにつれて、次のようなことが言われるようになつた
。（１）蓄積コンデンサ（容量Ｃｓ）の占有面積が小さ
くなりＣｓが小さくなるが、その割にはビット線容量Ｃ
Ｂが減少しない。
（２）電源電圧の低下が要求される。
（３）パターン微細化に伴う製造プロセスのばらつきに
より各素子のパラメータの変動が増加する。
より各素子のパラメータの変動が増加する。
これ等の理由から、プリセンスアンプ回路の入力電圧の
低下およびプリセンスアンプ回路の感度の劣化を招き、
これにより、データの書込み、読出しおよびリフレッシ
ュを行う場合に、外部ノイズあるいは内部リーク電流等
によつて生ずる書込み不良、読出し不良、あるいはリフ
レッシュ不良等のビット不良の発生の可能性があり、こ
の発生確率は１チップ内における充電状態にあるメモリ
セル数にほぼ比例する。ところが、従来、このようなダ
イナミックＲＡＭに２進データを記憶させる方式は、デ
ータ「Ｏ」を蓄積コンデンサの放電状態あるいは充電状
態のいずれか一方に固定して対応させ、データ「１」を
他方に固定して対応させて記憶する方式である。従つて
この従来方式においては、ややもすると動作時において
、１チップ内の充電状態にあるメモリセル数が比較的多
くなることもあり、Ｌの場合には書込み不良、読出し不
良、あるいはリフレッシュ不良等のビット不良の発生確
率が大きく、信頼性が低いという問題点がある。本発明
の目的は、計算機の記憶内容については２進データのう
ち「０」が圧倒的に多いこと、および、１チツプ内にお
いてデータ「１」の書込み頻度の比較的高い記憶エリア
を予想することが可能であることに着目し、データ「１
」の書込み頻度が高く予想される記憶エリアにデータを
記憶させる場合にはデータ［１」を放電状態に対応させ
、他の記憶エリアにデータを記憶させる場合にはデータ
「Ｏ」を放電状態に対応させることにより、１チツプ内
における放電状態のメモリセル数を多くし、言い換える
と、充電状態のメモリセル数を少なくし、これにより、
書込み不良、読出し不良、あるいはリフレツシユ不良等
のビツト不良の発生確率を小さくして信頼性を向上せし
め、前述の従来形における問題点を解決することにある
。
低下およびプリセンスアンプ回路の感度の劣化を招き、
これにより、データの書込み、読出しおよびリフレッシ
ュを行う場合に、外部ノイズあるいは内部リーク電流等
によつて生ずる書込み不良、読出し不良、あるいはリフ
レッシュ不良等のビット不良の発生の可能性があり、こ
の発生確率は１チップ内における充電状態にあるメモリ
セル数にほぼ比例する。ところが、従来、このようなダ
イナミックＲＡＭに２進データを記憶させる方式は、デ
ータ「Ｏ」を蓄積コンデンサの放電状態あるいは充電状
態のいずれか一方に固定して対応させ、データ「１」を
他方に固定して対応させて記憶する方式である。従つて
この従来方式においては、ややもすると動作時において
、１チップ内の充電状態にあるメモリセル数が比較的多
くなることもあり、Ｌの場合には書込み不良、読出し不
良、あるいはリフレッシュ不良等のビット不良の発生確
率が大きく、信頼性が低いという問題点がある。本発明
の目的は、計算機の記憶内容については２進データのう
ち「０」が圧倒的に多いこと、および、１チツプ内にお
いてデータ「１」の書込み頻度の比較的高い記憶エリア
を予想することが可能であることに着目し、データ「１
」の書込み頻度が高く予想される記憶エリアにデータを
記憶させる場合にはデータ［１」を放電状態に対応させ
、他の記憶エリアにデータを記憶させる場合にはデータ
「Ｏ」を放電状態に対応させることにより、１チツプ内
における放電状態のメモリセル数を多くし、言い換える
と、充電状態のメモリセル数を少なくし、これにより、
書込み不良、読出し不良、あるいはリフレツシユ不良等
のビツト不良の発生確率を小さくして信頼性を向上せし
め、前述の従来形における問題点を解決することにある
。
以下、図面により本発明の実施例を説明する。第１図は
従来の記憶方法が適用されるダイナミツクＲＡＭの回路
図である。第１図において、例として、８行×８列のメ
モリセルを示してある。これらのメモリセルは、２つの
メモリセルアレイ４および４′に分割され、これらの間
にはプリセンスアンプ回路部５が挿入されている。この
ような対称的な配置により、各プリセンスアンプ回路５
１，５２，・・・，５８と各行のメモリセルとを接続す
るビツト線Ｂｌ，Ｂ２，・・・，Ｂ８，Ｂ／，ＢＩ，・
・・，ＢＫの線長を最小限にし、これにより、Ｓ／Ｎ比
を高めるようにしてある。また、各メモリセルはたとえ
ば１つのスイツチングトランジスタ（たとえばｎチヤネ
ル型ＭＯＳトランジスタＱｌｌ）と１つの蓄積コンデン
サ（たとえばＭＯＳコンデンサＣｌｌ）とから構成され
る。このＭＯＳコンデンサの放電状態あるいは充電状態
が２進データの「０」あるいは「１」のいずれかに対応
する。たとえば、放電状態が「０」に、充電状態が［１
」にそれぞれ対応する。このようなメモリセルにデータ
を書込む場合には、まず、アドレス選択が行デコーダ６
および列デコーダ７によつて行われる。すなわち、行選
択ライン１１および列選択ラインｍ１を高レベルにし、
他の行選択ライン１２，・・・，１８および列選択ライ
ンＭ２，・・・，Ｍ８を低レベルにすると、行ゲート部
３のスイツチングトランジスタ３１とトランジスタＱｌ
ｌとが導通して、１行目１列目のメモリセルが選択され
る。次に、書込み可能信号ＷＥを高レベルにすると、入
力データＤＩが入カバツフア増幅器１、トランジスタ３
１およびトランジスタＱｌｌを介してコンデンサＣｌｌ
に書込まれる。たとえば、入力データＤＩが「Ｏ」の場
合には、ビツト線Ｂ１は低レベルの電位を保持し、この
結果、コンデンサＣｌｌは放電状態となり、また正帰還
のバランス形フリツプフロツプから構成されるプリセン
スアンプ回路５１はビツト線Ｂ１と反対側のビツト線Ｂ
／側に倒れ、ビツト線Ｂ１の電位は上昇せず、従つて、
ＭＯＳコンデンサＣｌｌは放電状態を保持する。これに
対して、入力データＤＩが［１」の場合には、入カバツ
フア増幅器１，トランジスタ３１およびトランジスタＱ
ｌｌを介して充電電流がコンデンサＣｌ，に流れ込み、
ビツト線Ｂ１の電位が上昇する。この結果、プリセンス
アンプ回路５１はビツト線Ｂ１側に倒れ、ビツト線Ｂ１
の電位の上昇と共に、コンデンサＣｌｌは確実な充電状
態を保持する。また、データの読出しを行う場合も同様
に、たとえば、トランジスタ３１およびトランジスタＱ
，ｌとが導通している場合には、まずコンデンサＣ，ｌ
の放電状態あるいは充電状態に応じてビツト線Ｂ１の電
位が低レベル、あるいは高レベル側に傾倒する。そして
この電位変化がプリセンスアンプ回路のトリガとなり、
増幅された後、出力バツフア増幅器２を介して出力デー
タＤＯとなる。またこのようなダイナミツクメモリにお
いては、コンデンサが一旦充電されても時間の経過と共
にリークして放電状態に戻るという性質がある。従つて
、充電状態を保持するために、リフレツシユという再書
込み動作がプリセンスアンプ回路５１，５２，・・・，
５８によつて実行される。このリフレツシユを行うには
、行選択ライン１１，１２，・・・，１８を低レベルに
保持して、列選択ラインＭｌ，ｍ２，・・・，Ｍ８゛を
順次、高レベルにする、すなわち、ワード線ＷｌＷ２，
・・・，Ｗ８を順次、高レベルにする。たとえば、ワー
ド線Ｗ１力塙レベルにされると、トランジスタＱｌｌｙ
Ｑ２ｌｊ゜゜゜ラＱ８ｌのすべてが導通する０この結果
、コンデンサＣｌｌ，Ｃ２ｌ，・・・，Ｃ８ｌの放電状
態あるいは充電状態に応じてプリセンスアンプ回路５１
，５２，・・・，５８の傾倒方向が決まる・たとえば、
コンデンサＣｌｌラＣ３ｌ９Ｃ５！およびＣ７ｌが充電
状態であり、その他のコンデンサが放電状態である場合
には、プリセンスアンプ回路５１，５３，５５および５
７および５７はビツト線Ｂｌ，Ｂ３，Ｂ５およびＢ７側
にそれぞれ倒れ、プリセンスアンプ回路５２，５４，５
６および５８はビツト線ＢＩ，Ｂ！，ＢｌおよびＢ！側
にそれぞれ倒れる。この結果、ビツト線Ｂｌ，Ｂ３，Ｂ
５およびＢ，のみの電位が上昇し、従つて、コンデンサ
Ｃｌｌ，Ｃ３ｌ，Ｃ５ｌおよびＣ７ｌが確実な充電状態
に戻る。このように、ＭＯＳダイナミツクメモリにおい
ては、充電状態の不安定さを補うために、リフレツシユ
を行つている。ところが、高集積化に伴い、このリフレ
ツシユ動作不良の発生確率が増加している。というのは
、リフレツシユ時、トランジスタを介して各メモリセル
とビツト線間でやりとりされる充放電電荷量が少なくな
り、この電荷量に応じたビツト線電位の変化も少なくな
るので、プリセンスアンプ回路の確実な動作を得ること
が難しくなるためである。また、この従来回路では、プ
リセンスアンプ回路を境界としてメモリセルアレイ４側
と４′側とでは、データ「Ｏ」，「１」とメモリセルの
充放電状態との対応が逆になる。
従来の記憶方法が適用されるダイナミツクＲＡＭの回路
図である。第１図において、例として、８行×８列のメ
モリセルを示してある。これらのメモリセルは、２つの
メモリセルアレイ４および４′に分割され、これらの間
にはプリセンスアンプ回路部５が挿入されている。この
ような対称的な配置により、各プリセンスアンプ回路５
１，５２，・・・，５８と各行のメモリセルとを接続す
るビツト線Ｂｌ，Ｂ２，・・・，Ｂ８，Ｂ／，ＢＩ，・
・・，ＢＫの線長を最小限にし、これにより、Ｓ／Ｎ比
を高めるようにしてある。また、各メモリセルはたとえ
ば１つのスイツチングトランジスタ（たとえばｎチヤネ
ル型ＭＯＳトランジスタＱｌｌ）と１つの蓄積コンデン
サ（たとえばＭＯＳコンデンサＣｌｌ）とから構成され
る。このＭＯＳコンデンサの放電状態あるいは充電状態
が２進データの「０」あるいは「１」のいずれかに対応
する。たとえば、放電状態が「０」に、充電状態が［１
」にそれぞれ対応する。このようなメモリセルにデータ
を書込む場合には、まず、アドレス選択が行デコーダ６
および列デコーダ７によつて行われる。すなわち、行選
択ライン１１および列選択ラインｍ１を高レベルにし、
他の行選択ライン１２，・・・，１８および列選択ライ
ンＭ２，・・・，Ｍ８を低レベルにすると、行ゲート部
３のスイツチングトランジスタ３１とトランジスタＱｌ
ｌとが導通して、１行目１列目のメモリセルが選択され
る。次に、書込み可能信号ＷＥを高レベルにすると、入
力データＤＩが入カバツフア増幅器１、トランジスタ３
１およびトランジスタＱｌｌを介してコンデンサＣｌｌ
に書込まれる。たとえば、入力データＤＩが「Ｏ」の場
合には、ビツト線Ｂ１は低レベルの電位を保持し、この
結果、コンデンサＣｌｌは放電状態となり、また正帰還
のバランス形フリツプフロツプから構成されるプリセン
スアンプ回路５１はビツト線Ｂ１と反対側のビツト線Ｂ
／側に倒れ、ビツト線Ｂ１の電位は上昇せず、従つて、
ＭＯＳコンデンサＣｌｌは放電状態を保持する。これに
対して、入力データＤＩが［１」の場合には、入カバツ
フア増幅器１，トランジスタ３１およびトランジスタＱ
ｌｌを介して充電電流がコンデンサＣｌ，に流れ込み、
ビツト線Ｂ１の電位が上昇する。この結果、プリセンス
アンプ回路５１はビツト線Ｂ１側に倒れ、ビツト線Ｂ１
の電位の上昇と共に、コンデンサＣｌｌは確実な充電状
態を保持する。また、データの読出しを行う場合も同様
に、たとえば、トランジスタ３１およびトランジスタＱ
，ｌとが導通している場合には、まずコンデンサＣ，ｌ
の放電状態あるいは充電状態に応じてビツト線Ｂ１の電
位が低レベル、あるいは高レベル側に傾倒する。そして
この電位変化がプリセンスアンプ回路のトリガとなり、
増幅された後、出力バツフア増幅器２を介して出力デー
タＤＯとなる。またこのようなダイナミツクメモリにお
いては、コンデンサが一旦充電されても時間の経過と共
にリークして放電状態に戻るという性質がある。従つて
、充電状態を保持するために、リフレツシユという再書
込み動作がプリセンスアンプ回路５１，５２，・・・，
５８によつて実行される。このリフレツシユを行うには
、行選択ライン１１，１２，・・・，１８を低レベルに
保持して、列選択ラインＭｌ，ｍ２，・・・，Ｍ８゛を
順次、高レベルにする、すなわち、ワード線ＷｌＷ２，
・・・，Ｗ８を順次、高レベルにする。たとえば、ワー
ド線Ｗ１力塙レベルにされると、トランジスタＱｌｌｙ
Ｑ２ｌｊ゜゜゜ラＱ８ｌのすべてが導通する０この結果
、コンデンサＣｌｌ，Ｃ２ｌ，・・・，Ｃ８ｌの放電状
態あるいは充電状態に応じてプリセンスアンプ回路５１
，５２，・・・，５８の傾倒方向が決まる・たとえば、
コンデンサＣｌｌラＣ３ｌ９Ｃ５！およびＣ７ｌが充電
状態であり、その他のコンデンサが放電状態である場合
には、プリセンスアンプ回路５１，５３，５５および５
７および５７はビツト線Ｂｌ，Ｂ３，Ｂ５およびＢ７側
にそれぞれ倒れ、プリセンスアンプ回路５２，５４，５
６および５８はビツト線ＢＩ，Ｂ！，ＢｌおよびＢ！側
にそれぞれ倒れる。この結果、ビツト線Ｂｌ，Ｂ３，Ｂ
５およびＢ，のみの電位が上昇し、従つて、コンデンサ
Ｃｌｌ，Ｃ３ｌ，Ｃ５ｌおよびＣ７ｌが確実な充電状態
に戻る。このように、ＭＯＳダイナミツクメモリにおい
ては、充電状態の不安定さを補うために、リフレツシユ
を行つている。ところが、高集積化に伴い、このリフレ
ツシユ動作不良の発生確率が増加している。というのは
、リフレツシユ時、トランジスタを介して各メモリセル
とビツト線間でやりとりされる充放電電荷量が少なくな
り、この電荷量に応じたビツト線電位の変化も少なくな
るので、プリセンスアンプ回路の確実な動作を得ること
が難しくなるためである。また、この従来回路では、プ
リセンスアンプ回路を境界としてメモリセルアレイ４側
と４′側とでは、データ「Ｏ」，「１」とメモリセルの
充放電状態との対応が逆になる。
すなわち、メモリセルアレイ４側で充電状態が「１」に
対応するものとすれば、このときメモリセルアレイ４側
では充電状態は「Ｏ」に対応する。このため、記憶され
るデータが「１」 ，「０」の一方に偏つて多く存在し
ても、極端には例えば全てのデータが「０」のときでも
、また全てのデータが［１」のときでも、メモリセルに
おいては半分が充電状態にあり、残り半分が放電状態に
ある。このことは、全メモリセルのうちの半分は常に充
電状態つまりリフレツシユが必要な状態にあることにほ
かならない。従つて、前記リフレツシユの不良による記
憶消失の恐れから、常に約半分のメモリセルは逃れるこ
とができず、非常に不利な状態にあるという問題点があ
る。なお、タロツク信号ＣＫはプリセンスアンプ回路を
動作させるためのものであり、ＶＤＤは電源電圧を示す
。第２図は本発明の一実施例としての記憶方法が適用さ
れるダイナミツクＲＡＭの回路図であつて、上述の問題
点を解決したものである。
対応するものとすれば、このときメモリセルアレイ４側
では充電状態は「Ｏ」に対応する。このため、記憶され
るデータが「１」 ，「０」の一方に偏つて多く存在し
ても、極端には例えば全てのデータが「０」のときでも
、また全てのデータが［１」のときでも、メモリセルに
おいては半分が充電状態にあり、残り半分が放電状態に
ある。このことは、全メモリセルのうちの半分は常に充
電状態つまりリフレツシユが必要な状態にあることにほ
かならない。従つて、前記リフレツシユの不良による記
憶消失の恐れから、常に約半分のメモリセルは逃れるこ
とができず、非常に不利な状態にあるという問題点があ
る。なお、タロツク信号ＣＫはプリセンスアンプ回路を
動作させるためのものであり、ＶＤＤは電源電圧を示す
。第２図は本発明の一実施例としての記憶方法が適用さ
れるダイナミツクＲＡＭの回路図であつて、上述の問題
点を解決したものである。
第２図において、第１図における構成要素と同一なもの
については同一の参照番号を付してある。他方相違点は
入カバツフア増幅器１の前段および出力バツフア増幅器
２の後段に排他的論理和回路（以下、ＥＯＲ回路と称す
る）８および９をそれぞれ接続した点にある。いまメモ
リセルの記憶内容として２進データ「１」より「０」の
方が比較的多いと仮定する。そうすると、このような場
合には、メモリセルアレイ４において、２進データ「０
」および「１」はメモリセルの放電状態および充電状態
にそれぞれ対応させ、メモリセルアレイ４′においても
、２進データ「０」および［１」はメモリセルの放電状
態および充電状態にそれぞれ対応させる。このため、Ｅ
ＯＲ回路８および９の入力端子にはアドレス信号Ａ。が
印加されている。ここで、アドレス信号Ａ。，Ａｌおよ
びＡ２は列を選択するためのものであつて、これらの信
号を受信して列デコーダ７はワード線Ｗｌ，Ｗ２，・・
・，Ｗ８にそれぞれ接続された選択ラインＭｌ，ｍ２，
・・・，Ｒｒｌ８の電位を変化させる。たとえば、ｍ１
＝ＡＯ，ＡｌＡ２（１） Ｍ２：ＡＯＡｌＡ２（２） Ｍ３：ＡＯＡｌＡ２３） Ｍ４＝ＡＯＡｌＡ２（４） Ｍ５＝ＡＯＡｌＡ２（５ ｍ６＝ＡＯＡｌＡ２６ｍ７ ＝ＡＯＡｌＡ２７ｍ８ ：ＡＯＡｌＡ２８ の論理に従つて、列選択ライン町，Ｍ２，・・・，Ｍ８
の電位が変化する。
については同一の参照番号を付してある。他方相違点は
入カバツフア増幅器１の前段および出力バツフア増幅器
２の後段に排他的論理和回路（以下、ＥＯＲ回路と称す
る）８および９をそれぞれ接続した点にある。いまメモ
リセルの記憶内容として２進データ「１」より「０」の
方が比較的多いと仮定する。そうすると、このような場
合には、メモリセルアレイ４において、２進データ「０
」および「１」はメモリセルの放電状態および充電状態
にそれぞれ対応させ、メモリセルアレイ４′においても
、２進データ「０」および［１」はメモリセルの放電状
態および充電状態にそれぞれ対応させる。このため、Ｅ
ＯＲ回路８および９の入力端子にはアドレス信号Ａ。が
印加されている。ここで、アドレス信号Ａ。，Ａｌおよ
びＡ２は列を選択するためのものであつて、これらの信
号を受信して列デコーダ７はワード線Ｗｌ，Ｗ２，・・
・，Ｗ８にそれぞれ接続された選択ラインＭｌ，ｍ２，
・・・，Ｒｒｌ８の電位を変化させる。たとえば、ｍ１
＝ＡＯ，ＡｌＡ２（１） Ｍ２：ＡＯＡｌＡ２（２） Ｍ３：ＡＯＡｌＡ２３） Ｍ４＝ＡＯＡｌＡ２（４） Ｍ５＝ＡＯＡｌＡ２（５ ｍ６＝ＡＯＡｌＡ２６ｍ７ ＝ＡＯＡｌＡ２７ｍ８ ：ＡＯＡｌＡ２８ の論理に従つて、列選択ライン町，Ｍ２，・・・，Ｍ８
の電位が変化する。
こ孔により、入力データＤにおいて、２進データ「Ｏ」
および［１」が低レベルおよび高レベルの電位に対応す
るとすれば、ＡＯ−「１」の場合には、ＥＯＲ回路８の
出力信号は入力データＤＩを反転した信号となる。他方
、ＡＯ−「Ｏ」の場合には、ＥＯＲ回路８の出力信号は
入力データＤＩ自身となる。すなわち、ＡＯ一「Ｏ」の
場合は、上記の式（１）〜（４）から、メモリセルアレ
イ４内のメモリセルを選択する場合に相当し、他方、Ａ
Ｏ＝「１」の場合は、上記の式（５）〜（８）から、メ
モリアレイｌ内のメモリセルを選択する場合に相当する
。この結果、メモリセルアレイ４内においては、２進デ
ータ「０」および「１」は放電状態および充電状態にそ
れぞれ対応し、メモリセルｌにおいては、２進データ「
Ｏ」および「１」はＥＯＲ回路で反転された後、プリセ
ンスアンプ回路を経て再反転され、結局元に戻り、放電
状態および充電状態にそれぞれ対応する。このように記
憶されたデータを読出す場合には、ＥＯＲ回路９によつ
てメモリセルアレイ４内のメモリセルに記憶されていた
データはそのまま読出され、他方、メモリセルアレイｌ
内のメモリセルに記憶されＣいたデータも結果的にはそ
のまま読出される。従つて、ＥＯＲ回路９の出力データ
ＤＯはメモリセルに書込んだ際の入力データＤＩに一致
する。このように、２進データのうち［１」よりも［０
」の方が記憶される可能性が大きい記憶エリアがたとえ
ば、第２図におけるメモリセルアレイ４である場合には
、データ「Ｏ」をメモリセルの放電状態に対応させてあ
る。また、２進データのうち「１］よりも「Ｏ］の方が
記憶される可能性が大きい記憶エリアがたとえば第２図
におけるメモリセルアレイｌである場合には、ＥＯＲ回
路で予め反転させてデータ「Ｏ」をメモリセルの放電状
態に対応させてある。従つて、ダイナミツクＲＡＭのメ
モリセル全体をみた場合には、充電状態のメモリセル数
は非常に少なくなる。なお、第１図および第２図におい
ては、８行×８列のメモリセルを示しているが、他の数
になし得ることは言うまでもない。
および［１」が低レベルおよび高レベルの電位に対応す
るとすれば、ＡＯ−「１」の場合には、ＥＯＲ回路８の
出力信号は入力データＤＩを反転した信号となる。他方
、ＡＯ−「Ｏ」の場合には、ＥＯＲ回路８の出力信号は
入力データＤＩ自身となる。すなわち、ＡＯ一「Ｏ」の
場合は、上記の式（１）〜（４）から、メモリセルアレ
イ４内のメモリセルを選択する場合に相当し、他方、Ａ
Ｏ＝「１」の場合は、上記の式（５）〜（８）から、メ
モリアレイｌ内のメモリセルを選択する場合に相当する
。この結果、メモリセルアレイ４内においては、２進デ
ータ「０」および「１」は放電状態および充電状態にそ
れぞれ対応し、メモリセルｌにおいては、２進データ「
Ｏ」および「１」はＥＯＲ回路で反転された後、プリセ
ンスアンプ回路を経て再反転され、結局元に戻り、放電
状態および充電状態にそれぞれ対応する。このように記
憶されたデータを読出す場合には、ＥＯＲ回路９によつ
てメモリセルアレイ４内のメモリセルに記憶されていた
データはそのまま読出され、他方、メモリセルアレイｌ
内のメモリセルに記憶されＣいたデータも結果的にはそ
のまま読出される。従つて、ＥＯＲ回路９の出力データ
ＤＯはメモリセルに書込んだ際の入力データＤＩに一致
する。このように、２進データのうち［１」よりも［０
」の方が記憶される可能性が大きい記憶エリアがたとえ
ば、第２図におけるメモリセルアレイ４である場合には
、データ「Ｏ」をメモリセルの放電状態に対応させてあ
る。また、２進データのうち「１］よりも「Ｏ］の方が
記憶される可能性が大きい記憶エリアがたとえば第２図
におけるメモリセルアレイｌである場合には、ＥＯＲ回
路で予め反転させてデータ「Ｏ」をメモリセルの放電状
態に対応させてある。従つて、ダイナミツクＲＡＭのメ
モリセル全体をみた場合には、充電状態のメモリセル数
は非常に少なくなる。なお、第１図および第２図におい
ては、８行×８列のメモリセルを示しているが、他の数
になし得ることは言うまでもない。
また、ＡＯ線だけでなく、他のアドレス線も使用するな
どして、任意に区分した記憶エリア内のメモリセルの放
電状態と２進データＩ−０」または「１」のうちの多い
と予想される方とを対応させることもできることは容易
に理解されるであろう。以上説明したように、本発明に
よれば、記憶内容として２進データ「Ｏ」が多いと予想
される記憶エリアにおいては「０」をメモリセルの放電
状態に対応させ、逆に記憶内容として２進データ「１」
が多いと予想される記憶エリアにおいては「１］をメモ
リセルの放電状態と対応させることにより、ダイナミツ
クＲＡＭ全体における充電状態のメモリセル数を少なく
することができ、従つて、書込み不良、読出し不良ある
いはリフレツシユ不良等のビツト不良の発生確率を小さ
くすることができ、これにより、ダイナミツクＲＡＭの
信頼性を向上させることができ、前述の従来方式におけ
る問題点の解決に役立つものである。
どして、任意に区分した記憶エリア内のメモリセルの放
電状態と２進データＩ−０」または「１」のうちの多い
と予想される方とを対応させることもできることは容易
に理解されるであろう。以上説明したように、本発明に
よれば、記憶内容として２進データ「Ｏ」が多いと予想
される記憶エリアにおいては「０」をメモリセルの放電
状態に対応させ、逆に記憶内容として２進データ「１」
が多いと予想される記憶エリアにおいては「１］をメモ
リセルの放電状態と対応させることにより、ダイナミツ
クＲＡＭ全体における充電状態のメモリセル数を少なく
することができ、従つて、書込み不良、読出し不良ある
いはリフレツシユ不良等のビツト不良の発生確率を小さ
くすることができ、これにより、ダイナミツクＲＡＭの
信頼性を向上させることができ、前述の従来方式におけ
る問題点の解決に役立つものである。
第１図は従来の記憶方法が適用されるダイナミツクＲＡ
Ｍの回路図、第２図は本発明の一実施例としての記憶方
法が適用されるダイナミツク型の回路図である。 （符号の説明）、１・・・・・・入カバツフア増幅器、
２・・・・・・出力バツフア増幅器、３・・・・・・行
ゲート部、４，４ｔ・・・・・メモリセルアレイ、５・
・・・・・プリセンスアンプ回路部、６・・・・・・行
デコーダ、７・・・・・・列デコーダ、８，９・・・・
・・排他的論理和（ＥＯＲ）回路。
Ｍの回路図、第２図は本発明の一実施例としての記憶方
法が適用されるダイナミツク型の回路図である。 （符号の説明）、１・・・・・・入カバツフア増幅器、
２・・・・・・出力バツフア増幅器、３・・・・・・行
ゲート部、４，４ｔ・・・・・メモリセルアレイ、５・
・・・・・プリセンスアンプ回路部、６・・・・・・行
デコーダ、７・・・・・・列デコーダ、８，９・・・・
・・排他的論理和（ＥＯＲ）回路。
Claims (1)
- 【特許請求の範囲】 １ ２進データの「０」および「１」をメモリセルの放
電状態および充電状態に対応させて記憶させるダイナミ
ックＲＡＭにおいて、該ＲＡＭの少なくとも１つのアド
レス信号に応じて前記２進データの「０」および「１」
と前記メモリセルの放電状態および充電状態との対応を
逆にすることにより、放電状態のメモリセル数が多くな
るように記憶させるようにしたことを特徴とするダイナ
ミックＲＡＭにおける記憶方法。 ２ 記憶データとして２進データ「０」が多い記憶エリ
アにおいては「０」をメモリセルの放電状態に対応させ
、記憶データとして２進データ「１」が多い他の記憶エ
リアにおいては「１」をメモリセルの放電状態に対応さ
せて記憶させることにより、放電状態のメモリセル数が
多くなるように記憶させるようにした特許請求の範囲第
１項に記載のダイナミックＲＡＭにおける記憶方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54031073A JPS5939837B2 (ja) | 1979-03-19 | 1979-03-19 | ダイナミックｒａｍにおける記憶方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54031073A JPS5939837B2 (ja) | 1979-03-19 | 1979-03-19 | ダイナミックｒａｍにおける記憶方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55125594A JPS55125594A (en) | 1980-09-27 |
| JPS5939837B2 true JPS5939837B2 (ja) | 1984-09-26 |
Family
ID=12321261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54031073A Expired JPS5939837B2 (ja) | 1979-03-19 | 1979-03-19 | ダイナミックｒａｍにおける記憶方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939837B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6326931U (ja) * | 1986-08-06 | 1988-02-22 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2583203B1 (fr) * | 1985-06-11 | 1991-06-21 | Efcis | Memoire morte a capacite de ligne optimisee et procede d'encodage d'une telle memoire |
-
1979
- 1979-03-19 JP JP54031073A patent/JPS5939837B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6326931U (ja) * | 1986-08-06 | 1988-02-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55125594A (en) | 1980-09-27 |
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