JP2003500791A - 改良型多層dram - Google Patents
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Abstract
Description
、特に、セル当たり1ビットより多く記憶するマルチレベルDRAMに関する。
めに多くの技術が使用されている。これらは、物理的なセルの大きさの低減と、
複合3次元セルキャパシタ構造を使用することを含んでいる。これら技術は益々
高価になりつつある。市販のRAMで成功裏に利用されるべき1つの追加された
次元は、セル当たり1ビットより多く記憶することである。DRAMのセルでは
、この技術は、2個以上の異なる電圧レベルを1つのセルキャパシタに保持し、
次に検知することを含み、マルチレベルDRAM(MLDRAM)と呼ばれてい
る。
10, 11 の4組の論理ペアが、電圧 Vss=0 からVdd の範囲において等間隔の4
つの電圧レベル、即ち、Vss, 1/3 Vdd, 2/3 Vdd, Vdd として表される方法を示
すものである。1つのセルから2ビットを抽出するためには、セル電圧を少なく
とも2つの基準レベルと比較しなければならない。最上位ビット(MSB)は、
セル電圧を Vdd/2の値のMSB基準値と比較することにより決定できる。セル
電圧がVdd/2より大きい場合は、比較の結果として論理値1を得る。次に第2
の比較が行われて最下位ビット(LSB)を決定する。第2の比較は5Vdd/6
の値の基準レベルを参照して行なわれる。この比較結果として、セル電圧が5Vd
d/6より大きい場合は、論理値1が得られ、その他の場合は論理値0となる。
合は、第2の比較はVdd/6のLSB基準レベルを用いて行なわれる。この比較
により、セル電圧がVdd/6より大きい場合は論理値1が得られ、その他の場合
は論理値0となる。
アナログのセル電圧を保持する技術と、セル信号を検知(センス動作)し復元す
るために用いられる技術とにおいて異なっている。従来の2レベル方式のDRA
M用の検知及び復元技術は公知であり、設計上はあまり大きな差異はない。しか
し、MLDRAMを実現するためには、検知及び復元の構成は異なる回路設計と
なる。マルチレベル方式の検知および復元構成は、キャパシタ上で許容された多
くの電圧範囲の1つとして符号化されたデータを抽出する機能を備えねばならず
、これはセンス動作と呼ばれている。また、上記構成は多数ビットの入力を受け
取り、それらを多くの名目上の電圧レベルの中の1つに変換する機能も備えねば
ならず、これは復元(リストア)動作と呼ばれる。
くつかある。回路は1列あるいは2列のメモリセルの幅に少なくとも合致する必
要がある点で、回路サイズは重要である。さらに、検出系はプロセス変化に反応
を示さないものが望ましい。MLDRAMで使用される電荷分担操作において、
関連するキャパシタンスは多くのプロセスパラメータに依存しており、その各々
は、セルとビット線キャパシタンスに異なる影響を与える。さらに、検出系はノ
イズにも反応を示さないものが好ましい。DRAMは電気的にバランスしており
、感度増幅器における共通モードノイズ除去率は非常に高い。この要件はMLD
RAMに対しさらに重要であり、これは、DRAMに比べノイズマージンがかな
り減じられるからである。最後に、検出系の速度はDRAMに対する速度に匹敵
するのが好ましい。
mental Two Bit/Cell Storage DRAM for Macro Cell or Memory on Logic Appli
cation"(IEEE J. Solid State Circuits, volume 24, No. 2, 388〜393頁, 198
9年4月)というタイトルの論説に提案されており、その内容はここに盛り込まれ
ているものとする。この構成では、図1(b)に示されるように、四つの電圧レ
ベルが2ビットにマップされる。多レベルデータを読み取るために、セル電荷は
ビット線と共有される。ビット線それ自身は、図2(a)、(b)、(c)に示
されるように、副ビット線と呼ばれる三つの等しい部分に分割されるように修正
される。一旦セル信号電荷が副ビット線を介して等しく共有されると、それらは
信号SWTにより制御されたスイッチにより互いに離隔され、感度増幅器SAは
信号CNCTにより制御されたスイッチを介して各副ビット線に接続される。多
レベルデータは、図1(b)に示されるように、セルキャパシタンスの比率によ
りビット線キャパシタンスに希釈された三つの基準電圧と並列に比較される。デ
ータバスは、三つの感度増幅器出力をバッファに搬送し、その後、三つの論理値
は表1に示される機能に基づいて2ビットに変換される。表1では、感度増幅器
はセル電荷を5/6Vdd、1/2Vdd、1/6Vddとそれぞれ比較する。
プを分離することが必要であり、その後、これらを再接続する必要がある。また
、電荷分配によって、ビットラインには同一の適当な電圧値(Vdd,2Vdd /3,Vdd/3,Vss)が与えられる。一つのワードラインがアクティブな
状態にされて、アドレスされたセルに所望のマルチレベル電圧が与えられる。
3つのセンスアンプを用いることによって、同時に利用できる2ビット値が得ら
れる。しかし、この方法では、記憶セルに充てるよりも大きな面積を周辺回路に
割り当てなければならないため、MLDRAMで約束する潜在的な密度利得(de
nsity gain)が減少してしまう。さらに、この方法の不利な点は、誤った参照値
からのセンシングエラーの影響を受けやすいことである。エラーの可能性は、チ
ップ上に発生させておくことが必要であり、サブビットラインのアレーにわたっ
て分布しているグローバル参照電圧の使用によって生じる。グローバル参照電圧
におけるわずかな誤りでさえこの方法においてエラーを引き起こすには十分であ
る。
Technique for Multilevel DRAM」(”マルチレベルDRAMにおけるセンス方
法及びリストア方法”)IEEE Trans. on Circuits and System II: Analog and
Digital Signal Processing、第43巻、第7号、7月、19969において提
案されている(以下、「ギリガン法」という)。この提案されている方法では、
フルヤマ法と同じリストア法が用いられているが、センシング法は異なっている
。実施されているセルカラムのアーキテクチャでは、2対のサブビットラインを
用いており、各対は図3(a)及び図3(c)に示すように、センスアンプSA
L、SARを有している。4つのサブビットラインは、図3(b)に示すように
、トランジスタスイッチのマトリックスを用いて6通りの接続を行うことができ
る。また、各センスアンプSAL,SARは、信号CNCTL及びCNCTRで
制御されるさらに別のスイッチ対にわたっている各サブビット対から分離しても
よい。さらに、フルヤマ法で用いられているセンスアンプの並行処理とは異なり
、ギリガン法では連続センシングを行っている。
の基準電圧を生成するのに用いられる。初期検出動作では、マルチレベルデータ
をV DD/2と比較し、最終検出動作に必要な基準が生成される。第1の検出動作
により、セル電圧がV DD/2よりも高いことが明らかになった場合には、第2の
検出動作では、(希釈化の後)セル電圧を5V DD/6のLSB基準と比較する。
逆に、第1の検出動作により、セル電圧がV DD/2よりも低いことが明らかにな
った場合には、VDD/6は、LSB基準として選択される。2つの検出動作の
結果により、アドレッシングされたセルに対するMSBおよびLSBが生成され
る。この時点において、データはセンスアンプにラッチされ、読み出しの準備に
入る。
ことである。よって、基準信号は、Furuyamaスキームにおけるような特別の基準
セルというよりはむしろ、読み出されるセルを用いて生成される。これにより、
全体の基準電圧の使用に起因するエラーの可能性を除去できる。しかし、連続的
な検出により生じる、かなりの時間のペナルティも存在する。また、サイクル時
間に加えられる、検出および復帰の間にビットラインの充電が必要な、さらなる
動作が存在する。現在のシステムのさらなる欠点は、制御ロジックに要求される
複雑さである。さらに、現在の検出スキームはまた、DRAMプロセスのビット
ラインピッチには容易に適合しない。それは、センスアンプが、1セルカラムの
ピッチに適合する必要があるからである。
rcuits, 32 巻, No. 11, 1743-1747頁, 1997年11月の”A Four Level Sto
rage for - Gb DRAM”と題された論文で説明されている。Gillingham の実装の
ように、基準レベルは、連続的な検出を用いて改善されている。しかし、局所充
電分配を用いてLSB基準電圧を生成するよりはむしろ、容量性結合法が利用さ
れている。最上位ビットの値は、コンデンサ上に配置される。コンデンサは、中
間基準から、1または2の取り得るLSB基準までの間で、第2の基準値を上下
させる。このスキームの利点は、簡易なことである。必要とされる余分の回路は
最小限ですみ、制御タイミングは、比較的簡単である。しかし、この設計の最も
脆弱な面は、結合コンデンサを用いてLSB基準を生成することである。これら
のコンデンサは、セルの容量と厳密に調和させなければならない。それは、比率
のどんな誤差も、直接雑音マージンの低減に現れるからである。
り提供された局所基準の生成の概念を与えるスキームの提供が望まれている。よ
って、少なくともいくつかの上述の不利益を軽減するメモリアーキテクチャが必
要とされている。
ミックランダムアクセスメモリであって、上記メモリセルは該メモリセルへのデ
ータの書き込み及びこれからのデータの読み出しのためのスイッチを介してビッ
トライン対に結合された記憶コンデンサを有していて、上記メモリが、 (a)少なくとも(N−1)個のビットライン対であって、各ビットライン対
はその間で第1のスイッチによって(N−1)個のサブビットラインに分割され
、各ビットラインのサブビットラインはその間で第2のスイッチによって隣り合
うサブビットライン対に結合されて、それぞれ(N−1)個の参照電圧の1つを
生成するための(N−1)個のサブビットライングループを形成しているビット
ライン対と、 (b)各サブビットライン対に結合されたセンスアンプと、 (c)それぞれ、それに選択的に結合させるための参照セルを有している(N
−1)個のサブビットライン対と、 (d)それぞれ、それに選択的に結合させるための一般セルを有している(N
−2)(N−1)個のサブビットライン対と、 (e)スイッチを介してあるグループ内で選択的に結合されているサブビット
ライン対とを含んでいて、 上記グループ内のサブビットラインは複数の電圧の1つにプリチャージされ、 上記(N−1)個の参照電圧の1つは、上記グループ内のサブビットラインと
いっしょに短絡させることにより生成され、 参照電圧は、上記グループ内のビットライン対の1つの中の参照セル内に記憶
されることを特徴とするダイナミックランダムアクセスメモリが提供される。 以下では、本発明は添付の図面を参照しつつ単に例示としてのみ説明される。
(b)において、それぞれが偶数または奇数ビットラインBL0、BL1を持つ
基本の基準サブビットライン対SBL−RWと発電(generate)サブビットライ
ン対SBL−GWとは、それぞれ概略的に符号502、530により示されてい
る。各サブビットライン対SBL−RW、SBL−GWは、センスアンプ506
と、それと連係し、プリチャージ信号PREにより制御されるプリチャージデバ
イス509と、絶縁信号ISOにより制御されるセンスアンプ絶縁デバイス50
8と、M本のワードラインW(0)〜W(M-1)とを含む。図示していないが、セ
ンスアンプは典型的なバス接続を有する。
0、BL1を発電信号GENに応答して、端子VDCに印加される電圧に接続す
るビットラインチャージ回路510を含んでいる。サブビットラインSBL−R
W、SBL−GWは、M本の通常のワードライン512に加えて、さらに4つの
専用のワードラインRW0、RW1、GW0、GW1を含んでいる。以下の説明
では、ワードライン信号RW0、RW1をまとめて「基準ワードライン」と称し
、ワードライン信号GW0、GW1をまとめて「発電ワードライン」と称する。
て蓄積コンデンサTSに接続される。SBL−RW、SBL−GWの両サブビッ
トラインは基準コンデンサCRと発電コンデンサCGを含む。
トランジスタTRを介してそらぞれの基準セルコンデンサCRに接続される。基
準コンデンサは、後述するように、生成された基準電圧を蓄積するために使用さ
れる。しかしながら、発電ワードラインGWは発電コンデンサCGに接続されな
い。一方、SBL−GWサブビットラインに対し、発電ワードラインGWは発電
アクセストランジスタTGを介してそれぞれの発電セルコンデンサCGに接続さ
れる。しかしながら、基準ワードラインRWは基準コンデンサCRには接続され
ない。
SBL−RWの発電ワードライン上にはセルアクセストランジスタがなく、かつ
、SBL−GWにおいて基準ワードライン上にアクセストランジスタがないとい
う点であるようにみえる。双方の場合においてセルコンデンサを除くことも可能
ではあるが、製造時の信頼性を高めるために配列の規則性の乱れを最小にするの
が望ましい。トランジスタを効果的に除くことについての2つの可能な選択肢は
、薄い酸化(拡散領域)部分を除くか、必要であればビットラインコンタクトを
除くことである。このような方法及び他の方法は製造技術においてよく知られて
おり、さらなる詳細な説明は行なわない。
blocks)を用いた4レベル,2ビットメモリ装置用のもので、本発明の一つの実
施態様に係るMLDRAM構造600の模式的なダイアグラムが示されている。
この構造を用いることで、フルヤマ(Furuyama)の高速アクセスの利点を、ギリ
ンガム(Gillingham)のローカル(local)基準生成と組み合せることが可能で
ある。本発明の主たる実施態様においては、各ビットライン・ペアは、等しい長
さの3つのサブビットライン・ペア・セグメントに分割され、各セグメント(se
gment)は、高速で単一ステップのフラッシュ(flash)変換検出ができるように
、検出増幅回路を備えている。新しいスキーム(scheme)は、包括的に生成され
た検出用の基準電圧を用いる代わりに、3つの基準レベルを局部的に生成するよ
うに、3つの隣り合うサブビットラインの間でチャージ(charge)分配技術を用
いる。
L−RW及びSBL−GWが、3個ずつの配列で配置されている。配列の列は、
符号Т(上),M(中間),B(下)、及び符号のそばのコラムL(左),C(
中央),R(右)によって特定される。各サブビットライン・ペアの位置は、水
平座標(L,C,R)及び垂直座標(Т,M,B)によって特定される。かかる
座標システムを用いれば、例えば上列で右側コラム(column)のサブビットライ
ン・ペアは、座標値ТRを有していると言える。サブビットラインは、信号SW
T0及びSWT1により制御される第1スイッチを介して、グループ内で水平に
、すなわち、LとCとRとで相互に結合され得る。更に、サブビットラインは、
信号REF0及びREF1により制御される第2スイッチを介して、グループ内
で垂直に、すなわち、ТとMとBとで相互に結合され得る。
構成し、一方、上側及び下側の列はSBL−GWサブビットライン・ペアを構成
している。サブビットライン・ペアの各々は、また、VDC端子に結合された電
圧供給において異なっている。それらは、以下の通りである:ТL及びBLはV
DD(電力供給電圧)に接続されたVDCを有し、ТR及びBRはVSS(グラ
ンド:ground)に接続されたVDCを有し、そして、その他のものはVBLPと
して言及されるVDD/2に接続されている。従って、図5(a)及び(b)に
示されるように、生成信号GENはサブビットラインを適切なVDC電圧に接続
する。特に、GEN信号は、次回検出サイクルの用意に復元した後に基準電圧を
発生させるために用いられる。サブビットライン接続スイッチSWT0及びSW
T1並びに基準スイッチREF0およびREF1は、規則正しい配置を有し、水
平及び垂直の両方向についてサブビットライン間の接続をもたらす。
の他の可能な変形例があることが理解されよう。 まず最初に、その値は図1(b)に示されているが、局部的な基準電圧を生成
するためのチャージ分配技術について述べる。次に、検出−復元サイクルについ
て記述する。
よびMR サブビットライン対を与える。MLを最初に考察する。TL、MLおよびBL内
のサブビットラインは、GEN信号を宣言することにより、個別にそれぞれVSS、V
BLPおよびV SSへプリチャージされる。すべてのサブビットネスのキャパシタン
スが等しいことを確信するために、RW0、RW1、QW0およびGW1信号すべては、各サ
ブビットラインが、ビットラインの寄生容量(Cb)プラス一つのメモリセルの寄生
容量(Cc)に等しい同じキャパシタンスを持つように仮定される。チャージング後
、サブビットラインは、一緒に短絡され(TからMからB)、最終的な電圧VDD/6
を得る。サブビットラインのCおよびRグループでも同じ動作が実行されるが、こ
れらに対してチャージされた値は、TC、MCおよびBCに対しVDD/2の電圧を、TR、M
RおよびBRに対して5VDD/6の電圧を生じさせる。3つの要求された基準が生成さ
れると、その基準電圧は、L、CおよびR内の信号RW0およびRW1を完全に宣言する
ことにより、基準セルCRに格納される。
この後、直ぐにそれは、すべての基準ワードラインを宣言することにより、基準
セルに捕捉される。この新規なチャージ分担方法を通じて、基準電圧は正確に生
成される。
た制御タイミングは、センスアンプがターンオンされ、ワードラインが宣言され
た初期状態を考慮したことにより、最も容易に理解される。その制御タイミング
は、最初、多数レベルの回復を示し、その後、基準電圧の発生および最終的にア
クセス(リード)を回復する。通常の動作では、サイクルの開始状態は、センスア
ンプがオフで、ワードラインがすべてオフであり、サブビットラインのすべてが
VBLPにプリチャージされるとき、格納状態である。
ていると仮定する。図7からわかるように、W0はレフトハンド(L)のサブビット
ラインに落ち付くことがわかる。先に述べたように、ワードライン(L,CまたはR)
の位置が基準の動作を決定し、回復のために使用される信号を発生するので、こ
れは重要な観察である。すべてのサブビットラインを回復する前の初期化開始状
態が等しいキャパシタンスを持つように回路が設計される。設計により、サブビ
ットライン上の合計のノードキャパシタンスは等しい。このことは、制御タイミ
ングを見ることにより理解される。初期状態702では、次の信号がアクティブ
になる:W0,RW1L,RW0C,RW1C,RW0R,RW1R,GW0CおよびGWOR。すべての内部のサブビ
ットラインスイッチ(SWT0,SWT1,REF0,REF1)はオフでセンスアンプはオンである
。センスアンプにラッチされた値は、ビットラインにつき3個のセンスアンプが
あるように、3ビットの“サーモメータコード”における複数レベルのデータを
示す。コード化は表1に示される。3個のセンスアンプの4つの可能な状態は、
それらの関係したバイナリ値にマッピングされる。コード化/エンコード化は、
例えば参考のためにFuruyamaに開示されたように実行される。
ンとともに、3本のサブビットラインを短絡することによって電荷の分配により
発生される。その結果として得られた電圧は、期待された値と正確に一致するで
あろう。基準(参照)および発生ワードラインは、すべてのサブビットラインの
静電容量を完全に平衡させるために用いられ、平行な複数のサブビットラインの
間で短絡は無い。従来技術におけるリストアの問題点はこのように回避される。
0サブビットラインをともに短絡させ、次いで、メモリセルにおける電圧を捕捉
するワードラインW0を非活性化することにより生じる。このリストアは完全で
ある。いま複数の基準電圧を、上述したように発生して複数の基準セルにおいて
保存する必要がある。複数の基準のワードラインが非活性化されると同時に、複
数の発生ワードラインは非活性化される。これは、プリチャージおよびアクセス
サイクルの通常の初期状態を準備するものである。
T0およびSWT1スイッチはオンされ、REF0およびREF1スイッチはオ
ンされる。電荷の保存は、複数のサブビットライン(9つのサブビットラインの
対)のすべてがプリチャージ電圧VDD/2になる。この容易なプリチャージは
、重大なプリチャージの問題点があるジリンガム(Gillingham)とは異なる。ジ
リンガムにおいては、すべてのセルが01又は10の状態にリストアされるとい
う最悪の状態になる。通常はチップ上の制限された電流源であるプリチャージ電
圧源が、それぞれを伝送する重い負荷でひどく荷重されている場合において、す
べてのビットラインはVBLPに戻る。
0に沿った複数のセルがアクセスされると仮定する。それは偶数のワードライン
であり、真のビットラインと関連しているので、SWT1スイッチはアサートが
解除されて、SWT0を介して接続された真のビットラインのみを残す。それと
同時に、REF0スイッチはアサートが解除される一方、相補的な複数のビット
ラインは短絡されたままである。基準のワードラインRW1L、RW1Cおよび
RW1R並びにワードラインW0はともにアサートされる。そして、複数のセン
スアンプは、メモリセル中に保存された電荷を、基準セルに保存された電荷と比
較する。プリチャージ電圧の絶対値に対する仕様値は無いが、それはVDD/2
近傍の値であることのみである。その比較は、複数のサブビットラインのみが、
その絶対値にかかわらず、同一のローカル的に発生されたプリチャージ電圧を有
する。これは、結果がVBLPの絶対値に対してたいへん敏感であるときのVB
LPと比較される従来技術からきわめて大きな進歩である。
つのセルとをわたって弱められる。複数の基準セル信号はそれぞれ、2つのスイ
ッチREFxを介して1つのセルから3本のサブビットラインと1つのセルとに
対して共有される。全体的な容量の対称性は、以前は無視したが重要であるより
高いオーダーの効果を、効果的に相殺する。例えば、電荷の注入は問題ではない
。各信号及びすべての信号は、それに影響する等しい電荷の注入を有する。本発
明のメモリは、以前の設計よりも高いオーダーで平衡化されている。電荷の共有
が完了した後で、残りのスイッチREF1及びSWT0は、各サブビットライン
を完全に絶縁された状態にしてアサートが解除される。複数のセンスアンプはオ
ンされ、データは再生されてラッチされる。これらの簡単なステップは、小さい
アクセス時間を保証する。1つの最後の動作が、センシングの直後に実行される
。すなわち、リストアを準備するために、ワードラインと同一のサブビットライ
ンを共有しない基準及び発生ワードラインがアサートされる。この場合において
、RW0C、RW0R、GW0C、及びGW0Rがアサートされる。このことは
、リストア動作が正確に1本のサブビットラインから構成されることを保証し、
従って、センスアンプ当りの1つのセル容量は、適当なリストアのために必要と
される正確な容量の整合を保証する。
タのいずれかか、もしくは完全に相補的なCMOS伝送ゲートは、以下の信号、
GEN、SWT0、SWT1、REF0、REF1、ISOによって制御される
デバイスのために使用可能であることを観測することができる。
用いられるデバイスと結合することによって、デバイスの計数値を減少させるこ
とができる。1つのオプションは、センスアンプにおけるISOトランジスタと
プリチャージデバイスとをともに省略することである。これを実行することは、
センスアンプにおける電荷を必要とするが、この理由は、それが、基準発生の間
にVDCにプリチャージされる必要があるからである。従って、ノードR及びS
は、フローティング状態にされるか、又は同様にVDCに短絡されている必要が
ある。このことは、望ましくない回路の複雑さをもたらすことがあり、領域を節
約することはまったくない。
REF0、REF1、SWT0、及びSWT1がオンのままであることを示して
いる。これは、これらのスイッチがオフになるように変化される。これは、(ア
クセス中のときの)「サイクル」の最初のイベントを変化させるが、同様のタス
クを達成するであろう。(a)スイッチをオフすることは、それをオンすること
よりも高速であることと、(b)すべてのサブビットラインを互いに接続された
ままにしておくことは、VBLPに対する複数のパスを提供し、従って、任意の
種類の過渡的な差分電圧がサブビットライン間に現れる可能性を減少させること
とを、仮定することができる。
に4つのレベル以外を記憶するMLDRAMに適用される。先行の開示は、2ビ
ットの場合を詳細に述べており、ここで、レベル(N)の数は4である。セル毎
に異なる数のレベルをもつMLDRAMは、以下の特性を有している。各々のセ
ルは、log2Nビットを記憶する。このビット数は、整数である必要はない。
セルに記憶されるレベル間の電圧間隔は、VDD/(N−1)である。参照電圧
は、(1+2a)VDD/(2(N−1)),a={0,1,…,(N−2)}
である。ビットラインペアの集合は、(N−1)個のビットラインペアを含む。
各々のビットラインペアは、(N−1)個のサブビットラインペアを含む。従っ
て、そのアレイは、図6に示される3×3の構成の代わりに、(N−1)×(N
−1)個のサブビットラインペアを有する。REFx制御トランジスタによって
結合される(N−1)個のサブビットラインペアの集合の各々は、(N−1)個
の参照電圧の1つを生成する。
してひとまとめにされるとき、しばしば、より多い「全ての」ビットが使用でき
る。例えば、1つの3レベルのセルは、1.58ビットを記憶し、故に、2つの
3レベルセルは、3.17ビットを記憶する。4つの5レベルセルが9.29ビ
ットを記憶し、2つの6レベルセルが5.17ビットを記憶する。小数ビットを
含む余分なビットは、エラー修正に使用される。
配置されうる。縦列は並べ替えられることができる。同じように、横列も並べ替
えられることができる。
は、サブビットラインペアの3×3の集合の間に接続されるように追加できる。
これは、より均一なアレイを生成し、参照電圧を生成するときに、ビットライン
キャパシタンスにおいて局在変化の影響を取り除く。追加のトランジスタは、あ
る状況下において、縦列の冗長性に打ち勝つ。
化表示を与えることができる。これは、単一の閾値のみに交差するセル値におけ
るエラーが1ビットにおけるエラーしか引き起こさないという効果がある。従っ
て、これは、エラー修正符号化を使用するとき効果がある。 表 許可されたセンス増幅器状態の符号化
大要が述べられている本発明の精神と範囲とから逸脱せずに、その種々の変形が
当業者に明らかである。
る、記憶電圧及び参照電圧を示す模式図である(従来技術)。
式図である。
態を示す模式図である。
態を示す模式図である。
の模式図である。
る。
Claims (6)
- 【請求項1】 複数のメモリセルの各々にNレベルの1つを記憶するダイナ
ミックランダムアクセスメモリであって、上記メモリセルは該メモリセルへのデ
ータの書き込み及びこれからのデータの読み出しのためのスイッチを介してビッ
トライン対に結合された記憶コンデンサを有し、上記メモリが、 (a)少なくとも(N−1)個のビットライン対であって、各ビットライン対
はその間で第1のスイッチによって(N−1)個のサブビットラインに分割され
、各ビットラインのサブビットラインはその間で第2のスイッチによって隣り合
うサブビットライン対に結合されて、それぞれ(N−1)個の参照電圧の1つを
生成するための(N−1)個のサブビットライングループを形成しているビット
ライン対と、 (b)各サブビットライン対に結合されたセンスアンプと、 (c)それぞれ、それに選択的に結合させるための参照セルを有している(N
−1)個のサブビットライン対と、 (d)それぞれ、それに選択的に結合させるための一般セルを有している(N
−2)(N−1)個のサブビットライン対と、 (e)スイッチを介してあるグループ内で選択的に結合されているサブビット
ライン対とを含んでいて、 上記グループ内のサブビットラインは複数の電圧の1つにプリチャージされ、 上記(N−1)個の参照電圧の1つは、上記グループ内のサブビットラインと
いっしょに短絡させることにより生成され、 参照電圧は、上記グループ内の上記ビットライン対の1つの中の参照セル内に
記憶されることを特徴とするダイナミックランダムアクセスメモリ。 - 【請求項2】 上記複数の電圧は、VDD、VSS及びVBLPの中の1つ
から選択されることを特徴とする請求項1に記載のメモリ。 - 【請求項3】 複数のメモリセルの各々にNレベルの1つを記憶するための
ダイナミックランダムアクセスメモリの製作方法であって、 (a)(N−1)個のビットライン対を横方向の行に配列し、 (b)(N−1)個のビットライン対のそれぞれを(N−1)個のサブビット
ライン対に分割して、(N−1)個の縦方向のサブビットライングループを形成
し、 (c)上記グループ内のサブビットラインと交差してチェンジシェアリングに
より各縦方向のグループに(N−1)個の参照電圧の1つを生成し、 (d)生成された参照電圧を、上記グループ内の少なくとも1つのサブビット
ライン中の各縦方向のグループに記憶させ、 (e)ビットラインン内のメモリセルを選択し、 (f)各サブビットライングループ内の記憶された参照電圧を、選択されたメ
モリセルの電圧と比較し、これと同時に上記セルを全ての電圧参照レベルと比較
するといった各ステップを含んでいる方法。 - 【請求項4】 上記比較ステップが、センスアンプによって実行されること
を特徴とする請求項3に記載の方法。 - 【請求項5】 上記センスアンプが、上記比較を示す2値出力を生成するこ
とを特徴とする請求項4に記載の方法。 - 【請求項6】 上記2値出力がデコーダによってデコードされることを特徴
とする請求項5に記載の方法。
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