KR100691818B1 - 개선된 멀티레벨 ｄｒａｍ - Google Patents

개선된 멀티레벨 ｄｒａｍ Download PDF

Info

Publication number
KR100691818B1
KR100691818B1 KR1020017015148A KR20017015148A KR100691818B1 KR 100691818 B1 KR100691818 B1 KR 100691818B1 KR 1020017015148 A KR1020017015148 A KR 1020017015148A KR 20017015148 A KR20017015148 A KR 20017015148A KR 100691818 B1 KR100691818 B1 KR 100691818B1
Authority
KR
South Korea
Prior art keywords
bit line
sub
line pairs
group
cell
Prior art date
Application number
KR1020017015148A
Other languages
English (en)
Other versions
KR20030009042A (ko
Inventor
거슘 버크
던컨. 지 엘리오트
브루스 에프. 쿡번
Original Assignee
거슘 버크
던컨. 지 엘리오트
브루스 에프. 쿡번
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 거슘 버크, 던컨. 지 엘리오트, 브루스 에프. 쿡번 filed Critical 거슘 버크
Publication of KR20030009042A publication Critical patent/KR20030009042A/ko
Application granted granted Critical
Publication of KR100691818B1 publication Critical patent/KR100691818B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

본 발명은 메모리 셀로부터 및 메모리 셀로 데이타를 기록 및 판독하기 위하여 스위치를 통해 비트선 쌍에 결합된 기억 용량을 갖는 다수개의 메모리 셀의 각각에 하나의 N 레벨을 저장하기 위한 DRAM을 제공하는 것에 관한 것으로, 상기 메모리는: 각 비트선 쌍은 그 사이에서 제1스위치에 의해 N-1 서브-비트선으로 분할되고; 하나의 N-1 기준 전압을 생성하기 위해 서브-비트선의 N-1 그룹을 형성하도록 하기 위하여 각 비트선의 서브-비트선 쌍은 그 사이에서 제2스위치에 의해 인접한 서브-비트선 쌍에 결합되는, 적어도 N-1 비트선 쌍; 각 서브-비트선 쌍에 연결된 감지 증폭기; 선택적으로 연결하기 위해 각각의 기준 셀을 갖는 N-1 서브-비트선 쌍; 선택적으로 연결하기 위해 각각의 생성 셀을 갖는 (N-2)(N-1) 서브-비트선 쌍; 및 스위치를 통해 그룹에 선택적으로 연결된 서브-비트선 쌍으로서: 상기 그룹에서 서브-비트선은 다수개의 전압 중 하나에 선충전되고; 상기 (N-1) 기준 전압의 하나는 상기 그룹에서 서브-비트선을 함께 쇼트함으로써 생성되며; 기준 전압은 상기 그룹에서 상기 비트선 쌍의 하나에서 기준 셀에 저장되는 것을 특징으로 하는 서브-비트선 쌍을 포함한다.
멀티레벨 DRAM, 기준 전압, 비트선, 감지 증폭기, 워드선

Description

개선된 멀티레벨 ＤＲＡＭ{IMPROVED MULTILEVEL DRAM}
본 발명은 DRAM에 관한 것이되, 특히 셀 당 1 비트 이상을 저장할 수 있는 멀티레벨 DRAM에 관한 것이다.
DRAM의 스토리지(storage) 밀도를 향상시키기 위해 많은 기술이 사용되어 왔다. 이는 물리적 셀 크기의 감소와 복소 3차원 셀 커패시터 구조의 사용을 포함한다. 이러한 기술은 비용의 증가를 이끌어 왔다. 상용화된 RAM에서 이미 성공적으로 개발된 하나의 추가적인 크기는 셀 당 1 비트 이상을 저장하는 것이다. DRAM 셀에 있어서, 이러한 기술은 스토리징 기술과 셀 커패시터에서 2개 또는 그 이상의 별개의 전압 레벨을 순차적으로 감지하는 것을 포함하며, 이는 멀티레벨 DRAM(MLDRAM)이라 불리운다.
도 1(a) 및 1(b)에 도시된 바와 같이, 2 비트의 4개의 논리 쌍, 00, 01, 10, 및 11이 Vss=0 내지 Vdd 범위에서 4개로 균등하게 분할된 전압 레벨로써 어떻게 표현되는지를 도시하며, 즉 Vss, 1/3Vdd, 2/3Vdd, 및 Vdd 이 된다. 셀로부터 2 비트를 선택해 내기 위해, 상기 셀 전압은 적어도 2개의 기준 레벨과 비교되어야 한다. 셀 전압을 Vdd/2의 MSB 기준값과 비교함으로써 최상위 비트(MSB)를 결정해 낼 수 있다. 상기 셀 전압이 Vdd/2보다 크면, 비교 결과는 논리 1을 생성한다. 그리고 나서 최하위 비트(LSB)를 결정하기 위해 제2비교가 진행된다. 상기 제2비교는 기준 레벨값 5Vdd/6과 함께 이루어진다. 이러한 비교의 결과는 상기 셀 전압이 5Vdd/6보다 크면, 논리 1을 생성할 것이고, 그렇지 않다면 논리 0을 생성할 것이다.
MSB 비교의 결과가 논리 0(즉, 셀 전압이 1/2 Vdd/2보다 작음)이라면, 제2비교는 Vdd/6의 LSB 기준 레벨과 함께 이루어진다. 이러한 비교는 상기 셀 전압이 Vdd/6 보다 크면 논리 1, 그렇지 않다면 논리 0을 생성할 것이다.
지금까지 여러개의 다른 MLDRAM 구성이 제안되어 왔다. 이러한 구성들은 셀 신호를 감지하여 복원하는데 사용된 기술과 마찬가지로 아날로그 셀 전압을 저장하기 위한 기술과 차이가 있다. 재래식 2 레벨 DRAMs에 대한 감지 및 복원 기술은 이미 잘 알려져 있고, 설계에 있어 큰 차이를 갖진 않는다. 그러나, MLDRAM을 실행하기 위한 감지 및 복원 구성은 설계하기 어려운 회로이다. 상기 멀티레벨 감지 및 복원 구성은 데이타를 생성하기 위한 능력을 제공해야만 하는데, 상기 데이타는 커패시터에서 허용된 큰 전압 범위 중 하나로 인코드된 것이며, 이는 감지 기능이라 불리운다. 또한, 상기 구성은 다수개의 비트 입력을 수용할 수 있는 능력을 제공해야 하고, 그들을 많은 공칭 전압 레벨 중 하나로 변환시켜야 하며, 이를 복원 기능이라 불리운다.
다양한 감지 구성의 특성을 판단할 때 여러가지 중요한 매개변수가 고려되어 야 한다. 메모리 셀의 하나 또는 2 열의 폭에 고정되어야 한다는 점에서 회로의 크기가 중요하다. 또한, 감지 구성은 변화에 대해 민감하지 않은 것이 바람직하다. MLDRAM에서 사용된 기능을 쉐어하는데 있어서, 수반된 커패시턴스는 많은 공정 매개변수에 의해 좌우되고, 이들 각각은 셀과 비트선 캐퍼시턴스에서 다른 영향을 갖는다. 또한, 상기 감지 구성은 노이즈에 대해 민감하지 않은 것이 바람직하다. DRAMs은 전기적으로 균형을 이루고 있어 감지 증폭기에서 공통 모드 노이즈 제거가 매우 높다. 이러한 요구 조건은 MLDRAM에 있어서 더 중요하며, 이는 노이즈 마진이 DRAMs과 비교됨으로써 상당히 감소되기 때문이다. 최종적으로, 감지 구성의 속도는 DRAM에 대한 속도에 필적할 수 있는 것이 바람직하다.
하나의 멀티레벨 감지 및 복원 방법은 발명자 T. Furuyama("Furuyama")등에 의해 발명된 "An Experimental Two Bit Cell Storage DRAM for Macro Cell or Memory on Logic Application", IEEE J, Solid State Circuits, volume 24, No.2, 1989년 4월, 388-393 페이지에 개시되어 있다. 이러한 구성에서, 4개의 전압 레벨은 2 비트로 그려지고, 도 1(b)에 도시되어 있다. 멀티레벨 데이타를 판독하기 위하여, 셀 충전은 하나의 비트선을 쉐어한다. 상기 비트선은 도 2(a), (b), 및 (c)에 도시된 바와 같이, 서브-비트선이라 불리우는 3개의 동일한 부분으로 분할될 수 있도록 스스로 개선된다. 일단 셀 신호 충전이 서브-비트선을 동일하게 가로질러 쉐어되면, 그들은 신호 SWT에 의해 제어되는 스위치를 통해 또 다른 것으로부터 절연되고, 감지 증폭기 SA는 신호 CNCT에 의해 제어되는 스위치를 통해 각 서브-비트선에 연결된다. 도 1(b)에 도시된 바와 같이, 멀티레벨 데이타는 셀 커패시턴스 대 비트선 커패시턴스의 비율에 의해 3개의 기준 전압에 평행으로 비교되어진다. 하기 표 1에 도시된 함수에 따라, 3개의 논리 값이 2 비트로 변환된 후에, 데이타 버스는 상기 3개의 감지 증폭기 출력을 버퍼로 이동시킨다. 표 1에 있어서, 감지 증폭기는 각각 5/6 Vdd, 1/2 Vdd, 및 1/6 Vdd를 지닌 셀 충전을 포함한다.
변환 함수
감지 증폭기 결과 2 비트 데이타 값
000 00
001 01
011 10
111 11
데이타를 복원하는 것은 단지 상기 3개의 서브-비트선으로부터 감지 증폭기 SA의 연결을 끊고 서브-비트선에 함께 재연결하는 것을 포함한다. 충전 쉐어링은 적절한 값(Vdd, 2Vdd/3, Vdd/3, 또는 Vss)과 동일하게 비트선상에 최종 전압을 제공할 것이다. 워드선은 드러나고, 번지 지정 셀에서 소정의 멀티레벨 전압을 변환한다.
본 구성의 이점은 빠르고 상대적으로 간단하다는 것이다. 3개의 감지 증폭기를 사용하는 것은 동일한 시점에서 2 비트를 가능하게 한다. 그러나, 이러한 구성 또한, 넓은 영역에서 충전용 셀에서보다 지원용 회로 소자로 더 치우치게 되고 MLDRAM이 제공하는 전위 밀도 이득을 줄이게 된다. 이러한 특별한 구성의 또 다른 이점은 자화율로서, 이는 부적절한 기준 값으로부터 에러를 감지하는 것이다. 상기 에러에 대한 전위는 칩에 생성될 필요가 있는 전체적인 기준 전압의 사용으로 야기되고, 서브-비트선의 배열을 가로질러 분포된다. 심지어 전체적인 기준 전압에서 근소한 잘못조차도 에러를 본 구성에 생성시키는데 충분하다.
또 다른 MLDRAM 구성은 발명자 P. Gillingham에 의해 발명된 "A Sense and Restore Technique for Multilevel DRAM", 회로 및 시스템 II에서의 IEEE Trans.: 아날로그 및 디지탈 신호 처리, volume 43, No.7, 1969년 7월("Gillingham")에 개시되어 있다. 상기 제안된 구성은 Furuyama 구성과 같은 동일한 복원 기법을 사용하나, 감지 방법은 다르다. 실시된 셀 열의 아키텍처는 2 쌍의 서브-비트선을 사용하고, 각 쌍은 도 3(a) 및 3(c)에 도시된 바와 같은 감지 증폭기 SAL, SAR을 갖는다. 4개의 서브-비트선은 도 3(b)에 도시된 바와 같이 트랜지스터 스위치 행렬을 사용함으로써 6가지 다른 방법으로 연결될 수 있다. 또한, 각 감지 증폭기 SAL, SAR은 신호 CNCTL 및 CNCTR에 의해 제어되는 또 다른 스위치 세트를 통해 그 각각의 서브-비트선 쌍으로부터 연결이 끊길 수 있다. Furuyama에서 사용되는 감지 증폭기의 평행 동작과는 다르게, Gillingham 구성은 순차적인 감지 방법을 사용한다.
순차적인 감지 방법에서, 제1감지 증폭기의 감지 기능의 결과는 제2감지 기능을 위한 기준 전압을 생성하는데 사용된다. 초기 감지 기능은 멀티레벨 데이타를 V DD/2에 비교하여, 최종 감지 기능을 위한 기준을 생성한다. 제1감지 기능은 셀 전압이 V DD/2이상으로 나타나면, 제2감지 기능은 셀 전압을 5V DD/6의 LSB 기준에 비교할 것이다. 거꾸로 말하면, 제1감지 기능은 셀 전압이 V DD/2보다 낮게 나타나면, V DD/6은 LSB 기준으로 선택된다. 상기 2개의 감지 기능의 결과는 하나의 번지 지정 셀에 대한 MSB 및 LSB를 생성한다. 이러한 시점에서 데이타는 감지 증폭기에서 래치되고 판독된다.
이러한 회로의 이점은 감지 및 충전 기능을 위해 로컬 컴포넌트를 사용한다는 것이다. 따라서, 기준 신호는 셀을 사용함으로써 생성되고, 상기 셀은 Furuyama 구성에서와 같은 특정 기준 셀보다 판독이 더 쉬우며, 그로 인해 전체적인 기준 전압의 사용에서 야기되는 에러에 대한 전위를 제거할 수 있다. 그러나, 순차적인 감지에서 초래하는 상당한 시간적 손실이 있다. 또한, 싸이클 타임에 더해진 감지 및 복원 사이의 비트선의 충전을 요구하는 기능이 있다. 본 시스템의 단점은 복잡한 제어 논리 구조가 요구된다는 것이다. 게다가 본 감지 구성은 DRAM 공정의 비트선 피치로 쉽게 고정되지 않으며, 이는 하나의 셀 열의 피치로 감지 증폭기를 고정해야 하기 때문이다.
세번째 구성은 발명자 T. Okuda 등에 의해 발명된 "A Four Level Storage for-Gb DRAM", IEEE J. Solid State Circuits, Volume 32, No.11, 1997년 11월, 페이지 1743-1747에 개시되어 있다. Gillingham 실시에서와 같이, 기준 레벨은 순차적인 감지를 사용함으로써 개발되었다. 그러나, LSB 기준 전압을 생성하기 위해 로컬 충전 쉐어링을 사용하는 것보다는 커패시턴스 커플링 방법이 사용된다. 상기 최상위비트 값은 중간 기준값으로부터 하나 또는 두개의 가능한 LSB 기준값으로 떨어지거나 제2기준 값을 올리는 커패시터에 놓여진다. 본 구성의 이점은 단순함이다. 여분의 회로에 대한 요구가 최소화되고 제어 타이밍은 상대적으로 간단하다. 그러나, 본 설계의 가장 큰 취약점은 LSB 기준값을 생성하기 위한 커플링 커패시터의 사용이다. 이러한 커패시터는 셀 커패시턴스에 맞추어서 적당한 비율로 정확하게 조절되어야 하며, 이는 상기 비율에서의 임의의 에러가 노이즈 마진에서의 감소로 바로 변형되기 때문이다.
따라서, Gillingham에 의해 제공되는 로컬 기준값 생성의 아이디어를 Furuyama 실시의 고속 접근 이점으로 제공하는 구성을 제공하는 것이 바람직하다. 따라서, 적어도 상기 단점의 일부를 감소시키는 메모리 아키텍처가 필요하다.
본 발명에 따르면,
(a) 각 비트선 쌍은 상기 비트선 쌍의 사이에 위치하는 제1스위치에 의해 N-1 서브 비트선 쌍으로 분할되고; N-1 기준 전압중 하나를 생성하기 위해 상기 서브 비트선 쌍이 N-1 그룹을 형성하도록 하기 위하여 상기 각 비트선 쌍의 상기 서브-비트선 쌍은 상기 서브 비트선 쌍들의 사이에 위치하는 제2스위치에 의해 인접한 상기 서브-비트선 쌍에 결합되도록 하는, 적어도 N-1 비트선 쌍으로 이루어진 어레이;
(b) 상기 각 서브-비트선 쌍에 연결된 감지 증폭기;
(c) 상기 N-1 서브 비트선 쌍에 선택적으로 연결하기 위한 기준셀들;
(d) 상기 서브 비트선쌍의 나머지 (N-2)(N-1) 서브-비트선 쌍에 선택적으로 연결하기 위한 생성셀들을 포함하며,
상기 그룹에서 상기 서브-비트선 쌍의 각각은 다수개의 전압 중 하나에 선충전되고;
상기 (N-1) 기준 전압중의 하나는 상기 그룹에서 상기 서브-비트선 쌍들을 함께 쇼트함으로써 생성되는 것을 특징으로 하며,
복수의 메모리 셀로부터 및 메모리 셀로 데이타를 기록 및 판독하기 위하여 상기 스위치들을 통해 상기 비트선 쌍에 결합된 기억 용량을 갖는 다수개의 메모리 셀의 각각에 하나의 N 레벨을 저장하기 위한 DRAM이 제공된다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
본 발명은 오직 다음 도면과 관련된 예에 의해 설명될 것이다.
도 1(a) 및 (b)는 재래식 1-비트 기억 장치 구성 및 2-비트 기억 장치 구성(종래 기술)에 대한 기억 장치 및 기준 전압을 도시한 구성도이고,
도 2(a), (b), 및 (c)는 종래 기술에 따른 MLDRAM 실시를 도시한 구성도이며,
도 3(a), (b), 및 (c)는 종래 기술에 따른 다른 MLDRAM 실시를 도시한 구성도이고,
도 4(a), (b), 및 (c)는 종래 기술에 따른 또 다른 MLDRAM 실시를 도시한 구성도이며,
도 5(a) 및 (b)는 본 발명의 실시예에 따른 서브-비트선 쌍의 구성도이고,
도 6은 본 발명의 실시예에 따른 MLDRAM 구성의 구성도이며,
도 7은 도 6의 회로에 대한 타이밍도이다.
하기 설명에서 참조 번호는 도면에서의 각 구조를 나타낸다. 도 5(a) 및 5(b)에 도시된 바와 같이, 기본 기준 서브-비트선 쌍 SBL-RW 및 생성 서브-비트선 쌍 SBL-GW은 각각 짝수 및 홀수의 비트선 BL0, BL1을 갖고, 일반적으로 각각 참조번호 502 및 530으로 표현된다. 각 서브-비트선 쌍 SBL-RW, SBL-GW는 감지 증폭기(506), 그것과 관련된 선충전 신호 PRE에 의해 제어되는 선충전 장치(509), 절연 신호 ISO 및 W(0) 내지 W(M-1)의 M 워드선에 의해 제어되는 감지 증폭기 절연 장치(508)을 포함한다. 비록 도시되어 있진 않지만, 상기 감지 증폭기는 전형적인 데이타 버스 연결을 갖는다.
또한, 각각의 서브-비트선 쌍 SBL-RW, SBL-GW는 비트선 선충전 회로(510)를 포함하되, 생성 신호 GEN 에 응하여 선충전 회로(510)의 터미널 VDC에 적용된 전압을 위하여 비트선 BL0, BL1을 쇼트시키기 위한 것이다. M 정규 워드선(512)에 더하여, 서브-비트선 SBL-RW, SBL-GW는 4개의 추가적으로 제공된 원드선 RW0, RW1, GW0, 및 GW1을 포함한다. 하기 설명에서, 워드선 신호 RW0 및 RW1은 총괄하여 "기준 워드선"으로 불리우고, 워드선 신호 GW0 및 GW1은 총괄하여 "생성 워드선"으로 불리울 것이다.
각각의 M 정규 워드선 W(i)는 접근 트랜지스터 TS를 통해 기억 커패시터 TS로 연결된다. SBL-RW 및 SBL-GW 서브-비트선 모두는 기준 커패시터 CR 및 생성 커패시터 CG를 포함한다.
SBL-RW 서브-비트선에 대하여, 상기 기준 워드선 RW는 기준 접근 트랜지스터 TR을 통해 각각의 기준 셀 커패시터 CR로 연결된다. 하기 설명과 같이, 상기 기준 커패시터는 생성된 기준 전압을 저장하기 위해 사용된다. 그러나, 생성 워드선 GW는 생성 커패시터 CG에 연결되진 않는다. 다시 말하면, SBL-GW 서브-비트선에 대하여, 생성 워드선 GW는 생성 접근 트랜지스터 TG를 통해 각각의 생성 셀 커패시터 CG에 연결된다. 그러나, 기준 워드선 RW는 기준 커패시터 CR에 연결되진 않는다.
따라서, SBL-RW와 SBL-GW 서브-비트선 사이의 유일한 차이는 SBL-RW의 생성 워드선에 셀 접근 트랜지스터가 없고, SBL-GW의 기준 워드선에 셀 접근 트랜지스터가 없다는 것이다. 비록 두 경우에서 셀 커패시터를 제거하는 것이 가능하다 하더라도, 제조상에서 높은 신뢰성을 이루기 위해 규칙적인 배열이 이루어져야 한다. 트랜지스터를 효과적으로 제거하는 가능한 2가지 방법은 얇은 산화물의 일부를 제거하거나 없어서는 안 될 비트선 접촉을 제거하는 것이다. 이러한 방법은 본 제조 기술 분야에 잘 알려져 있으므로 더이상 상세하게 진술하진 않을 것이다.
도 6은 본 발명의 하나의 실시예에 따른 MLDRAM 아키텍처(600)의 구성도를 도시하되, 이는 전술된 바와 같은 서브-비트선 블록을 사용하여 2-비트 메모리 장치인 4 레벨에 대한 것이다. 이러한 아키텍처에 있어서, Gillingham의 로컬 기준 생성에 Furuyama의 고속 접근 이점을 조합할 수 있다. 본 발명의 상기 실시예에서, 각 비트선 쌍은 3개의 동일한 길이의 서브-비트선 쌍 세그먼트로 분할되며, 각 세그먼트는 고속 단일-스텝 플래쉬-변환 감지를 위한 감지 증폭기 회로와 함께 제공된다. 새로운 구성은 감지를 위하여 전체적으로 생성된 기준 전압을 사용하는 대신에, 국부적으로 3개의 기준 레벨을 생성시키기 위해 3개의 인접 서브-비트선 사이에서 충전-쉐어 기술을 사용한다.
따라서, 도 6에 도시된 바와 같이, 2개의 기본 서브-비트선 쌍 SBL-RW 및 SBL-GW는 3X3 배열로 정렬된다. 상기 배열의 열은 기호 T(상), M(중), B(하)에 의해 표현되고, 행은 L(좌), C(중), R(우)로 표현된다. 각 서브-비트선 쌍의 위치는 수평축 (L, C, R)과 수직축 (T, M, B)로 표현된다. 상기 좌표 시스템을 사용함으로 써, 상부 열과 오른쪽 행에서 서브-비트선 쌍은 좌표 TR를 갖게 된다. 상기 서브-비트선은 신호 SWT0 및 SWT1에 의해 제어되는 제1스위치를 통해 수평으로 그룹에 연결될 수 있으며, 이는 즉 L 내지 R 내지 C를 말한다. 더나아가, 서브-비트선은 신호 REF0 및 REF1을 통해 제어되는 제2스위치를 통해 수직으로 연결될 수 있으며, 이는 즉 T 내지 M 내지 B를 말한다.
중간 열 M의 서브-비트선 쌍은 SBL-RW 서브-비트선 쌍을 포함하는 반면, 상부 및 하부 열은 SBL-GW 서브-비트선 쌍을 포함한다. 또한, 각 서브-비트선 쌍은 VDC 터미널에 연결된 전원 공급 장치에서 차이를 갖는다. 그들은 다음과 같다: TL 및 BL은 VDD(전원 공급 전압)에 연결된 VDC를 갖고, TR 및 BR은 VSS(접지)에 연결된 VDC를 갖으며, 나머지는 VBLP라 불리우는 VDD/2에 연결된다. 따라서, 도 5(a) 및 (b)에 도시된 생성 신호 GEN은 서브-비트선을 적절한 VDC 전압에 연결한다. 특히, GEN 신호는 다음 감지 싸이클에 대비하여 복원후 기준 전압을 생성시키는데 사용된다. 서브-비트선 연결 스위치 SWT0과 SWT1 및 기준 스위치 REF0와 REF1은 규칙적인 배열을 갖고, 수평 및 수직 방향 모두에서 서브-비트선 사이에 연결을 제공한다.
상기 아키텍처는 단순한 실시예로서, 일단 회로의 기능이 설명되면 이러한 배열의 다른 변화가 가능하다는 것은 명백할 것이다.
우선, 도 1(b)에 도시된 값인 로컬 기준 전압을 생성시키기 위한 충전 쉐어링 기법이 기술될 것이다. 그리고 나서, 감지-복원 싸이클이 기술될 것이다.
중간 열 M은 SBL-RW 서브-비트선으로 구성되고, 따라서, 기준 셀은 ML, MC, 및 MR 서브-비트선 쌍에서 제공된다. 우선 ML에 대해 살펴보자. TL, ML, 및 BL에서 서브-비트선은 각각 GEN 신호를 어설트(assert)함으로써 V DD, V BLP, 및 V DD에 분할하여 선충전된다. 모든 서브-비트선의 커패시턴스가 동일하도록 하기 위하여, RW0, RW1, GW0, 및 GW1 신호는 각 서브-비트선이 하나의 메모리 셀(Cc)에 더하여 비트선(Cb)의 와류 커패시턴스과 동일한 같은 커패시턴스를 갖도록 나타난다. 충전 후에, 상기 서브-비트선은 VDD/6의 최종 전압을 생성하면서 함께(T 내지 M 내지 B) 쇼트된다. 동일한 기능이 서브-비트선 그룹 C와 R에서 수행되지만, 이러한 충전된 값은 결과 전압이 TC, MC, 및 BC를 위한 VDD/2 및 TR, MR, 및 BR을 위한 5VDD/6 이 되도록 한다. 상기 3개의 필요한 기준 전압을 생성하는데 있어서, 기준 전압은 L, C, 및 R에서 신호 RW0 및 RW1을 디어설트(deassert)함으로써 기준 셀 CR에 저장된다.
따라서, VDC 값으로부터, 정확한 기준 레벨은 충전 쉐어링을 통해 생성되고, 그 후, 모든 기준 워드선을 디어설트함으로써 기준 셀에 고정된다. 충전 쉐어링의 이러한 색다른 방법에 의해 기준 전압은 정확하게 생성된다.
도 7은 장치(600)에 대한 제어 타이밍을 도시한다. 도시된 제어 타이밍은 감지 증폭기가 작동하여 워드선이 어설트될 때, 초기 조건을 고려함으로써 가장 쉽게 이해될 수 있다. 상기 제어 타이밍은 우선 멀티레벨 복원을 도시하고, 그리고 나서 기준 전압 생성, 그리고 최종적으로 접근(판독)을 도시한다. 정규 동작에서, 감지 증폭기가 오프(off)이고, 워드선이 모두 오프이며, 모든 서브-비트선이 VBLP에 선충전될 때, 싸이클의 시작 단계는 저장 단계이다.
동작을 설명하기 위해, W0(워드선-0)이 막 접근되어 복원을 기다린다고 가정하자. 도 7에서, W0는 왼편(L) 서브-비트선에서 하강한다. 이것은 전술된 바와 같이 중요한 문제이고, 워드선(L, C, 또는 R)의 위치는 기준값의 동작을 결정하고 복원을 위해 사용되는 신호를 생성한다.
상기 회로는 모든 서브-비트선이 복원하기 전에 초기 시작 단계가 동일한 커패시턴스를 갖도록 설계된다. 이러한 설계에 의해 서브-비트선에서 전체 노드 커패시턴스는 동일하다. 이것은 도시된 제어 타이밍을 통해 알 수 있다. 초기 단계(702)에서 다음 신호: W0, RW1L, RW0C, RW1C, RW0R, RW1R, GW0C, 및 GW0R은 액티브이다. 모든 내부 서브-비트선 스위치(SWT0, SWT1, REF0, REF1)는 오프이고 상기 감지 증폭기는 온(on)이다. 상기 감지 증폭기에서 래치 값은 3-비트 "온도계 코드"에서 멀티레벨 데이타를 나타내며, 이는 비트선 당 3개의 감지 증폭기가 있는 것과 같다. 상기 코딩은 표 1에 도시된다. 상기 3개의 감지 증폭기의 4개의 가능한 단계는 그들과 관련된 2진수 값으로 맵핑된다. 예로서, 디코딩/인코딩은 Furuyama에서 기술된 바와 같이 수행될 것이다.
상기 복원 전압은 하나의 긴 비트선과 같은 3개의 서브-비트선을 함께 쇼트함으로써 충전 쉐어링을 통해 생성되고, Furuyama에서 묘사된 바와 같다. 상기 결과 전압은 기대한 바와 같이 정확할 것이다. 상기 기준 및 생성 워드선은 모든 서브-비트선 커패시턴스에서 완벽하게 균형을 이루는데 사용될 것이고, 평행 서브-비트선 사이에서 쇼트는 없다. 따라서, 종래 기술의 복원 문제가 해결된다.
또한, 도 7에서 복원은 BL0 서브-비트선과 함께 쇼트하도록 SWT0을 어설트함 으로써 먼저 생성하고, 메모리 셀에서 전압을 획득하는 워드선 W0을 불활성화함으로써 생성한다. 상기 복원은 완성되었다. 이제 기준 전압이 생성되어야 하고, 전술된 바와 같이 기준 셀에 저장되어야 한다. 기준 워드선이 불활성되는 동일한 시점에서 상기 생성 워드선이 불활성된다. 이것은 선충전 및 접근 싸이클의 일반적인 초기 조건을 준비하는 것이다.
회로는 불활성 선충전 단계로 되돌아 간다. 도 7에 도시된 바와 같이, SWT0 및 SWT1 스위치는 작동하고 REF0 및 REF1 스위치도 작동한다. 충전의 유지는 서브-비트선(9 서브-비트선 쌍) 모두가 선충전 전압 VDD/2으로 되도록 하는 것이다. 이러한 간단한 선충전은 복잡한 선충전 문제가 있는 Gillingham와는 다르다. Gillingham에서 심한 경우는 모든 셀이 01 또는 10 단계로 복원되는 것이다. 이러한 경우에서, 선충전 전압원은 일반적으로 제한된 전류 온-칩 소스이고, 각각의 모든 비트선이 VBLP로 되돌아 가도록 큰 부하가 걸린다.
이러한 단계에서, 임의 접근이 나타날 것이다. 다시 워드선 W0을 따라 셀이 접근된다고 가정하자. 그것이 짝수 워드선이고 그래서 참(true) 비트선과 관련되기 때문에, SWT1 스위치는 SWT0를 통해 연결된 오직 참 비트선만 남도록 디어설트된다. 동일한 시점에서, REF0 스위치는 상보 비트선이 쇼트되는 동안 디어설트된다. 기준 워드선 RW1L, RW1C, 및 RW1R과 워드선 W0는 함께 어설트된다. 따라서, 상기 감지 증폭기는 메모리 셀에 저장된 충전을 기준 셀에 저장된 충전에 비교한다. 선충전 전압의 절대값에 대한 기준은 없고 단지 VDD/2 정도이다. 상기 비교는 서브-비트선이 오직 그 절대값에 상관없이 동일하게 국부적으로 생성된 선충전 전압을 갖는다고 본다. 이것은 셀이 VBLP에 비교되어 그 결과가 VBLP의 절대값에 상당히 민감한 종래 기술에 비해 상당히 발전된 것이다.
셀로부터의 충전은 3개의 서브-비트선과 2개의 스위치를 통과하는 하나의 셀을 지나면서 약해진다. 상기 기준 셀 신호는 하나의 셀로부터 3개의 서브-비트선으로 각각 쉐어되고 2개의 스위치 REFx을 통해 하나의 셀로 쉐어된다. 상기 전체 용량의 대칭은 중요한 고차원적 결과를 제외하고는 효과적으로 상쇄된다. 예를 들어,충전용 주입은 문제가 아니다. 각각의 신호는 그것에 영향을 미치는 동일한 충전용 주입을 갖는다. 본 발명의 메모리는 이전의 설계보다 고차원적으로 균형을 이룬다. 충전 쉐어링이 완료된 후, 잔류 스위치 REF1 및 SWT0는 각 서브-비트선이 전체적으로 절연되도록 디어설트된다. 상기 감지 증폭기는 작동되어, 데이타는 회복되며 래치된다. 이러한 단순한 단계는 낮은 접근 시간을 보증해 준다. 하나의 최종 동작은 감지 후 바로 실시된다. 즉, 복원을 시작하기 위해, 워드선과 같이 동일한 서브-비트선을 쉐어하지 않은 기준 및 생성 워드선이 어설트된다. 이러한 경우에서, RW0C, RW0R, GW0C, 및 GW0R이 어설트된다. 이는 상기 복원 기능이 정확하게 하나의 서브-비트선과 감지 증폭기 당 하나의 셀 커패시턴스로 구성될 것을 확실케하며, 적절한 복원을 위해 요구되는 정확한 커패시턴스 매칭을 요한다.
또한, 본 발명의 또 다른 실시예에서 PMOS나 NMOS 수동 트랜지스터, 또는 전상보형 CMOS 전송 게이트는 다음 신호에 의해 제어되는 장치에 대해 사용될 수 있으며, 상기 신호는 GEN, SWT0, SWT1, REF0, REF1, ISO이다.
게다가, 장치의 수를 줄이는 것이 가능한데, 이는 GEN 신호에 의해 사용되는 그러한 장치를 구비한 감지 증폭기에서 선충전 장치를 조합함으로써 가능하다. 한가지 기능은 감지 증폭기 전체에서 ISO 트랜지스터와 선충전 장치를 생략하는 것이다. 기준값 생성 동안 VDC에 선충전될 필요가 있기 때문에 이렇게 하는 것은 감지 증폭기에서 변경을 요하게 된다. 따라서, 노드 R 및 S는 플로팅 상태로 남아야 하거나 게다가 VDC로 쇼트되야 한다. 이것은 불필요하게 회로를 복잡하게 만드는 것이고 안전한 방법이 아니다.
선충전(아이들(idle))단계에서, 회로의 최종 단계는 REF0, REF1, SWT0, 및 STW1이 온 상태로 남아있는 것이 일반적이다. 이는 이러한 스위치가 오프가 되도록 변경될 수 있다. 이것은 동일한 임무를 수행하지 않은 "싸이클"의 제1결과를 변경하는 것이다. (a) 스위치를 오프하는 것은 온하는 것보다 빠르고, (b) 함께 연결된 모든 서브-비트선이 방치된 것이 VBLP에 다중 경로를 제공하고, 따라서 서브-비트선 사이에서 나타나는 임의의 일시적인 차등 전압을 줄인다고 추정될 수 있다.
상기 아키텍처와 기준값 생성, 감지 및 복원 방법은 셀 당 4 레벨보다 많은 다른 것을 저장하는 MLDRAMs에 적용될 수 있다. 이는 레벨(N)의 수가 4인 2-비트 경우에서 상세히 설명될 수 있다. 셀 당 다른 수의 레벨을 지닌 MLDRAM은 다음 특성을 갖는다:
각각의 셀은 log2N 비트를 저장한다. 이러한 비트 수는 꼭 정수가 될 필요는 없다. 레벨 사이의 전압 간격은 셀에 저장된 바와 같이 VDD/(N-1)이 될 것이다. 기준 전압은 (1+2a)VDD/(2(N-1)), a={0,1,...(N-2)}이다. 비트선 쌍의 그룹은 (N-1) 비트선 쌍을 포함한다. 각 비트선 쌍은 (N-1)서브-비트선 쌍을 포함한다. 그러므로, 도 6에 도시된 3X3 구성 대신에, 상기 배열은 (N-1)X(N-1)서브-비트선 쌍을 가질 것이다. REFx-제어 트랜지스터에 의해 커플된 (N-1)서브-비트선 쌍의 그룹은 하나의 (N-1)기준 전압을 생성한다.
셀 당 레벨의 수는 2의 파워가 꼭 될 필요는 없다. 다중 셀이 하나의 워드로써 사용될 때, 종종 많은 "Whole" 비트가 사용될 수 있다. 예를 들면, 3-레벨 셀은 1.58 비트를 저장하고 2개의 3-레벨 셀은 3.17 비트를 저장한다; 4개의 5-레벨 셀은 9.29 비트를 저장한다; 2개의 6-레벨 셀은 5.17 비트를 저장한다. 잔여 비트는 에러 보정을 위해 사용될 수 있다.
도 6에서, 서브-비트선 쌍은 회로의 함수를 변경하지 않고 재정렬될 수 있다. 행은 치환될 수 있고, 열도 가능하다.
또한, REF0 및 REF1(도 6 참조)에 의해 제어되는 여분의 트랜지스터는 서브-비트선 쌍의 3X3 그룹 사이에 연결되어 추가될 수 있다. 이것은 더욱 균등한 배열을 생성하게 해주고, 기준 전압이 생성될 때, 비트선 커패시턴스에서 국부적인 변경의 결과를 부드럽게 정리해 준다. 추가적인 트랜지스터는 일부 상황에서 행(column)의 과잉을 없애준다.
감지 증폭기 데이타는 하기 표에 도시된 바와 같이 선택적으로 그레이-코드 표현법으로 주어질 수 있다. 이것은 오직 단일 임계값을 넘어서는 셀 값에서의 에러가 오직 하나의 비트에서의 에러를 야기할 것이라는 이점을 갖는다. 따라서, 이것은 에러 교정 코딩을 사용할 때 유용하다.
허용된 감지 증폭기 단계의 코딩
L R C 2진 코드 그레이 코드
0 0 0 00 00
0 0 1 01 01
0 1 1 10 11
1 1 1 11 10
비록 본 발명의 특정된 실시예가 도시되어 기술되었다 하더라도, 본 발명의 사상과 범주를 벗어나지 않는 다양한 변경 및 변형이 이루어질 수 있음을 당업자는 명백하게 알 수 있을 것이다. 따라서, 본 발명은 첨부된 청구범위에 속하는 본 발명의 변형, 변경 및 그 균등물을 포함한다.

Claims (8)

  1. (a) 각 비트선 쌍은 상기 비트선 쌍의 사이에 위치하는 제1스위치에 의해 N-1 서브 비트선 쌍으로 분할되고; N-1 기준 전압중 하나를 생성하기 위해 상기 서브 비트선 쌍이 N-1 그룹을 형성하도록 하기 위하여 상기 각 비트선 쌍의 상기 서브-비트선 쌍은 상기 서브 비트선 쌍들의 사이에 위치하는 제2스위치에 의해 인접한 상기 서브-비트선 쌍에 결합되도록 하는, 적어도 N-1 비트선 쌍으로 이루어진 어레이;
    (b) 상기 각 서브-비트선 쌍에 연결된 감지 증폭기;
    (c) 상기 N-1 서브 비트선 쌍에 선택적으로 연결하기 위한 기준셀들;
    (d) 상기 서브 비트선쌍의 나머지 (N-2)(N-1) 서브-비트선 쌍에 선택적으로 연결하기 위한 생성셀들을 포함하며,
    상기 그룹에서 상기 서브-비트선 쌍의 각각은 다수개의 전압 중 하나에 선충전되고;
    상기 (N-1) 기준 전압중의 하나는 상기 그룹에서 상기 서브-비트선 쌍들을 함께 쇼트함으로써 생성되는 것을 특징으로 하며,
    복수의 메모리 셀로부터 및 메모리 셀로 데이타를 기록 및 판독하기 위하여 상기 스위치들을 통해 상기 비트선 쌍에 결합된 기억 용량을 갖는 다수개의 메모리 셀의 각각에 N 레벨중 하나를 저장하기 위한 DRAM.
  2. 제1항에 있어서, 상기 다수개의 전압은 VDD, VSS, 및 VBLP 중에서 선택되는 것을 특징으로 하는 DRAM.
  3. (a) 수평 열에 N-1 비트선 쌍을 배열하는 단계;
    (b) (N-1)수직 서브-비트선 그룹을 형성하기 위해 상기 각각의 N-1 비트선 쌍을 (N-1)서브-비트선 쌍으로 분할하는 단계;
    (c) 그룹에서 적어도 하나의 상기 서브-비트선 쌍을 가로질러 충전 쉐어링에 의해 각 수직 그룹에서 하나의 (N-1)기준 전압을 생성하는 단계;
    (d) 그룹에서의 적어도 하나의 상기 서브-비트선쌍에서 각 수직 그룹을 위해 생성된 기준 전압을 저장하는 단계;
    (e) 상기 비트선에서 메모리 셀을 선택하는 단계; 및
    (f) 각 서브-비트선 그룹에 저장된 기준 전압을 선택된 메모리 셀의 전압에 비교하는 동시에, 상기 셀을 모든 기준 전압 레벨에 비교하는 단계를 포함하며, DRAM의 다수개의 메모리 셀의 각각에 N 레벨중 하나를 가지는 저장값의 처리 방법.
  4. 제3항에 있어서, 상기 비교 단계는 감지 증폭기에 의해 수행되는 것을 특징으로 하는 DRAM의 다수개의 메모리 셀의 각각에 N 레벨중 하나를 가지는 저장값의 처리 방법.
  5. 제4항에 있어서, 상기 감지 증폭기는 상기 비교의 결과를 표시하는 2진수를 생성하는 것을 특징으로 하는 DRAM의 다수개의 메모리 셀의 각각에 N 레벨중 하나를 가지는 저장값의 처리 방법.
  6. 제5항에 있어서, 상기 2진수 출력은 디코더에 의해 디코드되는 것을 특징으로 하는 DRAM의 다수개의 메모리 셀의 각각에 N 레벨중 하나를 가지는 저장값의 처리 방법.
  7. 제 4 항에 있어서, 적어도 N-1 감지 증폭기를 사용하여 상기 비교 단계를 수행하는 것을 특징으로 하는 DRAM의 다수개의 메모리 셀의 각각에 N 레벨중 하나를 가지는 저장값의 처리 방법.
  8. 제 5 항에 있어서,
    상기 2진수는 N-1 비트를 포함하는 것을 특징으로 하는 DRAM의 다수개의 메모리 셀의 각각에 N 레벨중 하나를 가지는 저장값의 처리 방법.
KR1020017015148A 1999-05-26 2000-05-26 개선된 멀티레벨 ｄｒａｍ KR100691818B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CA2,273,122 1999-05-26
CA002273122A CA2273122A1 (en) 1999-05-26 1999-05-26 Multilevel dram with local reference generation
PCT/CA2000/000613 WO2000074067A1 (en) 1999-05-26 2000-05-26 Improved multilevel dram

Publications (2)

Publication Number Publication Date
KR20030009042A KR20030009042A (ko) 2003-01-29
KR100691818B1 true KR100691818B1 (ko) 2007-03-12

Family

ID=4163575

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017015148A KR100691818B1 (ko) 1999-05-26 2000-05-26 개선된 멀티레벨 ｄｒａｍ

Country Status (6)

Country Link
US (1) US6556469B2 (ko)
JP (1) JP4643092B2 (ko)
KR (1) KR100691818B1 (ko)
AU (1) AU4905600A (ko)
CA (2) CA2273122A1 (ko)
WO (1) WO2000074067A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9660024B2 (en) 2014-12-18 2017-05-23 Samsung Electronics Co., Ltd. Semiconductor device with two transistors and a capacitor

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2273122A1 (en) 1999-05-26 2000-11-26 Gershom Birk Multilevel dram with local reference generation
US7133311B2 (en) * 2004-08-16 2006-11-07 Bo Liu Low power, high speed read method for a multi-level cell DRAM
ITMI20042538A1 (it) * 2004-12-29 2005-03-29 Atmel Corp Metodo e sistema per la riduzione del soft-writing in una memoria flash a livelli multipli
KR100701702B1 (ko) 2005-10-25 2007-03-29 주식회사 하이닉스반도체 데이터 전달 장치
JP2009245503A (ja) * 2008-03-31 2009-10-22 Nec Electronics Corp 半導体記憶装置
WO2011106054A1 (en) * 2010-02-23 2011-09-01 Rambus Inc. Multilevel dram
US8773920B2 (en) 2012-02-21 2014-07-08 International Business Machines Corporation Reference generator with programmable M and B parameters and methods of use
US9496023B2 (en) * 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9478277B1 (en) 2015-09-03 2016-10-25 Bo Liu Tri-level-cell DRAM and sense amplifier with alternating offset voltage
KR20170143125A (ko) 2016-06-20 2017-12-29 삼성전자주식회사 기준전압을 생성하기 위한 메모리 셀을 포함하는 메모리 장치
KR20190073102A (ko) 2017-12-18 2019-06-26 삼성전자주식회사 비트 라인 감지 증폭기, 반도체 메모리 장치, 그리고 그것의 멀티 비트 데이터의 센싱 방법
US10706911B1 (en) * 2018-10-10 2020-07-07 Samsung Electronics Co., Ltd. Sense amplifier for sensing multi-level cell and memory device including the sense amplifier

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63149900A (ja) * 1986-12-15 1988-06-22 Toshiba Corp 半導体メモリ
JPH01192083A (ja) * 1988-01-27 1989-08-02 Matsushita Electric Ind Co Ltd 半導体メモリ
US5283761A (en) 1992-07-22 1994-02-01 Mosaid Technologies Incorporated Method of multi-level storage in DRAM
US5532955A (en) * 1994-12-30 1996-07-02 Mosaid Technologies Incorporated Method of multilevel dram sense and restore
US5684736A (en) * 1996-06-17 1997-11-04 Nuram Technology, Inc. Multilevel memory cell sense amplifier system
CA2217359C (en) * 1997-09-30 2005-04-12 Mosaid Technologies Incorporated Method for multilevel dram sensing
US5917748A (en) * 1998-03-17 1999-06-29 Vanguard International Semiconductor Corporation Multi-level DRAM sensing scheme
US6137739A (en) * 1998-06-29 2000-10-24 Hyundai Electronics Industries Co., Ltd. Multilevel sensing circuit and method thereof
CA2273122A1 (en) 1999-05-26 2000-11-26 Gershom Birk Multilevel dram with local reference generation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9660024B2 (en) 2014-12-18 2017-05-23 Samsung Electronics Co., Ltd. Semiconductor device with two transistors and a capacitor

Also Published As

Publication number Publication date
US6556469B2 (en) 2003-04-29
CA2373460A1 (en) 2000-12-07
AU4905600A (en) 2000-12-18
KR20030009042A (ko) 2003-01-29
JP2003500791A (ja) 2003-01-07
CA2273122A1 (en) 2000-11-26
WO2000074067A1 (en) 2000-12-07
US20020053007A1 (en) 2002-05-02
JP4643092B2 (ja) 2011-03-02
CA2373460C (en) 2009-08-11

Similar Documents

Publication Publication Date Title
US7133311B2 (en) Low power, high speed read method for a multi-level cell DRAM
KR920011043B1 (ko) 반도체 기억장치
KR960012353B1 (ko) 부호화 회로 및 이에 적용가능한 데이터 검출용 반도체 집적회로 및 다이나믹 센스앰프
JP3771617B2 (ja) 多重レベルドラム検出及び復元の方法
US4771404A (en) Memory device employing multilevel storage circuits
KR100691818B1 (ko) 개선된 멀티레벨 ｄｒａｍ
US20050174841A1 (en) Electronic memory with tri-level cell pair
US4449203A (en) Memory with reference voltage generator
US20210027814A1 (en) Data processing system and method for generating a digital code with a physically unclonable function
US4630240A (en) Dynamic memory with intermediate column derode
US4233675A (en) X Sense AMP memory
JP2024510970A (ja) 三進活性化を用いたコンピュートインメモリ
TW449745B (en) Pulsed decoders for improving bitline precharging in memories
JPS62146481A (ja) 半導体メモリ
US4984215A (en) Semiconductor memory device
JPH0587916B2 (ko)
Birk et al. A comparative simulation study of four multilevel DRAMs
Xiang et al. Design of a multilevel DRAM with adjustable cell capacity
JPH01192083A (ja) 半導体メモリ
Cockburn et al. A multilevel DRAM with hierarchical bitlines and serial sensing
US6314033B1 (en) Semiconductor memory device with redundancy circuit
US6542421B2 (en) Semiconductor memory device with redundancy circuit
JPS63195896A (ja) 多値記憶ダイナミツクｒａｍ装置
US20230420014A1 (en) Computing in memory electronic device capable of supporting current based analog multiply-accumulation operations and time based analog-to-digital conversion
US5894443A (en) Static semiconductor memory device capable of reducing precharging power dissipation

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130208

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140203

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee