JP2009087432A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】閾値分布の広がりを抑制し、また書き込み及び読み出し時間を短縮することができる不揮発性半導体記憶装置を提供する。
【解決手段】電気的に書き換え可能な複数のメモリセルが直列に接続されたＮＡＮＤストリングが複数配置されたメモリセルアレイと、前記複数のＮＡＮＤストリングに共通して接続されたセルソース線１５と、セルソース線ドライバ回路３０であって、第１の参照電圧と前記セルソース線１５の電圧とを比較して前記セルソース線の電圧が前記第１の参照電圧より小さい場合には前記セルソース線１５の電圧を前記第１の参照電圧まで昇圧し、第２の参照電圧と前記セルソース線１５の電圧を比較して前記セルソース線１５の電圧が前記第２の参照電圧より大きい場合には前記セルソース線１５の電圧を前記第２の参照電圧まで降圧して前記セルソース線１５の電圧を一定に保持するセルソース線ドライバ回路３０と、を備える不揮発性半導体記憶装置。
【選択図】図３

Description

本発明は、不揮発性半導体記憶装置に関し、特にＮＡＮＤ型フラッシュメモリに関する。

ＮＡＮＤ型フラッシュメモリのソース線（以下、セルソース線という。）には、読み出し（以下、「リード」という場合がある。）時や書き込みベリファイ（以下、「プログラムベリファイ」という場合がある。）時にメモリセル電流（以下、「セル電流」という。）が流れ込む。ＮＡＮＤ型フラッシュメモリは、一度に多数のメモリセルを読み出すことを特徴としており、従って多くのメモリセルが導通状態にあった場合には、セルソース線に大量の電荷が流れ込み、（セルソース線抵抗）×（セル電流の合計）の電圧だけセルソース線の電位が上がってしまう（以下、このようなセルソース線の電位の上昇を「セルソース線の浮き」という。）。

ここで、セル電流の合計は、一度に読まれる多数のメモリセルの状態によって変わるため（即ち、データパターン依存性があるといえる。）、上記の式で表されるセルソース線の浮きも、データパターン依存性がある。メモリセルの閾値が徐々に変わっていく書き込み（以下、「プログラム」という場合がある。）時には、プログラムベリファイごとにメモリセルに実効的に掛かるバイアス（ドレイン・ソース間電圧、ゲート・ソース間電圧）が変化し、結果としてメモリセルを流れる電流が変わってしまうことになる。従って、セルソース線のデータパターン依存性は、メモリセルの閾値分布の広がりを引き起こし、また、メモリセルが所望の閾値レベルに書き込まれるまでの書き込みパルス電圧の印加回数を増大させ、結果として書込み所要時間の増大（即ち、遅延。）を招くおそれがある。

かかるセルソース線の浮きに起因する問題を解消する方法として、特許文献１、２に示されたセルソース線の抵抗を下げることによってセルソース線の浮きを低減する方法がある。しかし、近年、一度に読まれるメモリセルの数は増加傾向にあり（即ち、ページ長の増大。）、単純にセルソース線の抵抗を下げる方法によるだけでは限界がある。
特開２００５−１４２４９３号公報 特開２００６−２４５５４７号公報

本発明は、閾値分布の広がりを抑制し、また書き込み及び読み出し時間を短縮することができる不揮発性半導体記憶装置を提供する。

本発明の一実施形態によれば、電気的に書き換え可能な複数のメモリセルが直列に接続されたＮＡＮＤストリングが複数配置されたメモリセルアレイと、前記複数のＮＡＮＤストリングのそれぞれの一端に共通して接続されたセルソース線と、前記複数のメモリセルに対してデータの書き込み、読み出し、書き込みベリファイに応じた制御信号及び電圧を供給するコア制御ドライバ回路と、前記セルソース線に接続されたセルソース線ドライバ回路であって、第１の参照電圧と前記セルソース線の電圧とを比較して前記セルソース線の電圧が前記第１の参照電圧より小さい場合には前記セルソース線の電圧を前記第１の参照電圧まで昇圧し、第２の参照電圧と前記セルソース線の電圧を比較して前記セルソース線の電圧が前記第２の参照電圧より大きい場合には前記セルソース線の電圧を前記第２の参照電圧まで降圧して前記セルソース線の電圧を一定に保持するセルソース線ドライバ回路と、を備えることを特徴とする不揮発性半導体記憶装置が提供される。

本発明によれば、閾値分布の広がりを抑制し、また書き込み及び読み出し時間を短縮することができる不揮発性半導体記憶装置が提供される。

以下、本発明の実施の形態を、図面を参照しつつ、説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。

（第１の実施の形態）
上述のように、ＮＡＮＤ型フラッシュメモリにおいては、リード時及びプログラムベリファイ時に、セルソース線にセル電流が流れ込む。通常、セルソース線はメモリセルアレイ内で共通になっており（共通ソース線。）、セルソース線に流れ込んだ電流は、基準電位まで放電されることになる。しかし放電されるまでの間は、大量のセル電流が流れることによって、セルソース線の抵抗により（セルソース線抵抗）×（セル電流の合計）の電圧だけセルソース線の電位が不要に上昇してしまう、いわゆるセルソース線の浮き（セルソース線ノイズという場合もある。）が発生する。かかるセルソース線の浮きは、第一に誤書き込みを発生させ、第二にメモリセルの閾値分布の広がりを発生させる。以下、セルソース線の浮きに起因する上記問題点を、図に基づいて説明する。

図８は、ＮＡＮＤ型フラッシュメモリの１つのＮＡＮＤストリング１７におけるセル電流の流れを示す図である。図９は、ＮＡＮＤストリング１７内で選択されているメモリセルトランジスタ（以下、単に「メモリセル」ということがある。）１６のバイアス関係を示す図であり、図９（Ａ）は、理想状態を示し、図９（Ｂ）は、セルソース線が浮いている状態を示す図である。図１０は、セルソース線の浮きのデータパターン依存性を示す図であり、また、図１１は、セルソース線のデータパターン依存性に起因する閾値分布の広がりを示す図である。図１１（Ａ）は、初回書き込みパルス電圧印加時の閾値分布を示す図であり、図１１（Ｂ）は、書き込み終了時の閾値分布を示す図である。

図８に示すように、ＮＡＮＤ型フラッシュメモリは、電気的に書き換え可能な複数のメモリセルトランジスタ１６が直列に接続され、且つ両端にそれぞれ選択トランジスタＴｒが接続されたＮＡＮＤストリング１７を複数有するメモリセルアレイ（図示せず）を備える。それぞれのＮＡＮＤストリング１７の一端は、選択ゲート線ＳＧＤ１３に接続された選択ゲートトランジスタを介してビット線ＢＬ１１に接続され、他端は、選択ゲート線ＳＧＳ１４に接続された選択ゲートトランジスタを介してセルソース線ＣＥＬＳＲＣ１５に接続されている。ビット線１１は、更にセンスアンプ３に接続されている。また、それぞれのメモリセルトランジスタ１６の制御ゲートには、ワード線ＷＬ１２がそれぞれ接続されている。

通常ＮＡＮＤ型フラッシュメモリの読み出し時及び書き込みベリファイ時においては、センスアンプ３によってメモリセルトランジスタ１６を流れる電流を判定し、ある一定以上の電流が流れた場合に“１”セル（消去状態）、電流が流れない場合に“０”セル（書き込み状態）とみなす。このとき通常セルソース線１５は、ドライバを介して基準電位に固定されている。図８において、センスアンプ３によって印加された電流が、ＮＡＮＤストリング１７を通って、セルソース線ＣＥＬＳＲＣ１５に流れることがわかる。

上述したＮＡＮＤストリング１７内の選択されているメモリセルトランジスタ１６のバイアス関係は、図９に示すとおりである。例として、ビット線１１に０．５Ｖが印加され、セルソース線１５が０Ｖに固定され、ワード線１２に１．０Ｖが印加される場合を説明する。図９（Ａ）は、理想的に選択メモリセルトランジスタ１６にバイアスが掛かっている状態を示し、従って、ドレイン・ソース間電圧Ｖｄｓ、ゲート・ソース間電圧Ｖｇｓはそれぞれ、Ｖｄｓ＝０．５Ｖ、Ｖｇｓ＝１．０Ｖとなっている。一方、図９（Ｂ）は、セルソース線１５の抵抗とセルソース線１５に流れ込む電流によって、セルソース線１５の電位が０．２Ｖ浮いてしまっている状態を示している。図９（Ｂ）において、セルソース線１５の電位が浮くことによって、Ｖｄｓ及びＶｇｓはそれぞれＶｄｓ＝０．３Ｖ、Ｖｇｓ＝０．８Ｖとなる。即ち、図９（Ａ）に比して電位差が縮小している。従ってこれにより、メモリセルトランジスタ１６の閾値は、図９（Ａ）と図９（Ｂ）で同じであるにも拘わらず、図９（Ｂ）の方が、セル電流が少なく見えてしまうことになる。

また、上述したようにセルソース線１５の浮きは、一度に読み出される多数のメモリセルトランジスタ１６の状態によって変化するいわゆるデータパターン依存性がある。即ち、一つのワード線につながったメモリセルが何個“１”セルであるかによってセル電流の合計が異なる。例えば、一つのワード線につながったメモリセルのほとんどが“０”セルである場合は、あまり電流は流れず、セルソース線の浮きは小さい。一方、一つのワード線につながったメモリセルのほとんどが“１”セルならば、大量のセル電流が流れ、セルソース線の浮きは大きくなる。従って、セルソース線１５の電位がデータパターンによって浮き沈みすることによって、セル電流が変わってしまう。この結果、書き込みベリファイ時において、十分に閾値が高くなっていないセル（即ち、実際には“１”セル。）について、既に書き込みが完了したセル（即ち、“０”セル。）とみなしてしまうことが発生する。この結果、本来書き込みされるべきメモリセルが、書き込みされないという、いわゆる誤書き込みが発生する場合が生じるのである。これが第１の問題である。なお、この誤書き込みは、セルソース線１５の浮きが大きい程発生しやすくなる。

また、書き込み時においては一般的にステップアップ書き込み方式が採られる。この方式によれば、選択メモリセルに、所定の電位幅を持ってステップアップされる書き込みパルス電圧が印加される。そして、ビット線毎に、メモリセルが所望の閾値になったか否かを確認するベリファイ読み出し（以下、「ベリファイリード」ということがある。）動作が行われる。メモリセルの閾値が所望の閾値に達していない場合には、書き込み電圧をステップアップ電圧ΔＶｐｇｍだけ高くした書き込みパルス電圧を制御ゲートに与え、再び書き込みを行った後、ベリファイ動作によってメモリセルの閾値を確認する。以後メモリセルが所望の閾値になるまで、この動作を繰り返す。

ところが、メモリセルに対する書き込み動作は、一律に完了するものではなく、多数のメモリセルの中には、書き込み速さが早いメモリセルや、書き込み速さが遅いメモリセルが存在する。これは、各メモリセルの書き込み特性がそれぞれ異なっているためである。従って、１回目の書き込みパルス電圧の印加によって、他のメモリセルの閾値が所定の閾値分布の下限よりも低いにも拘わらず、該メモリセルの閾値が所定の閾値分布の下限のちょうど下の電位まで上昇してしまうメモリセル（即ち、早期書き込みセル。以下「セルＡ」という。）が発生する場合がある。ステップアップ書き込み方式においては、書き込みベリファイ動作によって所望の閾値を上回ったと判断されたメモリセルは、次以降の書き込みパルス電圧の印加の対象から外されるだけでなく、書き込みベリファイの対象からも外される。即ち、１回目に“０”セルと判断されたメモリセルに対しては、次以降ビット線電圧として０Ｖが印加されることになる。従って、例えば、ある１ページ（１本のワード線に接続される複数のメモリセル１６が、１つの「ページ」を構成する。）に対して“０”書き込みをする場合、あるメモリセルがステップアップ書き込みの初期（書き込み電圧が低いところ）で書き込みベリファイに合格し、その他多数のメモリセルがステップアップ書き込みの後半（書き込み電圧が高くなってから）で合格するような場合、セルソース線の浮きがあると結果として閾値分布が広がってしまう（閾値分布の低いほうに裾ができる）のである。

これを図１１に基づいて説明する。図１１（Ａ）においては、「セルＡ」を、上述した早期書き込みセルとして設定している。図１１において、１回目の書き込みパルス電圧の印加によって、「セルＡ」の閾値は、所定の“０”書き込みの閾値分布の下限より少し低い電位まで上昇する。一方、他のメモリセルの閾値は、未だ“０”書き込みの閾値分布の下限よりかなり低い電位である。この場合、セルソース線の浮きがあると、書き込みベリファイ動作において、「セルＡ」に流れる電流は、本来は所定の電流が流れるにも拘わらず、セルソース線の浮きにより、所定の電流を流さないように（即ち、“０”書き込みの閾値分布に達しているように。）判断される。即ち、書き込みベリファイレベルよりも高いと判断され、「セルＡ」は次以降の書き込みパルス電圧の印加対象及び書き込みベリファイの対象からも外されることになる。従って、数回に亘る書き込みパルス電圧の印加後にすべてのメモリセルが所望の閾値となった場合、「セルＡ」の正確に測定した閾値は、図１１（Ｂ）に示すとおり、書き込みベリファイレベルよりも低い電位にシフトする。この結果、“０”書き込みの閾値分布が、閾値分布の低い側に広がる（即ち、閾値分布の低い側に裾ができる。）。

また上述したように、セルソース線の浮きはデータパターン依存性があるため、一度に読み出されるメモリセルの数が増加するほど、浮き分の電圧が大きくなる。従って、一度に読み出されるメモリセルの数が増加するほど、実際には“０”書き込みの下限に達していないにも拘わらず、“０”書き込みされたと判断されるメモリセルが増加することになり、“０”書き込みの閾値分布が低い側に広がり、影響が大きくなる。これが第２の問題点である。なお、この場合のセルソース線の浮きの量をグラフに示すと、図１０にようになる。図１０においては、書き込みベリファイにおいて２回センスする場合を示している。第１回目の書き込みベリファイにおいては、まだ、多数のメモリセルが書き込みの閾値分布の下限に達していないため、セルソース線に大量のセル電流が流れ、セルソース線の浮きは大きくなる。続いて２回目の書き込みベリファイにおいては、１回目のセンスによって“０”セルと判断されたメモリセルは書き込みベリファイの対象から外される。また、１回目のセンスによって“１”セルと判断されたメモリセルにはステップアップされた書き込みパルス電圧の印加が行われるためそれぞれのメモリセルの閾値は上昇している。従って、２回目の書き込みベリファイにおいては、セルソース線に流れるセル電流が減少し、セルソース線の浮きは１回目のセンス時より小さくなる。即ち、図１０に「従来」として示すとおり、階段状に減少することとなる。

かかるセルソース線の浮きによる問題の発生を防止するために、従来は、上述したようにセルソース線の抵抗を下げる対応策が採られている。しかし、微細化技術が大幅に進展しない限り、セルソース線の抵抗を下げることには限度がある。また、一方で一度に読まれるメモリセルの数は増大傾向にあり、例えばＮＡＤ型フラッシュメモリにおいては１回で１万個のメモリセルが読み出される。従ってセル電流の合計が増大する傾向にあるため、セルソース線の抵抗を下げる対応だけでは限度がある。

また、セルソース線の浮きは、上述のようにセンス精度に影響を与える。従って、この影響を小さくするために、センス動作を複数回に分けて行うセンス方式（以下、このセンス方式を便宜上「複数回センス方式」という。）が採られている。この複数回センス方式は、センス動作を２回乃至３回に分けて行うものである。センス動作を３回行う場合について説明する。まず、１回目のセンスでセル電流が大きなメモリセルをセンスし、２回目のセンスでセル電流が中くらいのメモリセルをセンスする。そして３回目のセンスでセル電流が小さいメモリセルをセンスする。即ち、一度に読み出すメモリセルの数を分散することによって、セル電流の合計を大きくしないようにしてセルソース線の浮きを抑制すると共に、セル電流の大きなものから順に読み出し対象から排除していき、３回目のセンスで必ずセルソース線の浮きが所定の許容範囲以下に抑制できるようにするのである。このセンス方式によれば、確実にセルソース線の浮きを許容範囲以下に抑制できるため、セルソース線の浮きに起因する影響を排除できる点では有効な対策である。しかし、この方式によれば、センス動作を３回繰り返す必要があり、書き込みベリファイ及び読み出しに要する時間が極めて長くなってしまう。書き込みベリファイは書き込み時に行われるため、結果として、不揮発性半導体記憶装置の、書き込み、読み出しのパフォーマンスが低下することになる。従って、高パフォーマンスが要求される使用形態においては、かかる対策を採ることができない。

以上述べたように、セルソース線の浮きに起因する問題は、セルソース線の抵抗を下げる対応だけでは限界があり、また、センス時に複数回センス方式を採用すれば、派生的に書き込み及び読み出しに掛かる所要時間の増大を招き、不揮発性半導体記憶装置のパフォーマンスの低下に繋がる。

そこで、かかる問題を解決するために、セルソース線の抵抗にかかわらず、セルソース線の電圧を一定に保持することでセルソース線の浮きのデータパターン依存性を抑制すべく、本発明が成されたものである。

［不揮発性記憶回路の回路構成］
本発明の一実施形態に係る不揮発性半導体記憶装置について、ＮＡＮＤ型フラッシュメモリを例にとり、図を基に説明する。図１は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの機能ブロック図である。また、図２は、図１に示すＮＡＮＤ型フラッシュメモリのメモリコア１０の詳細を示す等価回路図である。図１に示すように、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリ１００は、概略、複数の電気的に書き換え可能なメモリセルがマトリックス状に配置されたメモリセルアレイ１、ロウデコーダ２、センスアンプ３、カラムデコーダ４、コア制御ドライバ回路５、アドレス回路６、高電圧発生回路７、制御回路８及びＩ／Ｏ制御回路９から構成される。

メモリセルアレイ１は、図２に示すように、例えば、３２個の直列に接続されたメモリセルトランジスタ１６（以下、「メモリセル」又は「セル」ということがある。）と、その両側に接続された選択トランジスタから構成されるＮＡＮＤストリング１７を構成単位とする。そして、ｎ個のＮＡＮＤストリング１７で一つの「ブロック」を構成する。メモリセルトランジスタ１６は、Ｐウェル上に形成されたＮ型拡散層をソース／ドレインとし、フローティングゲート（ＦＧ）を有する。このフローティングゲート（ＦＧ）に保持する電荷量を、書き込み、消去動作で変化させることにより、メモリセルトランジスタ１６の閾値分布を変化させて、データを記憶させる。それぞれのメモリセルトランジスタ１６の制御ゲートには、ワード線（ＷＬ０〜ＷＬ３１）１２が接続される。従って、１つのブロックは、ワード線１２を共有しているＮＡＮＤストリング１７から構成されており、ブロックは、データ消去の最小単位となる。そして、ｍ個のブロック（ＢＬＫ０、ＢＬＫ１、・・・ＢＬＫ（ｍ−２）、ＢＬＫ（ｍ−１））でメモリセルアレイ１が構成される。また、１本のワード線１２に接続される３２個のメモリセルトランジスタが「ページ」という単位を構成する。なお、本実施形態においては３２個のメモリトランジスタ１６が直列に接続されるようにしたが、これに限定されるわけではない。所望の容量に応じて、直列に接続するメモリセルトランジスタ１６の数、更にはブロックを構成するＮＡＮＤストリング１７の数やブロック数自体を変更すればよい。

ＮＡＮＤストリング１７の選択ゲート線ＳＧＤ１３側の一端に接続された選択トランジスタは、一端がメモリセルトランジスタ１６に接続され、他端がビット線１１に接続され、ビット線１１を介してセンスアンプ３と接続される。一方、ＮＡＮＤストリング１７の選択ゲート線ＳＧＳ１４側の一端に接続された選択トランジスタは、一端がメモリセルトランジスタ１６に接続され、他端がセルソース線ＣＥＬＳＲＣ１５に接続される。上述した選択ゲート線ＳＧＤ１３側選択トランジスタ及び選択ゲート線ＳＧＳ１４側選択トランジスタは、フローティングゲート（ＦＧ）を持たない通常のトランジスタ構造である。

メモリセルトランジスタ１６の制御ゲートに接続されたワード線（ＷＬ０〜ＷＬ３１）１２は、ロウデコーダ２に接続される。ロウデコーダ２は、アドレス回路６に接続され、アドレス回路６からのアドレス情報を受けてブロックを選択し、選択ブロックのワード線１２に対して所定の電位を提供する。また、ロウデコーダ２は、コア制御ドライバ回路５に接続され、コア制御ドライバ回路５から各動作に応じた制御信号及び適切な電圧供給を受けて動作が制御される。

ＮＡＮＤストリング１７の一端が接続されたビット線１１は、センスアンプ３に接続される。センスアンプ３は、選択メモリセルの状態（即ち、データ。）の読み出しを行う回路であり、データ読み出しを行うと共に、書き込みデータを保持するデータラッチを兼ねる。センスアンプ３とメモリセルアレイ１との間では、１ページ単位でデータ転送（読み出し及び書き込み）が行われ、また、センスアンプ３と外部入出力端子との間では、例えば１バイト単位でシリアルデータ転送が行われる。

センスアンプ３には、カラムデコーダ４が接続される。また、センスアンプ３には、カラム選択を行うカラムゲート（図示せず）が付属し、カラムデコーダ４は、アドレス回路６から提供されるアドレス情報を受けて、前記カラムゲートの制御を行う。即ち、カラムデコーダ４は、該カラムデコーダ４によって選択されたカラムとＩ／Ｏ線のデータ線２０とを接続し、読み出しデータ及び書き込みデータの転送を行う。

上述したメモリセルアレイ１、ロウデコーダ２及びセンスアンプ３を総称して、メモリコア（Ｍｅｍｏｒｙ Ｃｏｒｅ）１０という。また、これに対して、他のコア制御ドライバ回路５やアドレス回路６等を総称して周辺回路（Ｐｅｒｉｐｈｅｒａｌ Ｃｉｒｃｕｉｔ）という。図１に示すコア制御ドライバ回路５は、メモリコア１０内のメモリセルアレイ１、ロウデコーダ２及びセンスアンプ３に対して、各動作に応じた制御信号及び適切な電圧を供給するドライバ回路である。また、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリにおいては、コア制御ドライバ回路５内に、後述するセルソース線ドライバ回路３０が配置される。

アドレス回路６は、ロウデコーダ２及びカラムデコーダ４に接続され、また、制御回路８及びＩ／Ｏ制御回路９に接続される。アドレス回路６は、制御回路８から提供される制御信号によって動作が制御される。そして、外部Ｉ／Ｏパッド１８を介して入力されたアドレスをＩ／Ｏ制御回路９から受け取り、入力されたアドレス及び動作に対応したブロック選択信号及びカラム選択信号を生成して、ロウデコーダ２及びカラムデコーダ４に供給する。

高電圧発生回路７は、コア制御ドライバ回路５及び制御回路８に接続される。高電圧発生回路７は、外部のコントロールパッド１９から入力されたコントロール信号を受けた制御回路８によって制御され、動作に応じた電圧を発生させてコア制御ドライバ回路５に供給する。従って、高電圧発生回路７は、図示はしないが、内部にチャージポンプ回路等を含み、電源電圧を昇圧する。

制御回路８は、コア制御ドライバ回路５、アドレス回路６、高電圧発生回路７及びＩ／Ｏ制御回路９に接続される。また、制御回路８は、外部のコントロールパッド１９と接続される。制御回路８は、コントロールパッド１９から入力されたコントロール信号及びＩ／Ｏ制御回路９から伝達されたコマンドを受けて、コア制御ドライバ回路５、アドレス回路６、高電圧発生回路７及びＩ／Ｏ制御回路９を制御する制御信号を生成して、前記各回路に供給する。従って、不揮発性半導体記憶装置１００の動作の制御を司る重要な回路である。

Ｉ／Ｏ制御回路９は、外部のＩ／Ｏパッド１８と接続される。また、Ｉ／Ｏ制御回路９は、アドレス回路６及び制御回路８と接続され、更に、データ線２０と接続される。Ｉ／Ｏ制御回路９は、制御回路８から供給される制御信号によって制御され、Ｉ／Ｏパッド１８を介して入力されたコマンド、アドレス、データを、それぞれ制御回路８、アドレス回路６、データ線２０に供給する。また、データ出力の際は、アドレス回路６と制御回路８からの制御信号を受けて、センスアンプ３からデータ線２０上に出力されたデータを、外部のＩ／Ｏパッド１８に出力する。

［セルソース線ドライバ回路の回路構成］
本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリは、上述した回路構成を有するが、特徴的には、上述したコア制御ドライバ回路５内に、セルソース線ドライバ回路３０を有することを特徴とする。ＮＡＮＤ型フラッシュメモリにおいては、上述したようにセルソース線１５の浮きによって２つの問題が生じる。セルソース線ドライバ回路３０は、セルソース線１５の抵抗に拘わらずにこのセルソース線１５の浮きを抑制するために、セルソース線１５に流れるセル電流を一定に保持する回路である。

本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのセルソース線ドライバ回路３０について、図を基に説明する。図３は、本発明の一実施形態に係るセルソース線ドライバ回路３０の回路構成及びメモリコア１０との関係を示す概略図である。また、図４から図７は、それぞれ、本発明の一実施形態にかかるセルソース線ドライバ回路３０を構成する各回路の構成例を示す回路図である。図４は、セルソース線電位第１比較回路４０を示し、図５は、セルソース線電位第２比較回路５０を示す。また、図６は、セルソース線充電回路６０を示し、図７は、セルソース線放電回路７０を示す。

図３に示すように、本発明の一実施形態に係るセルソース線ドライバ回路３０は、概略、セルソース線電位第１比較回路４０、セルソース線電位第２比較回路５０、セルソース線充電回路６０及びセルソース線放電回路７０から構成される。

セルソース線電位第１比較回路４０及びセルソース線電位第２比較回路５０は、セルソース線１５に設けられたトランジスタの一端に並列に接続される。トランジスタの他端には、セルソース線（ＣＥＬＳＲＣ）１５が接続される。また、前記トランジスタのゲートには、レベルシフタを介して高電圧発生回路７が接続され、動作に応じた所定の電圧がトランジスタのゲートに印加される。なお、前記レベルシフタは、制御回路８と接続され、制御回路８が生成する制御信号（ＥＮＢ信号）によって動作が制御される。そして、セルソース線電位第１比較回路４０にセルソース線放電回路７０が接続され、セルソース線電位第２比較回路５０にはセルソース線充電回路６０が接続される。また、セルソース線充電回路６０及びセルソース線放電回路７０は、それぞれ、セルソース線１５に設けられたトランジスタの他端（セルソース線１５側）に並列に接続される。

また、セルソース線電位第１比較回路４０及びセルソース線電位第２比較回路５０は、制御回路８に並列に接続される。

セルソース線電位第１比較回路４０及びセルソース線電位第２比較回路５０は、図４及び図５にそれぞれ示すように、演算増幅器（オペアンプ、Ｏｐｅｒａｔｉｏｎａｌ Ａｍｐｌｉｆｉｅｒ）と２つの抵抗（Ｒｄ、Ｒｄｒｅｆ／Ｒｐ、Ｒｐｒｅｆ）から構成される。セルソース線電位第１比較回路４０及びセルソース線電位第２比較回路５０は、制御回路８から提供される制御信号（ＥＮＢ信号）によって動作が制御され、且つ、制御回路８から各動作に対応した適切な電圧（参照電圧ＣＥＬＳＲＣ ｒｅｆ）が供給される。

前記制御信号（ＥＮＢ信号）は、読み出し時及び書き込みベリファイ時に「Ｈ」となる信号である。そして、前記制御信号（ＥＮＢ信号）は、「Ｈ」の場合に、セルソース線電位第１比較回路４０及びセルソース線電位第２比較回路をアクティブにする信号である。一方、前記制御信号（ＥＮＢ信号）は、書き込み時には（Ｌ）となり、セルソース線電位第１比較回路４０及びセルソース線電位第２比較回路を非アクティブにする。従って、セルソース線電位第１比較回路４０及びセルソース線電位第２比較回路５０は、読み出し時及び書き込みベリファイ時に動作し、それぞれの回路に供給される参照電圧（ＣＥＬＳＲＣ ｒｅｆ）と、セルソース線の電圧とを比較して、所定の制御信号（「ＥＮ ＤＩＳ信号」あるいは「ＥＮ ＰＲＥ信号」）を生成する。

図４に示すように、セルソース線電位第１比較回路４０の反転入力端子（−）には、制御回路８から提供されるセルソース線参照電圧（ＣＥＬＳＲＣ ｒｅｆ）が入力され、非反転入力端子（＋）には、セルソース線１５の電圧（ＣＥＬＳＲＣ）が、抵抗Ｒｄ、Ｒｄｒｅｆにより分圧された電圧が入力される。そして、前記２つの電圧を比較して、参照電圧（ＣＥＬＳＲＣ ｒｅｆ）よりセルソース線１５の電圧が高い場合に、ＥＮ ＤＩＳ信号（放電信号）を生成して、該比較回路４０に接続されているセルソース線放電回路７０に提供する。なお、抵抗Ｒｄ、Ｒｄｒｅｆの分圧比は、比較対象となる参照電圧（ＣＥＬＳＲＣ ｒｅｆ）の電圧値の応じて適宜設定される。

セルソース線放電回路７０は、図７に示すように、ｎ型トランジスタが４個直列に接続された回路である。セルソース線放電回路７０は、セルソース線電位第１比較回路４０から提供されるＥＮ ＤＩＳ信号によって動作し、前記ＥＮ ＤＩＳ信号を受けたセルソース線放電回路７０は、セルソース線１５の電流を放電してセルソース線１５の電圧を所定の電位まで引き下げる。

セルソース線電位第２比較回路５０の非反転入力端子（＋）には、制御回路８から提供されるセルソース線参照電圧（ＣＥＬＳＲＣ ｒｅｆ）が入力され、反転入力端子（−）には、セルソース線１５の電圧（ＣＥＬＳＲＣ）が、抵抗Ｒｐ、Ｒｐｒｅｆにより分圧された電圧が入力される。そして、前記２つの電圧を比較して、参照電圧（ＣＥＬＳＲＣ ｒｅｆ）よりセルソース線１５の電圧が低い場合に、ＥＮ ＰＲＥ信号（充電信号）を生成して、該比較回路５０に接続されているセルソース線充電回路６０に提供する。なお、抵抗Ｒｐ、Ｒｐｒｅｆの分圧比は、比較対象となる参照電圧（ＣＥＬＳＲＣ ｒｅｆ）の電圧値に応じて適宜設定される。前記ＥＮ ＰＲＥ信号を受けたセルソース線充電回路６０は、セルソース線１５の電圧を所定の電位まで引き上げる。

図６に示すように、セルソース線充電回路６０は、直列に接続された２個のインバータと、同じく直列に接続された１個のｐ型トランジスタ及び２個のｎ型トランジスタから構成される。セルソース線充電回路６０は、セルソース線電位第２比較回路５０から提供されるＥＮ ＰＲＥ信号によって動作し、前記ＥＮ ＰＲＥ信号を受けたセルソース線充電回路６０は、電圧をチャージして、セルソース線１５の電圧を所定の電位まで引き上げる。

上述したように、セルソース線参照電圧（ＣＥＬＳＲＣ ｒｅｆ）は、制御回路８から、セルソース線電位第１比較回路４０及びセルソース線電位第２比較回路５０に共通して提供される電圧である。ここで、上述したように、読み出し時には、選択ワード線に０Ｖ、非選択ワード線及び選択ゲート線に一定の読み出し電圧Ｖｒｅａｄが与えられる。また、書き込みベリファイ時にも、書き込むべき閾値分布の下限値に一定のマージンを持ったベリファイリード電位が選択ワード線に与えられ、非選択ワード線及び選択ゲート線に一定の読み出し電圧を与えて読み出し動作が行われる。例えば、書き込みベリファイ時にセルソース線１５の浮きがある場合、十分に閾値が高くなっていないセル（即ち、実際には“１”セル。）について、既に書き込みが完了したセル（即ち、“０”セル。）とみなしてしまうことが発生する。そこで、セルソース線参照電圧（ＣＥＬＳＲＣ ｒｅｆ）は、かかるセルソース線１５の浮きに対する十分なマージンを持って設定される。例えば、本実施形態においては、セルソース線参照電圧として１．０Ｖの電圧が設定される。また、読み出し電圧Ｖｒｅａｄ及び書き込みベリファイ電圧については、予めセルソース線参照電圧（ＣＥＬＳＲＣ ｒｅｆ）を考慮して設定される。即ち、一般的な読み出し電圧及び書き込みベリファイ電圧よりもセルソース線参照電圧分高く設定される。

本発明の一実施形態に係る不揮発性半導体記憶装置のセルソース線ドライバ回路３０の動作について、書き込みベリファイ時を例にとって説明する。説明上、セルソース線参照電圧（ＣＥＬＳＲＣ ｒｅｆ）を１．０Ｖとし、書き込むべき閾値分布の下限を２．０Ｖとし、書き込み電圧はステップアップされて印加され、ベリファイリード電圧を、前記電圧に０．４Ｖのマージンをとった電圧として説明する。

まず、書き込みベリファイは、選択されたワード線にベリファイリード電圧を印加する。そして、選択されたメモリトランジスタ以外のメモリトランジスタや選択ゲートトランジスタはすべて導通し電流経路を形成するように、選択ゲート線ＳＧＤ、ＳＧＤ並びに非選択ワード線には中間電圧を印加する。

このとき、書き込みベリファイなので、制御回路８からＥＮＢ信号が生成されて、レベルシフタ、セルソース線電位第１比較回路４０及びセルソース線電位第２比較回路５０に伝達される。前記ＥＮＢ信号を受けたレベルシフタ、セルソース線電位第１比較回路４０及びセルソース線電位第２比較回路５０が動作する。また、制御回路８からセルソース線参照電圧（ＣＥＬＳＲＣ ｒｅｆ＝１．０Ｖ。）が前記セルソース線電位第１比較回路４０及びセルソース線電位第２比較回路５０に伝達される。

セルソース線の電位が、１．０Ｖを超えている場合について説明する。セルソース線電位第１比較回路４０内のオペアンプの非反転入力端子及びセルソース線電位第２比較回路５０内のオペアンプの反転入力端子に、１．０Ｖを超える前記セルソース線電位が入力される。一方、セルソース線電位第１比較回路４０内のオペアンプの反転入力端子及びセルソース線電位第２比較回路５０内のオペアンプの非反転入力端子には、それぞれセルソース線参照電圧１．０Ｖが入力される。従って、セルソース線電位第１比較回路４０が作動してＥＮ ＤＩＳ信号を生成し、一方、セルソース線電位第２比較回路５０は作動しない。ＥＮ ＤＩＳ信号を受けたセルソース線放電回路７０が作動して、セルソース線電位を、セルソース線参照電位１．０Ｖまで放電する。一方、セルソース線電位第２比較回路５０から、ＥＮ ＰＲＥ信号は生成されないため、セルソース線充電回路７０は動作しない。以上の動作によって、セルソース線には降圧された１．０Ｖの電圧が供給されることになる。

このとき、メモリセルアレイ１においては、１回目の書き込み電圧の印加が行われた後、選択されたワード線１２に、前記書き込み電圧より０．４Ｖ高いベリファイリード電圧が印加され、選択ゲート線ＳＧＤ１３、選択ゲート線ＳＧＳ１４並びに非選択ワード線１２には、中間電圧が印加される。セルソース線１５の浮きが発生しても、セルソース線１５の浮きに拘わらず、セルソース線１５には上述の降圧された１．０Ｖの電圧が供給される。選択されたメモリセル１６が所定の電流を流さなければ“０”セルと判断され、次以降の書き込み電圧の印加対象及び書き込みベリファイ対象から除外される。“１”セルと判断されたメモリセルに対しては、更にステップアップされた書き込み電圧の印加が行われた後、書き込みベリファイが行われる。このとき、従来は図１０に示したように、セルソース線１５の浮きが減少するが、本実施形態に係る不揮発性半導体記憶装置においては、セルソース線１５の浮きに拘わらず、セルソース線１５には１．０Ｖの電圧が供給される。従って、図１０に示すように、２回目のセンスにおいても、セルソース線１５の浮きは１．０Ｖで一定である。このためデータパターンに依存することなくメモリセル１６に実効的にかかるバイアス関係は一定であるため、正確に“０”セル、“１”セルのセンスが可能となる。

一方セルソース線の電位が、１．０Ｖを下回っている場合、セルソース線電位第１比較回路４０内のオペアンプのプラス端子及びセルソース線電位第２比較回路５０内のオペアンプのマイナス端子に、１．０Ｖを下回る前記セルソース線電位が入力される。セルソース線電位第１比較回路４０内のオペアンプのマイナス端子及びセルソース線電位第２比較回路５０内のオペアンプのプラス端子には、それぞれセルソース線参照電圧１．０Ｖが入力される。従って、この場合、セルソース線電位第２比較回路５０が作動してＥＮ ＰＲＥを生成し、セルソース線電位第１比較回路４０は作動しない。ＥＮ ＰＲＥ信号を受けたセルソース線充電回路６０が作動して、セルソース線電位をセルソース線参照電圧１．０Ｖまで昇圧する。一方、セルソース線電位第１比較回路によってＥＮ ＤＩＳ信号が生成されないため、セルソース線放電回路７０は作動しない。以上の動作によって、セルソ−ス線充電回路６０によって充電されて、セルソース線には昇圧された１．０Ｖの電圧が供給されることになる。この場合も、データパターンに依存することなくメモリセル１６に実効的にかかるバイアス関係は一定であるため、正確に“０”セル、“１”セルのセンスが可能となる。

セルソース線電位が１．０Ｖの場合、セルソース線電位第１比較回路４０内のオペアンプのプラス端子及びセルソース線電位第２比較回路５０内のオペアンプのマイナス端子に、１．０Ｖの前記セルソース線電位が入力される。一方、セルソース線電位第１比較回路４０内のオペアンプのマイナス端子及びセルソース線電位第２比較回路５０内のオペアンプのプラス端子には、それぞれセルソース線参照電圧１．０Ｖが入力される。セルソース線電位第１比較回路４０及びセルソース線電位第２比較回路５０の何れにおいても、参照電圧とセルソース線電位が同じであるため、ＥＮ ＤＩＳ信号及びＥＮ ＰＲＥ信号は生成されない。従って、セルソース線放電回路７０及びセルソース線充電回路６９は作動せず、セルソース線１５には、１．０Ｖのセルソース線電流がそのまま流れる。この場合にも、データパターンに依存することなくメモリセル１６に実効的にかかるバイアス関係は一定であるため、正確に“０”セル、“１”セルのセンスが可能となる。

書き込みベリファイ時について説明したが、読み出し時においてもセルソース線１５に一定の電圧が供給される点は同様である。従って、説明は省略するが、セルソ−ス線１５の浮きに拘わらず、正確に“０”セル、“１”セルのセンスができる。なお、上述した例においては、セルソース線参照電圧（ＣＥＬＳＲＣ ｒｅｆ）を、所定の一つの電圧（上述の例においては、１．０Ｖ。）としたが、これに限定されるわけではない。一定の幅を持った電圧とし、参照電圧の下限を第１参照電圧、参照電圧の上限を第２参照電圧として設定することも可能である。この場合、セルソース線電位第１比較回路４０及びセルソース線電位第２比較回路５０は、制御回路８に対して並列に接続するのではなく、それぞれ別個に制御回路８と接続する。読み出し時及び書き込みベリファイ時に、制御回路８からＥＮＢ信号が提供され、セルソース線電位第１比較回路４０及びセルソース線電位第２比較回路が作動する。そして、第１参照電圧を受けたセルソース線電位第１比較回路は、セルソース線１５の電位が第１参照電圧を超えている場合にＥＮ ＤＩＳ信号を生成し、前記信号を受けたセルソース線放電回路７０が第１参照電圧までセルソース線１５の電圧を降圧する。一方、第２参照電圧を受けたセルソース線電位第２比較回路５０は、セルソース線１５の電位が第２参照電圧を下回る場合に、セルソース線１５の電圧を第２参照電圧まで昇圧する。上述したようにセルソース線１５の浮きは、データパターン依存性がある。従って、一度に読み出されるメモリセルの状態によって、セルソース線１５の浮き量がセンスの都度、変化する。そして、例えば書き込みベリファイ時においては、一般的にはセンスの都度、セルソース線１５の浮きの量が減少する。従って、常に一定の電位にセルソース線１５の電位を浮かせておくのではなく、予め定めた所定の幅を超える場合にのみ、セルソース線放電回路７０及びセルソース線充電回路６０によって放電又は充電をすれば、消費電力の削減を図ることができる。

以上説明したように、本発明の一実施形態に係る不揮発性半導体記憶装置においては、セルソース線電流の電位がいかなる電位であっても、セルソース線ドライバ回路３０がセルソース線１５の電位をセルソース線参照電圧（ＣＥＬＳＲＣ ｒｅｆ）と同一の電位になるように調整する。従って、セルソース線１５に流れる電流の電位が一定に保持される。これは、一度に読まれる多数のメモリセル１６の状態（データパターン）に依存して変化するセル電流の合計に拘わらず、セルソース線１５の電流の電位が一定であることを意味する。即ち、一度に読まれるメモリセル１６の数が多数であるために、又は、一度に読まれるメモリセル１６の閾値がある程度高くなっているために、セル電流の合計が増加してセルソース線１５の電流の電位がセルソース線参照電圧（ＣＥＬＳＲＣ ｒｅｆ）を超える場合は、セルソース線ドライバ回路３０のセルソース線放電回路７０によってセルソース線参照電圧まで放電される。また、一度に読まれるメモリセル１６の数が少数であるために、又は、一度に読まれるメモリセル１６の閾値があまり高くないために、セル電流の合計が少なくセルソース線１５の電流の電位がセルソース線参照電圧（ＣＥＬＳＲＣ ｒｅｆ）より低い場合は、セルソース線ドライバ回路３０のセルソース線充電回路６０によってセルソース線参照電圧まで充電される。このように、セルソース線１５には、一定の電圧の電流（セルソース線参照電圧ＣＥＬＳＲＣ ｒｅｆと同じ電位の電流）が流れる。この結果、本発明の一実施形態に係る不揮発性半導体記憶装置は、多くのメモリセル１６が導通状態にあってセルソース線１５に大量の電荷が流れ込んで、（セルソース線抵抗）×（セル電流の合計）の電圧だけセルソース線１５の電位が高くなる、いわゆる「セルソース線の浮き」のデータパターン依存性を抑制することができる。

従って、本発明の一実施形態に係る不揮発性半導体記憶装置は、セルソース線１５の浮きのデータパターン依存性に起因する誤書き込みの発生を防止することができる。また、本発明の一実施形態に係る不揮発性半導体記憶装置は、セルソース線１５の浮きのデータパターン依存性に起因する閾値分布の広がりを抑制することができる。そしてその結果、メモリセル１６が所望の閾値レベルに書き込まれるまでの書き込みパルス電圧の印加回数を減少することができ、結果として書込み所要時間の減少（即ち、短縮。）を図ることができる。

また、セルソース線１５の流れる電流の電圧が一定に保持されるため、メモリセル１６の閾値が、セルソース線１５の浮きによって変化して見えることがない。従って、セルソース線１５の浮きによるメモリセル１６の閾値の見え方の変化による影響を軽減する目的で「複数回センス方式」による書き込みベリファイを行う必要がない。多数のメモリセル１６を一度にセンスすることができるため、複数回に分けてセンスする方式に比して、書き込み時間及び読み出し時間を短縮できる。即ち、本発明の一実施形態にかかる不揮発性半導体記憶装置によって、セルソース線１５の浮きに拘わらず、書き込み時間及び読み出し時間の短い不揮発性半導体記憶装置、言い換えれば高パフォーマンスの不揮発性半導体記憶装置が提供される。

なお、図４から図７に示したセルソース線電位第１比較回路４０、セルソース線電位第２比較回路５０、セルソース線充電回路６０及び、セルソース線放電回路７０は、一例であり、これらに限定されるわけではない。それぞれの回路は、適宜変更されうる。

本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの機能ブロック図である。 図１に示すＮＡＮＤ型フラッシュメモリのメモリコア１０の詳細を示す等価回路図である。 本発明の一実施形態に係るセルソース線ドライバ回路３０の回路構成及びメモリコア１０との関係を示す概略図である。 本発明の一実施形態に係るセルソース線ドライバ回路３０内のセルソース線電位第１比較回路４０の一構成例を示す回路図である。 本発明の一実施形態に係るセルソース線ドライバ回路３０内のセルソース線電位第５比較回路５０の一構成例を示す回路図である。 本発明の一実施形態に係るセルソース線ドライバ回路３０内のセルソース線充電回路６０の一構成例を示す回路図である。 本発明の一実施形態に係るセルソース線ドライバ回路３０内のセルソース線放電回路７０の一構成例を示す回路図である。 ＮＡＮＤ型フラッシュメモリの１つのＮＡＮＤストリング１７におけるセル電流の流れを示す図である。 ＮＡＮＤストリング１７内で選択されているメモリセルトランジスタ１６のバイアス関係を示す図であり、（Ａ）は、理想状態を示し、（Ｂ）は、セルソース線が浮いている上体を示す図である。 セルソース線の浮きのデータパターン依存性を示す図である。 セルソース線のデータパターン依存性に起因する閾値分布の広がりを示す図である。

符号の説明

１…メモリセルアレイ
２…ロウデコーダ
３…センスアンプ
４…カラムデコーダ
５…コア制御ドライバ回路
６…アドレス回路
７…高電圧発生回路
８…制御回路
９…Ｉ／Ｏ制御回路
１０…メモリコア
１１…ビット線
１２…ワード線
１３…選択ゲート線ＳＧＤ
１４…選択ゲート線ＳＧＳ
１５…セルソース線ＣＥＬＳＲＣ
１６…メモリセル
１７…ＮＡＮＤストリング
１８…外部Ｉ／Ｏパッド
１９…コントロールパッド
２０…データ線
３０…セルソース線ドライバ回路
４０…セルソース線第１比較回路
５０…セルソース線第２比較回路
６０…セルソース線充電回路
７０…セルソース線放電回路
１００…不揮発性半導体記憶装置

Claims (5)

1. 電気的に書き換え可能な複数のメモリセルが直列に接続されたＮＡＮＤストリングが複数配置されたメモリセルアレイと、
   前記複数のＮＡＮＤストリングのそれぞれの一端に共通して接続されたセルソース線と、
   前記複数のメモリセルに対してデータの書き込み、読み出し、書き込みベリファイに応じた制御信号及び電圧を供給するコア制御ドライバ回路と、
   前記セルソース線に接続されたセルソース線ドライバ回路であって、第１の参照電圧と前記セルソース線の電圧とを比較して前記セルソース線の電圧が前記第１の参照電圧より小さい場合には前記セルソース線の電圧を前記第１の参照電圧まで昇圧し、第２の参照電圧と前記セルソース線の電圧を比較して前記セルソース線の電圧が前記第２の参照電圧より大きい場合には前記セルソース線の電圧を前記第２の参照電圧まで降圧して前記セルソース線の電圧を一定に保持するセルソース線ドライバ回路と、
   を備えることを特徴とする不揮発性半導体記憶装置。
2. 前記セルソース線ドライバ回路は前記コア制御ドライバ回路内に配設され、
   前記第１の参照電圧と前記セルソース線の電圧を比較して第１の制御信号を生成する第１の電位比較回路と、
   前記第２の参照電圧と前記セルソース線の電圧を比較して第２の制御信号を生成する第２の電位比較回路と、
   前記セルソース線に並列に接続された充電回路及び放電回路と、を有し、
   前記放電回路は前記第１の制御信号によって駆動され、前記充電回路は前記第２の制御信号によって駆動される、ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記不揮発性半導体記憶装置は、制御回路を有し、
   前記第１の電位比較回路及び前記第２の電位比較回路は、前記制御回路が生成する制御信号によって読み出し時及び書き込みベリファイ時にアクティブになるように制御されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 前記第１の参照電圧と前記第２の参照電圧とは同じ電圧である、ことを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
5. 前記不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１乃至請求項４の何れか一に記載の不揮発性半導体記憶装置。

Images