KR20050076607A - 강유전체 기억장치 - Google Patents

Abstract

본 발명은, 참조 셀을 갖는 강유전체 기억장치에 있어서, 1 개의 참조 셀과 복수 개의 표준 셀이 대응할 경우에, 이들 표준 셀의 기입 또는 판독이 반복되어도, 대응하는 참조 셀 데이터의 기입변환 회수 특성의 열화를 저감하는 것이다.

표준 셀의 "L"데이터 기입시간(1), "H"데이터 기입시간(2) 또는 데이터 판독시간(3)에 대해, 각각 참조셀의 "L"데이터 기입시간(4), "H"데이터 기입시간(5) 또는 데이터 판독시간(6)이 짧아지도록 제어한다. 이로써 참조 셀에 인가되는 스트레스가 저감되어 신뢰성이 향상됨과 동시에, 참조 셀의 재기입 시간이 단축되어 고속화를 도모할 수 있다.

Description

강유전체 기억장치{MEMORY DEVICE OF FERRO-ELECTRIC}

본 발명은, 표준 셀 및 참조 셀을 갖는 강유전체 기억장치에 관한 것이며, 특히 참조 셀에 인가되는 스트레스를 경감시켜, 고신뢰성을 실현하는 기술에 관한 것이다.

최근, 강유전체 기억장치는, 처리공정의 미세화와 대용량화에 수반하여, 현재의 2 트랜지스터 2 강유전체 커패시터(2T2C)형의 메모리 셀에서, 메모리 셀 크기를 축소시킬 수 있는 1 트랜지스터 1 강유전체 커패시터(1T1C)형의 메모리 셀이 채용되었다. 1T1C형의 메모리 셀은, 통상의 2T2C형의 메모리 셀과 더불어 참조 셀을 필요로 하므로, 고속화 및 고신뢰성을 실현하기 위해서는 참조 셀의 기입시간, 또는 판독시간을 단축시키는 것이 중요해졌다.

이하, 종래의 강유전체 기억장치에 대해, 도면을 참조하면서 설명한다. 여기서 나타내는 종래예에 관한 기술은 특허문헌 1(미국특허 제 6028783호 명세서)에 기재되어 있다.

도 7은 강유전체 기억장치 내의 메모리 셀 커패시터에서 사용하는 강유전체의 히스테리시스 특성을 나타내는 도, 도 8은 종래 강유전체 기억장치의 동작타이밍을 나타내는 도, 도 9는 종래 강유전체 기억장치의 회로구성 상세도, 도 10은 종래 강유전체 기억장치의 회로구성 개략도이다.

도 9 및 도 10에서, RMC0은 데이터의 기입 및 판독을 실행하는 제 1 참조 셀이며, 드레인이 제 1 참조비트선(BL0)에 접속되고, 게이트가 참조워드선(RWL)에 접속되는 제 1 MOS트랜지스터(T0)와, 한끝이 제 1 MOS트랜지스터(T0)의 소스에 접속되어 그 접속점을 제 1 축적노드(ST0)로 하고, 다른 끝이 참조 셀 플레이트선(RCP)에 접속되는 제 1 강유전체 커패시터(C0)로 구성된다.

RMC1은 데이터의 기입 및 판독을 실행하는 제 2 참조 셀이며, 드레인이 제 3 참조비트선(BL2)에 접속되고 게이트가 상기 참조 워드선(RWL)에 접속되는 제 2 MOS트랜지스터(T1)와, 한끝이 제 2 MOS트랜지스터(T1)의 소스에 접속되어 그 접속점을 제 2 축적노드(ST1)로 하고, 다른 끝이 상기 참조 셀 플레이트선(RCP)에 접속되는 제 2 강유전체 커패시터(C1)로 구성된다.

RMC2는 데이터의 기입 및 판독을 실행하는 제 3 참조 셀이며, 드레인이 제 5 참조비트선(BL4)에 접속되고 게이트가 참조 워드선(RWL)에 접속되는 제 11 MOS트랜지스터(T10)와, 한끝이 제 11 MOS트랜지스터(T10)의 소스에 접속되어 그 접속점을 제 5 축적노드(ST4)로 하고, 다른 끝이 참조 셀 플레이트선(RCP)에 접속되는 제 5 강유전체 커패시터(C4)로 구성된다.

RMC3은 데이터의 기입 및 판독을 실행하는 제 4 참조 셀이며, 드레인이 제 7 참조비트선(BL6)에 접속되고 게이트가 참조 워드선(RWL)에 접속되는 제 12 MOS트랜지스터(T11)와, 한끝이 제 12 MOS트랜지스터(T11)의 소스에 접속되어 그 접속점을 제 6 축적노드(ST5)로 하고, 다른 끝이 참조 셀 플레이트선(RCP)에 접속되는 제 6 강유전체 커패시터(C5)로 구성된다.

또 도 9 및 도 10에 있어서, MC0, MC1, MC2 및 MC3, 그리고 MC0n, MC1n, MC2n 및 MC3n은 표준 셀이다. MC0은 데이터의 기입 및 판독을 실행하는 제 1 메모리 셀이며, 드레인이 제 2 표준비트선(BL1)에 접속되고 게이트가 워드선(WL)에 접속되는 제 9 MOS트랜지스터(T8)와, 한끝이 상기 제 9 MOS트랜지스터(T8)에 접속되고 다른 끝이 셀 플레이트선(CP)에 접속되는 제 3 강유전체 커패시터(C2)로 구성된다.

MC1은 데이터의 기입 및 판독을 실행하는 제 2 메모리 셀이며, 드레인이 제 4 표준비트선(BL3)에 접속되고 게이트가 워드선(WL)에 접속되는 제 10 MOS트랜지스터(T9)와, 한끝이 제 10 MOS트랜지스터(T9)에 접속되고 다른 끝이 셀 플레이트선(CP)에 접속되는 제 4 강유전체 커패시터(C3)로 구성된다.

MC2는 데이터의 기입 및 판독을 실행하는 제 3 메모리 셀이며, 드레인이 제 6 표준비트선(BL5)에 접속되고 게이트가 워드선(WL)에 접속되는 제 19 MOS트랜지스터(T18)와, 한끝이 제 19 MOS트랜지스터(T18)에 접속되고 다른 끝이 셀 플레이트선(CP)에 접속되는 제 7 강유전체 커패시터(C6)로 구성된다.

MC3은 데이터의 기입 및 판독을 실행하는 제 4 메모리 셀이며, 드레인이 제 8 표준비트선(BL7)에 접속되고 게이트가 워드선(WL)에 접속되는 제 20 MOS트랜지스터(T19)와, 한끝이 제 20 MOS트랜지스터(T19)에 접속되고 다른 끝이 셀 플레이트선(CP)에 접속되는 제 8 강유전체 커패시터(C7)로 구성된다.

그리고 표준 셀(MC0n∼MC3n)도 상기 표준 셀(MC0∼MC3)과 동일 구성이다. 따라서 그 상세한 설명은 생략한다.

상기 표준 셀(MC0n∼MC3n)은, 행 방향(워드선 방향) 및 열 방향(비트선 방향)으로 이어져 배치되며, 동일 열 방향으로 배치된 2 개의 표준 셀(예를 들어 MC0, MC0n) 사이에는, 1 개 또는 복수 개의 다른 표준 셀(도시 생략)이 배치되어, 1 개의 참조 셀(RMC0)에는 이 참조 셀(RMC0)과 동일 열로 배치된 복수 개의 표준 셀(MC0∼MC0n)이 대응한다. 마찬가지로 참조 셀(RMC1)에는 이 참조 셀(RMC1)과 동일 열로 배치된 복수 개의 표준 셀(MC1∼MC1n)이 대응하며, 참조 셀(RMC2)에는 복수 개의 표준 셀(MC2∼MC2n)이 대응하고, 참조 셀(RMC3)에는 복수 개의 표준 셀(MC3∼MC3n)이 대응하는 구성으로 된다.

더불어, 도 9 및 도 10에 있어서, RST0는 제 1 참조 셀 리셋회로로서, 게이트가 참조셀 리셋 기동신호선(RST)에 접속되고, 소스가 상기 제 1 참조 셀(RMC0)의 제 1 축적노드(ST0)에 접속되는 제 3 MOS트랜지스터(T2)와, 게이트가 참조 셀 리셋 기동신호선(RST)에 접속되고, 소스가 접지전위에 접속되며 드레인이 제 2 참조 셀(RMC1)의 제 2 축적노드(ST1)에 접속되는 제 4 MOS트랜지스터(T3)로 구성된다.

RST1은 제 2 참조 셀 리셋회로로서, 게이트가 참조셀 리셋 기동신호선(RST)에 접속되고, 소스가 제 3 참조 셀(RMC2)의 제 5 축적노드(ST4)에 접속되는 제 13 MOS트랜지스터(T12)와, 게이트가 참조 셀 리셋 기동신호선(RST)에 접속되고, 소스가 접지전위에 접속되며 드레인이 제 4 참조 셀(RMC3)의 제 6 축적노드(ST5)에 접속되는 제 14 MOS트랜지스터(T13)로 구성된다.

RFDR0은 제 1 참조셀 리셋구동기로서, 게이트가 제 2 참조 셀 리셋구동기 기동신호선(XRDIN3)에 접속되며 소스에 전원전위가 공급되는 제 5 MOS트랜지스터(T4)와, 게이트가 제 1 참조 셀 리셋구동기 기동신호선(XRDIN2)에 접속되고 소스가 접지에 접속되는 제 6 MOS트랜지스터(T5)와, 게이트가 제 3 참조 셀 리셋구동기 기동신호선(RDIN4)에 접속되고 소스가 접지에 접속되는 제 7 MOS트랜지스터(T6)를 가지며, 3 개의 MOS트랜지스터 각각의 드레인은 제 1 참조 셀 리셋회로(RST0)가 갖는 제 3 MOS트랜지스터(T2)의 소스에 접속된다.

RFDR1은 제 2 참조셀 리셋구동기로서, 게이트가 제 2 참조 셀 리셋구동기 기동신호선(XRDIN3)에 접속되며 소스에 전원전위가 공급되는 제 15 MOS트랜지스터(T14)와, 게이트가 제 1 참조 셀 리셋구동기 기동신호선(XRDIN2)에 접속되고 소스가 접지에 접속되는 제 16 MOS트랜지스터(T15)와, 게이트가 제 3 참조 셀 리셋구동기 기동신호선(RDIN4)에 접속되고 소스가 접지전위에 접속되는 제 17 MOS트랜지스터(T16)를 가지며, 3 개의 MOS트랜지스터 각각의 드레인은 제 2 참조 셀 리셋회로(RST1)가 갖는 제 13 MOS트랜지스터(T12)의 소스에 접속된다.

T7은 제 1 참조비트선(BL0)과 제 3 참조비트선(BL2)을 드레인-소스로 접속하며, 게이트가 참조레벨 등화기동신호선(REQ)에 접속되는 제 8 MOS트랜지스터이며, T17은 제 5 참조비트선(BL4)과 제 7 참조비트선(BL6)을 드레인-소스로 접속하며, 게이트가 참조레벨 등화기동신호선(REQ)에 접속되는 제 18 MOS트랜지스터이다.

SA는 감지증폭기로서, 제 1 참조비트선(BL0)과 제 2 표준비트선(BL1)의 전위차, 제 3 참조비트선(BL2)과 제 4 표준비트선(BL3)의 전위차, 제 5 참조비트선(BL4)과 제 6 표준비트선(BL5)의 전위차, 및 제 7 참조비트선(BL6)과 제 8 표준비트선(BL7)의 전위차를, 감지증폭기 기동신호(SAE)가 H일 때 증폭시킨다.

PERI0은 제 1 주변회로로서, 참조워드선(RWL), 워드선(WL0∼WLn), 참조 셀 플레이트선(RCP), 셀 플레이트선(CP0∼CPn), 참조 셀 리셋 기동신호선(RST), 참조레벨 등화기동신호선(REQ), 제 1 참조 셀 리셋구동기 기동신호선(XRDIN2), 제 2 참조 셀 리셋구동기 기동신호선(XRDIN3), 제 3 참조 셀 리셋구동기 기동신호선(RDIN4) 및 감지증폭기 기동신호선(SAE)에 접속되며, 참조 셀(RMC0∼RMC3), 참조 셀 리셋회로(RST0∼RST1), 참조 셀 리셋구동기(RFDR0∼RFDR1), 메모리 셀(MC0∼MC3), 감지증폭기(SA), 및 MOS트랜지스터(T7, T17)를 제어한다.

이 종래 강유전체 기억장치의 회로동작에 대해, 도 8의 타이밍도와 도 7의, 강유전체 기억장치 내 메모리 셀의 강유전체 커패시터(C0∼C7)를 구성하는 강유전체의 히스테리시스 특성을 나타내는 도를 참조하면서 설명한다.

도 7에서, 가로축은 강유전체 커패시터에 인가되는 전압이며, 비트선 전압을 기준으로 하여 플레이트선에 인가되는 전압을 나타낸다. 세로축은 그 때의 강유전체 커패시터 전하를 나타낸다. 강유전체 커패시터에서는 도 7에 나타내는 바와 같이, 양 단자간의 인가전압이 0일 때도 점A 및 점G와 같이 잔류분극이 발생한다. 이 잔류분극 특성을 이용하여 불휘발성 데이터를 기억하는 강유전체 기억장치를 실현한다. 메모리 셀 커패시터는, 메모리 셀의 데이터가 "1"일 경우에는 도 7의 점A 상태이며, 또 메모리 셀의 데이터가 "0"일 경우에는 도 7의 점G 상태이다.

여기서 도 9의 제 1 강유전체 커패시터(C0) 및 제 2 강유전체 커패시터(C1)를 참조 셀(RMC0, RMC1) 내의 커패시터, 제 3 강유전체 커패시터(C2) 및 제 4 강유전체 커패시터(C3)를 통상 메모리 셀(MC0, MC1) 내의 커패시터로 한다. 제 1 및 제 3 강유전체 커패시터(C0 및 C2)에 데이터"1"이, 제 2 및 제 4 강유전체 커패시터(C1 및 C3)에 데이터 "0"이 기입된 상태에서, 제 3 및 제 4 강유전체 커패시터(C2, C3)의 각각으로부터 데이터를 판독할 경우, 초기상태로서 워드선(WL), 셀 플레이트선(CP), 참조레벨 등화기동신호선(REQ), 참조워드선(RWL), 참조 셀 플레이트선(RCP), 감지증폭기 기동신호선(SAE), 제 1 참조비트선(BL0), 제 2 표준비트선(BL1), 제 3 참조비트선(BL2) 및 제 4 표준비트선(BL3), 참조 셀 리셋기동신호선(RST), 제 3 참조 셀 리셋구동기 기동신호선(RDIN4), 제 1 축적노드(ST0), 제 2 축적노드(ST1)를 논리전압 "L", 제 1 참조 셀 리셋구동기 기동신호선(XRDIN2), 제 2 참조 셀 리셋구동기 기동신호선(XRDIN3)을 논리전압 "H"로 한다.

우선, 도 8에 나타내는 타이밍(t01)에서, 참조레벨 등화기동신호선(REQ)을 논리전압 "H", 타이밍(t02)에서 워드선(WL), 참조워드선(RWL)을 각각 논리전압 "H", 타이밍(t03)에서 셀 플레이트선(CP), 참조 셀 플레이트선(RCP)을 각각 논리전압 "H"로 한다.

이로써 도 9에서의 제 1 MOS트랜지스터(T0), 제 2 MOS트랜지스터(T1), 제 9 MOS트랜지스터(T8), 제 10 MOS트랜지스터(T9)가 ON하여, 제 1 강유전체 커패시터(C0), 제 2 강유전체 커패시터(C1), 제 3 강유전체 커패시터(C2) 및 제 4 강유전체 커패시터(C3)에는 전압이 인가되며, 제 8 MOS트랜지스터(T7)가 ON하여, 제 1 참조비트선(BL0)과 제 3 참조비트선(BL2)이 도통된다. 이 때 제 3 강유전체 커패시터(C2)에는 "1"이 기입되므로, 도 7의 점 A 상태에서 점 B 상태로 되어 전하(Q1)가 제 2 표준비트선(BL1)으로 판독되고, 제 4 강유전체 커패시터(C3)에는 "0"이 기입되므로, 도 7의 점 G 상태로부터 점 E의 상태로 되어 전하(Q0)가 제 4 표준비트선(BL3)으로 판독된다. 한편 제 1 강유전체 커패시터(C0)에는 "1"이 기입되므로, 도 7의 점 A 상태로부터 점 C의 상태로 되며, 제 2 강유전체 커패시터(C1)에는 "0"이 기입되므로 도 7의 점 G 상태로부터 점 F의 상태로 되어 전하(QR)가 제 1 및 제 3 참조비트선(BL0, BL2)으로 판독된다.

다음으로, 도 8에 나타내는 타이밍(t05)에서, 참조 셀 플레이트선(RCP)과 셀 플레이트선(CP)을 논리전압 "L"로 한다. 이 때 제 3 강유전체 커패시터(C2)는 도 7의 점 B 상태에서 점 J 상태로, 제 4 강유전체 커패시터(C3)는 도 7의 점 E 상태에서 점 G 상태로, 제 1 강유전체 커패시터(C0)는 도 7의 점 C 상태에서 점 K 상태로, 제 2 강유전체 커패시터(C1)는 도 7의 점 F 상태에서 점 H 상태로 된다.

그 후 도 8에 나타내는 타이밍(t06)에서 참조워드선(RWL)을 논리전압 "L"로 하면, 제 1 강유전체 커패시터(C0)는 도 7의 점 K 상태에서 점 L 상태로 되며, 제 2 강유전체 커패시터(C1)는 도 7의 점 H 상태에서 점 P 상태로 된다.

다음에, 도 8에 나타내는 타이밍(t09)에서, 감지증폭기 기동신호선(SAE)을 논리전압 "H"로 하고, 제 1 참조비트선(BL0)과 제 2 표준비트선(BL1)으로 판독된 전위차(도 7에 나타내는 전위차(V1))와, 제 3 참조비트선(BL2)과 제 4 표준비트선(BL3)으로 판독된 전위차(도 7에 나타내는 전위차(V0))를 각각 감지증폭기(SA)로 증폭시켜, 제 3 강유전체 커패시터(C2)로부터 "1"을 제 4 강유전체 커패시터(C3)로부터 "0"을 판독한다. 이 때, 제 3 강유전체 커패시터(C2)는 도 7의 점 J 상태에서 점 I 상태로 되며, 제 4 강유전체 커패시터(C3)는 도 7의 점 G 상태 그대로이다.

한편, 도 8에 나타내는 타이밍(t07)에서, 참조레벨 등화기동신호선(REQ)을 논리전압 "L"로, 타이밍(t09)에서 제 1 참조 셀 리셋구동기 기동신호선(XRDIN2)을 논리전압 "L"로, 제 2 참조 셀 리셋구동기 기동신호선(XRDIN3)을 논리전압 "L"로, 참조 셀 리셋기동신호선(RST)을 논리전압 "H"로 하면, 제 1 강유전체 커패시터(C0)는 도 7의 점 L 상태에서 점 K 상태를 경유하여 점 I 상태로 되며, 제 2 강유전체 커패시터(C1)는 도 7의 점 P 상태 그대로이다.

또 도 8에 나타내는 타이밍(t10)에서, 셀 플레이트선(CP)과 참조 셀 플레이트(RCP)를 논리전압 "H"로 하면, 제 1 및 제 3 강유전체 커패시터(C0 및 C2)는 도 7의 점 I 상태에서 점 A 상태로 되며, 제 2 및 제 4 강유전체 커패시터(C1 및 C3)는 도 7의 점 G 상태에서 점 D 상태로 된다.

그 후 도 8에 나타내는 타이밍(t12)에서, 참조 셀 플레이트선(RCP)과 셀 플레이트선(CP)을 논리전압 "L"로 하면, 제 1 및 제 3 강유전체 커패시터(C0 및 C2)는 도 7의 점 A 상태에서 점 I 상태로 되며, 제 2 및 제 4 강유전체 커패시터(C1 및 C3)는 도 7의 점 D 상태에서 점 G 상태로 된다.

다음에, 도 8에 나타내는 타이밍(t14)에서, 감지증폭기 기동신호선(SAE)을 논리전압 "L"로 하면, 제 3 강유전체 커패시터(C2)는, 도 7의 점 I 상태에서 점 A 상태로 되며, 제 4 강유전체 커패시터(C3)는 도 7의 점 G 상태 그대로이다.

그리고 도 8에 나타내는 타이밍(t14)에서, 제 2 참조 셀 리셋구동기 기동신호선(XRDIN3)을 논리전압 "H"로 하여 제 5 MOS트랜지스터(T4)를 OFF하고, 제 3 참조 셀 리셋구동기 기동신호선(RDIN4)을 논리전압 "H"로 하여 제 7 MOS트랜지스터(T6)를 ON하며, 도 8에 나타내는 타이밍(t15)에서, 제 1 참조 셀 리셋구동기 기동신호선(XRDIN2)을 논리전압 "H"로 하여 제 6 MOS트랜지스터(T5)를 ON하고, 제 3 참조 셀 리셋구동기 기동신호선(RDIN4)을 논리전압 "L"로 하여 제 7 MOS트랜지스터(T6)를 OFF하면, 제 1 강유전체 커패시터(C0)는 도 7의 점 I 상태에서 점 A 상태로 되며, 제 2 강유전체 커패시터(C1)는 도 7의 점 G 상태 그대로이다.

마지막으로 도 8에 나타내는 타이밍(t17)에서, 워드선(WL)과 참조 셀 리셋기동신호선(RST)을 논리전압 "L"로 한다. 이 때 제 1 및 제 3 강유전체 커패시터(C0 및 C2)는 도 7의 점 A 상태, 제 2 및 제 4 강유전체 커패시터(C1 및 C3)는 도 7의 점 G 상태에 있다.

이상과 같이 종래의 강유전체 기억장치에서는, 참조 셀(RMC0∼RMC3)의 "L"데이터 기입시간(도 8에 나타내는 시간(4))과 표준 셀(MC0∼MC3n)의 "L"데이터 기입시간(도 8에 나타내는 시간(1))이 동일하게 설정된다. 그리고 참조 셀의 "H"데이터 기입시간(도 8에 나타내는 시간(5))과 표준 셀의 "H"데이터 기입시간(도 8에 나타내는 시간(2))이 동일하게 설정되며, 또한 참조 셀의 판독시간(도 8에 나타내는 시간(6))과 표준 셀의 판독시간(도 8에 나타내는 시간(3))이 동일하게 설정된다.

그러나 참조 셀을 갖는 강유전체 기억장치에 있어서, 다수 개 동일 열의 표준 셀(예를 들어 MC0∼MC0n)에 대해 1 개의 참조 셀(RMC0)이 대응할 경우에, 다수 개의 표준 셀(MC0∼MC0n) 중 임의의 1 개가 액세스될 때마다, 동시에 참조 셀(RMC0)도 액세스되기 때문에, 그 표준 셀(MC0∼MC0n)과 참조 셀(RMC0)의 기입시간이나 판독시간이 동일시간이므로, 그 참조 셀(RMC0)에는, 1 개의 표준 셀(예를 들어 MC0)에 부가되는 스트레스의 수 배(표준 셀의 개수 배) 스트레스가 인가된다. 그 결과 표준 셀(MC0∼MC0n)보다 액세스 회수가 많은 참조 셀(RMC0)의 기입변환 특성을 비롯한 각종 특성이, 표준 셀(MC0∼MC0n)의 각종 특성보다 악화되게 된다.

본 발명은, 상기 종래의 문제점에 착안하여 이 문제점을 해결하는 것으로, 그 목적은, 복수 개의 표준 셀에 대해 1 개의 참조 셀이 대응할 경우, 그 참조 셀의 종합적인 스트레스를 저감하여, 고신뢰성을 실현하는 강유전체 기억장치를 제공하는 데 있다.

상기 목적을 달성하기 위해, 본 발명에서는 복수 개의 표준 셀에 대해 1 개의 참조 셀이 대응할 경우, 복수 개 표준 셀의 기입시간 또는 판독시간에 대해, 대응하는 1 개 참조 셀의 기입시간 또는 판독시간을 짧게 설정함으로써, 그 참조 셀에 부가되는 종합적인 스트레스를 저감하여, 고신뢰성 및 고속화를 실현하는 것으로 한다.

즉, 본 발명의 강유전체 기억장치는, 적어도 1 개의 참조 셀과, 상기 1 개의 참조 셀에 대응하는 복수의 표준 셀과, 제어회로를 구비하며, 상기 제어회로는, 상기 참조 셀의 "H"데이터 기입시간에 대한 상기 각 표준 셀의 "H"데이터 기입시간, 상기 참조 셀의 "L"데이터 기입시간에 대한 상기 각 표준 셀의 "L"데이터 기입시간, 또는 상기 참조 셀의 판독시간에 대한 상기 각 표준 셀 판독시간 3 조의 처리시간에 있어서, 적어도 1 조에 대해서는, 상기 참조셀의 처리시간을 상기 표준 셀의 처리시간보다 짧게 설정하는 것을 특징으로 한다.

본 발명은, 상기 강유전체 기억장치에 있어서, 상기 복수의 표준 셀 중 1 개로부터의 데이터가 판독되는 표준비트선과, 상기 참조 셀로부터의 데이터가 판독되는 참조비트선과, 상기 표준비트선과 상기 참조비트선의 전위차를 증폭시키는 감지증폭기를 구비하며, 상기 제어회로는, 상기 참조 셀의 "H"데이터 또는 "L"데이터의 기입시간을, 상기 표준 셀 및 상기 참조 셀로부터의 양 데이터 판독 시에 상기 표준비트선과 상기 참조비트선의 전위차가 상기 감지증폭기의 감도로 되는 시간 이상으로 설정하는 것을 특징으로 한다.

상기 강유전체 기억장치에 있어서, 상기 복수의 표준 셀 중 1 개로부터의 데이터가 판독되는 표준비트선과, 상기 참조 셀로부터의 데이터가 판독되는 참조비트선과, 상기 표준비트선과 상기 참조비트선의 전위차를 증폭시키는 감지증폭기를 구비하며, 상기 제어회로는, 상기 참조 셀의 판독시간을, 상기 표준 셀 및 상기 참조 셀로부터의 양 데이터 판독 시에 상기 표준비트선과 상기 참조비트선의 전위차가 상기 감지증폭기의 감도로 되는 시간 이상으로 설정하는 것을 특징으로 한다.

또, 상기 강유전체 기억장치에 있어서, 상기 제어회로는, 상기 참조 셀의 "H"데이터 기입시간을, 상기 표준 셀의 "H"데이터 기입시간보다 짧게 설정하는 것을 특징으로 한다.

또한 상기 강유전체 기억장치에 있어서, 상기 제어회로는, 상기 참조 셀의 "H"데이터 기입시간을, 상기 참조 셀의 "L"데이터 기입시간보다 짧게 설정하는 것을 특징으로 한다.

또 상기 강유전체 기억장치에 있어서, 상기 제어회로는, 상기 참조 셀의 "L"데이터 기입시간을, 상기 표준 셀의 "L"데이터 기입시간보다 짧게 설정하는 것을 특징으로 한다.

또한 상기 강유전체 기억장치에 있어서, 상기 제어회로는, 상기 참조 셀의 "L"데이터 기입시간을, 상기 참조 셀의 "H"데이터 기입시간보다 짧게 설정하는 것을 특징으로 한다.

또 상기 강유전체 기억장치에 있어서, 상기 제어회로는, 상기 참조 셀의 판독시간을, 상기 표준 셀의 판독시간보다 짧게 설정하는 것을 특징으로 한다.

그리고 상기 강유전체 기억장치에 있어서, 상기 복수의 표준 셀 중 1 개로부터의 데이터가 판독되는 표준비트선과, 상기 참조 셀로부터의 데이터가 판독되는 참조비트선과, 상기 표준비트선과 상기 참조비트선의 전위차를 증폭시키는 감지증폭기를 구비하며, 상기 제어회로는, 상기 참조 셀의 판독시간을, 상기 표준 셀 및 참조 셀로부터의 양 데이터 판독 시에 상기 표준비트선과 상기 참조비트선의 전위차가 상기 감지증폭기의 감도로 되는 시간 이상으로 설정하는 것을 특징으로 한다.

이상으로써, 본 발명의 강유전체 기억장치에서는, 복수 개의 표준 셀에 대해 1 개의 참조 셀이 대응할 경우에, 제어회로가 상기 1 개 참조 셀의 "H"데이터 기입시간, "L"데이터 기입시간, 및 데이터 판독시간의 3자 중, 적어도 1 가지를, 각 표준 셀의 "H"데이터 기입시간, "L"데이터 기입시간, 및 데이터 판독시간에 대해 짧게 설정하므로, 상기 복수 개의 표준 셀로부터의 데이터 기입이나 판독이 반복 실행되어도, 대응하는 1 개의 참조 셀 데이터 기입이나 판독은, 이들 표준 셀에서의 기입이나 판독 회수와 동일 회수가 실시되기는 해도, 참조 셀 1 회당 기입시간 또는 판독시간이 짧은 만큼, 그 1 개의 참조 셀에 부가되는 종합적인 스트레스가 대폭 저감된다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

(실시예)

(제 1 실시예)

이하, 본 발명의 제 1 실시예에 대해 도면을 참조하면서 설명하기로 한다.

도 2는 본 발명 제 1 실시예의 강유전체 기억장치 회로구성의 상세도, 도 3은 본 발명 제 1 실시예의 강유전체 기억장치 회로구성의 개략도, 도 4는 본 발명 제 1 실시예의 강유전체 기억장치의 동작타이밍을 나타내는 도, 도 7은 강유전체 기억장치 내의 메모리 셀 커패시터에서 사용하는 강유전체의 히스테리시스 특성을 나타내는 도이다. 본 실시예에서는 이들 도 2, 도 4 및 도 7을 참조하면서 설명한다.

도 2 및 도 3에 있어서, RMC0, RMC1, RMC2 및 RMC3은 참조 셀이다. RMC0은 데이터 기입 및 판독을 실행하는 제 1 참조 셀로서, 드레인이 제 1 참조비트선(BL0)에 접속되고, 게이트가 참조워드선(RWL)에 접속되는 제 1 MOS트랜지스터(T0)와, 한끝이 제 1 MOS트랜지스터(T0)의 소스에 접속되어 그 접속점을 제 1 축적노드(ST0)로 하고, 다른 끝이 참조 셀 플레이트선(RCP)에 접속되는 제 1 강유전체 커패시터(C0)로 구성된다.

RMC1은 데이터의 기입 및 판독을 실행하는 제 2 참조 셀이며, 드레인이 제 3 참조비트선(BL2)에 접속되고 게이트가 참조 워드선(RWL)에 접속되는 제 2 MOS트랜지스터(T1)와, 한끝이 제 2 MOS트랜지스터(T1)의 소스에 접속되어 그 접속점을 제 2 축적노드(ST1)로 하고, 다른 끝이 참조 셀 플레이트선(RCP)에 접속되는 제 2 강유전체 커패시터(C1)로 구성된다.

RMC2는 데이터의 기입 및 판독을 실행하는 제 3 참조 셀이며, 드레인이 제 5 참조비트선(BL4)에 접속되고 게이트가 참조 워드선(RWL)에 접속되는 제 11 MOS트랜지스터(T10)와, 한끝이 제 11 MOS트랜지스터(T10)의 소스에 접속되어 그 접속점을 제 5 축적노드(ST4)로 하고, 다른 끝이 참조 셀 플레이트선(RCP)에 접속되는 제 5 강유전체 커패시터(C4)로 구성된다.

RMC3은 데이터의 기입 및 판독을 실행하는 제 4 참조 셀이며, 드레인이 제 7 참조비트선(BL6)에 접속되고 게이트가 참조 워드선(RWL)에 접속되는 제 12 MOS트랜지스터(T11)와, 한끝이 제 12 MOS트랜지스터(T11)의 소스에 접속되어 그 접속점을 제 6 축적노드(ST5)로 하고, 다른 끝이 참조 셀 플레이트선(RCP)에 접속되는 제 6 강유전체 커패시터(C5)로 구성된다.

또 도 2 및 도 3에 있어서, MC0, MC1, MC2 및 MC3, 그리고 MC0n, MC1n, MC2n 및 MC3n은 표준 셀이다. MC0은 데이터의 기입 및 판독을 실행하는 제 1 메모리 셀(표준 셀)이며, 드레인이 제 2 표준비트선(BL1)에 접속되고 게이트가 워드선(WL)에 접속되는 제 9 MOS트랜지스터(T8)와, 한끝이 제 9 MOS트랜지스터(T8)에 접속되고 다른 끝이 셀 플레이트선(CP)에 접속되는 제 3 강유전체 커패시터(C2)로 구성된다.

MC1은 데이터의 기입 및 판독을 실행하는 제 2 메모리 셀이며, 드레인이 제 4 표준비트선(BL3)에 접속되고 게이트가 워드선(WL)에 접속되는 제 10 MOS트랜지스터(T9)와, 한끝이 제 10 MOS트랜지스터(T9)에 접속되고 다른 끝이 셀 플레이트선(CP)에 접속되는 제 4 강유전체 커패시터(C3)로 구성된다.

MC2는 데이터의 기입 및 판독을 실행하는 제 3 메모리 셀이며, 드레인이 제 6 표준비트선(BL5)에 접속되고 게이트가 워드선(WL)에 접속되는 제 19 MOS트랜지스터(T18)와, 한끝이 제 19 MOS트랜지스터(T18)에 접속되고 다른 끝이 셀 플레이트선(CP)에 접속되는 제 7 강유전체 커패시터(C6)로 구성된다.

MC3은 데이터의 기입 및 판독을 실행하는 제 4 메모리 셀이며, 드레인이 제 8 표준비트선(BL7)에 접속되고 게이트가 워드선(WL)에 접속되는 제 20 MOS트랜지스터(T19)와, 한끝이 제 20 MOS트랜지스터(T19)에 접속되고 다른 끝이 셀 플레이트선(CP)에 접속되는 제 8 강유전체 커패시터(C7)로 구성된다.

그리고 표준 셀(MC0n∼MC3n)도 상기 표준 셀 MC0∼MC3과 동일 구성이다. 따라서 그 상세한 설명은 생략한다.

상기 표준 셀(MC0n∼MC3n)은, 행 방향(워드선 방향) 및 열 방향(비트선 방향)으로 이어져 배치되며, 동일 열 방향으로 배치된 2 개의 표준 셀(예를 들어 MC0, MC0n) 사이에는, 1 개 또는 복수 개의 다른 표준 셀(도시 생략)이 배치되어, 1 개의 참조 셀(RMC0)에는 이 참조 셀(RMC0)과 동일 열로 배치된 복수 개의 표준 셀(MC0∼MC0n)이 대응한다. 마찬가지로 참조 셀(RMC1)에는 이 참조 셀(RMC1)과 동일 열로 배치된 복수 개의 표준 셀(MC1∼MC1n)이 대응하며, 참조 셀(RMC2)에는 복수 개의 표준 셀(MC2∼MC2n)이 대응하고, 참조 셀(RMC3)에는 복수 개의 표준 셀(MC3∼MC3n)이 대응하는 구성으로 된다.

더불어, 도 2 및 도 3에 있어서, RST0는 제 1 참조 셀 리셋회로로서, 게이트가 참조셀 리셋 기동신호선(RST)에 접속되고, 소스가 제 1 참조 셀(RMC0)의 제 1 축적노드(ST0)에 접속되는 제 3 MOS트랜지스터(T2)와, 게이트가 참조 셀 리셋 기동신호선(RST)에 접속되고, 소스가 접지전위에 접속되며 드레인이 제 2 참조 셀(RMC1)의 제 2 축적노드(ST1)에 접속되는 제 4 MOS트랜지스터(T3)로 구성된다.

RST1은 제 2 참조 셀 리셋회로로서, 게이트가 참조셀 리셋 기동신호선(RST)에 접속되고, 소스가 제 3 참조 셀(RMC2)의 제 5 축적노드(ST4)에 접속되는 제 13 MOS트랜지스터(T12)와, 게이트가 참조 셀 리셋 기동신호선(RST)에 접속되고, 소스가 접지전위에 접속되며 드레인이 제 4 참조 셀(RMC3)의 제 6 축적노드(ST5)에 접속되는 제 14 MOS트랜지스터(T13)로 구성된다.

RFDR0은 제 1 참조셀 리셋구동기로서, 게이트가 제 2 참조 셀 리셋구동기 기동신호선(XRDIN3)에 접속되며 소스가 전원전위에 접속되는 제 5 MOS트랜지스터(T4)와, 게이트가 제 1 참조 셀 리셋구동기 기동신호선(XRDIN2)에 접속되고 소스가 접지전위에 접속되는 제 6 MOS트랜지스터(T5)와, 게이트가 제 3 참조 셀 리셋구동기 기동신호선(RDIN4)에 접속되고 소스가 접지전위에 접속되는 제 7 MOS트랜지스터(T6)를 가지며, 3 개의 MOS트랜지스터 각각의 드레인은 제 1 참조 셀 리셋회로(RST0)가 갖는 제 3 MOS트랜지스터(T2)의 소스에 접속된다.

RFDR1은 제 2 참조셀 리셋구동기로서, 게이트가 제 2 참조 셀 리셋구동기 기동신호선(XRDIN3)에 접속되며 소스가 전원전위에 접속되는 제 15 MOS트랜지스터(T14)와, 게이트가 제 1 참조 셀 리셋구동기 기동신호선(XRDIN2)에 접속되고 소스가 접지전위에 접속되는 제 16 MOS트랜지스터(T15)와, 게이트가 제 3 참조 셀 리셋구동기 기동신호선(RDIN4)에 접속되고 소스가 접지전위에 접속되는 제 17 MOS트랜지스터(T16)를 가지며, 3 개의 MOS트랜지스터 각각의 드레인은 제 2 참조 셀 리셋회로(RST1)가 갖는 제 13 MOS트랜지스터(T12)의 소스에 접속된다.

T7은 제 1 참조비트선(BL0)과 제 3 참조비트선(BL2)을 드레인-소스로 접속하며, 게이트가 참조레벨 등화기동신호선(REQ)에 접속되는 제 8 MOS트랜지스터이며, T17은 제 5 참조비트선(BL4)과 제 7 참조비트선(BL6)을 드레인-소스로 접속하며, 게이트가 참조레벨 등화기동신호선(REQ)에 접속되는 제 18 MOS트랜지스터이다.

SA는 감지증폭기로서, 제 1 참조비트선(BL0)과 제 2 표준비트선(BL1)의 전위차, 제 3 참조비트선(BL2)과 제 4 표준비트선(BL3)의 전위차, 제 5 참조비트선(BL4)과 제 6 표준비트선(BL5)의 전위차, 및 제 7 참조비트선(BL6)과 제 8 표준비트선(BL7)의 전위차를, 감지증폭기 기동신호(SAE)가 H일 때 증폭시킨다.

PERI1은 제 2 주변회로(제어회로)로서, 참조워드선(RWL), 워드선(WL), 참조 셀 플레이트선(RCP), 셀 플레이트선(CP), 참조 셀 리셋 기동신호선(RST), 참조레벨 등화기동신호선(REQ), 제 1 참조 셀 리셋구동기 기동신호선(XRDIN2), 제 2 참조 셀 리셋구동기 기동신호선(XRDIN3), 제 3 참조 셀 리셋구동기 기동신호선(RDIN4) 및 감지증폭기 기동신호선(SAE)에 접속되며, 참조 셀(RMC0∼RMC3), 참조 셀 리셋회로(RST0∼RST1), 참조 셀 리셋구동기(RFDR0∼RFDR1), 메모리 셀(MC0∼MC3), 감지증폭기(SA), 및 MOS트랜지스터(T7, T17)를 제어한다.

이 본 발명 제 1 실시예의 강유전체 기억장치의 회로동작에 대해, 도 4의 동작 타이밍도와 도 7의, 강유전체 기억장치 내 메모리 셀 커패시터에서 사용하는 강유전체의 히스테리시스 특성을 나타내는 도를 참조하면서 설명한다.

도 7에서, 가로축은 강유전체 커패시터에 인가되는 전압이며, 비트선 전압을 기준으로 하여 플레이트선에 인가되는 전압을 나타낸다. 세로축은 그 때의 강유전체 커패시터 전하를 나타낸다. 강유전체 커패시터에서는 도 7에 나타내는 바와 같이, 양 단자간의 인가전압이 0일 때도 점A 및 점G와 같이 잔류분극이 발생한다. 이 잔류분극 특성을 이용하여 불휘발성 데이터를 기억하는 강유전체 기억장치를 실현한다. 메모리 셀 커패시터는, 메모리 셀의 데이터가 "1"일 경우에는 도 7의 점A 상태이며, 또 메모리 셀의 데이터가 "0"일 경우에는 도 7의 점G 상태이다.

여기서 도 2의 제 1 강유전체 커패시터(C0) 및 제 2 강유전체 커패시터(C1)를 참조 셀 내의 커패시터, 제 3 강유전체 커패시터(C2) 및 제 4 강유전체 커패시터(C3)를 통상 메모리 셀 내의 커패시터로 한다. 제 1 및 제 3 강유전체 커패시터(C0 및 C2)에 데이터 "1"이, 제 2 및 제 4 강유전체 커패시터(C1 및 C3)에 데이터 "0"이 기입된 상태에서, 제 3 및 제 4 강유전체 커패시터(C2, C3)의 각각으로부터 데이터를 판독할 경우, 초기상태로서 워드선(WL), 셀 플레이트선(CP), 참조레벨 등화기동신호선(REQ), 참조워드선(RWL), 참조 셀 플레이트선(RCP), 감지증폭기 기동신호선(SAE), 제 1 참조비트선(BL0), 제 2 표준비트선(BL1), 제 3 참조비트선(BL2) 및 제 4 표준비트선(BL3), 참조 셀 리셋기동신호선(RST), 제 3 참조 셀 리셋구동기 기동신호선(RDIN4), 제 1 축적노드(ST0), 제 2 축적노드(ST1)를 논리전압 "L", 제 1 참조 셀 리셋구동기 기동신호선(XRDIN2), 제 2 참조 셀 리셋구동기 기동신호선(XRDIN3)을 논리전압 "H"로 한다.

우선, 도 4에 나타내는 타이밍(t01)에서, 참조레벨 등화기동신호선(REQ)을 논리전압 "H", 타이밍(t02)에서 워드선(WL), 참조워드선(RWL)을 논리전압 "H", 타이밍(t03)에서 셀 플레이트선(CP), 참조 셀 플레이트선(RCP)을 논리전압 "H"로 한다.

이로써 도 2에서의 제 1 MOS트랜지스터(T0), 제 2 MOS트랜지스터(T1), 제 9 MOS트랜지스터(T8), 제 10 MOS트랜지스터(T9)가 ON하여, 제 1 강유전체 커패시터(C0), 제 2 강유전체 커패시터(C1), 제 3 강유전체 커패시터(C2) 및 제 4 강유전체 커패시터(C3)에는 전압이 인가되고, 제 8 MOS트랜지스터(T7)가 ON하여, 제 1 참조비트선(BL0)과 제 3 참조비트선(BL2)이 도통된다. 이 때 제 3 강유전체 커패시터(C2)에는 "1"이 기입되므로, 도 7의 점 A 상태에서 점 B 상태로 되어 전하(Q1)가 제 2 표준비트선(BL1)으로 판독되며, 제 4 강유전체 커패시터(C3)에는 "0"이 기입되므로, 도 7의 점 G 상태로부터 점 E의 상태로 되어 전하(Q0)가 제 4 표준비트선(BL3)으로 판독된다. 한편 제 1 강유전체 커패시터(C0)에는 "1"이 기입되므로, 도 7의 점 A 상태로부터 점 C의 상태로 되며, 제 2 강유전체 커패시터(C1)에는 "0"이 기입되므로 도 7의 점 G 상태로부터 점 F의 상태로 되어, 전하(QR)가 제 1 및 제 3 참조비트선(BL0, BL2)으로 판독된다.

다음으로, 도 4에 나타내는 타이밍(t05)에서, 참조 셀 플레이트선(RCP)과 셀 플레이트선(CP)을 논리전압 "L"로 한다. 이 때 제 3 강유전체 커패시터(C2)는 도 7의 점 B 상태에서 점 J 상태로, 제 4 강유전체 커패시터(C3)는 도 7의 점 E 상태에서 점 G 상태로, 제 1 강유전체 커패시터(C0)는 도 7의 점 C 상태에서 점 K 상태로, 제 2 강유전체 커패시터(C1)는 도 7의 점 F 상태에서 점 H 상태로 된다.

그 후 도 4에 나타내는 타이밍(t06)에서 참조워드선(RWL)을 논리전압 "L"로 하면, 제 1 강유전체 커패시터(C0)는 도 7의 점 K 상태에서 점 L 상태로 되며, 제 2 강유전체 커패시터(C1)는 도 7의 점 H 상태에서 점 P 상태로 된다.

다음에, 도 4에 나타내는 타이밍(t09)에서, 감지증폭기 기동신호(SAE)를 논리전압 "H"로 하고, 제 1 참조비트선(BL0)과 제 2 표준비트선(BL1)으로 판독된 전위차(도 7에 나타내는 전위차(V1))와, 제 3 참조비트선(BL2)과 제 4 표준비트선(BL3)으로 판독된 전위차(도 7에 나타내는 전위차(V0))를 각각 감지증폭기(SA)로 증폭시켜, 제 3 강유전체 커패시터(C2)로부터 "1"을, 제 4 강유전체 커패시터(C3)로부터 "0"을 판독한다. 이 때, 제 3 강유전체 커패시터(C2)는 도 7의 점 J 상태에서 점 I 상태로 되며, 제 4 강유전체 커패시터(C3)는 도 7의 점 G 상태 그대로이다.

한편, 도 4에 나타내는 타이밍(t07)에서, 참조레벨 등화기동신호(REQ)를 논리전압 "L"로, 타이밍(t09)에서 제 1 참조 셀 리셋구동기 기동신호(XRDIN2)를 논리전압 "L"로, 제 2 참조 셀 리셋구동기 기동신호(XRDIN3)를 논리전압 "L"로, 참조 셀 리셋기동신호(RST)를 논리전압 "H"로 하면, 제 1 강유전체 커패시터(C0)는 도 7의 점 L 상태에서 점 K 상태를 경유하여 점 I 상태로 되며, 제 2 강유전체 커패시터(C1)는 도 7의 점 P 상태 그대로이다.

또 도 4에 나타내는 타이밍(t10)에서, 셀 플레이트선(CP)과 참조 셀 플레이트선(RCP)을 논리전압 "H"로 하면, 제 1 및 제 3 강유전체 커패시터(C0 및 C2)는 도 7의 점 I 상태에서 점 A 상태로 되며, 제 2 및 제 4 강유전체 커패시터(C1 및 C3)는 도 7의 점 G 상태에서 점 D 상태로 된다.

그 후 도 4에 나타내는 타이밍(t12)에서, 참조 셀 플레이트선(RCP)과 셀 플레이트선(CP)을 논리전압 "L"로 하면, 제 1 및 제 3 강유전체 커패시터(C0 및 C2)는 도 7의 점 A 상태에서 점 I 상태로 되며, 제 2 및 제 4 강유전체 커패시터(C1 및 C3)는 도 7의 점 D 상태에서 점 G 상태로 된다.

다음에, 도 4에 나타내는 타이밍(t14)에서, 감지증폭기 기동신호(SAE)를 논리전압 "L"로 하면, 제 3 강유전체 커패시터(C2)는, 도 7의 점 I 상태에서 점 A 상태로 되며, 제 4 강유전체 커패시터(C3)는 도 7의 점 G 상태 그대로이다.

그리고 도 4에 나타내는 타이밍(t13)에서, 제 2 참조 셀 리셋구동기 기동신호(XRDIN3)를 논리전압 "H"로 하여 제 5 MOS트랜지스터(T4)를 OFF하고, 제 3 참조 셀 리셋구동기 기동신호(RDIN4)를 논리전압 "H"로 하여 제 7 MOS트랜지스터(T6)를 ON하며, 도 4에 나타내는 타이밍(t14)에서, 제 1 참조 셀 리셋구동기 기동신호(XRDIN2)를 논리전압 "H"로 하여 제 6 MOS트랜지스터(T5)를 ON하고, 제 3 참조 셀 리셋구동기 기동신호(RDIN4)를 논리전압 "L"로 하여 제 7 MOS트랜지스터(T6)를 OFF하면, 제 1 강유전체 커패시터(C0)는 도 7의 점 I 상태에서 점 A 상태로 되며, 제 2 강유전체 커패시터(C1)는 도 7의 점 G 상태 그대로이다.

마지막으로 도 4에 나타내는 타이밍(t17)에서, 워드선(WL)과 참조 셀 리셋기동신호(RST)를 논리전압 "L"로 한다. 이 때 제 1 및 제 3 강유전체 커패시터(C0 및 C2)는 도 7의 점 A 상태, 제 2 및 제 4 강유전체 커패시터(C1 및 C3)는 도 7의 점 G 상태에 있다.

여기서 본 제 1 실시예의 강유전체 기억장치에서는, 참조 셀의 "H"데이터 기입시간(도 4에 나타내는 시간(5))을, 표준 셀의 기입시간(도 4에 나타내는 시간(2))보다 짧게 하므로, 참조 셀에 인가되는 종합적 스트레스를 저감시킬 수 있음과 동시에, 참조 셀의 "H"데이터 재기입시간을 단축시킬 수 있다.

즉 참조 셀을 갖는 강유전체 기억장치에 있어서, 복수 개의 표준 셀(예를 들어 MC0∼MC0n)에 대응하여 1 개의 참조 셀(RMC0)이 배치되는 경우에, 이 복수 개의 표준 셀(MC0∼MC0n) 중 임의의 1 개가 액세스될 때마다, 상기 1 개의 참조 셀(RMC0)도 동시에 액세스되기 때문에, 이 참조 셀(RMC0)에는 복수 개의 표준 셀(MC0∼MC0n) 개수와 같은 회수의 스트레스가 반복 인가되어, 표준 셀 개수 배의 커다란 스트레스가 인가되게 되는 상황이지만, 본 실시예에서는 참조 셀의 기입 액세스 시에는, 그 기입시간이 짧은 만큼, 이 참조 셀(RMC0)에 인가되는 1 회당 스트레스가 각 표준 셀(MC0∼MC0n)에 인가되는 스트레스보다 작으므로, 참조 셀(RMC0)이 반복 액세스되어도, 이 참조 셀(RMC0)에 인가되는 종합적 스트레스를 효과적으로 저감할 수 있어, 참조 셀(RMC0)의 기입변환 특성을 비롯한 각종 특성에 대한 신뢰성을 향상시킬 수 있다.

(제 2 실시예)

다음으로, 본 발명의 제 2 실시예에 대하여 도면에 기초하여 설명한다.

본 실시예에 나타내는 회로구성에서는, 제 1 실시예에 대해 주변회로의 제어만이 다르므로, 제 1 실시예의 설명에 사용한 도 2의 회로구성도를 이용하며, 도면 중 제 2 주변회로(PERI1)를, 여기서는 도시하지 않지만 제 3 주변회로(PERI2)(제어회로)로 하고, 또 동작 타이밍도에는 도 5를, 강유전체 기억장치 내의 메모리 셀 커패시터로 사용하는 강유전체의 히스테리시스 특성을 나타내는 도에는 도 7을 참조하여 설명한다.

본 실시예에서는, 제 1 실시예에서 설명한 회로구성과 마찬가지이므로 그 설명을 생략하고 동작을 설명한다.

우선 도 5에 나타내는 타이밍(t01)에서, 참조레벨 등화기동신호(REQ)를 논리전압 "H", 타이밍(t02)에서 워드선(WL), 참조워드선(RWL)을 논리전압 "H", 타이밍(t03)에서 셀 플레이트선(CP), 참조 셀 플레이트선(RCP)을 논리전압 "H"로 한다.

이로써 도 2에서의 제 1 MOS트랜지스터(T0), 제 2 MOS트랜지스터(T1), 제 9 MOS트랜지스터(T8), 제 10 MOS트랜지스터(T9)가 ON하고, 제 1 강유전체 커패시터(C0), 제 2 강유전체 커패시터(C1), 제 3 강유전체 커패시터(C2) 및 제 4 강유전체 커패시터(C3)에는 전압이 인가되며, 제 8 MOS트랜지스터(T7)가 ON하여, 제 1 참조비트선(BL0)과 제 3 참조비트선(BL2)이 도통된다. 이 때 제 3 강유전체 커패시터(C2)에는 "1"이 기입되므로, 도 7의 점 A 상태에서 점 B 상태로 되어, 전하(Q1)가 제 2 표준비트선(BL1)으로 판독되며, 제 4 강유전체 커패시터(C3)에는 "0"이 기입되므로, 도 7의 점 G 상태로부터 점 E의 상태로 되어, 전하(Q0)가 제 4 표준비트선(BL3)으로 판독된다. 한편 제 1 강유전체 커패시터(C0)에는 "1"이 기입되므로, 도 7의 점 A 상태로부터 점 C의 상태로 되며, 제 2 강유전체 커패시터(C1)에는 "0"이 기입되므로 도 7의 점 G 상태로부터 점 F의 상태로 되어, 전하(QR)가 제 1 및 제 3 참조비트선(BL0, BL2)으로 판독된다.

다음으로, 도 5에 나타내는 타이밍(t05)에서, 참조 셀 플레이트선(RCP)과 셀 플레이트선(CP)을 논리전압 "L"로 한다. 이 때 제 3 강유전체 커패시터(C2)는 도 7의 점 B 상태에서 점 J 상태로, 제 4 강유전체 커패시터(C3)는 도 7의 점 E 상태에서 점 G 상태로, 제 1 강유전체 커패시터(C0)는 도 7의 점 C 상태에서 점 K 상태로, 제 2 강유전체 커패시터(C1)는 도 7의 점 F 상태에서 점 H 상태로 된다.

그 후 도 5에 나타내는 타이밍(t06)에서 참조워드선(RWL)을 논리전압 "L"로 하면, 제 1 강유전체 커패시터(C0)는 도 7의 점 K 상태에서 점 L 상태로, 제 2 강유전체 커패시터(C1)는 도 7의 점 H 상태에서 점 P 상태로 된다.

다음에, 도 5에 나타내는 타이밍(t09)에서, 감지증폭기 기동신호(SAE)를 논리전압 "H"로 하고, 제 1 참조비트선(BL0)과 제 2 표준비트선(BL1)으로 판독된 전위차(도 7에 나타내는 전위차(V1))와, 제 3 참조비트선(BL2)과 제 4 표준비트선(BL3)으로 판독된 전위차(도 7에 나타내는 전위차(V0))를 각각 감지증폭기(SA)로 증폭시켜, 제 3 강유전체 커패시터(C2)로부터 "1"을, 제 4 강유전체 커패시터(C3)로부터 "0"을 판독한다. 이 때, 제 3 강유전체 커패시터(C2)는 도 7의 점 J 상태에서 점 I 상태로 되며, 제 4 강유전체 커패시터(C3)는 도 7의 점 G 상태 그대로이다.

한편, 도 5에 나타내는 타이밍(t07)에서, 참조레벨 등화기동신호(REQ)를 논리전압 "L"로, 타이밍(t09)에서 제 1 참조 셀 리셋구동기 기동신호(XRDIN2)를 논리전압 "L"로, 제 2 참조 셀 리셋구동기 기동신호(XRDIN3)를 논리전압 "L"로, 참조 셀 리셋기동신호(RST)를 논리전압 "H"로 하면, 제 1 강유전체 커패시터(C0)는 도 7의 점 L 상태에서 점 K 상태를 경유하여 점 I 상태로 되며, 제 2 강유전체 커패시터(C1)는 도 7의 점 P 상태 그대로이다.

또 도 5에 나타내는 타이밍(t10)에서, 셀 플레이트선(CP)과 참조 셀 플레이트(RCP)를 논리전압 "H"로 하면, 제 1 및 제 3 강유전체 커패시터(C0 및 C2)는 도 7의 점 I 상태에서 점 A 상태로 되며, 제 2 및 제 4 강유전체 커패시터(C1 및 C3)는 도 7의 점 G 상태에서 점 D 상태로 된다.

그 후 도 5에 나타내는 타이밍(t11)에서 참조 셀 플레이트선(RCP)을 논리전압 "L"로, 타이밍(t12)에서 셀 플레이트선(CP)을 논리전압 "L"로 하면, 제 1 및 제 3 강유전체 커패시터(C0 및 C2)는 도 7의 점 A 상태에서 점 I 상태로, 제 2 및 제 4 강유전체 커패시터(C1 및 C3)는 도 7의 점 D 상태에서 점 G 상태로 된다.

다음에, 도 5에 나타내는 타이밍(t14)에서, 감지증폭기 기동신호(SAE)를 논리전압 "L"로 하면, 제 3 강유전체 커패시터(C2)는, 도 7의 점 I 상태에서 점 A 상태로 되며, 제 4 강유전체 커패시터(C3)는 도 7의 점 G 상태 그대로이다.

그리고 도 5에 나타내는 타이밍(t13)에서, 제 2 참조 셀 리셋구동기 기동신호(XRDIN3)를 논리전압 "H"로 하여 제 5 MOS트랜지스터(T4)를 OFF하고, 제 3 참조 셀 리셋구동기 기동신호(RDIN4)를 논리전압 "H"로 하여 제 7 MOS트랜지스터(T6)를 ON하며, 도 5에 나타내는 타이밍(t14)에서, 제 1 참조 셀 리셋구동기 기동신호(XRDIN2)를 논리전압 "H"로 하여 제 6 MOS트랜지스터(T5)를 ON하고, 제 3 참조 셀 리셋구동기 기동신호(RDIN4)를 논리전압 "L"로 하여 제 7 MOS트랜지스터(T6)를 OFF하면, 제 1 강유전체 커패시터(C0)는 도 7의 점 I 상태에서 점 A 상태로 되며, 제 2 강유전체 커패시터(C1)는 도 7의 점 G 상태 그대로이다.

마지막으로 도 5에 나타내는 타이밍(t17)에서, 워드선(WL)과 참조 셀 리셋기동신호(RST)를 논리전압 "L"로 한다. 이 때 제 1 및 제 3 강유전체 커패시터(C0 및 C2)는 도 7의 점 A 상태, 제 2 및 제 4 강유전체 커패시터(C1 및 C3)는 도 7의 점 G 상태에 있다.

참조 셀의 "L"데이터 기입은, 도 7에 나타내는 점 P 상태에서 점 D 상태를 경유하여 점 G 상태로 함으로써 실시되며, 또 참조 셀의 "H"데이터 기입은, 도 7에 나타내는 점 L 상태에서 점 I 상태를 경유하여 점 A 상태로 함으로써 실시된다. 이 때 각각의 히스테리시스 곡선의 궤적이 기입에 필요한 시간으로 되므로, 참조 셀의 "L"데이터 기입시간의 궤적이, 참조 셀의 "H"데이터 기입시의 궤적보다 짧기 때문에, 참조 셀의 "L"데이터 기입시간(도 5에 나타내는 시간(4))을 참조 셀의 "H"데이터 기입시간(도 5에 나타내는 시간(5))보다 짧게 할 수 있다.

여기서 본 제 2 실시예의 강유전체 기억장치에서는, 참조 셀의 "L"데이터 기입시간(도 5에 나타내는 시간(4))을, 표준 셀의 "L"데이터 기입시간(도 5에 나타내는 시간(1))보다 짧게 하므로, 참조 셀에 인가되는 스트레스를 저감시킬 수 있음과 동시에, 참조 셀의 "L"데이터 기입시간(도 5에 나타내는 시간(4))을 참조 셀의 "H"데이터 기입시간(도 5에 나타내는 시간(5))보다 짧게 할 수 있다. 그 결과 참조 셀에 인가되는 스트레스가 저감됨과 동시에, 참조 셀의 재기입시간을 단축시킬 수 있다.

즉 참조 셀을 갖는 강유전체 기억장치에 있어서, 복수 개의 표준 셀에 대응하여 1 개의 참조 셀이 배치되는 경우에, 이 복수 개의 표준 셀 중 임의의 1 개가 액세스될 때마다, 상기 1 개의 참조 셀도 동시에 액세스되기 때문에, 이 참조 셀에는 복수 개의 표준 셀 개수와 같은 회수의 스트레스가 반복 인가되어, 표준 셀 개수 배의 커다란 스트레스가 인가되게 되는 상황이지만, 본 실시예에서는 참조 셀의 기입 액세스 시에는, 그 기입시간이 짧은 만큼, 이 참조 셀에 인가되는 1 회당 스트레스가 각 표준 셀에 인가되는 스트레스보다 작으므로, 참조 셀이 반복 액세스되어도, 이 참조 셀에 인가되는 종합적 스트레스를 효과적으로 저감할 수 있어, 참조 셀의 기입변환 특성을 비롯한 각종 특성에 대한 신뢰성을 향상시킬 수 있다.

(제 3 실시예)

이어서, 본 발명의 제 3 실시예에 대하여 도면에 기초하여 설명한다.

본 실시예에 나타내는 회로구성에서는, 제 1 실시예에 대해 주변회로의 제어만이 다르므로, 제 1 실시예의 설명에 사용한 도 2의 회로구성도를 이용하며, 도면 중 제 2 주변회로(PERI1)를, 여기서는 도시하지 않지만 제 4 주변회로(PERI3)(제어회로)로 하고, 또 동작타이밍도에는 도 6을, 강유전체 기억장치 내의 메모리 셀 커패시터로 사용하는 강유전체의 히스테리시스 특성을 나타내는 도에는 도 7을 참조하여 설명한다.

본 실시예에서는, 제 1 실시예에서 설명한 회로구성과 마찬가지이므로 그 설명을 생략하고 동작을 설명한다.

우선 도 6에 나타내는 타이밍(t01)에서, 참조레벨 등화기동신호(REQ)를 논리전압 "H", 타이밍(t02)에서 워드선(WL), 참조워드선(RWL)을 논리전압 "H", 타이밍(t03)에서 셀 플레이트선(CP), 참조 셀 플레이트선(RCP)을 논리전압 "H"로 한다.

이로써 도 2에서의 제 1 MOS트랜지스터(T0), 제 2 MOS트랜지스터(T1), 제 9 MOS트랜지스터(T8), 제 10 MOS트랜지스터(T9)가 ON하고, 제 1 강유전체 커패시터(C0), 제 2 강유전체 커패시터(C1), 제 3 강유전체 커패시터(C2) 및 제 4 강유전체 커패시터(C3)에는 전압이 인가되며, 제 8 MOS트랜지스터(T7)가 ON하여, 제 1 참조비트선(BL0)과 제 3 참조비트선(BL2)이 도통된다. 이 때 제 3 강유전체 커패시터(C2)에는 "1"이 기입되므로, 도 7의 점 A 상태에서 점 B 상태로 되어, 전하(Q1)가 제 2 표준비트선(BL1)으로 판독되며, 제 4 강유전체 커패시터(C3)에는 "0"이 기입되므로, 도 7의 점 G 상태로부터 점 E의 상태로 되어, 전하(Q0)가 제 4 표준비트선(BL3)으로 판독된다. 한편 제 1 강유전체 커패시터(C0)에는 "1"이 기입되므로, 도 7의 점 A 상태로부터 점 C의 상태로 되며, 제 2 강유전체 커패시터(C1)에는 "0"이 기입되므로 도 7의 점 G 상태로부터 점 F의 상태로 되어, 전하(QR)가 제 1 및 제 3 참조비트선(BL0, BL2)으로 판독된다.

다음으로, 도 6에 나타내는 타이밍(t04)에서 참조 셀 플레이트선(RCP)을 논리전압 "L"로, 타이밍(t05)에서 셀 플레이트선(CP)을 논리전압 "L"로 한다. 이 때 제 3 강유전체 커패시터(C2)는 도 7의 점 B 상태에서 점 J 상태로, 제 4 강유전체 커패시터(C3)는 도 7의 점 E 상태에서 점 G 상태로 된다.

또 제 1 강유전체 커패시터(C0)는 도 7의 점 C 상태에서 점 K 상태로, 제 2 강유전체 커패시터(C1)는 도 7의 점 F 상태에서 점 H 상태로 된다. 이 때 점 C를 지나는 접선의 기울기에 상당하는 용량값(이하 Csh로 기재)과 점 F를 지나는 접선의 기울기에 상당하는 용량값(이하 Csl로 기재)에 따라, 점 K와 점 H의 위치가 결정된다. 바꾸어 말하면, 도 7에 나타내는 V1과 V0의 값이 결정된다. 도 7의 히스테리시스 곡선에서는, Csh>Csl이므로, 참조 셀의 판독시간(도 6에 나타내는 시간(6))과 표준 셀의 판독시간(도 6에 나타내는 시간(3))이 동일할 경우는 V1<V0으로 된다. 이로써 참조 셀의 판독시간을 표준 셀보다 짧게 하여, 즉 "L"데이터보다 판독시간이 걸리는 "H"데이터에 착안하여, 참조 셀의 "H"데이터 판독을 표준 셀의 "H"데이터 판독보다 억제함으로써, V1=V0에 가깝게 할 수 있다.

그 후 도 6에 나타내는 타이밍(t06)에서 참조워드선(RWL)을 논리전압 "L"로 하면, 제 1 강유전체 커패시터(C0)는 도 7의 점 K 상태에서 점 L 상태로, 제 2 강유전체 커패시터(C1)는 도 7의 점 H 상태에서 점 P 상태로 된다.

다음에, 도 6에 나타내는 타이밍(t09)에서, 감지증폭기 기동신호(SAE)를 논리전압 "H"로 하고, 제 1 참조비트선(BL0)과 제 2 표준비트선(BL1)으로 판독된 전위차(도 7에 나타내는 전위차(V1))와, 제 3 참조비트선(BL2)과 제 4 표준비트선(BL3)으로 판독된 전위차(도 7에 나타내는 전위차(V0))를 각각 감지증폭기(SA)로 증폭시켜, 제 3 강유전체 커패시터(C2)로부터 "1"을, 제 4 강유전체 커패시터(C3)로부터 "0"을 판독한다. 이 때, 제 3 강유전체 커패시터(C2)는 도 7의 점 J 상태에서 점 I 상태로 되며, 제 4 강유전체 커패시터(C3)는 도 7의 점 G 상태 그대로이다.

한편, 도 6에 나타내는 타이밍(t07)에서, 참조레벨 등화기동신호(REQ)를 논리전압 "L"로, 타이밍(t09)에서 제 1 참조 셀 리셋구동기 기동신호(XRDIN2)를 논리전압 "L"로, 제 2 참조 셀 리셋구동기 기동신호(XRDIN3)를 논리전압 "L"로, 참조 셀 리셋기동신호(RST)를 논리전압 "H"로 하면, 제 1 강유전체 커패시터(C0)는 도 7의 점 L 상태에서 점 K 상태를 경유하여 점 I 상태로 되며, 제 2 강유전체 커패시터(C1)는 도 7의 점 P 상태 그대로이다.

또 도 6에 나타내는 타이밍(t10)에서, 셀 플레이트선(CP)과 참조 셀 플레이트(RCP)를 논리전압 "H"로 하면, 제 1 및 제 3 강유전체 커패시터(C0 및 C2)는 도 7의 점 I 상태에서 점 A 상태로 되며, 제 2 및 제 4 강유전체 커패시터(C1 및 C3)는 도 7의 점 G 상태에서 점 D 상태로 된다.

그 후 도 6에 나타내는 타이밍(t12)에서 참조 셀 플레이트선(RCP)과 셀 플레이트선(CP)을 논리전압 "L"로 하면, 제 1 및 제 3 강유전체 커패시터(C0 및 C2)는 도 7의 점 A 상태에서 점 I 상태로, 제 2 및 제 4 강유전체 커패시터(C1 및 C3)는 도 7의 점 D 상태에서 점 G 상태로 된다.

다음에, 도 6에 나타내는 타이밍(t14)에서, 감지증폭기 기동신호(SAE)를 논리전압 "L"로 하면, 제 3 강유전체 커패시터(C2)는, 도 7의 점 I 상태에서 점 A 상태로 되며, 제 4 강유전체 커패시터(C3)는 도 7의 점 G 상태 그대로이다.

그리고 도 6에 나타내는 타이밍(t14)에서, 제 2 참조 셀 리셋구동기 기동신호(XRDIN3)를 논리전압 "H"로 하여 제 5 MOS트랜지스터(T4)를 OFF하고, 제 3 참조 셀 리셋구동기 기동신호(RDIN4)를 논리전압 "H"로 하여 제 7 MOS트랜지스터(T6)를 ON하며, 도 6에 나타내는 타이밍(t15)에서, 제 1 참조 셀 리셋구동기 기동신호(XRDIN2)를 논리전압 "H"로 하여 제 6 MOS트랜지스터(T5)를 ON하고, 제 3 참조 셀 리셋구동기 기동신호(RDIN4)를 논리전압 "L"로 하여 제 7 MOS트랜지스터(T6)를 OFF하면, 제 1 강유전체 커패시터(C0)는 도 7의 점 I 상태에서 점 A 상태로 되며, 제 2 강유전체 커패시터(C1)는 도 7의 점 G 상태 그대로이다.

마지막으로 도 6에 나타내는 타이밍(t17)에서, 워드선(WL)과 참조 셀 리셋기동신호(RST)를 논리전압 "L"로 한다. 이 때 제 1 및 제 3 강유전체 커패시터(C0 및 C2)는 도 7의 점 A 상태, 제 2 및 제 4 강유전체 커패시터(C1 및 C3)는 도 7의 점 G 상태에 있다.

여기서 본 제 3 실시예의 강유전체 기억장치에서는, 참조 셀의 판독시간(도 6에 나타내는 시간(6))을, 표준 셀의 판독시간(도 6에 나타내는 시간(3))보다 짧게 할 수 있다. 그 결과 참조 셀에 인가되는 스트레스를 저감시킬 수 있다.

즉 참조 셀을 갖는 강유전체 기억장치에 있어서, 복수 개의 표준 셀에 대응하여 1 개의 참조 셀이 배치되는 경우에, 이 복수 개의 표준 셀 중 임의의 1 개가 액세스될 때마다, 상기 1 개의 참조 셀도 동시에 액세스되기 때문에, 이 참조 셀에는 복수 개의 표준 셀 개수와 같은 회수의 스트레스가 반복 인가되어, 표준 셀 개수 배의 커다란 스트레스가 인가되게 되는 상황이지만, 본 실시예에서는 참조 셀의 판독 액세스 시에는, 그 판독시간이 짧은 만큼, 이 참조 셀에 인가되는 1 회당 스트레스가 각 표준 셀에 인가되는 스트레스보다 작으므로, 참조 셀이 반복 액세스되어도, 이 참조 셀에 인가되는 종합적 스트레스를 효과적으로 저감할 수 있어, 참조 셀의 판독특성을 비롯한 각종 특성에 대한 신뢰성을 향상시킬 수 있다.

또 참조 셀의 판독시간을 최적화함으로써, "H"데이터와 "L"데이터의 거의 중간인 참조레벨을 발생시킬 수 있어, 저전압 특성이나 데이터 유지특성을 향상시킬 수 있다.

상기 제 1 내지 제 3 실시예에서, 참조 셀의 "H"데이터, "L"데이터의 기입시간, 또는 참조 셀의 판독시간은, 표준 셀 및 참조 셀의 판독 시에 표준비트선과 참조비트선의 전위차를 감지증폭의 감도로 되는 시간 이상으로 한다.

그리고 이상의 제 1 내지 제 3 실시예를 조합시킨 실시예, 즉 표준 셀의 "L"데이터 기입시간(도 1에 나타내는 시간(1))보다 참조 셀의 "L"데이터 기입시간(도 1에 나타내는 시간(4))을 짧게 설정하고, 또는 표준 셀의 "H"데이터 기입시간(도 1에 나타내는 시간(2))보다 참조 셀의 "H"데이터 기입시간(도 1에 나타내는 시간(5))을 짧게 설정하며, 또 표준 셀의 판독시간(도 1에 나타내는 시간 (3))보다 참조 셀의 판독시간(도 1에 나타내는 시간(6))을 짧게 설정하는 것을 나타내는 도 1의 동작 타이밍에 대해서도 본 발명에 포함된다. 또 본 발명은 도 4에 나타내는 바와 같이, 참조 셀에 있어서 "H"데이터 기입시간(도 4에 나타내는 시간(5))을 "L"데이터 기입시간(도 4에 나타내는 시간(4))보다 짧게 설정하거나, 그 반대로 도 5에 나타내는 바와 같이, 참조 셀에 있어서 "L"데이터 기입시간(도 5에 나타내는 시간(4))을 "H"데이터 기입시간(도 4에 나타내는 시간(5))보다 짧게 설정해도 좋음은 물론이다.

이상 설명한 바와 같이 본 발명의 강유전체 기억장치에 의하면, 복수 개의 표준 셀에 대해 1 개의 참조 셀이 대응할 경우, 이들 표준 셀의 기입 또는 판독 시마다 상기 대응하는 1 개 참조 셀이 참조되기는 해도, 그 참조 셀의 기입시간 또는 판독시간이 짧게 설정되어, 그 참조 셀에 인가되는 종합적인 스트레스가 저감되므로, 참조 셀의 열화를 억제할 수 있어 고신뢰성을 실현할 수 있다.

더불어 본 발명에서는, 참조 셀에 대한 데이터의 기입 또는 판독시간을 단축시켜, 참조 셀에 인가되는 종합적인 스트레스를 억제할 수 있으므로, 고속화 및 고신뢰성을 필요로 하는 강유전체 기억장치 등으로서 유용하다.

도 1은 본 발명의 제 1 내지 제 3 실시예를 조합시킨 강유전체 기억장치의 동작타이밍도.

도 2는 본 발명 제 1 실시예의 강유전체 기억장치의 회로구성 상세도.

도 3은 본 발명 제 1 실시예의 강유전체 기억장치의 회로구성 개략도.

도 4는 본 발명 제 1 실시예의 강유전체 기억장치의 동작타이밍도.

도 5는 본 발명 제 2 실시예의 강유전체 기억장치의 동작타이밍도.

도 6은 본 발명 제 3 실시예의 강유전체 기억장치의 동작타이밍도.

도 7은 강유전체 기억장치 내의 메모리 셀 커패시터에서 사용하는 강유전체의 히스테리시스 특성도.

도 8은 종래 강유전체 기억장치의 동작타이밍도.

도 9는 종래 강유전체 기억장치의 회로구성 상세도.

도 10은 종래 강유전체 기억장치의 회로구성 개략도.

* 도면의 주요 부분에 대한 부호의 설명 *

BL0, BL1, BL2, BL3 : 비트선

WL : 워드선 CP : 셀 플레이트선

REQ : 참조레벨 등화 기동신호선

RWL : 참조 워드선 RCP : 참조 셀 플레이트선

SAE : 감지증폭기 기동신호선 RST : 참조 셀 리셋 기동신호선

XRDIN2 : 제 1 참조 셀 리셋구동기 기동신호선

XRDIN3 : 제 2 참조 셀 리셋구동기 기동신호선

RDIN4 : 제 3 참조 셀 리셋구동기 기동신호선

RMC0, RMC1, RMC2, RMC3 : 참조 셀

MC0, MC1, MC2, MC3 : 표준 셀

RST0, RST1 : 참조 셀 리셋회로

SA : 감지증폭기

RFDR0, RFDR1 : 참조 셀 리셋구동기

PERI0 : 주변회로

PERI1, PERI2, PERI3 : 주변회로(제어회로)

Claims (9)

1. 적어도 1 개의 참조 셀과,

   상기 1 개의 참조 셀에 대응하는 복수의 표준 셀과,

   상기 참조 셀 및 상기 표준 셀에 대한 액세스를 제어하는 제어회로를 구비하며,

   상기 참조 셀의 "H"데이터 기입시간에 대한 상기 각 표준 셀의 "H"데이터 기입시간, 상기 참조 셀의 "L"데이터 기입시간에 대한 상기 각 표준 셀의 "L"데이터 기입시간, 또는 상기 참조 셀의 판독시간에 대한 상기 각 표준 셀 판독시간 3 조의 처리시간에 있어서, 적어도 1 조에 대해서는, 상기 참조 셀의 처리시간을 상기 표준 셀의 처리시간보다 짧게 설정하는 것을 특징으로 하는 강유전체 기억장치.
2. 제 1 항에 있어서,

   상기 복수의 표준 셀 중 1 개로부터의 데이터가 판독되는 표준비트선과,

   상기 참조 셀로부터의 데이터가 판독되는 참조비트선과,

   상기 표준비트선과 상기 참조비트선의 전위차를 증폭시키는 감지증폭기를 구비하며,

   상기 제어회로는,

   상기 참조 셀의 "H"데이터 또는 "L"데이터의 기입시간을, 상기 표준 셀 및 상기 참조 셀로부터의 양 데이터 판독 시에 상기 표준비트선과 상기 참조비트선의 전위차가 상기 감지증폭기의 감도로 되는 시간 이상으로 설정하는 것을 특징으로 하는 강유전체 기억장치.
3. 제 1 항에 있어서,

   상기 복수의 표준 셀 중 1 개로부터의 데이터가 판독되는 표준비트선과,

   상기 참조 셀로부터의 데이터가 판독되는 참조비트선과,

   상기 표준비트선과 상기 참조비트선의 전위차를 증폭시키는 감지증폭기를 구비하며,

   상기 제어회로는,

   상기 참조 셀의 판독시간을, 상기 표준 셀 및 상기 참조 셀로부터의 양 데이터 판독 시에 상기 표준비트선과 상기 참조비트선의 전위차가 상기 감지증폭기의 감도로 되는 시간 이상으로 설정하는 것을 특징으로 하는 강유전체 기억장치.
4. 제 1 항에 있어서,

   상기 제어회로는,

   상기 참조 셀의 "H"데이터 기입시간을, 상기 표준 셀의 "H"데이터 기입시간보다 짧게 설정하는 것을 특징으로 하는 강유전체 기억장치.
5. 제 4 항에 있어서,

   상기 제어회로는,

   상기 참조 셀의 "H"데이터 기입시간을, 상기 참조 셀의 "L"데이터 기입시간보다 짧게 설정하는 것을 특징으로 하는 강유전체 기억장치.
6. 제 1 항에 있어서,

   상기 제어회로는,

   상기 참조 셀의 "L"데이터 기입시간을, 상기 표준 셀의 "L"데이터 기입시간보다 짧게 설정하는 것을 특징으로 하는 강유전체 기억장치.
7. 제 6 항에 있어서,

   상기 제어회로는,

   상기 참조 셀의 "L"데이터 기입시간을, 상기 참조 셀의 "H"데이터 기입시간보다 짧게 설정하는 것을 특징으로 하는 강유전체 기억장치.
8. 제 1 항에 있어서,

   상기 제어회로는,

   상기 참조 셀의 판독시간을, 상기 표준 셀의 판독시간보다 짧게 설정하는 것을 특징으로 하는 강유전체 기억장치.
9. 제 8 항에 있어서,

   상기 복수의 표준 셀 중 1 개로부터의 데이터가 판독되는 표준비트선과,

   상기 참조 셀로부터의 데이터가 판독되는 참조비트선과,

   상기 표준비트선과 상기 참조비트선의 전위차를 증폭시키는 감지증폭기를 구비하며,

   상기 제어회로는,

   상기 참조 셀의 판독시간을, 상기 표준 셀 및 참조 셀로부터의 양 데이터 판독 시에 상기 표준비트선과 상기 참조비트선의 전위차가 상기 감지증폭기의 감도로 되는 시간 이상으로 설정하는 것을 특징으로 하는 강유전체 기억장치.