JP2022051179A - 記憶装置及びリード方法 - Google Patents

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Abstract

【課題】リードコマンドに対するレスポンスが遅くなることを未然に防ぐことができる記憶装置を提供すること。【解決手段】実施形態によれば、記憶装置は、不揮発性メモリと、不揮発性メモリにデータをライトし、不揮発性メモリからデータをリードするコントローラと、を具備する。コントローラは、リード電圧を不揮発性メモリに印加して不揮発性メモリからデータをリードする時に得られるビット数の期待値と、リード電圧を不揮発性メモリに印加して不揮発性メモリからデータをリードした時に得られたビット数の実測値との差に応じてリード電圧を補正する。【選択図】図１４

Description

本発明の実施形態は、不揮発性メモリを有する記憶装置及びリード方法に関する。
不揮発性メモリを有する記憶装置の一例は、ソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ：ＳＳＤ）である。不揮発性メモリの最適なリード電圧はメモリセルの閾値電圧分布の変動により変動する。最適ではないリード電圧により不揮発性メモリから読み出されたデータは誤りを含む可能性がある。記憶装置は、不揮発性メモリから読み出したデータに誤りがあれば、誤りを訂正する。記憶装置は、読み出したデータの誤り訂正が成功するまで、リード電圧を変更してリトライリード処理を繰り返す処理を実行することがある。リトライリード処理の回数が増えると、リードコマンドに対するレスポンスが遅くなる。
米国特許第９００９３９０号明細書 米国特許第９５７６６７１号明細書 米国特許第９３６７３９１号明細書
本発明の目的は、リードコマンドに対するレスポンスが遅くなることを未然に防ぐことができる記憶装置及びリード方法を提供することである。
実施形態によれば、記憶装置は、不揮発性メモリと、不揮発性メモリにデータをライトし、不揮発性メモリからデータをリードするコントローラと、を具備する。コントローラは、リード電圧を不揮発性メモリに印加して不揮発性メモリからデータをリードする時に得られるビット数の期待値と、リード電圧を不揮発性メモリに印加して不揮発性メモリからデータをリードした時に得られたビット数の実測値との差に応じてリード電圧を補正する。
第１実施形態による記憶装置を有するメモリシステムの構成の一例を示す図。 第１実施形態による記憶装置内のメモリチップの構成の一例を示す図。 第１実施形態によるメモリセルアレイの構成の一例を示す図。 ＴＬＣを構成するメモリセルトランジスタの書き込み後の閾値電圧分布の一例を示す図。 リトライリードテーブルの一例を示す図。 第１実施形態によるライト動作の一例を示すフローチャート。 ＭＬＣを構成するメモリセルにおけるＥＢＣの計算の仕方を説明する図。 ＴＬＣを構成するメモリセルにおけるＥＢＣの計算の仕方を説明する図。 ＮＡＮＤメモリにおけるＥＢＣの書き込み先の例を示す図。 第１実施形態によるリード動作の一例を示すフローチャート。 第１実施形態によるリード動作の一例を示すフローチャート。 インデックステーブルの一例を示す図。 第２補正値テーブルの一例を示す図。 第１実施形態によるライト動作とリード動作の一例の概要を示す図。 第１実施形態による第２補正値の求め方の一例を示す図。 第１実施形態による第２補正値の求め方の他の例を示す図。 第１実施形態による第２補正値の求め方の他の例を示す図。 第１実施形態による第２補正値の求め方の他の例を示す図。 第２実施形態によるライト動作の一例を示すフローチャート。 第２実施形態によるリード動作の一例を示すフローチャート。 第２実施形態によるリード動作の一例を示すフローチャート。 第２実施形態によるライト動作とリード動作の一例を示す概念図。 第３実施形態によるライト動作の一例を示すフローチャート。 第３実施形態によるリード動作の一例を示すフローチャート。 第３実施形態によるライト動作とリード動作の一例を示す概念図。 第４実施形態によるライト動作の一例を示すフローチャート。 第４実施形態によるリード動作の一例を示すフローチャート。 第４実施形態によるリード動作の一の例を示すフローチャート。
以下、図面を参照して、実施形態を説明する。以下の説明は、実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、以下に説明する構成要素の構造、形状、配置及び材質等に限定されるものではない。当業者が容易に想到し得る変形は、当然に開示の範囲に含まれる。説明をより明確にするため、図面において、各要素のサイズ、厚み、平面寸法又は形状等を実際の実施態様に対して変更して模式的に表す場合もある。複数の図面において、互いの寸法の関係や比率が異なる要素が含まれることもある。複数の図面において、対応する要素には同じ参照数字を付して重複する説明を省略する場合もある。いくつかの要素に複数の呼称を付す場合があるが、これら呼称の例はあくまで例示であり、これらの要素に他の呼称を付すことを否定するものではない。また、複数の呼称が付されていない要素についても、他の呼称を付すことを否定するものではない。なお、以下の説明において、「接続」は直接接続のみならず、他の要素を介して接続されることも意味する。
以下、図面を参照しながら本実施の形態について詳細に説明する。
［第１実施形態］
（システム構成）
図１は、第１実施形態による記憶装置を有するメモリシステム１の構成の一例を示す図である。メモリシステム１は、ホスト２と、記憶装置としてのＳＳＤ３を有する。ＳＳＤ３は、不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成された半導体ストレージデバイスである。記憶装置は、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）装置であってもよい。
ホスト２は、ＳＳＤ３を制御するように構成された情報処理装置である。ホスト２の例は、パーソナルコンピュータ、サーバコンピュータ、携帯端末、車載機器である。
ＳＳＤ３は、ホスト２にケーブルまたはネットワークを介して接続されてもよいし、ホスト２に内蔵されてもよい。
ホスト２とＳＳＤ３とを接続するためのインタフェースとしては、これに限定されないが、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＵＦＳ、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）又はＥｔｈｅｒｎｅｔ（登録商標）を使用し得る。
ＳＳＤ３は、コントローラ４と、不揮発性メモリ、例えば、ＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと称する）５を有する。
ＮＡＮＤメモリ５は、２次元構造のメモリであってもよいし、３次元構造のメモリであってもよい。ＮＡＮＤメモリ５は、複数、例えば４個のメモリチップ３０ａ、３０ｂ、３０ｃ、３０ｄ（区別する必要が無い場合、メモリチップ３０と総称する）を有する。メモリチップ３０の各々は、マトリクス状に配置された複数のメモリセルを有するメモリセルアレイを有する。
ＳＳＤ３は、ランダムアクセスメモリ、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）６も含んでもよい。ＤＲＡＭ６は、ホスト２とＮＡＮＤメモリ５の間のデータ転送のためのバッファとして機能する。ＤＲＡＭ６の記憶領域の一部は、ライトバッファ、リードバッファ、及びコマンドバッファとして利用されてもよい。ライトバッファは、ＮＡＮＤメモリ５に書き込むデータを一時的に記憶する。リードバッファは、ＮＡＮＤメモリ５から読み出したデータを一時的に記憶する。コマンドバッファは、ホスト２から受信したコマンドを、そのコマンドが実行されるまで一時的に記憶する。
コントローラ４は、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）のような回路によって実現されてもよい。コントローラ４は、これに限定されないが、Ｔｏｇｇｌｅ ＮＡＮＤフラッシュインタフェース又はオープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）に準拠するＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）１３を介して、ＮＡＮＤメモリ５に電気的に接続される。ＮＡＮＤ Ｉ／Ｆ１３は、ＣＰＵ１２の制御の下、ＮＡＮＤメモリ５を制御するように構成されたインタフェース回路である。ＮＡＮＤ Ｉ／Ｆ１３は、ＮＡＮＤコントローラとも呼ばれる。
ＮＡＮＤ Ｉ／Ｆ１３は２個のチャネルＣｈ０、Ｃｈ１を有する。チャネル数は２個に限らず、単数でも３個以上でもよい。チャネルＣｈ０には複数、例えば２個のメモリチップ３０ａ、３０ｂが接続される。チャネルＣｈ１には複数、例えば２個のメモリチップ３０ｃ、３０ｄが接続される。
チャネルＣｈ０、Ｃｈ１の各々は、制御信号線、Ｉ／Ｏ信号線、ＣＥ（チップイネーブル）信号線、ＲＹ／ＢＹ（レディ／ビジー）信号線を有する。Ｉ／Ｏ信号線は、データ、アドレス、及び各種指示を伝送するための信号線である。ＮＡＮＤ Ｉ／Ｆ１３は、Ｉ／Ｏ信号線を介して、読み出し指示、書き込み指示、及び消去指示を各メモリチップ３０に送信することができる。制御信号線は、ＷＥ（ライトイネーブル）信号線、ＲＥ（リードイネーブル）信号線、ＣＬＥ（コマンドラッチイネーブル）信号線、ＡＬＥ（アドレスラッチイネーブル）信号線、及びＷＰ（ライトプロテクト）信号線等を有する。
各メモリチップ３０の各メモリセルアレイは、複数（ｘ個）のブロックＢＬＫ０～ＢＬＫｘ－１（区別する必要が無い場合、ブロックＢＬＫと総称することもある）を有する。各ブロックＢＬＫは、複数（ｙ個）のページＰ０～Ｐｙ（区別する必要が無い場合、ページＰと総称する）を有する。各ページＰは、同一ワード線に接続された複数のメモリセルを有する。各ブロックＢＬＫは、ＮＡＮＤメモリ５からデータを消去するデータ消去動作（ブロックイレーズとも称する）の単位である。各ブロックＢＬＫは、消去ブロック、物理ブロック、又は物理消去ブロックと称することもある。ページＰは、データ書き込み動作とデータ読み出し動作の単位である。
コントローラ４は、ＮＡＮＤメモリ５のデータ管理とブロック管理を実行するように構成されたフラッシュトランスレーション層（ＦＴＬ）として機能し得る。
ＦＴＬによって実行されるデータ管理は、（１）論理アドレスとＮＡＮＤメモリ５の物理アドレスの間の対応関係を示すマッピング情報の管理と、（２）ＮＡＮＤメモリ５の制約（例えば、ページ単位のリード／ライト動作とブロック単位の消去動作）を隠蔽するための処理を含む。
論理アドレスは、ＳＳＤ３の論理アドレス空間内の記憶位置をアドレス指定するためにホスト２によって使用されるアドレスである。論理アドレスとしては、ＬＢＡ（Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）が使用され得る。
ＳＳＤ３をアクセスするためにホスト２によって使用される論理アドレスとＮＡＮＤメモリ５の物理アドレスとの間のマッピングの管理は、論理物理アドレス変換テーブル（以下、論物変換テーブルと称する）を用いて実行される。論物変換テーブルは、ＮＡＮＤメモリ５内の管理データ領域に記憶されており、適宜なタイミング、例えばＳＳＤ３の電源オン時に、ＮＡＮＤメモリ５からＤＲＡＭ６に転送され、ＤＲＡＭ６に記憶される。
コントローラ４は、ＤＲＡＭ６に記憶されている論物変換テーブルを用いてＮＡＮＤメモリ５をアクセスする。論物変換テーブルは、複数の論理アドレスそれぞれに対応する複数のエントリを有する。ある論理アドレスに対応するエントリには、この論理アドレスに関連付けられた物理アドレスが記憶される。例えば、コントローラ４が或る論理アドレスに対応するデータをＮＡＮＤメモリ５内の或る物理的な記憶位置に書き込んだ場合、コントローラ４は、論物変換テーブルを更新して、この記憶位置を示す物理アドレスをこの論理アドレスに関連付ける。コントローラ４は、更新した論物変換テーブルをＳＳＤ３の電源がオフする迄の適宜なタイミングでＮＡＮＤメモリ５内の管理データ領域に書き込み、論物変換テーブルを不揮発化する。
ＤＲＡＭ６は、リトライリードテーブル（第１補正値テーブル）２２、インデックステーブル２４、及び第２補正値テーブル２６も記憶する。リトライリードテーブル２２は、図５を参照して後述する。インデックステーブル２４は、図１２を参照して後述する。第２補正値テーブル２６は、図１３を参照して後述する。論物変換テーブルと同様に、リトライリードテーブル２２、インデックステーブル２４、及び第２補正値テーブル２６もＮＡＮＤメモリ５内の管理データ領域に記憶されており、ＳＳＤ３の電源オン時等に、ＮＡＮＤメモリ５内の管理データ領域からＤＲＡＭ６に転送され、ＤＲＡＭ６に記憶される。
論物変換テーブルと同様に、コントローラ４は、リトライリードテーブル２２、インデックステーブル２４、及び第２補正値テーブル２６を更新する。コントローラ４は、論物変換テーブルと同様に、更新したリトライリードテーブル２２、インデックステーブル２４、及び第２補正値テーブル２６をＳＳＤ３の電源がオフする迄の適宜なタイミングでＮＡＮＤメモリ５内の管理データ領域に書き込み、リトライリードテーブル２２、インデックステーブル２４、及び第２補正値テーブル２６も不揮発化する。
コントローラ４は、上述したＮＡＮＤ Ｉ／Ｆ１３以外に、ホストインタフェース（ホストＩ／Ｆ）１１、ＣＰＵ１２、ＤＲＡＭインタフェース（ＤＲＡＭ Ｉ／Ｆ）１４、スタティックＲＡＭ（ＳＲＡＭ）１６、及びエンコーダ／デコーダ１７を有する。ホスト Ｉ／Ｆ１１、ＣＰＵ１２、ＮＡＮＤ Ｉ／Ｆ１３、ＤＲＡＭ Ｉ／Ｆ１４、ＳＲＡＭ１６、及びエンコーダ／デコーダ１７の各部は、バス１０を介して相互に接続される。なお、コントローラ４は、これらの各部が実装された１つの集積回路であってもよい。また、これらの各部の一部は、コントローラ４の外部に配設されてもよい。
ホスト Ｉ／Ｆ１１は、ホスト２との通信を実行するように構成されたインタフェース回路である。ホスト Ｉ／Ｆ１１は、例えば、ＳＡＴＡインタフェースコントローラ、ＳＡＳインタフェースコントローラ、ＰＣＩｅコントローラ、または、Ｅｔｈｅｒｎｅｔコントローラであってもよい。ホスト Ｉ／Ｆ１１は、ライトコマンドやリードコマンドのような様々なコマンドをホスト２から受信する。ライトコマンドは、論理アドレス（開始論理アドレス）、ライトデータのサイズを含む。ホスト２は、ライトコマンドに続いてライトデータを送信する。ライトコマンドは、ＳＳＤ３に対して、開始論理アドレスとサイズに対応するＮＡＮＤメモリ５の記憶領域にライトデータを書き込むことを要求する。リードコマンドは、論理アドレス（開始論理アドレス）とリードすべきデータのサイズを含む。リードコマンドは、ＳＳＤ３に対して、開始論理アドレスとサイズに対応するＮＡＮＤメモリ５の記憶領域からデータを読み出すことを要求する。
ＤＲＡＭ Ｉ／Ｆ１４は、ＣＰＵ１２の制御の下、ＤＲＡＭ６を制御するように構成されたインタフェース回路である。ＤＲＡＭ Ｉ／Ｆ１４は、ＤＲＡＭコントローラとも呼ばれる。
エンコーダ／デコーダ１７は、リードデータにおける誤り検出と誤り訂正のために、データの符号化と復号を行う。エンコーダ／デコーダ１７は、ＮＡＮＤメモリ５に書き込まれるデータ（ライトデータ）を符号化する。エンコーダ／デコーダ１７は、ＮＡＮＤメモリ５から読み出したデータ（リードデータ）を復号する。復号の際、エンコーダ／デコーダ１７は、リードデータにおける誤り検出と誤り訂正を実行する。エンコーダ／デコーダ１７は、誤り訂正が成功しない場合は、誤り訂正の失敗をＣＰＵ１２に通知する。エンコーダ／デコーダ１７による符号化／復号には、ＲＳ（リード・ソロモン）符号やＢＣＨ（Ｂｏｓｅ－Ｃｈａｕｄｈｕｒｉ－Ｈｏｃｑｕｅｎｇｈｅｍ）符号や低密度パリティ検査（ＬＤＰＣ）符号等を用いた任意のアルゴリズムを適用することが可能である。
ライト時、エンコーダ／デコーダ１７は、ライトデータに基づいてパリティを生成し、パリティをライトデータに付与する。ＮＡＮＤメモリ５には、パリティが付与されたライトデータが、符号化データとして書き込まれる。リード時、エンコーダ／デコーダ１７は、読み出したリードデータに含まれるパリティに基づきシンドロームを生成し、シンドロームに基づいてリードデータが誤りを含むか否かを判断する。エンコーダ／デコーダ１７は、リードデータが誤りを含む場合、誤りの位置を特定し、誤りを訂正する。エンコーダ／デコーダ１７が訂正可能な誤りの数は、例えばパリティのビット数等によって決まっている。訂正可能な数を超える数の誤りをリードデータが含む場合、エンコーダ／デコーダ１７は、誤り訂正ができない。したがって、この場合、エンコーダ／デコーダ１７は、誤り訂正に失敗する。誤り訂正に失敗すると、図５に示すリトライリードテーブルと図１３に示す第２補正値テーブルを用いたリトライリード動作が行われる。
ＣＰＵ１２は、ホスト Ｉ／Ｆ１１、ＮＡＮＤ Ｉ／Ｆ１３、ＤＲＡＭ Ｉ／Ｆ１４、ＳＲＡＭ１６、及びエンコーダ／デコーダ１７を制御するように構成されたプロセッサである。ＣＰＵ１２は、ＳＳＤ３の電源オンに応答して、ＮＡＮＤメモリ５または図示しないＲＯＭから制御プログラム（ファームウェアと称する）をＤＲＡＭ６にロードし、ファームウェアを実行することによって様々な処理を行う。ファームウェアはＳＲＡＭ１６にロードされてもよい。ＣＰＵ１２は、ホスト２からの様々なコマンドを処理するためのコマンド処理等を実行することができる。ＣＰＵ１２の動作の制御は、ファームウェアに従って実行される。なお、コマンド処理の一部または全部は、コントローラ４内の専用ハードウェアによって実行されてもよい。
（メモリチップ）
図２は、各メモリチップ３０の構成の一例を示す。各メモリチップ３０は、Ｉ／Ｏ信号処理回路１１０、制御信号処理回路１１１、チップ制御回路１１２、コマンドレジスタ１１３、アドレスレジスタ１１４、カラムデコーダ１１５、データレジスタ１１６、センスアンプ１１７、メモリセルアレイ１１８、ロウデコーダ１１９、及びＲＹ／ＢＹ生成回路１２０を有する。
チップ制御回路１１２は、制御信号処理回路１１１を介して受信する各種制御信号に基づいて状態遷移する回路である。チップ制御回路１１２は、各メモリチップ３０の動作を制御する。ＲＹ／ＢＹ生成回路１２０は、チップ制御回路１１２による制御の下でＲＹ／ＢＹ信号線の状態をレディー状態（ＲＹ）とビジー状態（ＢＹ）の間で遷移させる。
Ｉ／Ｏ信号処理回路１１０は、ＮＡＮＤ Ｉ／Ｆ１３との間でＩ／Ｏ信号を送受信するためのバッファ回路である。Ｉ／Ｏ信号処理回路１１０がラッチしたコマンド、アクセス先を指定するアドレス、及びデータは、アドレスレジスタ１１４、コマンドレジスタ１１３、及びデータレジスタ１１６に夫々振り分けられて記憶される。
アドレスレジスタ１１４に記憶されたアドレスは、チップ番号、ロウアドレス、及びカラムアドレスを含む。チップ番号は、各メモリチップ３０を区別するための識別情報である。チップ番号はチップ制御回路１１２に供給され、ロウアドレスはロウデコーダ１１９に供給され、カラムアドレスはカラムデコーダ１１５に供給される。
制御信号処理回路１１１は、制御信号の入力を受け付ける。制御信号処理回路１１１は、受け付けた制御信号に基づいて、Ｉ／Ｏ信号処理回路１１０が受け付けたＩ／Ｏ信号の記憶先のレジスタの振り分けを実行する。制御信号処理回路１１１は、受け付けた制御信号をチップ制御回路１１２に転送する。
（メモリセル）
図３は、メモリセルアレイ１１８の構成の一例を示す。メモリセルアレイ１１８は、図１に示すように、複数のブロックＢＬＫを有する。複数のブロックＢＬＫは、第１の方向（ｙ方向と称する）に配列される。各ブロックＢＬＫは、ｙ方向に配列される複数、例えば４個のストリングユニットＳＵ０～ＳＵ３（区別する必要が無い場合、ストリングユニットＳＵと総称する）を含む。しかし、ブロックＢＬＫの各々が１つのストリングユニットＳＵのみを含んでもよい。
それぞれがｙ方向に延びる複数（ｐ本）のビット線ＢＬ０～ＢＬｐ－１（区別する必要が無い場合、ビット線ＢＬと総称する）の各々は、各ブロックＢＬＫの各ストリングユニットＳＵに含まれるｘ方向に配列されるｐ個のストリングＳＴＲの各々と接続される。
各ストリングＳＴＲは、１つの選択ゲートトランジスタＳＴと、複数、例えば８個のメモリセルトランジスタＭＴ０、ＭＴ１、ＭＴ２、ＭＴ３、ＭＴ４、ＭＴ５、ＭＴ６、ＭＴ７（区別する必要が無い場合、メモリセルトランジスタＭＴと総称する）と、１つの選択ゲートトランジスタＤＴ０、ＤＴ１、…（区別する必要が無い場合、選択ゲートトランジスタＤＴと総称する）を含む。メモリセルトランジスタＭＴはメモリセルに対応する。選択ゲートトランジスタＳＴ、メモリセルトランジスタＭＴ、及び選択ゲートトランジスタＤＴは、ソース線ＣＥＬＳＲＣとビット線ＢＬの間にこの順に直列に接続される。メモリセルトランジスタＭＴ０～ＭＴ７は、ワード線ＷＬ０～ＷＬ７（区別する必要が無い場合、ワード線ＷＬと総称する）に接続される制御ゲート電極と、周囲から絶縁された電荷蓄積層を含む。メモリセルトランジスタＭＴは、電荷蓄積層中の電荷の量に基づいてデータを不揮発的に記憶する。
メモリセルトランジスタＭＴは、半導体基板に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）から構成される。積層ゲート構造は、トンネル酸化膜を介在して形成されたフローティングゲートと、フローティングゲートに絶縁膜を介在して形成された制御ゲート電極を含む。メモリセルトランジスタＭＴの閾値電圧は、フローティングゲートに蓄えられる電子の数に応じて変化する。メモリセルトランジスタＭＴは、閾値電圧の違いに応じてデータを記憶する。即ち、メモリセルトランジスタＭＴは、データに応じた量の電荷をフローティングゲートに蓄える。
相違する複数のビット線ＢＬにそれぞれ接続された複数のストリングＳＴＲは、１つのストリングユニットＳＵを構成する。各ストリングユニットＳＵにおいて、メモリセルトランジスタＭＴの制御ゲート電極は、各ワード線ＷＬに接続される。各ブロックＢＬＫにおいて、相違する複数のストリングユニットＳＵに亘って、同じアドレスのワード線ＷＬが相互に接続される。１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、セルユニットＣＵと称する。
選択ゲートトランジスタＤＴはストリングユニットＳＵにそれぞれ属する。ストリングユニットＳＵα（α＝０～３）の複数のストリングＳＴＲの各々の選択ゲートトランジスタＤＴαのゲートは選択ゲート線ＳＧＤＬαに接続される。複数のストリングＳＴＲの各々の選択ゲートトランジスタＳＴのゲートは、選択ゲート線ＳＧＳＬに接続される。
次に、メモリセルトランジスタＭＴについて説明する。メモリセルトランジスタＭＴは、１つのトランジスタ（メモリセル）に１ビットのデータを記憶可能なＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）でもよいし、Ｎビット（Ｎは２以上の自然数）のデータを記憶可能な多値セルでもよい。
多値セルは、１つのメモリセルトランジスタに２ビットのデータを記憶可能なＭＬＣ（Ｍｕｌｔｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）、１つのメモリセルトランジスタに３ビットのデータを記憶可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）、１つのメモリセルトランジスタに４ビットのデータを記憶可能なＱＬＣ（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）、及び１つのメモリセルトランジスタに５ビット以上のデータを記憶可能な多値セルを含む。
これ以降の説明では多値セルの一例として、各メモリセルトランジスタＭＴが３ビットのデータを記憶可能なＴＬＣを説明する。しかし、実施形態は、ＭＬＣ、ＱＬＣにも適用可能である。ＴＬＣの場合、各ワード線に接続される１つのセルユニットＣＵに３ページ分のデータが記憶される。１つのワード線によって構成される３ページのうち、最初に書き込みがなされるページをロワー（Ｌｏｗｅｒ）ページ、ロワーページの次に書き込みがなされるページをミドル（Ｍｉｄｄｌｅ）ページ、ミドルページの次に書き込みがなされるページをアッパー（Ｕｐｐｅｒ）ページと称する。なお、１つのワード線によって構成される複数または全てのページに対して一括に書き込みがなされてもよい。
図４は、ＴＬＣを構成するメモリセルトランジスタの書き込み後の閾値電圧分布の一例を示す。同じ値の３ビットデータを記憶する複数のメモリセルトランジスタＭＴであっても、メモリセルトランジスタＭＴの特性のばらつき等に起因して、書き込みの結果、互いに多少相違する閾値電圧を有し得る。このため、同じ値の３ビットデータを記憶する複数のメモリセルトランジスタＭＴの閾値電圧は１つの分布を形成する。
各メモリセルトランジスタＭＴの閾値電圧は、記憶するデータに応じている。各メモリセルトランジスタＭＴは、アッパーページに属するデータ“ｘ”と、ミドルページに属するデータ“ｙ”と、ロワーページに属するデータ“ｚ”で定義される３ビットデータ“ｘｙｚ”を記憶可能である。データ“ｘ”、“ｙ”、“ｚ”は、“０”又は“１”である。
ＴＬＣを構成するメモリセルトランジスタＭＴの閾値電圧は、８つの閾値電圧分布“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｇ”、“Ｅ”、“Ｆ”、及び“Ｇ”のいずれかに属するように制御される。一例では、閾値電圧が閾値電圧分布“Ｅｒ”に属するメモリセルトランジスタは、データ“１１１”を記憶する。閾値電圧が閾値電圧分布“Ａ”に属するメモリセルトランジスタは、データ“１１０”を記憶する。閾値電圧が閾値電圧分布“Ｂ”に属するメモリセルトランジスタは、データ“１００”を記憶する。閾値電圧が閾値電圧分布“Ｃ”に属するメモリセルトランジスタは、データ“０００”を記憶する。閾値電圧が閾値電圧分布“Ｄ”に属するメモリセルトランジスタは、データ“０１０”を記憶する。閾値電圧が閾値電圧分布“Ｅ”に属するメモリセルトランジスタは、データ“０１１”を記憶する。閾値電圧が閾値電圧分布“Ｆ”に属するメモリセルトランジスタは、データ“００１”を記憶する。閾値電圧が閾値電圧分布“Ｇ”に属する閾値電圧のメモリセルトランジスタはデータ“１０１”を記憶する。データ“１１１”を記憶するメモリセルトランジスタＭＴの閾値電圧は一番低い閾値電圧分布“Ｅｒ”に属する。データ“１０１”を記憶するメモリセルトランジスタＭＴの閾値電圧は一番高い閾値電圧分布“Ｇ”に属する。一例では、隣接する閾値電圧分布間のハミング距離が１となるように、閾値電圧分布と記憶するデータの対応関係が設定されている。
なお、メモリセルトランジスタＭＴの閾値電圧分布と記憶する３ビットデータの関係は上記した例に限定されず、例えばデータ“１１１”を記憶するメモリセルトランジスタＭＴの閾値電圧分布が一番高く、データ“１０１”を記憶するメモリセルトランジスタＭＴの閾値電圧分布が一番低くてもよい。すなわち、閾値電圧が分布“Ｇ”に属するメモリセルトランジスタがデータ“１１１”を記憶し、閾値電圧が分布“Ｅｒ”に属するメモリセルトランジスタがデータ“１０１”を記憶してもよい。
読み出し対象のメモリセルトランジスタＭＴが記憶しているデータを判別するために、当該メモリセルトランジスタＭＴの状態が判断される。状態の判断のために、リード電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、及びＶＧのいずれかがメモリセルトランジスタＭＴに印加される。
読み出し対象のメモリセルトランジスタＭＴの閾値電圧が或るリード電圧ＶＡ～ＶＧを超えているか否かに基づいて、メモリセルトランジスタＭＴの状態が判定できる。リード電圧ＶＡ～ＶＧ以上の閾値電圧を有するメモリセルトランジスタＭＴは、制御ゲート電極においてリード電圧ＶＡ～ＶＧを受けてもオフを維持する。一方、リード電圧ＶＡ～ＶＧ未満の閾値電圧を有するメモリセルトランジスタＭＴは、制御ゲート電極においてリード電圧ＶＡ～ＶＧを受けると、オンする。
電圧ＶＲＥＡＤは、非読み出し対象のセルユニットＣＵのメモリセルトランジスタＭＴのワード線ＷＬに印加される。電圧ＶＲＥＡＤは、各分布Ｅｒ、Ａ～Ｇのいずれの状態にあるメモリセルトランジスタＭＴの閾値電圧より高い。
閾値電圧が分布“Ｅｒ”に属するメモリセルトランジスタＭＴは、浮遊ゲート等の電荷蓄積層から電荷が放出され、データが消去された状態である。閾値電圧が分布“Ａ”～分布“Ｇ”に属するメモリセルトランジスタＭＴは、浮遊ゲート等の電荷蓄積層に電荷が蓄積され、データが書き込まれた状態である。
１つのセルユニットＣＵのメモリセルトランジスタＭＴの或る同じ位置（桁）のビットのデータの組は、１つのページを構成する。
或るページ、例えばロワーページのデータは、リード電圧ＶＡを用いたＡ読み出しと、リード電圧ＶＥを用いたＥ読み出しにより特定される。このように、リード電圧Ｖβ（βは、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ又はＧ）を用いた読み出しをβ読み出しと称する。図４では、β読み出しは、βＲと記す。
すなわち、Ａ読み出しにより、読み出し対象メモリセルトランジスタＭＴの閾値電圧が、分布“Ｅｒ”に属するか又は分布“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”若しくは“Ｇ”に属するかが決定される。
また、Ｅ読み出しにより、閾値電圧が分布“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”又は“Ｇ”に属する読出し対象メモリセルトランジスタＭＴの閾値電圧が、分布“Ａ”、“Ｂ”、“Ｃ”若しくは“Ｄ”に属するか又は分布“Ｅ”、“Ｆ”若しくは“Ｇ”に属するかが決定される。
読み出し対象メモリセルトランジスタＭＴの閾値電圧が、分布“Ｅｒ”、“Ｅ”、“Ｆ”又は“Ｇ”に属する場合、ロワーページにおいてデータ“１”を記憶していると判断される。読み出し対象メモリセルトランジスタＭＴの閾値電圧が、分布“Ａ”、“Ｂ”、“Ｃ”又は“Ｄ”に属する場合、ロワーページにおいてデータ“０”を記憶していると判断される。
ミドルページとアッパーページの読み出しについても同じである。ミドルページ読み出しでは、Ｂ読み出し、Ｄ読み出し、及びＦ読み出しにより、読み出し対象メモリセルトランジスタＭＴがミドルページにおいて記憶するデータが判断される。アッパーページ読み出しでは、Ｃ読み出しとＧ読み出しにより、読み出し対象メモリセルトランジスタＭＴがアッパーページにおいて記憶するデータが判断される。
図２、図３、及び図４を参照してメモリセルアレイ１１８に対する書き込みと読み出しを説明する。ロウデコーダ１１９、カラムデコーダ１１５、データレジスタ１１６、及びセンスアンプ１１７は、メモリセルアレイ１１８に対する周辺回路を構成する。周辺回路は、チップ制御回路１１２による制御に基づいて、メモリセルアレイ１１８に対するアクセスを実行する。アクセスは、読み出し（リード又はセンスとも称する）、書き込み（ライト又はプログラムとも称する）、及び消去（イレースとも称する）を含む。
ライト時、カラムデコーダ１１５は、カラムアドレスに対応したビット線ＢＬを選択して活性化する。センスアンプ１１７は、カラムデコーダ１１５により選択されたビット線ＢＬの電位を０ボルトとする。ロウデコーダ１１９は、ロウアドレスに対応したワード線ＷＬに、書き込みパルスを印加する。選択されたビット線ＢＬおよび選択されたワード線ＷＬとの交点に位置するメモリセルトランジスタＭＴのフローティングゲートに電子が注入される。その結果、そのフローティングゲートの閾値電圧が上昇する。センスアンプ１１７は、書き込みパルスが印加される毎に、データレジスタ１１６に記憶されているライトデータに応じた電圧に閾値電圧が到達したか否かを確認する。閾値電圧がライトデータに応じた電圧に到達するまで、書き込みパルスの印加が継続される。
リード時、センスアンプ１１７は、ビット線ＢＬに電源電位Ｖｃｃをプリチャージし、ロウデコーダ１１９は、選択されたワード線ＷＬに複数のリード電圧ＶＡ～ＶＧのいずれかを順次印加する。なお、ロウデコーダ１１９は、非選択のワード線ＷＬには転送電位を印加し、非選択のワード線ＷＬに属するメモリセルトランジスタＭＴを導通状態にしておく。センスアンプ１１７は、どのリード電圧ＶＡ～ＶＧが印加されたときに、プリチャージにより蓄えられた電荷がソース線ＳＬに流出したかを検知する。これにより、対象のメモリセルトランジスタＭＴに記憶されているデータが判定される。
消去時、電位発生回路（図示せず）によってメモリセルアレイ１１８の基板にイレース電圧が印加される。ロウデコーダ１１９はイレース対象のブロックＢＬＫの全てのワード線ＷＬを接地電位に導通させる。選択されたブロックＢＬＫ内の各メモリセルトランジスタＭＴにおいては、フローティングゲートに蓄えられていた電荷が放出される。その結果、選択されたブロックＢＬＫ内の各メモリセルトランジスタＭＴの状態は消去状態（すなわちデータ“１１１”を記憶している状態）に遷移する。
センスアンプ１１７は、ＮＡＮＤメモリ５から読み出したデータをデータレジスタ１１６に記憶する。データレジスタ１１６に記憶されたデータは、データ線を通してＩ／Ｏ信号処理回路１１０に送られ、Ｉ／Ｏ信号処理回路１１０からコントローラ４へ転送される。
各リード電圧ＶＡ～ＶＧは、ＮＡＮＤメモリ５内の管理データ領域に記憶されている。後述するように、リトライリード動作の際、リード電圧は変更されることがある。ＮＡＮＤメモリ５内の管理データ領域に記憶されているリード電圧は基準値である。変更後のリード電圧の現在値はＤＲＡＭ６に記憶される。各リード電圧ＶＡ～ＶＧの基準値として、複数のメモリチップ３０で共通の値が設定されてもよいし、メモリチップ３０毎に異なる値が設定されてもよい。また、各リード電圧ＶＡ～ＶＧの基準値として、１メモリチップ３０の複数のブロックで共通の値が設定されてもよいし、ブロック毎またはブロックとは異なる単位（例えば、単数又は複数の物理アドレス）毎に異なる値が設定されてもよい。基準値の設定方法は特定の方法に限定されない。コントローラ４は、対象のメモリチップ３０に所定の指示を送信することによって各リード電圧の基準値を設定してもよい。
（リトライリード）
メモリセルトランジスタＭＴにおいて、フローティングゲートに蓄えられる電荷の量は、時間経過とともに変化する。また、或るメモリセルトランジスタＭＴからの読み出し動作又は隣接するメモリセルトランジスタＭＴへの書き込み動作によっても、或るメモリセルトランジスタＭＴのフローティングゲートに蓄えられる電荷の量が変化する。あるメモリセルトランジスタＭＴのフローティングゲートに蓄えられる電荷の量が変化すると、そのメモリセルトランジスタＭＴの閾値電圧が変化する。これにより、隣接する２つの閾値電圧分布の裾が重なることがある。そのため、“０”又は“１”として書き込まれたデータが、それぞれ“１”又は“０”として読み出されてしまう。ライト時から変化したデータは、リード時にコントローラ４において誤り（エラービット）として検出される。
コントローラ４は、リードデータの中のエラービットをエンコーダ／デコーダ１７を用いて誤り訂正を実行する。コントローラ４は、誤りが訂正できた場合（リード動作が成功した場合）、ライトデータを復元する。しかし、コントローラ４は、エンコーダ／デコーダ１７を用いて誤り訂正することができなかった場合（リード動作が失敗した場合）、リード電圧を変更してデータを再び読み出す。リード電圧を変更して再びデータを読み出すことによって、リードデータの中のエラービットの数が少なくなることがあり、リード動作が成功することがある。リード電圧を変更してデータを再度読み出す動作を「リトライリード動作」と称する。コントローラ４は、リトライリード動作によって読み出したデータに対し、エンコーダ／デコーダ１７を用いて誤り訂正を再度実行する。
リトライリード動作の際のリード電圧の変更方法は、特定の方法に限定されない。実施形態では、各リトライリード時のリード電圧に関する補正値を記憶するリトライリードテーブル２２が用意される。エラー訂正によりリードデータの復号に失敗すると、リトライリード動作の前に、リトライリードテーブル２２から読み出された補正値が示す電圧に応じてリード電圧の現在値が変更される。
なお、実施形態では、図１０で説明するように、各リードコマンドに対する初回のリード動作の前にもリード電圧は変更される。そこで、誤り訂正が失敗したことに応じたリトライリード動作（各リードコマンドに対する２回目以降のリード動作）時にリード電圧を変更するための補正値を第１補正値と称する。また、リトライリード動作ではないリード動作（各リードコマンドに対する初回のリード動作）時にリード電圧を変更するための補正値を第２補正値と称する。リトライリード動作で用いられるリトライリードテーブル２２は、第１補正値テーブルとも称する。
図５は、リトライリードテーブル２２の一例を示す。リトライリードテーブル２２は、リード電圧を変更するための第１補正値を、リード電圧ＶＡ～ＶＧ毎に記憶する。コントローラ４は、リトライリードテーブル２２から読み出した補正値を指定するコマンドをＮＡＮＤメモリ５に供給する。ＮＡＮＤメモリ５は、リード電圧の補正値（デジタル信号）をアナログ信号に変換するＤ／Ａコンバータを含む。第１補正値は、Ｄ／Ａコンバータの変換単位であるｄａｃ数で表記される。例えば、１ｄａｃは、これに限定されないが、２５ｍＶに相当する。
第１補正値は、リトライリード動作の回数を示すインデックス（例えば、＃０～＃６３）毎に設定される。インデックス＃０は、初回のリードに対応し、初回のリトライリード動作（通算の２回目のリード動作）はインデックス＃１に対応する。インデックス＃０の場合の第１補正値は、リード電圧ＶＡ～ＶＧについて全て０である。各回のリード動作の際、第１補正値に応じた電圧に応じてリード電圧の現在値が変更される。ＮＡＮＤメモリ５のリード特性は、物理的な位置により異なるので、第１補正値は、ＮＡＮＤメモリ５の物理的な位置、例えばチップ毎、ブロック毎又は物理アドレス毎に異なる値に設定されてもよい。
なお、あるセルを繰り返しリードすると、他のセルへ悪影響が及ぶことがある。また、リトライリード以外の手法の方が正しくリードできる可能性が高い場合もある。このため、リトライリードテーブル２２のインデックスは有限とされている。リトライリード動作の毎にインデックスがインクリメント（＋１）されると、リトライリードテーブル２２のインデックスは上限に達してしまう可能性がある。そのため、１回のリトライリード動作毎ではなく、数回のリトライリード動作毎にインデックスがインクリメントされてもよい。また、インデックスが或る値まで達すると、他の手段によりリード動作を再実行してもよい。他の手段により再実行したリード動作が成功した場合、その時のリード電圧に対応するインデックスにインデックスを変更してもよい。
（ライト動作）
第１実施形態によるライト動作とリード動作の一例を説明する。図６は、ライト動作の一例を示すフローチャートである。
コントローラ４は、図６のＳ１０２で、ライトコマンドをホスト２から受信する。コントローラ４は、Ｓ１０４で、ライトコマンドに対応するライトデータをランダマイズする。なお、Ｓ１０４のランダマイズ処理は、書き込み単位のライトデータが揃っていることが必要である。ここでは、メモリセルがＴＬＣである例を説明するので、３ページ分のライトデータが揃ってから、ランダマイズ処理が実行される。
コントローラ４は、Ｓ１０６で、ランダマイズ済みライトデータから各リード電圧ＶＡ～ＶＧ毎のＥＢＣ（Ｅｘｐｅｃｔｅｄ Ｂｉｔ Ｃｏｕｎｔ）を計算する。ＥＢＣは、ＮＡＮＤメモリ５にこれから書き込まれるライトデータが各リード電圧ＶＡ～ＶＧにより読み出された場合に得られるであろうビット数の期待値である。各リード電圧ＶＡ～ＶＧに対応するＥＢＣをＥＢＣＡ～ＥＢＣＧ（区別する必要が無い場合、ＥＢＣと総称する）と称する。
ＥＢＣの計算の一例を説明する。
先ず、説明の便宜上、図７を参照して、ＭＬＣを構成するメモリセルにおけるＥＢＣの計算の仕方を説明する。
ロワーページの情報ベクトルをｌ＝（ｌ０，ｌ１，ｌ２，…，ｌｋ－１）とする。
アッパーページの情報ベクトルをｕ＝（ｕ０，ｕ１，ｕ２，…，ｕｋ－１）とする。
ｋは情報ベクトルの長さである。
ｌｎ∈｛０，１｝、ｕｎ∈｛０，１｝であり、ｎは要素番号を示す。
ロワーページとアッパーページの情報ベクトルは、誤りを含まないとする。
ＥＢＣＡは、ＶＡより低いレベルの電圧が印加され、印加された電圧に応じた電荷がチャージされているメモリセルの数の期待数を表し、ｌｉ＆ｕｉ＝１の情報ベクトルの要素数である。＆はＡＮＤ演算を表す。
ＥＢＣＡを求める数式を下記に示す。
ｆｏｒ（ｉ＝０，ｉ＜ｋ，ｉ＋＋）｛
ｉｆ（ｌｉ＆ｕｉ）ｃｏｕｎｔ＋＋；
｝
すなわち、ロワーページとアッパーページのビットがともに“１”であるメモリセルの総和がＥＢＣＡである。
ＥＢＣＢは、ＶＢより低いレベルの電圧が印加され、印加された電圧に応じた電荷がチャージされているメモリセルの数の期待数を表し、ｌｉ＆１＝１の情報ベクトルの要素数である。
ＥＢＣＢを求める数式を下記に示す。
ｆｏｒ（ｉ＝０，ｉ＜ｋ，ｉ＋＋）｛
ｉｆ（ｌｉ＆１）ｃｏｕｎｔ＋＋；
｝
すなわち、ロワーページのビットが“１”であるメモリセルの総和がＥＢＣＢである。
ＥＢＣＣは、ＶＣより低いレベルの電圧が印加され、印加された電圧に応じた電荷がチャージされているメモリセルの数の期待数を表し、ｌｉ｜～ｕｉ＝１の情報ベクトルの要素数である。｜はＯＲ演算を表し、～はＮＯＴ演算を表す。
ＥＢＣＣを求める数式を下記に示す。
ｆｏｒ（ｉ＝０，ｉ＜ｋ，ｉ＋＋）｛
ｉｆ（ｌｉ｜～ｕｉ）ｃｏｕｎｔ＋＋；
｝
すなわち、ロワーページのビットが“１”である、又はアッパーページのビットが“０”であるメモリセルの総和がＥＢＣＣである。
次に、図８を参照して、ＴＬＣを構成するメモリセルにおけるＥＢＣの計算の仕方を説明する。
ロワーページの情報ベクトルをｌ＝（ｌ０，ｌ１，ｌ２，…，ｌｋ－１）とする。
ミドルページの情報ベクトルをｍ＝（ｍ０，ｍ１，ｍ２，…，ｍｋ－１）とする。
アッパーページの情報ベクトルをｕ＝（ｕ０，ｕ１，ｕ２，…，ｕｋ－１）とする。
ｋは情報ベクトルの長さである。
ｌｎ∈｛０，１｝、ｍｎ∈｛０，１｝、ｕｎ∈｛０，１｝であり、ｎは要素番号を示す。
ロワーページ、ミドルページ、及びアッパーページの情報ベクトルは、誤りを含まないとする。
ＥＢＣＡは、ＶＡより低いレベルの電圧が印加され、印加された電圧に応じた電荷がチャージされているメモリセルの数の期待数を表し、ｌｉ＆ｍｉ＆ｕｉ＝１の情報ベクトルの要素数である。
ＥＢＣＡを求める数式を下記に示す。
ｆｏｒ（ｉ＝０，ｉ＜ｋ，ｉ＋＋）｛
ｉｆ（ｌｉ＆ｍｉ＆ｕｉ）ｃｏｕｎｔ＋＋；
｝
すなわち、ロワーページとミドルページとアッパーページのビットがともに“１”であるメモリセルの総和がＥＢＣＡである。
ＥＢＣＢは、ＶＢより低いレベルの電圧が印加され、印加された電圧に応じた電荷がチャージされているメモリセルの数の期待数を表し、ｍｉ＆ｕｉ＝１の情報ベクトルの要素数である。
ＥＢＣＢを求める数式を下記に示す。
ｆｏｒ（ｉ＝０，ｉ＜ｋ，ｉ＋＋）｛
ｉｆ（ｍｉ＆ｕｉ）ｃｏｕｎｔ＋＋；
｝
すなわち、ミドルページとアッパーページのビットがともに“１”であるメモリセルの総和がＥＢＣＢである。
ＥＢＣＣは、ＶＣより低いレベルの電圧が印加され、印加された電圧に応じた電荷がチャージされているメモリセルの数の期待数を表し、～ｌｉ＆ｕｉ｜ｍｉ＆ｕｉ＝１の情報ベクトルの要素数である。
ＥＢＣＣを求める数式を下記に示す。
ｆｏｒ（ｉ＝０，ｉ＜ｋ，ｉ＋＋）｛
ｉｆ（（～ｌｉ＆ｕｉ）｜（ｍｉ＆ｕｉ））ｃｏｕｎｔ＋＋；
｝
すなわち、ロワーページのビットが“０”であり、アッパーページのビットが“１”である、又はミドルページとアッパーページのビットがともに“１”であるメモリセルの総和がＥＢＣＣである。
ＥＢＣＤは、ＶＤより低いレベルの電圧が印加され、印加された電圧に応じた電荷がチャージされているメモリセルの数の期待数を表し、～ｌｉ＆～ｍｉ｜ｍｉ＆ｕｉ＝１の情報ベクトルの要素数である。
ＥＢＣＤを求める数式を下記に示す。
ｆｏｒ（ｉ＝０，ｉ＜ｋ，ｉ＋＋）｛
ｉｆ（（～ｌｉ＆～ｍｉ）｜（ｍｉ＆ｕｉ））ｃｏｕｎｔ＋＋；
｝
すなわち、ロワーページとミドルページのビットがともに“０”であり、又はミドルページとアッパーページのビットがともに“１”であるメモリセルの総和がＥＢＣＤである。
ＥＢＣＥは、ＶＥより低いレベルの電圧が印加され、印加された電圧に応じた電荷がチャージされているメモリセルの数の期待数を表し、ｍｉ＆ｕｉ｜～ｌｉ＝１の情報ベクトルの要素数である。
ＥＢＣＥを求める数式を下記に示す。
ｆｏｒ（ｉ＝０，ｉ＜ｋ，ｉ＋＋）｛
ｉｆ（（ｍｉ＆ｕｉ）｜～ｌｉ）ｃｏｕｎｔ＋＋；
｝
すなわち、ミドルページとアッパーページのビットがともに“１”であり、又はロワーページのビットが“０”であるメモリセルの総和がＥＢＣＥである。
ＥＢＣＦは、ＶＦより低いレベルの電圧が印加され、印加された電圧に応じた電荷がチャージされているメモリセルの数の期待数を表し、～ｌｉ｜ｍｉ＝１の情報ベクトルの要素数である。
ＥＢＣＦを求める数式を下記に示す。
ｆｏｒ（ｉ＝０，ｉ＜ｋ，ｉ＋＋）｛
ｉｆ（～ｌｉ｜ｍｉ）ｃｏｕｎｔ＋＋；
｝
すなわち、ロワーページのビットがともに“０”であり、又はミドルページのビットが“１”であるメモリセルの総和がＥＢＣＦである。
ＥＢＣＧは、ＶＧより低いレベルの電圧が印加され、印加された電圧に応じた電荷がチャージされているメモリセルの数の期待数を表し、～ｌｉ｜～ｕｉ｜ｍｉ＝１の情報ベクトルの要素数である。
ＥＢＣＧを求める数式を下記に示す。
ｆｏｒ（ｉ＝０，ｉ＜ｋ，ｉ＋＋）｛
ｉｆ（～ｌｉ｜～ｕｉ｜ｍｉ）ｃｏｕｎｔ＋＋；
｝
すなわち、ロワーページのビットが“０”であり、アッパーページのビットが“０”であり、又はミドルページのビットが“１”であるメモリセルの総和がＥＢＣＧである。
図６の説明に戻り、コントローラ４は、Ｓ１０８で、計算したＥＢＣとランダマイズ前のライトデータを連結する。コントローラ４は、Ｓ１１２で、連結データ（ＥＢＣとランダマイズ前のライトデータ）をランダマイズする。
コントローラ４は、Ｓ１１４で、ランダマイズ済みの連結データに対して、所定サイズ（フレームと称する）毎に第１の誤り訂正符号（第１のＬ１符号と称する）を付与して、連結データを符号化する。
コントローラ４は、Ｓ１１６で、第１のＬ１符号により符号化されたランダマイズ済みの連結データをＮＡＮＤメモリ５に書き込む。このようにＥＢＣは、ライトデータとともにＮＡＮＤメモリ５に書き込まれる。
図９は、ＮＡＮＤメモリ５におけるＥＢＣの書き込み先の例を示す。図９（ａ）に示すように、コントローラ４は、ＮＡＮＤメモリ５の１ページを、所定サイズのデータ部と、データ部に対するパリティ部とのセットから構成するが、１ページには余りの未使用部が生じる。コントローラ４は、ＥＢＣをこの未使用部に書き込んでもよい。コントローラ４は、データ部、パリティ部、及び未使用部の区分を制御する。コントローラ４は、ＥＢＣが書き込まれた未使用部をデータ部とする。また、図９（ｂ）に示すように、ＮＡＮＤメモリ５の各メモリチップ３０は、ブロック以外の予備カラムを含む。コントローラ４は、ＥＢＣをこの予備カラムに書き込んでもよい。
（リード動作）
図１０、図１１はリード動作の一例を示すフローチャートである。
コントローラ４は、図１０のＳ２０２で、リードコマンドをホスト２から受信する。コントローラ４は、Ｓ２０４で、インデックステーブル２４から、リードコマンドにより特定される物理アドレスに対応するインデックスを読み出す。
図１２は、インデックステーブル２４の一例を示す。インデックステーブル２４は、リトライリードテーブル２２のインデックスを記憶する。インデックスは、物理アドレス毎に記憶されている。インデックスは、ＬＢＡ等の論理アドレス毎に記憶されていてもよい。インデックスは現在のインデックスと、第２補正値を求めた時（図１１のＳ２４２）のインデックスの２つが記憶される。前述したように、実施形態では、各リードコマンドに対する初回のリード動作の前にもリード電圧は変更される。第２補正値は、リトライリード動作ではないリード動作（各リードコマンドに対する初回のリード動作）時にリード電圧を変更するための補正値である。第１補正値は、リトライリード動作（各リードコマンドに対する２回目以降のリード動作）時にリード電圧を変更するための補正値である。現在のインデックスは、リトライリード動作の実行前（図１０のＳ２２４）にインクリメントされて、更新される。
インデックステーブル２４が第２補正値を求めた時のインデックスを記憶することで、現在、第２補正値が有効であるか否かを判断することができる。第２補正値はリード電圧毎の補正値である。従って、第２補正値を求めた時のリード電圧と第２補正値を用いて補正する時の（すなわち現在の）リード電圧が同じでないと、第２補正値は無効である。第２補正値が有効であるか否かは、インデックステーブル２４において現在のインデックスが、第２補正値を求めた時のインデックスと同じであるか又は進んでいるかを調べることにより知ることができる。すなわち、コントローラ４は、Ｓ２０４で、インデックステーブル２４から現在のインデックスと、第２補正値を求めた時のインデックスを読み出す。
図１０の説明に戻り、コントローラ４は、Ｓ２０６で、両インデックスを比較して、リトライリードテーブル２２を参照して、現在のインデックスが第２補正値を求めた時のインデックスから進んだか否かを判定する。
現在のインデックスが第２補正値を求めた時のインデックスから進んだ場合（Ｓ２０６の判定結果がＹＥＳの場合）、コントローラ４は、Ｓ２０８で、リトライリードテーブル２２から現在のインデックスの第１補正値を読み出す。コントローラ４は、Ｓ２０９で、第１補正値に基づきリード電圧ＶＡ～ＶＧを補正する。具体的には、コントローラ４は、リード電圧の基準値に第１補正値に応じた電圧を加算して、リード電圧の現在値を補正する。すなわち、現在のインデックスが第２補正値を求めた時のインデックスから進んだ場合、コントローラ４は、リード電圧を補正するに際して、第２補正値を使わずに、リトライリードテーブル２２から読み出した第１補正値を使う。
リトライリードテーブル２２のインデックスが第２補正値を求めた時と進んでいない、すなわち同じである場合（Ｓ２０６の判定結果がＮＯの場合）、コントローラ４は、Ｓ２１２で、第２補正値テーブル２６から第２補正値を読み出す。
図１３は、第２補正値テーブル２６の一例を示す。第２補正値テーブル２６は、リード電圧ＶＡ～ＶＧ毎の第２補正値を記憶する。第２補正値は、ＮＡＮＤメモリ５の物理的な記憶位置、例えばブロック毎またはブロックとは異なる単位（例えば、単数の物理アドレス又は複数の物理アドレス）毎に異なる値が設定されてもよい。図１３は、物理アドレス毎にリード電圧ＶＡ～ＶＧ毎の第２補正値が記憶される例を示す。
図１０の説明に戻り、コントローラ４は、Ｓ２１４で、第２補正値に基づきリード電圧ＶＡ～ＶＧを補正する。具体的には、コントローラ４は、リード電圧の現在値に第２補正値に応じた電圧を加算して、リード電圧を補正する。
コントローラ４は、Ｓ２０９の処理又はＳ２１４の処理が完了すると、Ｓ２１６で、ＮＡＮＤメモリ５から第１のＬ１符号が付与された連結データを読み出す。読み出す際のリード電圧は、Ｓ２０９又はＳ２１４で補正されたリード電圧である。
書き込み単位のデータ、ここでは、メモリセルがＴＬＣである例を説明するので、３ページ分のデータが読み出されると、コントローラ４は、Ｓ２１８で、連結データに対して第１のＬ１符号による誤り訂正処理を行い、連結データを復元する。
コントローラ４は、Ｓ２２２で、誤り訂正が成功した（リード動作が成功した）か否かを判定する。
書き込み単位のデータが読み出されると、コントローラ４は、図１１のＳ２３６で、誤り訂正前の連結データのデータ部からＯＢＣ（Ｏｂｓｅｒｖｅｄ Ｂｉｔ Ｃｏｕｎｔ）も計算する。ＯＢＣは、ＮＡＮＤメモリ５に書き込まれたライトデータが各リード電圧ＶＡ～ＶＧにより読み出された場合に得られたビット数の実測値である。各リード電圧ＶＡ～ＶＧに対応するＯＢＣをＯＢＣＡ～ＯＢＣＧ（区別する必要が無い場合、ＯＢＣと総称する）と称する。
ＯＢＣの計算は、図７と図８に示したＥＢＣの計算と同様である。ただし、ＥＢＣの計算の場合、ロワーページとアッパーページ（又はロワーページとミドルページとアッパーページ）の情報ベクトルは、誤りを含まないと仮定したが、ＯＢＣの計算の場合は、ロワーページとアッパーページ（又はロワーページとミドルページとアッパーページ）の情報ベクトルは、誤りを含む可能性がある点が異なる。ＯＢＣの計算において、情報ベクトルが誤りを含む可能性がある理由は、メモリセルの閾値電位分布が変動するからである。
コントローラ４は、Ｓ２３８で、ＯＢＣ誤差を調整する。ＯＢＣは、誤り訂正前の連結データのデータ部から計算されるが、連結データに含まれているＥＢＣ部の影響により、ＯＢＣは誤差を含む。ＯＢＣ誤差は、誤り訂正済み連結データのＥＢＣ部のビットを考慮して調整することができる。
リード電圧が最適であれば、ＯＢＣとＥＢＣは一致するはずである。両者が一致しない場合、セルの閾値電位分布が変動していると考えられる。そのため、ＯＢＣがＥＢＣからずれている場合、リード電圧が変更されると、ＯＢＣがＥＢＣと等しくなる可能性が高い。
誤り訂正が失敗した場合（図１０のＳ２２２の判定結果がＮＯの場合）、コントローラ４は、Ｓ２２４で、現在のインデックスを１つ進め、インデックステーブル２４の現在のインデックスをインクリメントして、インデックステーブル２４を更新する。上述したように、誤り訂正が失敗する毎にリトライリードテーブル２２のインデックスが１つ進むと、リトライリードテーブル２２のインデックスが上限に達する可能性がある。それを回避するため、１回のリトライリード動作毎ではなく、数回のリトライリード動作毎にインデックスがインクリメントされてもよい。
コントローラ４は、Ｓ２２６で、リトライリードテーブル２２から現在のインデックスの第１補正値を読み出す。コントローラ４は、Ｓ２２８で、第１補正値に基づきリード電圧ＶＡ～ＶＧを補正する。具体的には、コントローラ４は、リード電圧の現在値に第１補正値に応じた電圧を加算して、リード電圧を補正する。
この後、コントローラ４は、リトライリードを実行する。すなわち、コントローラ４は、Ｓ２１６で、ＮＡＮＤメモリ５から第１のＬ１符号により符号化された連結データを読み出し、読み出したデータに対して第１のＬ１符号による誤り訂正処理を行い、連結データを復元する。読み出す際のリード電圧は、Ｓ２２８で補正されたリード電圧である。
誤り訂正が成功した場合（Ｓ２２２の判定結果がＹＥＳの場合）、コントローラ４は、図１１のＳ２３２で、誤り訂正済み連結データのランダマイズを解除する。コントローラ４は、Ｓ２３４で、ランダマイズ解除済み連結データからＥＢＣを取り出す。
コントローラ４は、Ｓ２３４の処理及びＳ２３８の処理が完了すると、Ｓ２４２で、ＥＢＣとＯＢＣからリード電圧ＶＡ～ＶＧ毎の第２補正値を求める。第２補正値は、ＯＢＣを求めた時のリード電圧に対する補正値である。ＯＢＣを求めた時のリード電圧は、図１０のＳ２２４、Ｓ２２６、Ｓ２２８に示すように、第１補正値により補正されている。
また、次のリードコマンドに対する初回のリード動作時は、図１０のＳ２１２、Ｓ２１４に示すように、ＮＡＮＤメモリ５から読み出されたＥＢＣと誤り訂正が成功したデータから求められたＯＢＣとの差が０になるように設定された第２補正値に基づき補正されたリード電圧が使用される。そのため、次のリードコマンドに対する初回のリード動作時のリード電圧として最適なリード電圧を設定することができ、次のリードコマンドに対する初回のリード動作において誤り訂正に失敗する可能性が低くなる。そのため、リトライリードそのものの発生確率が低くなる。
コントローラ４は、Ｓ２４２の後、Ｓ２４４で、第２補正値を第２補正値テーブル２６に書き込み、第２補正値テーブル２６を更新する。コントローラ４は、Ｓ２４６で、インデックステーブル２４において現在のインデックスと「第２補正値を求めた時の現在のインデックス」（すなわち、Ｓ２４２で第２補正値を求めた時の現在のインデックス）とが異なっている場合は、インデックステーブル２４の「第２補正値を求めた時の現在のインデックス」を、現在のインデックスに書き換えて、インデックステーブル２４を更新する。
図１４は、図６に示したリード動作と、図１０及び図１１に示したライト動作の一例の概要を示す。図１４は、ライト動作とリード動作を、データの変遷に従って示すものである。図１４において、角が丸いデータはランダマイズされているデータを示す。図１４において各矢印に付された符号は、図６、図１０、及び図１１の各処理の符号と一致している。実施形態では、ライト時に、ランダマイズ済みデータからＥＢＣが求められ（Ｓ１０６）、ＥＢＣはランダマイズ前のデータと連結される。連結されたデータは、ランダマイズと第１のＬ１符号付与を受けた後（Ｓ１１４）にＮＡＮＤメモリ５に書き込まれる（Ｓ１１６）。また、リード時に、リードデータからＯＢＣが求められる（Ｓ２３６）。さらに、ランダマイズが解除されたリードデータからＥＢＣが求められる（Ｓ２３４）。そして、ＯＢＣとＥＢＣが等しくなるように第２補正値が決定される（Ｓ２４２）。
（第２補正値の求め方）
第２補正値の求め方のいくつかの例を説明する。
図１５は、第２補正値の求め方の第１の例を示す。図１５（ａ）、（ｂ）それぞれの上側のグラフにおいて、横軸はリード電圧を示し、縦軸はＥＢＣを示す。縦軸と横軸は、ともに線形目盛である。図１５（ａ）、（ｂ）の下側のグラフは、図４に示したメモリセルの閾値電圧分布に対応する。図１５（ａ）、（ｂ）それぞれの下側のグラフにおいて、横軸はリード電圧を示し、縦軸はセル数を示す。縦軸は対数目盛であり、横軸は線形目盛である。この例では、ＯＢＣとＥＢＣの差が大きい場合に、ＯＢＣとＥＢＣが等しくなるように、各リード電圧ＶＡ～ＶＧを補正する。図１５（ａ）に示すように、リード電圧ＶＧについてのＯＢＣがＥＢＣより大きい場合、リード電圧ＶＧを下げるために、第２補正値は－Ｎ（ｄａｃ）とされる。これにより、ＯＢＣがＥＢＣと等しくなる。図１５（ｂ）に示すように、リード電圧ＶＧについてのＯＢＣがＥＢＣより小さい場合、リード電圧ＶＧを上げるために、第２補正値は＋Ｎ（ｄａｃ）とされる。これにより、リード電圧が変更され、ＯＢＣがＥＢＣと等しくなる。すなわち、図１３に示した第２補正値テーブル２６の第２補正値Ｃ１ａ，Ｃ１ｂ，…Ｃ１ｇ、Ｃ２ａ，Ｃ２ｂ，…Ｃ２ｇ、…の各々が－Ｎ又は＋Ｎを示す。
Ｎの値は、リード電圧が極端に変動しないように、余り大きくない固定値（例えば、１（ｄａｃ））とする。この結果、リード電圧に第２補正値を加算して補正することにより、補正後のリード電圧は、最適値以上のリード電圧と最適値以下のリード電圧を交互にとり、最適値に収束する。また、ＥＢＣとＯＢＣの差の絶対値が一定値以下の場合は、差がないと見做して、第２補正値を０としてもよい。
上の説明では、Ｎの値を固定値とし、ＥＢＣとＯＢＣの差に依らず、第２補正値は一定とした。しかし、Ｎの値を固定値とせずに、ＥＢＣとＯＢＣの差に応じた関数によりＮの値を可変にしてもよい。例えば、ＯＢＣがＥＢＣより大きい場合、リード電圧を下げる方向の第２補正値は関数値ｆ１（ｘ））とされ、ＯＢＣがＥＢＣより小さい場合、リード電圧を上げる方向の第２補正値は関数値ｆ２（ｘ）とされてもよい。ここで、ｘはＥＢＣとＯＢＣの差の絶対値である。なお、ＯＢＣとＥＢＣの大小関係に関わりなく、第２補正値は単一の関数ｆ３（ｘ）により求めてもよい。この場合のｘはＥＢＣ－ＯＢＣである。すなわち、図１３に示した第２補正値テーブル２６の第２補正値Ｃ１ａ，Ｃ１ｂ，…Ｃ１ｇ、Ｃ２ａ，Ｃ２ｂ，…Ｃ２ｇ、…の各々が関数値ｆ１（ｘ）、ｆ２（ｘ）又はｆ３（ｘ）を示す。
ＯＢＣとＥＢＣの差が大きいと、関数値｜ｆ１（ｘ）｜、｜ｆ２（ｘ）｜、又はｆ３（ｘ）が大きくなり、補正後のリード電圧が最適値に収束せずに、発散してしまうことがある。そのため、関数値ｆ１（ｘ）、ｆ２（ｘ）又はｆ３（ｘ）に上限を設定し、第２補正値が余り大きくならないようにしてもよい。
図１６は、第２補正値の求め方の第２の例で使用される第２補正値テーブル２６ａの一例を示す。第２の例では、第２補正値が、リード電圧ＶＡ～ＶＧ毎に、ＥＢＣとＯＢＣの差の範囲に応じて予め求められ、第２補正値テーブル２６ａに記憶されている。第２補正値は、ＮＡＮＤメモリ５の物理的な記憶位置、例えばブロック毎またはブロックとは異なる単位（例えば、単数の物理アドレス又は複数の物理アドレス）毎に求められてもよい。図１６は、第２補正値が、物理アドレス毎及びリード電圧ＶＡ～ＶＧ毎にＥＢＣとＯＢＣの差に応じて記憶される例を示す。
ＥＢＣとＯＢＣの差の区分は、全ての物理アドレスに対して同じである必要は無く、物理アドレス毎に異なるＥＢＣとＯＢＣの差の区分が設定されていてもよい。例えば、物理アドレスＰＢ１では、８個の区分に対して第２補正値が求められ、物理アドレスＰＢ２では、１０個の区分に対して第２補正値が求められている。また、ＥＢＣとＯＢＣの差の絶対値が同じでも、ＥＢＣとＯＢＣの大小関係によって、第２補正値を異なる値としてもよい。
図１７と図１８は、第２補正値の求め方の第３の例を示す。図１７の上側のグラフにおいて、横軸はリード電圧を示し、縦軸はＥＢＣ（実線）を示す。縦軸と横軸は、ともに線形目盛である。図１７の下側のグラフは、図４及び図１５に示したメモリセルの閾値電圧分布に対応する。
この例でも、ＥＢＣがＯＢＣより小さい場合、第２補正値はリード電圧を下げるように－Ｎ（ｄａｃ）とされる。本手法では、各リード電圧毎にデフォルト補正値を記憶するテーブルが別途用意される。各リード電圧の最適電圧値は、ｄａｃ値で求められる。補正値は、各リード電圧のデフォルトのリード電圧値からのオフセット電圧値である。１補正値が１ｄａｃの場合、デフォルト補正値は、この補正値を求める変換に使われる。
第１乃至第３の例は、各リード電圧毎に第２補正値を求める。そのため、リード時に各リード電圧毎にＯＢＣを求める。しかし、第４の例は、リード電圧毎に第２補正値を求めるのではなく、第１乃至第３の例のいずれかの手法により少なくとも２つのリード電圧についての第２補正値を求め、求めた第２補正値に基づいて他のリード電圧についての第２補正値を推定する。そのため、リード時にすべてのリード電圧についてのＯＢＣを求める必要は無い。このようにＯＢＣの演算量が削減されるので、ＯＢＣを求める処理がリードコマンドに対するレスポンスの遅延に影響を及ぼすことが少ない。
例えば、図１８において、リード電圧ＶＡとリード電圧ＶＧにおいて、第２補正値が求められたとする。すなわち、リード電圧ＶＡとリード電圧ＶＧについてのみリード時にＯＢＣが求められ、リード電圧ＶＡとリード電圧ＶＧ以外のリード電圧についてのＯＢＣは求められない。
図１７の上側のグラフにおいて、リード電圧ＶＡについてのＥＢＣとリード電圧ＶＧについてのＥＢＣを結ぶ直線（破線）は、方程式：ｙ＝ａｘ＋ｂで表される。ｙはＥＢＣであり、ｘは第２補正値が加算されたリード電圧である。リード電圧ＶＡ、ＶＧについてのＥＢＣ（＝ｙ）とリード電圧（＝ｘ）をこの直線を示す方程式に代入し、ａとｂを求める。この後、他のリード電圧についてのＥＢＣをこの方程式に代入することにより、第２補正値の推定値が求められる。
なお、少なくとも２つのリード電圧についての第２補正値を求める必要は無く、１つのリード電圧（例えば、リード電圧ＶＧ）についての第２補正値を求めるだけでもよい。この場合、図１７の上側のグラフにおいて、リード電圧ＶＧについてのＥＢＣと原点（リード電圧とＥＢＣがゼロの点）を結ぶ直線を示す方程式に他のリード電圧についてのＥＢＣを代入すると、第２補正値の推定値を求めることができる。
以上説明したように、第１実施形態によれば、ライト時にＥＢＣが計算され、ＮＡＮＤメモリ５に書き込まれる。リード時に、リードデータからＯＢＣが計算され、計算されたＯＢＣとＮＡＮＤメモリ５から読み出されたＥＢＣが比較される。両者が一致していない場合、リード電圧が最適なリード電圧とするための補正値が求められる。ＮＡＮＤメモリ５の同じ物理アドレスに対する次回のリードコマンドに対する初回のリード動作のリード電圧は上記補正値に応じて補正される。これにより、初回のリード動作のリード電圧が最適な電圧となる可能性が高くなり、リトライリードの回数が減る可能性が高くなる結果、リードコマンドに対するレスポンスが低下することが未然に防止される。
［第２実施形態］
第１実施形態では、図１４に示すように、ライト時に、ＥＢＣが第１のＬ１符号化フレームに含まれて、ＮＡＮＤメモリ５に書き込まれる。次に、ＥＢＣが第１のＬ１符号化フレームに含まれずに、第１のＬ１符号化フレーム外としてＮＡＮＤメモリ５に書き込まれる第２実施形態を説明する。第２実施形態のシステム構成は、第１実施形態のシステム構成と同じである。
第２実施形態によるライト動作とリード動作の一例を説明する。図１９は、ライト動作の一例を示すフローチャートである。第２実施形態は、リード動作とライト動作が第１実施形態と異なる。
コントローラ４は、図１９のＳ３０２で、ライトコマンドをホスト２から受信する。コントローラ４は、Ｓ３０４で、ライトコマンドに対応するライトデータをランダマイズする。コントローラ４は、Ｓ３０６で、ランダマイズ済みデータに所定サイズ（フレームと称する）毎に第１のＬ１符号を付与して、ライトデータを符号化する。なお、Ｓ３０６の符号化処理は、書き込み単位のライトデータが揃っていることが必要である。ここでは、メモリセルがＴＬＣである例を説明するので、３ページ分のライトデータが揃ってから、符号化処理が実行される。
コントローラ４は、Ｓ３０８で、ランダマイズ済み且つ第１のＬ１符号による符号化データからリード電圧ＶＡ～ＶＧ毎のＥＢＣＡ～ＥＢＣＧを計算する。ＥＢＣの計算の例は、図７、図８を参照して説明した第１実施形態の例と同じである。
コントローラ４は、Ｓ３１２で、計算したＥＢＣに第２の誤り訂正符号（第２のＬ１符号と称する）を付与して、ＥＢＣの符号化を行う。第２のＬ１符号の誤り訂正能力は第１のＬ１符号の誤り訂正能力より高く設定してもよい。ライトデータとＥＢＣを異なる誤り訂正符号を用いて符号化したが、ライトデータもＥＢＣも同じ誤り訂正符号（例えば、第１のＬ１符号）を用いて符号化してもよい。
コントローラ４は、Ｓ３１６で、ランダマイズ済み且つ第１のＬ１符号により符号化データと、ランダマイズ済み且つ第２の符号による符号化ＥＢＣをＮＡＮＤメモリ５に書き込む。このようにＥＢＣは、ライトデータとは別にＮＡＮＤメモリ５に書き込まれる。ＥＢＣの書き込み先は、図９を参照して説明した第１実施形態の書き込み先と同じである。
図２０、図２１はリード動作の一例を示すフローチャートである。図２０のＳ４０２～Ｓ４１４は、図１０に示したＳ２０２～Ｓ２１４の処理と同じであるため説明を省略する。
コントローラ４は、図１０のＳ２０９と同じＳ４０９の処理又は図１０のＳ２１４と同じＳ４１４の処理が完了すると、Ｓ４１６で、ＮＡＮＤメモリ５からデータとＥＢＣを読み出す。読み出す際のリード電圧は、Ｓ４０９又はＳ４１４それぞれで補正されたリード電圧である。
書き込み単位のデータ、ここでは、メモリセルがＴＬＣである例を説明するので、３ページ分のデータが読み出されると、コントローラ４は、Ｓ４１８で、ＥＢＣに対して第２のＬ１符号による誤り訂正処理を行い、ＥＢＣを復号する。第２のＬ１符号の誤り訂正能力が第１のＬ１符号の誤り訂正能力より高ければ、ＥＢＣの誤り訂正が失敗しづらい。なお、コントローラ４は、Ｓ４２２で、誤り訂正済みＥＢＣのランダマイズを解除する。
Ｓ４１６で書き込み単位のデータが読み出されると、コントローラ４は、Ｓ４２４で、データから各リード電圧ＶＡ～ＶＧに対応するＯＢＣＡ～ＯＢＣＧを計算する。ＯＢＣの計算は、第１実施形態の計算と同じである。コントローラ４は、図２１のＳ４２６で、データに対して第１のＬ１符号による誤り訂正処理を行い、データを復元する。コントローラ４は、Ｓ４２８で、誤り訂正が成功したか否かを判定する。
誤り訂正が失敗した場合（Ｓ４２８の判定結果がＮＯの場合）、コントローラ４は、Ｓ４３２で、現在のインデックスを１つ進め、インデックステーブル２４の現在のインデックスをインクリメントして、インデックステーブル２４を更新する。なお、第１実施形態と同様に、１回のリトライリード動作毎ではなく、数回のリトライリード動作毎にインデックスがインクリメントされてもよい。
コントローラ４は、Ｓ４３４で、リトライリードテーブル２２から現在のインデックスの第１補正値を読み出す。コントローラ４は、Ｓ４３６で、第１補正値に基づきリード電圧ＶＡ～ＶＧを補正する。具体的には、コントローラ４は、リード電圧の現在値に第１補正値を加算して、リード電圧を補正する。
この後、コントローラ４は、リトライリードを実行する。すなわち、コントローラ４は、Ｓ４１６で、ＮＡＮＤメモリ５からデータとＥＢＣを読み出す。読み出す際のリード電圧は、Ｓ４３６で補正されたリード電圧である。
誤り訂正が成功した場合（Ｓ４２８の判定結果がＹＥＳの場合）、コントローラ４は、Ｓ４３８で、誤り訂正済みデータのランダマイズを解除する。
コントローラ４は、Ｓ４２２の処理又はＳ４３８の処理が完了すると、Ｓ４４２で、ＥＢＣとＯＢＣからリード電圧ＶＡ～ＶＧ毎の第２補正値を求める。第２補正値の求め方は、図１５乃至図１８を参照して説明した第１実施形態の求め方と同じである。
コントローラ４は、Ｓ４４４で、第２補正値を第２補正値テーブル２６に書き込み、第２補正値テーブル２６を更新する。コントローラ４は、Ｓ４４６で、インデックステーブル２４の第２補正値を求めた時のインデックスで現在のインデックスを書き換えて、インデックステーブル２４を更新する。
図２２は、図１９に示したリード動作と、図２０及び図２１に示したライト動作の一例の概要を示す。図１９は、第２実施形態に係るライト動作とリード動作を、データの変遷に従って示すものである。図１９において、角が丸いデータはランダマイズされているデータを示す。図１９において各矢印に付された符号は、図１９～図２１の各処理の符号と一致している。第２実施形態では、ライト時に、ランダマイズ済み且つ第１のＬ１符号による符号化データからＥＢＣが求められる。得られたＥＢＣは第２のＬ１符号により符号化される。ランダマイズ済み且つ第２のＬ１符号による符号化データとランダマイズ済み且つ第２のＬ１符号による符号化ＥＢＣがＮＡＮＤメモリ５に書き込まれる。また、リード時に、符号化データと符号化ＥＢＣがリードされ、符号化データからＯＢＣが計算され、符号化ＥＢＣからＥＢＣが計算される。
第２実施形態によっても、第１実施形態と同様に、リードコマンドに対する初回のリード動作のリード電圧がＥＢＣとＯＢＣとの差に応じて補正されるので、リトライリードの回数が減る可能性が高くなり、リードコマンドに対するレスポンスが低下することが未然に防止される。
［第３実施形態］
第１実施形態と第２実施形態では、ともにライト時にＥＢＣが求められ、ＥＢＣがＮＡＮＤメモリ５に書き込まれる。リード時にＮＡＮＤメモリ５からＥＢＣが読み出され、ＮＡＮＤメモリ５から読み出されたデータから求められたＯＢＣと比較される。比較結果に応じて、第２補正値が求められる。
次に、ＥＢＣはライト時にＮＡＮＤメモリ５に書き込まれるが、第２補正値はリード時ではなく、記憶装置のアイドル時に求められる第３実施形態を説明する。第３実施形態のシステム構成は、第１実施形態のシステム構成と同じである。第３実施形態のライト動作は、第１実施形態のライト動作又は第２実施形態のライト動作と同じである。
図２３は、アイドル時のコントローラ４の処理を示すフローチャートである。コントローラ４は、Ｓ５０２で、アイドル時であることを検出する。例えばホスト２からのライトコマンドやリードコマンドのＩ／Ｏコマンドが一定時間以上受信しない場合、アイドル時であることが検出される。アイドル時であることが検出されると、Ｓ５０４で、コントローラ４は、ＮＡＮＤメモリ５からリード電圧ＶＡ～ＶＧ毎のＥＢＣを読み出す。
コントローラ４は、Ｓ５０６で、各リード電圧ＶＡ～ＶＧについてのＳＳＲ（Ｓｉｎｇｌｅ Ｓｔａｔｅ Ｒｅａｄ）動作を実行し、各リード電圧ＶＡ～ＶＧ毎のＯＢＣを求める。単一のリード電圧でＳＳＲ動作が行われると、リード電圧におけるビット数が得られるので、このビット数からＯＢＣが求められる。全てのリード電圧におけるＥＢＣを保存する場合と、特定のリード電圧におけるＥＢＣのみを保存する場合がある。後者の場合、あるリード電圧でＳＳＲ動作を実行すると、書き込み単位の全ページのデータを読み出さなくても、ＥＢＣと同じリード電圧のＯＢＣを得ることができる。
コントローラ４は、Ｓ５０８で、ＥＢＣとＯＢＣから第２補正値を求める。第２補正値の求め方は、図１５乃至図１８を参照して説明した第１実施形態の求め方と同じである。
コントローラ４は、Ｓ５１２で、第２補正値テーブル２６を更新する。
コントローラ４は、Ｓ５１４で、インデックステーブル２４を更新する。
図２４は、第３実施形態によるリード動作の一例を示すフローチャートである。図２４のＳ６０２～Ｓ６１４は、図１０に示したＳ２０２～Ｓ２１４の処理、及び図２０に示したＳ４０２～Ｓ４１４の処理と同じであるため説明を省略する。
コントローラ４は、Ｓ６０９の処理又はＳ６１４の処理が完了すると、Ｓ６１６で、或るリード電圧についてＳＳＲ動作を実行し、ビット数を取得する。ＳＳＲ動作では、在るリード電圧でリードした時のビット数が得られる。これらのビット数は、各リード電圧ＶＡ～ＶＧ毎のＯＢＣＡ～ＯＢＣＧと同じである。
コントローラ４は、Ｓ６１８で、全てのリード電圧についてＳＳＲ動作を実行したか否かを判定する。
ＳＳＲ動作を実行していないリード電圧が残っている場合（Ｓ６１８の判定結果がＮＯの場合）、コントローラ４は、Ｓ６０６からＳ６１８までの処理を繰り返し実行する。
全てのリード電圧についてＳＳＲ動作を実行した場合（Ｓ６１８の判定結果がＹＥＳの場合）、コントローラ４は、Ｓ６２２で、ＳＳＲ動作により取得されたビット数を演算処理して通常のページリード動作で得られるライトデータを復元する。
図２５（ａ）は、図２３に示したアイドル時の動作の一例の概要を示す。ＮＡＮＤメモリ５から、リード電圧ＶＡ～ＶＧ毎のＥＢＣを記憶するページが読み出される。一方、各リード電圧ＶＡ～ＶＧでＳＳＲ動作が実行され、各リード電圧ＶＡ～ＶＧ毎のＯＢＣが求められる。ＥＢＣとＯＢＣの比較結果に基づいて第２補正値が求められる。
図２５（ｂ）は、図２４に示したリード動作の一例の概要を示す。第２補正値が適用されたリード電圧ＶＡ～ＶＧ毎にＳＳＲ動作が実行され、各リード電圧ＶＡ～ＶＧ毎のＯＢＣＡ～ＯＢＣＧと同じビット数が得られる。これらのビット数が演算処理されることによりデータが読み出される。リード電圧ＶＡ～ＶＧ毎のデータからロワーページ、ミドルページ、アッパーページのデータが作成される。
第３実施形態によれば、リード電圧ＶＡ～ＶＧ毎に補正されているリード電圧を用いてＳＳＲが行われ、ＳＳＲによるリードデータから各ページのデータが復元されるので、ページリードの場合よりも、リード電圧ＶＡ～ＶＧを細かく補正することができる。
［第４実施形態］
上述の実施形態では、ＥＢＣはＮＡＮＤメモリ５に書き込まれている。次に、ＥＢＣがＮＡＮＤメモリ５に書き込まれない第４実施形態を説明する。第４実施形態のシステム構成は、第１実施形態のシステム構成と同じである。
図２６は、ライト動作の一例を示す。コントローラ４は、Ｓ７０２で、ライトコマンドをホスト２から受信する。コントローラ４は、Ｓ７０４で、ライトコマンドに対応するライトデータをランダマイズする。なお、Ｓ７０４のランダマイズ処理は、書き込み単位のライトデータが揃っていることが必要である。ここでは、メモリセルがＴＬＣである例を説明するので、３ページ分のライトデータが揃ってから、ランダマイズ処理が実行される。
コントローラ４は、Ｓ７０６で、ランダマイズ済みデータに所定サイズ（フレームと称する）毎に誤り訂正符号（例えば、第１のＬ１符号）を付与して、符号化を行う。
コントローラ４は、Ｓ７０８で、誤り訂正符号が付与されたランダマイズ済みデータをＮＡＮＤメモリ５に書き込む。
図２７と図２８はリード動作の一例を示すフローチャートである。図２７のＳ８０２～Ｓ８１４は、図１０に示したＳ２０２～Ｓ２１４の処理、図２０に示したＳ４０２～Ｓ４１４の処理、及び図２４に示したＳ６０２～Ｓ６１４と同じであるため説明を省略する。
コントローラ４は、Ｓ８０９の処理又はＳ８１４の処理が完了すると、Ｓ８１６で、ＮＡＮＤメモリ５からデータを読み出す。読み出す際のリード電圧は、Ｓ８０９又はＳ８１４で補正されたリード電圧である。
書き込み単位のデータ、例えばメモリセルがＴＬＣである場合は３ページ分のライトデータが読み出されると、コントローラ４は、Ｓ８１８で、読み出したデータからＯＢＣを計算する。ＯＢＣの計算は、第１実施形態の計算と同じである。この段階では、リードしたデータの誤り訂正が未実行であるので、このデータから求めたビット数はＯＢＣである。
コントローラ４は、Ｓ８２２で、Ｓ８１６で読み出されたデータに対して誤り訂正処理を行い、ライトデータを復元する。
コントローラ４は、Ｓ８２４で、誤り訂正が成功したか否かを判定する。
誤り訂正が失敗した場合（Ｓ８２４の判定結果がＮＯの場合）、コントローラ４は、Ｓ８２６で、訂正不能エラー処理を行い、リード動作を終了する。
誤り訂正が成功した場合（Ｓ８２４の判定結果がＹＥＳの場合）、コントローラ４は、図２８のＳ８２８で、誤り訂正済みデータ、すなわち復元されたライトデータからＥＢＣを計算する。ＥＢＣの計算は、第１実施形態のライト動作における計算と同じである。この段階では、リードしたデータの誤り訂正が成功しているので、このデータから求めたビット数はＥＢＣである。
コントローラ４は、Ｓ８３２で、ＥＢＣとＯＢＣからリード電圧ＶＡ～ＶＧ毎の第２補正値を求める。コントローラ４は、Ｓ８３４で、第２補正値を第２補正値テーブル２６に書き込み、第２補正値テーブル２６を更新する。コントローラ４は、Ｓ８３６で、インデックステーブル２４の第２補正値を求めた時のインデックスで現在のインデックスを書き換えて、インデックステーブル２４を更新する。
第４実施形態によれば、リード時に誤り訂正が成功したデータからＥＢＣを計算するので、ライト時にＥＢＣをＮＡＮＤメモリ５に書き込むことが省略できる。このため、ＮＡＮＤメモリ５に記憶できるユーザデータ量がＥＢＣにより減少することがない。
なお、本発明は上記の各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
３…ＳＳＤ、４…コントローラ、５…ＮＡＮＤメモリ、６…ＤＲＡＭ、２２…リトライリードテーブル、２４…インデックステーブル、２６…第２補正値テーブル

Claims (10)

  1. 不揮発性メモリと、
    前記不揮発性メモリにデータをライトし、前記不揮発性メモリからデータをリードするコントローラと、を具備し、
    前記コントローラは、リード電圧を前記不揮発性メモリに印加して前記不揮発性メモリからデータをリードする時に得られるビット数の期待値と、前記リード電圧を前記不揮発性メモリに印加して前記不揮発性メモリからデータをリードした時に得られたビット数の実測値との差に応じて前記リード電圧を補正する、記憶装置。
  2. 前記コントローラは、
    前記不揮発性メモリからリードしたデータの誤り訂正を行い、
    前記誤り訂正が失敗した場合、前記リード電圧を第１補正値だけ変更し、リトライリード動作を行い、
    前記誤り訂正が成功した場合、前記期待値と前記実測値との差に応じて第２補正値を求める、請求項１記載の記憶装置。
  3. 前記コントローラは、
    リードコマンドを受けたことに応じたリード時のリード電圧の設定値が前記第２補正値を求めた時のリード電圧の設定値と等しい場合、前記リード電圧を前記第２補正値に応じて補正してリード動作を行う、請求項２記載の記憶装置。
  4. 前記コントローラは、
    ライト時に、前記期待値を求めて、前記期待値を前記不揮発性メモリの未使用部又は予備カラムにライトし、
    リード時又はアイドル時に、前記不揮発性メモリからリードした結果から前記実測値を求め、前記不揮発性メモリからリードした前記期待値と前記実測値との差に応じて前記第２補正値を求める、請求項２記載の記憶装置。
  5. 前記コントローラは、
    リード時に、前記不揮発性メモリからリードした結果から前記実測値を求め、前記不揮発性メモリからリードしたデータの誤り訂正後のデータから前記期待値を求め、前記実測値と前記期待値との差に応じて前記第２補正値を求める、請求項２記載の記憶装置。
  6. 前記コントローラは、前記不揮発性メモリに１メモリセル当たり複数ビットのデータをライトし、
    前記リード電圧は前記複数ビットのデータを判別するための複数のリード電圧を含み、
    前記コントローラは、前記複数のリード電圧の各々についての第２補正値を求める、請求項２記載の記憶装置。
  7. 前記コントローラは、前記不揮発性メモリに１メモリセル当たり複数ビットのデータをライトし、
    前記リード電圧は前記複数ビットのデータを判別するための複数のリード電圧を含み、
    前記コントローラは、前記複数のリード電圧の中の第１、第２のリード電圧についての第２補正値を求め、前記第１、第２のリード電圧についての第２補正値から前記複数のリード電圧の中の前記第１、第２のリード電圧以外の電圧についての第２補正値を推定する、請求項２記載の記憶装置。
  8. 前記コントローラは、前記実測値が前記期待値より大きい場合、前記リード電圧を一定電圧だけ下げる、請求項１記載の記憶装置。
  9. 前記コントローラは、前記実測値が前記期待値より大きい場合、前記実測値と前記期待値の差に応じた電圧だけ前記前記リード電圧を下げる、請求項１記載の記憶装置。
  10. 不揮発性メモリを具備する記憶装置のリード方法であって、
    リード電圧を前記不揮発性メモリに印加して前記不揮発性メモリからデータをリードする時に得られるビット数の期待値を求め、
    前記リード電圧を前記不揮発性メモリに印加して前記不揮発性メモリからデータをリードした時に得られたビット数の実測値を求め、
    前記期待値と前記実測値との差に応じて前記リード電圧を補正する、リード方法。
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