KR20050002624A - 반도체 기억 장치 및 이것을 이용한 전자 장치 - Google Patents

Abstract

고속의 데이터 판독을 가능하게 한 반도체 기억 장치와 이것을 이용한 전자 장치를 제공한다. 반도체 기억 장치는 각각 복수의 메모리 셀이 배열된 복수의 셀 어레이 블록과, 이 셀 어레이 블록의 메모리 셀 선택을 행하는 어드레스 디코드 회로와, 셀 어레이 블록의 셀 데이터 판독을 행하는 감지 증폭기 회로와, 이 감지 증폭기 회로에 의해 셀 데이터 판독이 행해지고 있는 동안, 칩 외부로 비지 신호를 출력하는 비지 신호 발생 회로를 구비하고, 제1 셀 어레이 블록 내의 제1 영역을 선택하는 제1 판독 사이클에서, 제1 셀 어레이 블록의 제1 영역에 대한 셀 데이터 판독과 제2 셀 어레이 블록의 제2 영역에 대한 셀 데이터 판독 동작이 동시에 실행되고, 그 동안 비지 신호 발생 회로는 트루 비지 신호를 출력하고, 그 후 감지 증폭기 회로가 보유하는 제1 영역의 판독 데이터를 칩 외부로 출력하는 판독 데이터 출력 동작이 실행되고, 제1 판독 사이클에 이어지는 제2 셀 블록의 제2 영역을 선택하는 제2 판독 사이클에서, 셀 데이터 판독 동작을 행하지 않고, 비지 신호 발생 회로가 트루 비지 신호보다 짧은 더미 비지 신호를 출력한 후, 감지 증폭기 회로가 보유하는 제2 영역의 판독 데이터에 대해서 판독 데이터 출력 동작이 실행된다.

Description

반도체 기억 장치 및 이것을 이용한 전자 장치{SEMICONDUCTOR MEMORY DEVICE AND ELECTRONIC DEVICE USING THE SAME}

본 발명은 반도체 기억 장치와 이것을 이용한 전자 장치에 관한 것이다.

현재 알려져 있는 EEPROM의 대부분은 부유 게이트에 전하를 축적하는 타입의 메모리 셀을 이용하고 있다. 그 중 하나인 NAND형 플래시 메모리의 셀 어레이는 복수의 메모리 셀을 직렬 접속한 MAND 셀 유닛을 배열하여 구성된다. NAND 셀 유닛 내의 메모리 셀은 인접하는 것끼리 소스, 드레인 확산층을 공유한다. 따라서, NAND형 플래시 메모리는 NAND 셀 유닛 내의 메모리 셀 수를 늘림으로써 비교적 작은 칩 면적으로 대용량화를 할 수 있다고 하는 이점을 갖는다.

NAND형 플래시 메모리는 상술된 바와 같이 복수의 메모리 셀이 직렬 접속되어 NAND 셀 유닛이 구성되고, 이것이 비트선에 접속된다. 데이터 판독 동작은 NAND 셀 유닛 내의 선택된 셀에 의한 비트선의 방전의 유무 또는 대소를 검출함으로써 행해진다. NAND 셀 유닛 내의 비선택 셀에는 데이터에 상관없이 셀이 온 상태가 되는 패스 전압이 인가된다. 그러나, 복수의 셀이 직렬 접속되기 때문에 NAND 셀 유닛의 채널 저항은 크고, 따라서 판독 셀 전류는 작다.

이 때문에, 셀 데이터에 따라 비트선 전압에 일정한 차가 생기기 까지 시간이 걸려 20 내지 25μsec 정도의 데이터 판독 시간이 필요하게 된다. 그 동안, 메모리 칩은 외부로 칩이 판독 동작 중인 것을 나타내는 비지 신호를 출력한다.

도 13은 종래의 NAND 플래시 메모리에 있어서의 데이터 판독 동작을 나타내고 있다. 칩 외부로부터 기입 인에이블 신호(WEn), 어드레스 래치 인에이블 신호 ALE="H"가 입력되고, I/O 단자로부터 어드레스가 입력되면, 셀 어레이의 데이터 판독이 개시된다. NAND 플래시 메모리에서는 통상 1페이지 단위의 데이터 판독이 행해진다. 데이터 판독이 개시되면, 비지 신호 R/B="L"(True Busy)이 칩 외부로 출력된다.

일정 시간의 판독 동작 후, 판독 인에이블 신호(REn)에 기초하여, 감지 증폭기에 판독된 1페이지분의 데이터는 I/O 버퍼를 통해 I/0 단자에 출력된다. 여기까지가 데이터 판독의 1사이클이다. 즉 데이터 판독 동작의 1사이클은 셀 어레이로부터 감지 증폭기로의 데이터 판독 동작(이하, "셀 데이터 판독" 동작이라고 한다)과, 감지 증폭기에 판독된 데이터의 칩 외부로의 출력 동작(이하, "판독 데이터 출력" 동작이라고 한다)을 포함한다. 복수 페이지에 걸친 데이터를 연속하여 판독하기 위해서는 이하 동일한 판독 사이클이 반복된다.

도 14는 칩 내부에서 어드레스 인크리먼트를 행함으로써 데이터 판독 시간의 단축을 도모한 데이터 판독 동작예를 나타내고 있다. 이 경우에는 페이지마다 어드레스를 입력하는 동작이 생략된다. 즉, 최초의 판독 사이클에서 선두 페이지 어드레스를 입력하면, 이후의 사이클에서는 자동적으로 내부 어드레스가 발생하여 데이터 판독을 행할 수 있다.

도 13 및 도 14의 어느 경우나, R/B="L"의 비지 기간, 셀 데이터 판독은 할 수 없다. 금후 더욱 NAND 셀 유닛 내의 메모리 셀 수를 늘려 대용량화한 경우에는, 셀 전류가 한층 작아져 셀 데이터 판독에 시간이 걸린다.

NAND형 플래시 메모리에 셀 어레이로부터의 판독 데이터를 일시 보유하는 시프트 레지스터 등의 데이터 회로를 구비하여, 판독이나 기입의 고속화를 도모하는 기술은 제안되어 있다(특허 문헌 1 참조).

[특허 문헌 1] 일본 특허 공개 2002-15585 공보

NAND형 플래시 메모리의 사양을 변경하지 않고 용량을 증대시키기 위해서는, 동일한 용량의 셀 어레이 블록을 복수개 배치하는 것이 행해진다. 이 경우, 각 셀 어레이 블록은 독립적으로 액세스 가능하게 하기 위해서 각각 로우 디코더나 감지 증폭기 회로를 구비한다.

이와 같은 대용량 NAND형 플래시 메모리에 있어서, 복수 셀 어레이 블록의 데이터를 순차적으로 판독하는 경우에, 각 데이터 판독마다 어드레스 입력을 행하고, 셀 데이터 판독 동작 동안 비지 신호를 출력하는 것은 고속의 데이터 판독을 어렵게 한다. 예를 들면, 메모리 칩의 파워 온 시, 모든 셀 어레이 블록에 기입되어 있는 각종 스테이터스 데이터(불량 어드레스 정보, 프로텍트 정보 등, 이력 정보, ID 정보 등)를 판독하여 체크하는 경우에, 데이터량이 작음에도 불구하고, 긴 판독 시간이 필요하게 된다.

본 발명은 고속의 데이터 판독을 가능하게 한 반도체 기억 장치와 이것을 이용한 전자 장치를 제공하는 것을 목적으로 하고 있다.

도 1은 본 발명의 실시 형태에 의한 NAND형 플래시 메모리의 기능 블록 구성을 나타내는 도면.

도 2는 동 실시 형태의 뱅크 구성을 나타내는 도면.

도 3은 동 실시 형태의 셀 어레이의 구성을 나타내는 도면.

도 4는 동 실시 형태의 감지 증폭기 회로의 감지 유닛 구성을 나타내는 도면.

도 5는 동 실시 형태의 어드레스 보유 회로의 구성을 나타내는 도면.

도 6은 동 실시 형태의 데이터 임계값 분포를 나타내는 도면.

도 7은 동 실시 형태의 기입 동작을 설명하기 위한 도면.

도 8은 동 실시 형태의 판독 동작 흐름을 나타내는 도면.

도 9는 다른 판독 동작 흐름을 나타내는 도면.

도 10은 동 실시 형태의 뱅크 어드레스 할당을 나타내는 도면.

도 11은 도 8의 동작 흐름에 의한 데이터 판독 동작 타이밍도.

도 12는 도 9의 동작 흐름에 의한 데이터 판독 동작 타이밍도.

도 13은 종래의 NAND형 플래시 메모리의 데이터 판독 동작 타이밍도.

도 14는 종래의 NAND형 플래시 메모리의 다른 데이터 판독 동작 타이밍도.

도 15는 디지털 스틸 카메라에 적용한 실시 형태를 나타내는 도면.

도 16은 동 디지털 스틸 카메라의 내부 구성을 나타내는 도면.

도 17a는 비디오 카메라에 적용한 실시 형태를 나타내는 도면.

도 17b는 텔레비전에 적용한 실시 형태를 나타내는 도면.

도 17c는 오디오 기기에 적용한 실시 형태를 나타내는 도면.

도 17d는 게임기기에 적용한 실시 형태를 나타내는 도면.

도 17e는 전자 악기에 적용한 실시 형태를 나타내는 도면.

도 17f는 휴대 전화에 적용한 실시 형태를 나타내는 도면.

도 17g는 퍼스널 컴퓨터에 적용한 실시 형태를 나타내는 도면.

도 17h는 퍼스널 디지털 어시스턴트(PDA)에 적용한 실시 형태를 나타내는 도면.

도 17i는 보이스 레코더에 적용한 실시 형태를 나타내는 도면.

도 17j는 PC 카드에 적용한 실시 형태를 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1…셀 어레이

2…로우 디코더

3…감지 증폭기 회로

4…컬럼 디코더

5…I/O 버퍼

6…어드레스 보유 회로

7…컨트롤러

8…비지 신호 발생 회로

9…고전압 발생 회로

51…어드레스 전송 회로

52…어드레스 래치

53…어드레스 일치 검출 회로

PBi(i=0 내지 3)…셀 어레이 블록

NU…NAND 셀 유닛

본 발명에 따른 반도체 기억 장치는 각각 복수의 메모리 셀이 배열된 복수의 셀 어레이 블록과, 상기 셀 어레이 블록의 메모리 셀 선택을 행하는 어드레스 디코드 회로와, 상기 셀 어레이 블록의 셀 데이터 판독을 행하는 감지 증폭기 회로와, 상기 감지 증폭기 회로에 의해 셀 데이터 판독이 행해지고 있는 동안, 칩 외부로 비지 신호를 출력하는 비지 신호 발생 회로를 구비하고, 제1 셀 어레이 블록 내의 제1 영역을 선택하는 제1 판독 사이클에 있어서, 제1 셀 어레이 블록의 제1 영역에 대한 셀 데이터 판독과 제2 셀 어레이 블록의 제2 영역에 대한 셀 데이터 판독 동작이 동시에 실행되고, 그 동안 상기 비지 신호 발생 회로는 트루 비지 신호를 출력하고, 그 후 상기 감지 증폭기 회로가 보유하는 상기 제1 영역의 판독 데이터를 칩 외부로 출력하는 판독 데이터 출력 동작이 실행되며, 제1 판독 사이클에 이어지는 제2 셀 블록의 상기 제2 영역을 선택하는 제2 판독 사이클에 있어서, 셀 데이터 판독 동작을 행하지 않고, 상기 비지 신호 발생 회로가 상기 트루 비지 신호보다짧은 더미 비지 신호를 출력한 후, 상기 감지 증폭기 회로가 보유하는 상기 제2 영역의 판독 데이터에 대해서 판독 데이터 출력 동작이 실행된다.

이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다.

도 1은 본 발명의 실시 형태에 의한 NAND형 플래시 메모리의 기능 블록 구성을 나타내고 있다. 셀 어레이(1)는 복수의 부유 게이트형 메모리 셀(MC)을 매트릭스 배열하여 구성된다. 로우 디코더(워드선 드라이버를 포함한다)(2)는 셀 어레이(1)의 블록 선택 및 워드선이나 선택 게이트선의 선택 구동을 행한다. 감지 증폭기 회로(3)는 셀 어레이(1)의 비트선 데이터를 감지하는 1페이지분의 감지 증폭기를 구비하여 페이지 버퍼를 구성한다.

1페이지분의 판독 데이터는 컬럼 디코더(컬럼 게이트)(4)에 의해 선택되어, I/O 버퍼(5)를 통해 외부 I/O 단자에 출력된다. I/O 단자로부터 공급되는 기입 데이터는 컬럼 디코더(4)에 의해 선택되어 감지 증폭기 회로(3)에 로드된다. 어드레스 신호(Add)는 I/O 버퍼(5)를 통해 어드레스 보유 회로(6)에 입력되고, 로우 및 컬럼 어드레스가 각각 로우 디코더(2) 및 컬럼 디코더(4)에 전송된다.

컨트롤러(7)는 기입 인에이블 신호/WE, 판독 인에이블 신호/RE, 어드레스 래치 인에이블 신호(ALE), 커맨드 래치 인에이블 신호(CLE) 등의 제어 신호에 기초하여, 판독, 기입 및 소거 동작의 내부 타이밍 신호를 출력한다. 또한 이들 타이밍 신호에 기초하여 데이터 기입 및 소거의 시퀀스 제어를 행하여, 데이터 판독 동작 제어를 행한다. 고전압 발생 회로(9)는 컨트롤러(7)에 의해 제어되어, 데이터 기입이나 소거에 이용되는 여러 가지 고전압을 발생시킨다. 비지 신호 발생 회로(8)는 동작 모드에 따라, 셀 어레이의 액세스 상태를 칩 외부에 알리기 위한 비지 신호 R/B를 출력한다.

실제의 메모리 칩 상에서는 셀 어레이(1)는 상호 물리적으로 독립한 복수의 셀 어레이 블록에 의해 구성된다. 도 2는 4개의 셀 어레이 블록(PGi)(i=0 내지 3)가 배치된 예를 나타내고 있다. 각 셀 어레이 블록(PBi)는 각각 로우 디코더(2), 컬럼 디코더(4) 및 감지 증폭기 회로(3)를 구비하고, 원리적으로는 상호 독립적으로 액세스 가능한 메모리 뱅크(BANK0 내지 BANK3)를 구성한다. 어드레스 버스(11) 및 데이터 버스(12)는 전 뱅크에 공통으로 배치된다. 각 뱅크에는 뱅크 어드레스(BA)에 의해 제어되는 뱅크 스위치(10)가 배치되고, 이것에 의해 각 뱅크와 데이터 버스(12) 사이의 데이터 전송이 제어된다.

도 3은 셀 어레이(1)의 상세한 구성을 나타내고 있다. 셀 어레이(1)는 상호 교차하는 복수씩의 워드선(WL)과 비트선(BL)을 갖는다. 각 워드선(WL)과 비트선(BL)의 교차부에 메모리 셀(MC)이 배치된다. 복수개(도의 예에서는 16개)의 부유 게이트형 메모리 셀(MC0 내지 MC15)은 직렬 접속되어 셀 스트링을 구성한다. 셀 스트링의 일단측 셀의 소스와 공통 소스선(CELSRC)의 사이에는 선택 게이트 트랜지스터(SG1)가 개재되고, 타단측 셀의 드레인과 비트선(BL)의 사이에는 선택 게이트 트랜지스터(SG2)가 개재된다. 하나의 셀 스트링과 그의 양단에 접속된 두개의 선택 트랜지스터에 의해 NAND 셀 유닛(NU)이 구성된다.

각 메모리 셀(MC0 내지 MC15)의 제어 게이트는 워드선(WL0 내지 WL15)에 접속되고, 선택 게이트 트랜지스터(SG1, SG2)의 게이트는 워드선과 병행하는 선택 게이트선(SGS, SGD)에 접속된다. 한 개의 워드선에 따른 복수의 메모리 셀의 집합이 데이터 판독 및 기입의 단위인 1페이지가 된다. 상술한 바와 같이 워드선 방향으로 늘어서는 복수의 NAND 셀 유닛의 집합은 통상 데이터 소거의 단위가 되는 1블록이 되고, 비트선 방향으로 복수의 블록(BLK0 내지 BLKn)이 배치된다.

도 4는 페이지 버퍼를 구성하는 감지 증폭기 회로(3)의 감지 유닛 구성을 나타내고 있다. 감지 유닛은 판독 데이터를 감지하고, 기입 데이터를 보유하기 위한 데이터 래치(31)를 갖는다. 데이터 래치(31)의 두개의 데이터 노드(N1, N2)의 한쪽(N1)은 전송 게이트인 NMOS 트랜지스터(MN3)를 통해 감지 노드(SN)에 접속되고, 감지 노드(SN)는 다시 클램프용 NMOS 트랜지스터(MN1)를 통해 비트선(BL)에 접속되어 있다. 감지 노드(SN)에는 이 감지 노드(SN) 및 비트선(BL)을 프리차지하기 위한 NMOS 트랜지스터(MN2)가 접속되어 있다.

데이터 노드(N1)에는 기입 데이터를 일시 기억하고, 이것을 수정하여 데이터 래치(31)에 재기입하기 위한 데이터 기억 회로(32)가 접속되어 있다. 구체적으로 데이터 기입은 기입 펄스 인가와 검증 판독의 반복에 의해 행해진다. 이와 같은 기입 방식에 있어서, 어느 기입 사이클의 기입 데이터는 로드된 기입 데이터와 직전의 기입 사이클의 감지 데이터에 기초하여 재기입할 필요가 있다. 데이터 기억 회로(32)는 그와 같은 기입 데이터의 재기입에 이용된다.

데이터 노드(N1)는 컬럼 게이트인 NMOS 트랜지스터(MN4)를 통해 데이터 버스(12)의 하나에 접속된다.

이와 같은 감지 증폭기 회로(3)에 의한 데이터 기입 및 판독의 동작을 간단히 설명한다. 데이터 기입에 앞서서 미리 선택 블록 내의 데이터 소거가 행하여지고, 선택 블록 내의 셀은 임계값이 마이너스인 "1" 데이터 상태(소거 상태)로 설정된다. 이치 데이터 기억인 경우의 "0", "1" 데이터의 임계값 분포는 도 6과 같이 된다. 데이터 기입은 페이지 단위로 행해진다. 기입 데이터 "0", "1"에 따라 비트선(BL)에는 Vss, Vdd가 공급되고, 이것이 NAND 셀 유닛 내의 선택 셀의 채널까지 전송된다. 데이터 "1"인 경우 NAND 셀 채널이 Vdd-Vth(Vth는 선택 게이트 트랜지스터의 임계값)까지 충전되어 플로팅이 된다.

이 상태에서 선택 워드선에 승압된 기입 전압(Vpgm)을 공급함으로써, "0" 기입 셀에서는 FN터널링에 의해 채널로부터 부유 게이트에 전자가 주입된다. 이것에 의해 "0" 기입 셀에서는 임계값이 플러스인 "0" 데이터 상태가 얻어진다. "1" 기입 셀(기입 금지 셀)에서는 채널이 용량 커플링에 의해 승압되어, 전자 주입이 발생하지 않는다.

실제의 데이터 기입에서는 데이터 임계값 분포를 일정 범위에 넣기 위해 도 7에 도시한 바와 같이 기입 펄스 인가와, 기입 상태를 확인하는 검증판독이 복수회 반복된다. 감지 증폭기 회로(3)에서는 각 기입 사이클의 검증판독에 의해 "0" 기입이 완료된 셀은 이후 기입 금지("1" 기입)로 하고, "0" 기입이 불충분한 셀에 대해서 재차 "0" 기입을 행한다고 하는 기입 데이터의 수정이 행해진다.

데이터 판독 시에는 우선 프리차지용 NMOS 트랜지스터(MN2) 및 클램프용 NMOS 트랜지스터(MN1)에 의해 감지 노드(SN) 및 비트선(BL)을 Vdd에 프리차지한다. 그 후, 선택 워드선에 0V를 공급하고, 비선택 워드선에는 셀 데이터에 상관없이 온상태가 되는 패스 전압(Vread)를 공급하여, 선택 셀에 의해 비트선을 방전시킨다. 데이터에 따라 비트선 방전의 유무 또는 대소가 결정된다. 따라서 비트선 전압을 클램프용 NMOS 트랜지스터(MN1) 및 전송용 NMOS 트랜지스터(MN3)를 통해 데이터 노드(N1)에 전송함으로써 데이터 "0", "1"이 감지된다. 검증판독 동작은 선택 워드선에 공급하는 전압을 도 6에 도시하는 검증판정 전압(Vv)으로 하는 것 외에, 통상의 데이터 판독과 다르지 않다.

도 5는 어드레스 보유 회로(6) 중의 특히 페이지 선택을 행하기 위한 로우 어드레스계의 구성을 나타내고 있다. 클럭(CLK)에 의해 구동되는 4개의 CMOS 전송 게이트(TG1 내지 TG4)가 직렬 접속되고, 어드레스 입력 노드(Ain)에 공급되는 어드레스 비트를 전송, 보유하는 어드레스 전송 회로(51)가 구성되어 있다. 전송 게이트 TG1 및 TG4는, 클럭(CLK)이 "H"로 도통하여, 전송 게이트 TG2 및 TG3은, 클럭(CLK)이 "L"로 도통한다. 전송 게이트 TG1와 TG2의 접속 노드 Na의 데이터는 리세트 신호(RESETn)가 "H"로 활성화되는 NAND 게이트 G1을 통해, 전송 게이트 TG2와 TG3의 접속 노드 Nb에 전송 가능하다. 마찬가지로, 전송 게이트 TG3와 TG4의 접속 노드 Nc의 데이터는 리세트 신호(RESETn)가 "H"로 활성화되는 NAND 게이트 G2를 통해 어드레스 출력 노드(Aout)에 전송 가능하다.

따라서, 리세트 신호 RESENTn="H"이고, 클럭이 CLK="H"일 때, 입력 노드(Ain)에 공급된 어드레스 비트 데이터는 전송 게이트 TG1를 통해 노드 Na에 전송된다. 이 때 전송 게이트 TG2는 오프이지만, 노드 Na의 어드레스 데이터는 NAND 게이트 G1을 통해 노드 Nb에 전송된다. 클럭이 CLK="L"이 되면, 전송 게이트 TG1,TG4가 오프, TG2, TG3이 온이 되어, 노드 Na, Nb, Nc가 전송된 어드레스 비트 데이터를 보유함과 동시에, 그 비트 데이터는 NAND 게이트 G2를 통해 출력 노드(Aout)에 출력된다.

어드레스 출력 노드(Aout)에는 출력된 어드레스 데이터를, 다음의 어드레스가 입력될 때까지 보유하기 위한 어드레스 래치(52)가 접속되어 있다. 어드레스 래치(52)는 입출력을 교차 접속한 NAND 게이트 G3, G4에 의해 구성된다. 즉 출력 노드(Aout)에 출력된 어드레스 비트 데이터는 세트 신호(SET)에 의해 활성화되는 NAND 게이트 G5를 통해 어드레스 래치(52)에 래치된다. 세트 신호(SET)는 셀 데이터 판독 종료 시에 출력되는 타이밍 신호이다.

어드레스 출력 노드(Aout)에는 이 출력 노드(Aout)에 출력된 어드레스 데이터와 어드레스 래치(53)가 보유하는 전 판독 사이클의 어드레스 데이터의 일치를 검출하는 일치 검출 회로(53)가 접속되어 있다. 이 일치 검출 회로(53)는 예를 들면 배타적 논리합 게이트에 의해 구성할 수 있다. 일치 검출 회로(53)의 검출 출력은 컨트롤러(7)에 전송되어, 후술하는 바와 같이 짧은 더미 비지 신호를 출력하여 셀 데이터 판독 동작을 스킵하는 제어에 이용된다.

다음에 이 실시 형태의 NAND형 플래시 메모리의 데이터 판독 동작을 설명한다. 도 10은 뱅크(BANK0-3)의 어드레스 할당을 나타내고 있다. 도시한 바와 같이 어드레스의 예를 들면 하위 2 비트 A0, A1이 뱅크 어드레스(BA)로서 할당된다. 상위 비트 A3-An은 각 뱅크 공통으로 페이지 어드레스로서 할당되어 있다. 예를 들면 도 10에 도시한 바와 같이 각 뱅크 내의 대응하는 페이지(PAGEi)는 뱅크 어드레스 (BA) 이외에는 동일한 어드레스가 할당된다.

이 실시 형태에서는 상술한 바와 같이 데이터 판독 동작에 있어서, 전 뱅크가 동시에 활성화되는, "전 뱅크 선택 모드"를 전제로 하고 있다. 즉, 전 뱅크에있어서, 로우 디코더(2)가 동시에 활성화되어 셀 데이터 판독이 행해진다. 또, 이 전 뱅크 선택 모드는 칩에 고정적으로 설정된 것이어도 되고, 또는 커맨드에 의해 설정되는 것이어도 된다. 전 뱅크 선택 모드에 있어서, 각 뱅크 내의 대응하는 페이지를 순차적으로 판독하는 경우에, 이 실시 형태에서는 어드레스 일치 검출에 기초하여, 셀 데이터 판독 동작을 행하지 않고, 판독 데이터 출력 동작을 행한다고 하는 동작 제어가 행해진다.

도 11은 복수의 판독 사이클이 연속하는 경우의 동작 타이밍을 나타내고 있다. 상술한 바와 같이 1사이클의 데이터 판독 동작은 셀 어레이로부터 감지 증폭기 회로에 데이터를 판독하는 "셀 데이터 판독"과, 감지 증폭기 회로에 판독된 데이터를 칩 외부로 출력하는 "판독 데이터 출력" 동작을 갖는다. 판독 사이클 1에서는 통상대로 기입 인에이블 신호(WEn)와 어드레스 래치 인에이블 신호(ALE)에 기초하여, 예를 들면 뱅크(BANK0)의 페이지(PAGEi)를 지정하는 어드레스가 입력되어, 전 뱅크에서 셀 데이터 판독 동작이 개시된다. 셀 데이터가 감지 증폭기 회로에 판독되고 있는 동안, 비지 신호 R/B="L"(True Busy)이 출력된다. 이 셀 데이터 판독이 종료되면 R/B="H"가 되고, 판독 인에이블 신호(REn)의 입력에 의해, 선택된 뱅크에 대해서 판독 데이터 출력 동작이 행해진다.

다음의 판독 사이클 2에서는 마찬가지로 어드레스가 입력된다. 그 입력 어드레스가 앞의 판독 사이클 1과는 뱅크 어드레스(BA)가 다를 뿐으로, 뱅크(BANK1)의 동일 페이지(PAGEi)를 선택하는 것으로 하면, 그 셀 데이터는 앞의 판독 사이클 1에서 이미 감지 증폭기 회로에 판독되어 있다. 따라서, 페이지 어드레스의 일치가 검출되면, 셀 데이터 판독 동작을 스킵하는 제어가 행해진다. 이 때, 오동작 방지를 위해, 짧은 기간, 비지 신호 R/B="L"(Dummy Busy)이 출력된다. 그 후, 뱅크 어드레스(BA)에서 선택된 뱅크(BANK1)에 대해서 판독 데이터 출력 동작이 행해진다.

다음의 판독 사이클 3에서 마찬가지로, 뱅크(BANK2)의 페이지(PAGEi)를 선택하는 어드레스가 입력되었다고 하면, 판독 사이클 2와 같이 셀 데이터 판독 동작을 행하지 않고, 뱅크(BANK2)의 감지 증폭기 회로의 판독 데이터 출력 동작이 행해진다. 판독 사이클 4에서는 전 사이클 3과는 다른 페이지 어드레스가 입력된 경우를 나타내고 있고, 통상대로 셀 데이터 판독 동작과, 판독 데이터 출력 동작이 행해진다.

도 8은 이상과 같은 데이터 판독 사이클의 컨트롤러(7)에 의한 동작 제어 흐름을 나타내고 있다. 어드레스 신호가 입력되면, 도 5에 도시한 어드레스 보유 회로(6) 내에서, 그 어드레스와 전 판독 사이클에서의 어드레스의 일치 검출이 행해진다(단계 S1). 구체적으로 어드레스 일치 검출이 행하여지는 것은 전 어드레스 비트 중의 페이지 어드레스에 대해서이다. 페이지 어드레스의 일치가 검출되지 않으면, 리세트 신호(RESETn)가 출력되고(단계 S2), 통상대로 셀 데이터 판독 동작이 실행되고, 동시에 칩 외부로 비지 신호 R/B="L"이 출력된다(단계 S3). 단계 S2,S3의 전후는 어느 것이라도 좋다.

셀 데이터 판독이 종료되면 세트 신호(SET)가 출력된다(단계 S4). 이것에 의해 페이지 어드레스는 도 5에 도시한 어드레스 래치(52)에 보유된다. 그리고 계속해서 판독 데이터 출력 동작이 행해진다(단계 S5). 단계 S1에서 어드레스 일치가 검출된 경우에는 더미 비지 신호 R/B="L"이 출력되고(단계 S6), 셀 데이터 판독 동작을 행하지 않고, 어드레스에 의해 지시되어 있는 뱅크의 감지 증폭기 회로가 보유하는 데이터의 출력 동작이 행해진다(S5).

이상과 같이 이 실시 형태에 의하면, 전 뱅크 선택 모드를 갖는 NAND 플래시 메모리이고, 또한 복수의 판독 사이클이 다른 뱅크 내의 대응하는 페이지를 순차적으로 판독한다고 하는 요구에 대해서, 셀 데이터 판독 동작을 생략함으로써 고속 판독이 가능하게 된다. 게다가 외부로부터의 제어 방법은 종래의 사양을 변경하지 않고 그대로 이용할 수 있다.

예를 들면, NAND 플래시 메모리의 모든 뱅크의 선두 페이지에 각종 스테이터스 데이터가 기입되는 것으로 한다. 이와 같은 NAND 플래시 메모리에 있어서, 칩의 파워 온 시에 각 뱅크의 스테이터스 데이터를 판독하여 체크하는 경우에 고속의 체크가 가능하게 된다.

또한, 다치 기억을 행하는 경우에는 기입의 고속화를 위해 어드레스 할당의 여하에 관계없이 "전 뱅크 선택 모드"에서의 기입이 행해진다. 이 경우에는 판독도 "전 뱅크 선택 모드"로 할 가능성이 높기 때문에 이 실시 형태는 유효하게 된다.

그런데, 도 10에 도시한 바와 같이 하위 2 비트가 뱅크 어드레스(BA)로서 할당된 경우, 칩 내부에서의 어드레스 인크리먼트에 의해 순차적으로 뱅크를 선택할 수 있다. 따라서, 각 뱅크 내의 동일 페이지(PAGEi)를 순차적으로 액세스하는 연속 판독의 요구에 대해서는 후속의 어드레스 입력을 생략하여 더욱 고속화를 도모할 수 있다.

도 12는 그와 같은 데이터 판독 동작 타이밍을 도 11에 대응시켜 나타내고 있다. 최초의 판독 사이클 1에서는 어드레스 초기치를 입력하여 도 11의 경우와 마찬가지인 데이터 판독 동작이 행해진다. 연속 판독이 지시되어 있으면, 다음의 판독 사이클 2에서는 짧은 더미 비지 신호 R/B="L"이 출력되고, 어드레스가 인크리먼트되어, 판독 인에이블 신호(REn)의 입력만으로 다음의 뱅크의 판독 데이터 출력 동작이 실행된다. 이하 마찬가지이고, 도 12에서는 사이클 1 내지 4까지의 연속 판독이 지시되어 있는 예를 나타내고 있다. 이것에 의해 도 10에 도시하는 뱅크(BANK0-3)의 대응 페이지(PAGEi)의 데이터를 연속적으로 고속으로 판독할 수 있다.

도 9는 이와 같은 연속 판독의 경우의 동작 흐름을 나타내고 있다. 일정 범위의 어드레스의 연속 액세스인지의 여부의 판단(단계 S11)은 예를 들면 커맨드에 의해 행해진다. 연속 액세스인 것이 판정되어, 뱅크(BANK0)의 페이지(PAGEi)를 지정하는 어드레스(BA=<0, 0>)가 입력되면, 비지 신호 R/B="L"이 출력되어 셀 데이터 판독이 행해진다(단계 S12). 그리고, 판독 인에이블 신호(REn)를 받아 뱅크(BANK0)의 판독 데이터 출력 동작이 행해진다(단계 S13).

이 판독 데이터 출력 동작이 끝나면, 지정된 전 어드레스의 판독이 종료하였는지의 여부가 판단된다(단계 S14). 판정 결과가 NO이면, 어드레스가 인크리먼트되어, BA=<1, 0>이 되는 내부 어드레스가 출력된다(단계 S15). 그리고, 더미 비지 신호 R/B="L"이 출력되고(단계 S16), 자동적으로 다음의 뱅크(BANK1)의 이미 감지 증폭기에 판독되어 있는 페이지(PAGEi)의 데이터 출력 동작이 행해진다(단계 S13). 이하 마찬가지로, 지정된 전 어드레스의 데이터 판독이 종료할 때까지, 순차적으로 각 뱅크의 판독 데이터 출력 동작이 반복된다.

연속 액세스 요구가 아닌 경우에는, 통상대로 입력 어드레스에 따라서 셀 데이터 판독 동작(단계 S17), 판독 데이터 출력 동작(단계 Sl8)이 행해진다.

이 실시 형태에 의하면, 복수 뱅크에 대해서 동일 블록 및 페이지 어드레스의 데이터를 보다 고속으로 판독할 수 있다.

다음에, 상기 실시 형태에 의한 불휘발성 반도체 기억 장치를 탑재한 전자 카드와, 그 전자 카드를 이용한 전자 장치의 실시 형태를 설명한다.

도 15는 이 실시 형태에 의한 전자 카드와, 이 전자 카드를 이용한 전자 장치의 구성을 나타낸다. 여기에서는 전자 장치는 휴대 전자 기기의 일례로서의 디지털 스틸 카메라(101)를 나타낸다. 전자 카드는 디지털 스틸 카메라(101)의 기록 매체로서 이용되는 메모리 카드(61)이다. 메모리 카드(61)는 앞의 각 실시 형태에서 설명한 불휘발성 반도체 장치 또는 메모리 시스템이 집적화되어 밀봉된 IC 패키지(PK1)를 갖는다.

디지털 스틸 카메라(101)의 케이스에는 카드 슬롯(102)과, 이 카드슬롯(102)에 접속된, 도시하지 않은 회로 기판이 수납되어 있다. 메모리 카드(61)는 카드 슬롯(102)에 탈거 가능하게 장착된다. 메모리 카드(61)는 카드 슬롯(102)에 장착되면 회로 기판 위의 전기 회로에 전기적으로 접속된다.

전자 카드가 예를 들면, 비접촉형의 IC 카드인 경우, 카드 슬롯(102)에 수납되고, 또는 근접함으로써 회로 기판 위의 전기 회로에 무선 신호에 의해 접속된다.

도 16은 디지털 스틸 카메라의 기본적인 구성을 나타낸다. 피사체로부터의 빛은 렌즈(103)에 의해 집광되어 촬상 장치(104)에 입력된다. 촬상 장치(104)는 예를 들면 CMOS 이미지 센서이고, 입력된 빛을 광전 변환하여 아날로그 신호를 출력한다. 이 아날로그 신호는 아날로그 증폭기(AMP)에 의해 증폭된 후, A/D 컨버터에 의해 디지털 변환된다. 변환된 신호는 카메라 신호 처리 회로(105)에 입력되어, 예를 들면 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 및 색 분리 처리를 행한 후, 휘도 신호와 색차 신호로 변환된다.

화상을 모니터하는 경우, 카메라 신호 처리 회로(105)로부터 출력된 신호는 비디오 신호 처리 회로(106)에 입력되어 비디오 신호로 변환된다. 비디오 신호의 방식으로서는 예를 들면 NTSC(National Television System Committee)를 들 수 있다. 비디오 신호는 표시 신호 처리 회로(107)를 통하여 디지털 스틸 카메라(101)에 부착된 표시부(108)에 출력된다. 표시부(108)는 예를 들면 액정 모니터이다.

비디오 신호는 비디오 드라이버(109)를 통해 비디오 출력 단자(110)에 공급된다. 디지털 스틸 카메라(101)에 의해 촬상된 화상은 비디오 출력 단자(110)를 통해, 예를 들면 텔레비전 등의 화상 기기에 출력할 수 있다. 이것에 의해 촬상한화상을 표시부(108) 이외에서도 표시할 수 있다. 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105)는 마이크로 컴퓨터(111)에 의해 제어된다.

화상을 캡쳐하는 경우, 조작 버튼 예를 들면 셔터 버튼(112)을 조작자가 누른다. 이것에 의해 마이크로 컴퓨터(111)가 메모리 컨트롤러(113)를 제어하고, 카메라 신호 처리 회로(105)로부터 출력된 신호가 프레임 화상으로서 비디오 메모리(114)에 기입된다. 비디오 메모리(114)에 기입된 프레임 화상은 압축/신장 처리 회로(115)에 의해 소정의 압축포맷에 기초하여 압축되고, 카드 인터페이스(116)를 통해 카드 슬롯(102)에 장착되어 있는 메모리 카드(61)에 기록된다.

기록한 화상을 재생하는 경우, 메모리 카드(61)에 기록되어 있는 화상을, 카드 인터페이스(116)를 통해 판독하고, 압축/신장 처리 회로(115)에 의해 신장한 후, 비디오 메모리(114)에 기입한다. 기입된 화상은 비디오 신호 처리 회로(106)에 입력되어, 화상을 모니터하는 경우와 마찬가지로 표시부(108)나 화상 기기에 투영된다.

또 이 구성에서는 회로 기판(100) 위에 카드 슬롯(102), 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/신장 처리 회로(115), 및 카드 인터페이스(116)가 실장된다.

단, 카드 슬롯(102)에 대해서는 회로 기판(100) 위에 실장될 필요는 없고,커넥터 케이블 등에 의해 회로 기판(100)에 접속되도록 할 수 있다.

회로 기판(100) 위에는 또한 전원 회로(117)가 실장된다. 전원 회로(117)는 외부 전원, 또는 전지로부터의 전원의 공급을 받아 디지털 스틸 카메라의 내부에서 사용하는 내부 전원 전압을 발생시킨다. 전원 회로(117)로서 DC-DC 컨버터를 이용할 수 있다. 내부 전원 전압은 상술한 각 회로에 공급되는 것 외에, 스트로브(118), 표시부(108)에도 공급된다.

이상과 같이 이 실시 형태의 전자 카드는 디지털 스틸 카메라 등의 휴대 전자 기기에 이용하는 것이 가능하다. 또한 이 전자 카드는 휴대 전자 기기뿐만 아니라, 도 17a-17j에 도시한 바와 같은 다른 각종 전자 기기에 적용할 수 있다. 즉, 도 17a에 도시하는 비디오 카메라, 도 17b에 도시하는 텔레비전, 도 17c에 도시하는 오디오 기기, 도 17d에 도시하는 게임기기, 도 17e에 도시하는 전자 악기, 도 17f에 도시하는 휴대 전화, 도 17g에 도시하는 퍼스널 컴퓨터, 도 17h에 도시하는 퍼스널 디지털 어시스턴트(PDA), 도 17i에 도시하는 보이스 레코더, 도 17j에 도시하는 PC 카드 등에 상기 전자 카드를 이용할 수 있다.

본 발명은 상기 실시 형태로 한정되지 않는다. 예를 들면 상기 실시 형태에서는 NAND형 플래시 메모리를 설명했지만, NOR형, DINOR형 등의 다른 불휘발성 반도체 기억 장치, 또한 DRAM 등에도 마찬가지로 본 발명을 적용할 수 있다.

이상 기술한 바와 같이 본 발명에 의하면 데이터 판독의 고속화를 도모한 반도체 기억 장치를 제공할 수 있다.

Claims (14)

1. 각각 복수의 메모리 셀이 배열된 복수의 셀 어레이 블록과,

   상기 셀 어레이 블록의 메모리 셀 선택을 행하는 어드레스 디코드 회로와,

   상기 셀 어레이 블록의 셀 데이터 판독을 행하는 감지 증폭기 회로와,

   상기 감지 증폭기 회로에 의해 셀 데이터 판독이 행해지고 있는 동안, 칩 외부로 비지 신호를 출력하는 비지 신호 발생 회로를 구비하고,

   제1 셀 어레이 블록 내의 제1 영역을 선택하는 제1 판독 사이클에 있어서, 제1 셀 어레이 블록의 제1 영역에 대한 셀 데이터 판독과 제2 셀 어레이 블록의 제2 영역에 대한 셀 데이터 판독 동작이 동시에 실행되고, 그 동안 상기 비지 신호 발생 회로는 트루 비지 신호를 출력하고, 그 후 상기 감지 증폭기 회로가 보유하는 상기 제1 영역의 판독 데이터를 칩 외부로 출력하는 판독 데이터 출력 동작이 실행되고,

   제1 판독 사이클에 이어지는 제2 셀 블록의 상기 제2 영역을 선택하는 제2 판독 사이클에 있어서, 셀 데이터 판독 동작을 행하지 않고, 상기 비지 신호 발생 회로가 상기 트루 비지 신호보다 짧은 더미 비지 신호를 출력한 후, 상기 감지 증폭기 회로가 보유하는 상기 제2 영역의 판독 데이터에 대해서 판독 데이터 출력 동작이 실행되는 것을 특징으로 하는 반도체 기억 장치.
2. 각각 복수의 메모리 셀이 배열되어 물리적으로 상호 독립하여 배치되고 또한동일 페이지 어드레스가 할당된 복수의 셀 어레이 블록과,

   각 셀 어레이 블록마다 배치되어 메모리 셀 선택을 행하는 어드레스 디코드 회로와,

   각 셀 어레이 블록마다 배치되어 선택된 메모리 셀의 데이터 판독 및 기입을 행하는 감지 증폭기 회로와,

   데이터 판독 및 기입의 제어를 행하는 컨트롤러를 갖고,

   제1 셀 어레이 블록 내의 어느 페이지를 선택하는 제1 판독 사이클에 있어서, 상기 복수의 셀 어레이 블록 내의 동일 페이지의 데이터를 판독하는 셀 데이터 판독 동작이 동시에 실행되고, 계속해서 상기 제1 셀 어레이 블록의 감지 증폭기 회로의 판독 데이터를 칩 외부로 출력하는 판독 데이터 출력 동작이 실행되고,

   제1 판독 사이클에 이어지는 제2 셀 어레이 블록의 동일 페이지를 선택하는 제2 판독 사이클에 있어서, 셀 데이터 판독 동작을 행하지 않고 제2 셀 어레이 블록의 감지 증폭기 회로가 보유하는 판독 데이터에 대해서 판독 데이터 출력 동작이 실행되는 것을 특징으로 하는 반도체 기억 장치.
3. 제2항에 있어서,

   상기 셀 데이터 판독 동작이 행해지고 있는 동안, 칩 외부로 트루 비지 신호를 출력하는 비지 신호 발생 회로를 갖고,

   상기 제2 판독 사이클에서는 상기 비지 신호 발생 회로가 상기 트루 비지 신호보다 단시간의 더미 비지 신호를 출력한 후, 상기 판독 데이터 출력 동작이 실행되는 것을 특징으로 하는 반도체 기억 장치.
4. 제2항에 있어서,

   입력된 어드레스 신호를 상기 각 어드레스 디코드 회로에 전송함과 함께 다음의 판독 사이클까지 보유하는 어드레스 전송 회로와, 입력된 어드레스 신호 중 페이지 어드레스 대응의 비트 데이터를 타이밍 신호에 의해 래치하는 어드레스 래치와, 이 어드레스 래치에 보유된 비트 데이터와 다음의 판독 사이클의 입력 어드레스 신호의 페이지 어드레스 대응의 비트 데이터의 일치 검출을 행하는 어드레스 일치 검출 회로를 갖고,

   상기 어드레스 일치 검출 회로의 검출 출력에 기초하여 상기 제2 판독 사이클의 동작 제어가 이루어지는 것을 특징으로 하는 반도체 기억 장치.
5. 제3항에 있어서,

   상기 어드레스 일치 검출 회로의 검출 출력에 기초하여, 상기 비지 신호 발생 회로가 트루 비지 신호를 출력할지, 더미 비지 신호를 출력할지가 결정되는 것을 특징으로 하는 반도체 기억 장치.
6. 제1항 또는 제2항에 있어서,

   상기 각 셀 어레이 블록이 전기적 재기입 가능한 불휘발성 메모리 셀을 배열하여 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
7. 제6항에 있어서,

   상기 각 셀 어레이 블록이,

   복수의 워드선과,

   워드선과 교차하는 복수의 비트선과,

   각각 서로 다른 워드선에 제어 게이트가 접속되어 직렬 접속된 복수의 메모리 셀을 포함하는 셀 스트링, 이 셀 스트링의 일단과 대응하는 비트선의 사이에 개재되어 게이트가 워드선과 병행하는 제1 선택 게이트선에 접속된 제1 선택 게이트 트랜지스터 및, 셀 스트링의 타단과 공통 소스선의 사이에 개재되어 게이트가 워드선과 병행하는 제2 선택 게이트선에 접속된 제2 선택 게이트 트랜지스터를 갖는 복수의 NAND 셀 유닛을 구비하고,

   각 워드선을 따라 배열된 메모리 셀의 집합이 데이터 판독의 단위 및 데이터 기입의 단위가 되는 1페이지를 구성하는 것을 특징으로 하는 반도체 기억 장치.
8. 각각 복수의 전기적 재기입 가능한 불휘발성 메모리 셀이 배열되어 물리적으로 상호 독립하여 배치되고 또한 동일 페이지 어드레스가 할당된 복수의 셀 어레이 블록과,

   각 셀 어레이 블록마다 배치되고, 데이터 판독 시에 전 셀 어레이 블록의 동일 페이지의 메모리 셀을 동시에 선택 가능한 어드레스 디코드 회로와,

   각 셀 어레이 블록마다 배치되어 선택된 페이지의 셀 데이터 판독 및 기입을행하는 감지 증폭기 회로와,

   제1 셀 어레이 블록 내의 어느 페이지를 선택하는 제1 판독 사이클에 있어서, 전 셀 어레이 블록 내의 동일 페이지의 데이터를 판독하는 셀 데이터 판독 동작 및 상기 제1 셀 어레이 블록의 감지 증폭기 회로의 판독 데이터를 칩 외부로 출력하는 판독 데이터 출력 동작을 실행하고, 제1 판독 사이클에 이어지는 제2 셀 어레이 블록의 동일 페이지를 선택하는 제2 판독 사이클에 있어서, 셀 데이터 판독 동작을 행하지 않고 제2 셀 어레이 블록의 감지 증폭기 회로가 보유하는 판독 데이터에 대해서 판독 데이터 출력 동작을 실행하는 컨트롤러와,

   상기 제1 판독 사이클에서 셀 데이터 판독 동작이 행해지고 있는 동안, 칩 외부로 트루 비지 신호를 출력함과 함께, 상기 제2 판독 사이클에서 판독 데이터 출력 동작 전에 상기 트루 비지 신호보다 단시간의 더미 비지 신호를 출력하는 비지 신호 발생 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
9. 제8항에 있어서,

   입력된 어드레스 신호를 상기 각 어드레스 디코드 회로에 전송함과 함께 다음의 판독 사이클까지 보유하는 어드레스 전송 회로, 입력된 어드레스 신호 중 페이지 어드레스 대응의 비트 데이터를 타이밍 신호에 의해 래치하는 어드레스 래치 및, 이 어드레스 래치에 보유된 비트 데이터와 다음의 판독 사이클의 입력 어드레스 신호의 페이지 어드레스 대응의 비트 데이터의 일치 검출을 행하는 어드레스 일치 검출 회로를 갖는 어드레스 보유 회로를 구비한 것을 특징으로 하는 반도체 기억 장치.
10. 제9항에 있어서,

    상기 비지 신호 발생 회로가 상기 어드레스 일치 검출 회로의 검출 출력에 기초하여 상기 더미 비지 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
11. 제8항에 있어서,

    상기 각 셀 어레이 블록이,

    복수의 워드선과,

    워드선과 교차하는 복수의 비트선과,

    각각 서로 다른 워드선에 제어 게이트가 접속되어 직렬 접속된 복수의 메모리 셀을 포함하는 셀 스트링, 이 셀 스트링의 일단과 대응하는 비트선의 사이에 개재되어 게이트가 워드선과 병행하는 제1 선택 게이트선에 접속된 제1 선택 게이트 트랜지스터 및, 셀 스트링의 타단과 공통 소스선의 사이에 개재되어 게이트가 워드선과 병행하는 제2 선택 게이트선에 접속된 제2 선택 게이트 트랜지스터를 갖는 복수의 NAND 셀 유닛을 구비하고,

    각 워드선을 따라 배열된 메모리 셀의 집합이 데이터 판독의 단위 및 데이터 기입의 단위가 되는 1페이지를 구성하는 것을 특징으로 하는 반도체 기억 장치.
12. 제1항 내지 제5항, 제8항 내지 제11항 중 어느 한 항의 반도체 기억 장치가탑재된 것을 특징으로 하는 전자 카드.
13. 카드 인터페이스와,

    상기 카드 인터페이스에 접속된 카드 슬롯과,

    상기 카드 슬롯에 전기적으로 접속 가능한 제12항 기재의 상기 전자 카드를 갖는 것을 특징으로 하는 전자 장치.
14. 제13항에 있어서,

    상기 전자 장치가 디지털 카메라인 것을 특징으로 하는 전자 장치.