JP2006500702A - 低電力高性能記憶回路及び関連方法 - Google Patents

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Abstract

第１ＮＭＯＳトランジスタ、第１ＰＭＯＳトランジスタ、第２ＮＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、第２ＰＭＯＳの第１ソース／ドレインに接続された第１バイアス電圧ノード、第１ＰＭＯＳトランジスタのゲートに接続された第３バイアス電圧ノード、第１ＰＭＯＳトランジスタのゲートに接続された第４バイアス電圧ノード、第１ＮＭＯＳトランジスタの第２ソース／ドレインを第１ＰＭＯＳトランジスタの第１ソース／ドレインに接続するプルアップノード、第２ＰＭＯＳトランジスタの第２ソース／ドレインを第２ＮＭＯＳトランジスタの第１ソース／ドレインに接続するプルダウンノード、入力ノード、第１ＰＭＯＳトランジスタの第２ソース／ドレインを第２ＮＭＯＳトランジスタの第２ソース／ドレインに接続する記憶ノード、出力ノード、入力データ値を入力ノードから第１ＮＭＯＳトランジスタのゲートと第２ＰＭＯＳトランジスタのゲートに制御可能に伝達するべく接続された入力スイッチ、及び保存されているデータ値を記憶ノードから出力ノードに制御可能に伝達するべく接続された出力スイッチを有する集積回路である。

Description

（関連出願に対する相互参照）
本出願は、２００２年３月２７日付けで出願された米国仮特許出願第６０／３６８，３９２号の出願日に対する優先権とその利益を主張するものである。
本発明は、集積回路に関し、更に詳しくは、情報の記憶と検索に使用する集積回路に関するものである。
過去３０年にわたり、半導体産業は、ムーアの法則による高密度化の利益を享受することができた。モバイルコンピューティングや通信に使用する携帯型電子装置などの新製品の開発を可能にしたのは、メモリチップ密度、即ち、オンチップメモリ容量の継続的な増大であった。高密度メモリなしには、携帯電話機、携帯情報端末（ＰＤＡ）、パームトップコンピュータ、或いはラップトップコンピュータなどの装置を得ることはできなかったであろう。このような携帯型装置の使用においては、電力消費量が重要な要素となっている。電力消費量は、電池の寿命に影響を及ぼし、電力消費量が小さいほど、電池寿命は延長される。ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、メモリ内容の消失を防止するために周期的なリフレッシュ動作が必要なＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）に比べ、電力消費量が小さく、且つ一般に高速であるため、携帯型装置の重要なコンポーネントとなっている。現時点では、１６ＭｂのＳＲＡＭと２５６ＭｂのＤＲＡＭが市販されている。
ＳＲＡＭを必要とする携帯型装置の場合には、電池の寿命を延長するべく、スタンバイ電流が小さいことが極めて望ましい。さもなければ、電池の電力の急激な消耗により、携帯型装置の使用が制限されると共に、例えば、予備の電池の携行が必要となって、当該装置のユーザーに不便をかけることになってしまう。携帯型装置の現在の世代においては、携帯型装置の通常のスタンバイ電流は、５〜１０マイクロアンペア（１０-6Ａ）となっている。スタンバイ電流は、ゼロであるのが理想であって、少なければ少ないほどよい。スタンバイ電流はいくつかの成分から構成されており、最も重要な成分の１つが、メモリセル内の漏れに起因するものである。携帯型装置における望ましいメモリ容量の増大に伴って、漏れ電流の抑制が益々その重要性を増している。しかしながら、残念なことに、従来のメモリ回路内の漏れ電流は、物理法則により、高密度化の各世代ごとに増大する傾向を有していた。ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのサブスレショルド電流は、低電源電圧におけるチップ性能に必要とされるデバイスの閾値電圧の低下に伴って指数的に増大することが周知である。このＭＯＳトランジスタにおける漏れ電流現象は、一般に、次の式によって表される。
Ｉleakage＝Ｋ＊ｅｘｐ（Ｖｇｓ−Ｖｔ）／（Ｓ／ｌｎ １０））（１−ｅｘｐ（−Ｖｄｓ／ＶT）） （１）
ここで、Ｋは、技術に依存する定数であり、Ｖｇｓは、ゲート／ソース間電圧（＝Ｖｇ−Ｖｓ）であり、Ｖｔは、デバイスの閾値電圧であり、Ｓは、サブスレショルド電圧振幅であり、ＶTは、熱電圧（＝ｋＴ／ｑ）であって（ｋは、ボルツマン定数を表している）、サブスレショルド電流振幅Ｓは、次のように表すことができる。
Ｓ＝（ｋＴ ｌｎ １０）／ｑ＊（１＋Ｃｄ／Ｃｏｘ） （２）
式（１）は、Ｖｔを増大させることによって漏れ電流を削減できることを示しており、この方式は、ＶＬＳＩ設計において、不本意ながら、速度の代償を払って実施されている。即ち、Ｖｔを増大させれば、回路内の漏れ電流が減少するだけでなく、信号の伝播遅延が増大してしまうのである。従って、通常、漏れ電流の極小化に対する要望と速度の極大化に対する要望間にトレードオフが存在している。一般に、このトレードオフは、高Ｖｔを有する低漏れ電流トランジスタが、速度が不可欠なパス内に位置していない限り、許容可能である。しかし、速度が不可欠なパス内に位置するトランジスタの場合には、通常、回路速度の増大を実現する小さな信号伝播遅延を確保するべく、低閾値電圧を具備する必要がある。しかしながら、この低閾値電圧は、スタンバイモードにおける相対的に大きな漏れ電流を結果的にもたらすことになってしまうのである。
図１Ａは、ＳＲＡＭセルと呼ばれるタイプの既存の集積回路データ記憶セルの例示回路図である。この従来のＳＲＡＭセルは、６つのトランジスタ、即ち、アクセス用の２つのトランジスタ（ｍ５、ｍ６）と、２つの交差結合されたインバータ（ｍ１／ｍ３ペアとｍ２／ｍ４ペア）によってデータをラッチする４つのトランジスタ（ｍ１、ｍ２、ｍ３、ｍ４）を含んでいる。トランジスタｍ１〜ｍ４は、記憶回路として機能するものであり、この例においては、この記憶回路は、データをラッチすることによって動作する。一方、トランジスタｍ５及びｍ６は、この記憶回路へのデータの書き込みと読み取りのためのアクセストランジスタとして機能するものである。例えば、記憶されているデータが論理「１」であるとしよう。データ記憶ノードＸがＨＩＧＨ（「１」）に設定され、もう１つのデータ記憶ノードＸバーがＬＯＷ（「０」）に設定される。従って、トランジスタｍ１及びｍ４がターンオンし、トランジスタｍ２及びｍ３がターンオフする。アクセストランジスタｍ５及びｍ６は、駆動ワードライン（ＷＬ）をＨＩＧＨに駆動することよってターンオンし、ワードライン（ＷＬ）をＬＯＷに駆動することよってターンオフする。そして、ｍ５及びｍ６がターンオンすると、ＢＬがノードＸにリンクされ、ＢＬバーがＸバーにリンクされることになる。
更に詳しくは、この集積回路データ記憶セルは、第１及び第２インバータを含むラッチ回路を含んでいる。第１インバータは、第１高閾値電圧ＰＭＯＳトランジスタｍ１と、第１高閾値電圧ＮＭＯＳトランジスタｍ３と、これら第１ＰＭＯＳのｍ１及びＮＭＯＳのｍ３トランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）から構成されている第１データノードＸと、を含んでいる。第２インバータは、第２高閾値電圧ＰＭＯＳトランジスタｍ２と、第２高閾値電圧ＮＭＯＳトランジスタｍ４と、これら第１ＰＭＯＳのｍ２及びＮＭＯＳのｍ４トランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）から構成されている第２データノードＸバーと、を含んでいる。第１ＰＭＯＳトランジスタｍ１と第１ＮＭＯＳトランジスタｍ３のゲートは、第２データノードＸバーに接続されている。第２ＰＭＯＳトランジスタｍ２と第２ＮＭＯＳトランジスタｍ４のゲートは、第１データノードＸに接続されている。第１低閾値電圧アクセストランジスタｍ５は、第１データノードＸと、第２ＰＭＯＳトランジスタｍ２のゲートと、第２ＮＭＯＳトランジスタｍ４のゲートと、に接続された第１Ｓ／Ｄを含み、第１データアクセスノードＡ１に接続された第２Ｓ／Ｄを含み、且つ、第１アクセス制御ノードＣ１に接続されたゲートを含んでいる。第２低閾値電圧アセクストランジスタｍ６は、第２データノードＸバーと、第１ＰＭＯＳトランジスタｍ１のゲートと、第１ＮＭＯＳトランジスタｍ３のゲートと、に接続された第１Ｓ／Ｄを含み、第２データアクセスノードＡ２に接続された第２Ｓ／Ｄを含み、且つ、第２アクセス制御ノードＣ２に接続されたゲートを含んでいる。
書き込み動作においては、例えば、ＷＬがＨＩＧＨの場合に、アクセストランジスタｍ５がターンオンすることにより、ＢＬ上のデータ「１」をノードＸに供給することが可能であり、同時に、アクセストランジスタｍ６がターンオンすることにより、ＢＬバー上のデータ「０」をノードＸバーに供給することができる。このｍ１／ｍ３及びｍ２／ｍ４ペアによるラッチにより、アクセストランジスタｍ５及びｍ６がＷＬライン上のＬＯＷ電圧によってターンオフした後にも、ノードＸにおけるデータ「１」の安定した記憶が可能になっている。一方、データ「０」は、ＨＩＧＨのＷＬ信号によってアクセストランジスタｍ５及びｍ６がターンオンした際に、ＢＬ上に論理「０」を供給することによりノードＸに書き込むことができ、ＢＬバー上には論理「１」が供給される。
逆に、読み取り動作の際には、ＢＬ及びＢＬバーの両方がＨＩＧＨ電圧レベル（例：ＶDD）にプリチャージされる。ノードＸバーにおける電圧レベルがＬＯＷの場合には、ＢＬバー上の電圧はｍ４を通じてディスチャージすることになる。一方、ノードＸバーの電圧レベルがＨＩＧＨの場合には、ＢＬバー上の電圧は、ｍ４を通じてディスチャージされず、この代わりに、ＢＬの電圧が、ｍ３を通じてディスチャージすることになる。センス増幅器（図示されてはいない）により、このＢＬ又はＢＬバー上の小さな電圧降下を検知し、ノードＸ及びＸバーに記憶されている電圧レベルを判定して、出力信号（例：記憶されているデータがＨＩＧＨの場合には、ＨＩＧＨ信号であり、記憶されているデータがＬＯＷの場合には、ＬＯＷ信号である）を生成することができる。
しかしながら、残念なことに、この従来のＳＲＡＭセルは、信頼性上の問題を有している。例えば、ｍ３がリーキーな（漏れやすい）ものであって、ノードＸから接地に電流を伝導すれば、このノードに保存されている電荷が減少してＸのノード電圧がプルダウンされ、この結果、ｍ２からノードＸバーへの電荷の漏れが発生することになる。そして、このノードＸバーにおける電圧上昇により、今後は、ｍ３を通じた漏れ電流が更に増大し、この結果、新しい誤ったロック状態に遷移する可能性がある。従って、結果的に誤ったデータを記憶してしまうことにより、電流の漏れが信頼性問題をもたらすことになるのである。
この図１Ａの従来のＳＲＡＭ構造に伴う更なる問題点は、読み取り動作の際に、セルノードの電圧がビットライン電圧の影響を受ける可能性があることである。例えば、Ｘ及びＸバーの電圧が、それぞれＨＩＧＨ及びＬＯＷであり、ＢＬ及びＢＬバーが、ＶDDにプリチャージされているとしよう。ＷＬがイネーブルになると、ｍ５及びｍ６は、ターンオン状態になる。すると、ｍ１及びｍ３の接続部に位置するノードＸはＢＬに接続され、ｍ２とｍ４の接続部に位置するノードＸバーはＢＬバーに接続される。ＢＬバーはＶＤＤにプリチャージされており、ＸバーのレベルはＬＯＷ（例：ＶＳＳ）であるため、ノードＸバーにおける電圧レベルは、ＢＬバー上の電圧レベルの影響を受けることになる。このＢＬバー上の電圧によるノードＸバーへの影響を軽減する１つの方法は、ｍ６のインピーダンスを大きくすることである。しかしながら、ｍ６のインピーダンスを大きくすれば、読み取り速度が低下することになる。従って、回路の安定性と読み取り速度間におけるトレードオフが存在するのである。
更には、スタンバイモードにおける漏れ電流により、電池が消耗してしまう可能性がある。図２は、２つの異なる閾値電圧（低Ｖｔと高Ｖｔ）におけるＭＯＳトランジスタのＩ−Ｖ特性の例示図である。式（１）によって示されているように、閾値電圧が高いほど、漏れ電流（Ｉｄｓ）の大きさは小さくなる。従って、設計の選択肢「Ａ」は、高Ｖｔを使用して漏れ電流を低下させるということになるが、固定されたＶｇｓ（＜ＶDD）振幅においては、Ｖｔの上昇に伴って信号の伝播遅延が増大するため、この方法によれば、速度の劣化を引き起こすことになってしまう。ＭＯＳトランジスタによって発生する伝播遅延は、（Ｖｇｓ−Ｖｔ）に逆比例していることが知られている。従って、所与のＶｇｓにおいては、Ｖｔが高いほど、遅延が大きくなる。従って、設計の選択肢「Ｂ」は、低Ｖｔを使用し、信号の伝播遅延を削減することによって速度を増大させるということになり、この場合には、トランジスタがターンオフした際にトランジスタを逆バイアス状態にすることにより、漏れ電流を削減することになる。
確かに、トランジスタを逆バイアス状態にすれば漏れ電流を削減できるという事実は周知であるが、性能の劣化と信頼性問題を伴うことなしに、漏れ電流を抑制する集積回路データ記憶セルに対するニーズが依然として存在している。特に、高速性能を犠牲にすることなしに、電力消費量を削減可能なＳＲＡＭに対するニーズが存在している。
又、所与のチップ面積におけるメモリ容量の増大に対するニーズも存在している。所与のチップ面積内に多くの情報を記憶するためには、個々の記憶セルの面積が小さくなければならない。このため、従来、レイアウトの専門家は、しばしばデータ記憶セルのレイアウトを手作業で行っていた。特に、チップ上で多数のデータ記憶セルを反復使用する場合には、単位セル面積における小さな節約であっても、チップ面積全体においては、記憶容量の大幅な増大をもたらすことができる。情報記憶容量を増大させるために考案された１つの方法が、単一メモリセル内に複数ビットのデータを記憶する方式である。１つの単位セル内に２つのデータビットを記憶できれば、同一チップ面積内のメモリ容量を効果的に倍増することができる。又、所与のデータ記憶容量におけるチップ面積も減少することになり、この結果、製造の歩留まりの向上が可能となろう。従って、単一メモリセル内における複数ビット記憶を実装する簡単な方法を実現するメモリセルアーキテクチャに対するニーズも存在している。
更には、読み取り動作のためのビットラインのプリチャージに起因する電力消費量を削減すると共に、プリチャージ回路が占めるチップ面積を削減するというニーズも存在している。図１Ｂ〜図１Ｄは、それぞれのアレイがｍ行（ＷＬ）とｎ列（ＢＬ及びＢＬバー）のセルを具備する代表的なＳＲＡＭアレイ構造に接続された図１Ａの既存のセルを示す例示回路図である。それぞれの列は、ビットラインペアＢＬ及びＢＬバーを含んでいる。図１Ｂ〜図１Ｄのアレイは、それぞれ異なる既存のプリチャージ回路構成を具備している。更に詳しくは、図１Ｂ〜図１Ｄは、第１セル（行ｍの最初の列である列１内のセル１）と最終セル（行ｍの最後の列である列ｎのセルｎ）を示している。具体的には、セル１とセルｎは、ＷＬｍに接続されたゲートを有する個々の入力トランジスタｍ５及びｍ６を含んでいる。セル１のｍ５及びｍ６入力トランジスタの個々のＳ／Ｄ端子は、それぞれＢＬ１及びＢＬ１バーに接続されている。そして、ｍ５及びｍ６入力トランジスタの個々のＳ／Ｄ端子は、それぞれＢＬｎ及びＢＬｎバーに接続されている。
図１Ｂは、第１プリチャージ回路構成を示しており、この場合には、特定レベルにビットライン（ＢＬ）及びビットラインバー（ＢＬバー）電圧を設定するべく、それぞれのビットラインの端部に、プリチャージトランジスタ（例：ＰＭＯＳトランジスタ）ｍｐ１−１、ｍｐ１−２、ｍｐｎ−１、及びｍｐｎ−２が配置されている。例えば、「ｍｐ１−１」という表記は、セルの第１ビットライン（ＢＬ１）に接続された行ｍ／プリチャージ／列１を示している。そして、例えば、「ｍｐｎ−２」という表記は、セルの第２ビットライン（ＢＬｎバー）に接続された行ｍ／プリチャージ／列ｎを示している。
図１Ｂのプリチャージ回路構成の場合には、すべてのＢＬラインとすべてのＢＬバーラインが、ｍｐ１−１、ｍｐ１−２、ｍｐｎ−１、及びｍｐｎ−２を通じてＶDDにプリチャージされている。これらのトランジスタのゲートは、電源レベル（例：この例においては、ＶSS）に接続されており、従って、プリチャージトランジスタは、常にターンオンしており、ＢＬライン及びＢＬバーラインは、継続的にＶDDにプリチャージされている。
図１Ｃは、図１Ｂに類似した第２プリチャージ回路構成を示している。但し、この図１Ｃの構成においては、プリチャージトランジスタは、プリチャージ制御信号ＰＰＲＥによって制御されている。
図１Ｄは、第３プリチャージ回路構成を示しており、この場合には、それぞれのビットラインペアごとに専用の制御信号を具備している（例：ＢＬ１及びＢＬ１バー用のＰＰＲＥ１とＢＬｎ及びＢＬｎバー用のＰＰＲＥｎ）。これらの専用の制御信号により、ビットペアの選択的なプリチャージを実現している。選択的なプリチャージによれば、読み取り動作に関係しない電流パスを不必要にプリチャージすることがないため、電力消費量を削減することができる。又、所与のＳＲＡＭアレイ内のセルを複数のグルーブに分割することも可能であって、異なる個々のプリチャージ信号を使用して異なる個々のセルグループのプリチャージを制御することも可能である。例えば、ＳＲＡＭアレイ内に１２８個のセルが存在し、一度に１６ビットのセルデータのみを読み取るものと仮定すれば、このアレイ内のセルを８つのグループに分割可能であり、それぞれのグループごとに異なるプリチャージ制御信号を具備することができる。
この図１Ｄなどのプリチャージ回路構成によれば、プリチャージに関連する電力消費量を削減可能ではあるが、プリチャージに関連する電力消費量の更なる改善と、占有するチップ面積が小さいプリチャージ回路に対するニーズが依然として存在している。
本発明は、これらのニーズを満たすためのものである。
本発明の一態様によれば、例えば、集積回路記憶デバイスが提供される。このデバイスは、第１ＮＭＯＳおよびＰＭＯＳトランジスタと第２ＮＭＯＳ及びＰＭＯＳトランジスタを含んでいる。第１ＮＭＯＳトランジスタの第１ソース／ドレインは、第１バイアスノードとして機能する。第２ＰＯＳトランジスタの第１ソース／ドレインは、第２バイアスノードとして機能する。第１ＰＭＯＳトランジスタのゲートは、第３バイアスノードとして機能する。第２ＮＭＯＳトランジスタのゲートは、第４バイアスノードとして機能する。第１ＮＭＯＳトランジスタの第２ソース／ドレインと第１ＰＭＯＳトランジスタの第１ソース／ドレインの接続部は、プルアップノードとして機能する。第２ＰＭＯＳトランジスタの第２ソース／ドレインと第２ＮＭＯＳトランジスタの第１ソース／ドレインの接続部は、プルダウンノードとして機能する。又、この記憶デバイスには、入力ノード、記憶ノード、及び出力ノードも含まれている。記憶ノードは、第１ＰＭＯＳトランジスタの第２ソース／ドレインと第２ＮＭＯＳトランジスタの第２ソース／ドレインの接続部に位置している。入力スイッチが入力ノードから第１ＮＭＯＳトランジスタのゲートと第２ＰＭＯＳトランジスタのゲートへの入力データ値の伝送を制御している。出力スイッチが記憶ノードから出力ノードへの記憶されているデータ値の伝送を制御している。
本発明の別の態様によれば、例えば、集積回路マルチ電圧レベル記憶デバイスが提供される。このデバイスは、第１ＮＭＯＳ及びＰＭＯＳトランジスタと第２ＮＭＯＳ及びＰＭＯＳトランジスタを含んでいる。第１ＮＭＯＳトランジスタの第１ソース／ドレインは、第１バイアスノードとして機能する。第２ＰＭＯＳトランジスタの第１ソース／ドレインは、第２バイアスノードとして機能する。第１ＰＭＯＳトランジスタのゲートは、第３バイアスノードとして機能する。第２ＮＭＯＳトランジスタのゲートは、第４バイアスノードとして機能する。第１ＮＭＯＳトランジスタの第２ソース／ドレインと第１ＰＭＯＳトランジスタの第１ソース／ドレインの接続部は、プルアップノードとして機能する。第２ＰＭＯＳトランジスタの第２ソース／ドレインと第２ＮＭＯＳトランジスタの第１ソース／ドレインの接続部は、プルダウンノードとして機能する。又、この記憶デバイスには、入力ノード、記憶ノード、及び出力ノードも含まれている。記憶ノードは、第１ＰＭＯＳトランジスタの第２ソース／ドレインと第２ＮＭＯＳトランジスタの第２ソース／ドレインの接続部に位置している。入力スイッチが入力ノードから第１ＮＭＯＳトランジスタのゲートと第２ＰＭＯＳトランジスタのゲートへの複数の所定入力信号電圧レベルのいずれかを具備可能なデータ入力信号の伝送を制御している。制限回路が最新のデータ入力信号電圧レベルによって判定される所定の記憶ノード電圧レベルに記憶ノード電圧を制限している。出力スイッチが記憶ノードからデータ出力ノードへの判定された記憶ノード電圧レベルを示すデータ出力信号の伝送を制御している。
本発明の別の態様によれば、別個の書き込みパスと読み取りパスを有する改善された集積回路記憶セルが提供される。
本発明の別の態様によれば、改善されたプリチャージ回路構成を有する集積回路記憶セルが提供される。
本発明の別の態様によれば、改善された動的バイアス回路及び方法が提供される。
本発明のこれら及びその他の特徴については、添付の例示図面との関連で、実施例に関する以下の詳細な説明を参照することにより、理解することができよう。
本発明によれば、アクティブモードにおいては高性能（高速）動作を示し、スタンバイモードにおいてはサブスレショルド漏れ電流を大幅に抑制すると共に、相対的に低い（１Ｖ未満の）電源電圧によって動作可能な新しい集積回路が提供される。以下の説明は、当業者が本発明を実施及び使用できるようにするべく提示するものである。特定のアプリケーションとその要件の文脈において、本発明の実施例について説明しており、特定のアプリケーションに関するこれらの説明は、一例として提供されるものである。当業者には、これらの好適な実施例に対する様々な変更が容易に明らかであり、本明細書に定義されている一般的な原理は、本発明の精神と範囲を逸脱することなく、その他の実施例及びアプリケーションにも適用可能である。従って、本発明は、提示されている実施例に限定されるものではなく、本発明に対しては、本明細書に開示されている原理と特徴に合致する最も広い範囲の付与を要するものである。
図３は、本発明の第１実施例による集積回路データ記憶セル１００の例示回路図である。この図３の本発明のデータ記憶セル１００のトポロジーと全体的な動作は、図１Ａの従来のＳＲＡＭセルのものと類似している。図３においては、図１Ａのトランジスタに対応するトランジスタには、図１Ａに使用されているものと同一の参照符号に「’」を付加したものが付与されている。従って、図１Ａの従来のＳＲＡＭセルに関する前述の説明を参照することにより、この図３の新しいデータ記憶セルの構造と動作を理解することができる。
しかしながら、この図３の新しいデータ記憶セル１００と図１Ａの従来のＳＲＡＭセルの間には、重要な相違点が存在している。第１に、新しいデータ記憶セル１００のデータラッチトランジスタ（ｍ１’〜ｍ４’）は、高閾値電圧（高Ｖｔ）トランジスタによって実現されている。第２に、新しい記憶セル１００のアクセストランジスタ（ｍ５’、ｍ６’）は、低閾値電圧（低Ｖｔ）トランジスタによって実現されている。同一チップ内のその他のトランジスタとの閾値電圧の比較に基づいて、トランジスタを高Ｖｔ又は低Ｖｔトランジスタに分類することができる。閾値電圧は、基板のドーピング濃度、酸化物の厚さ、ゲートの幅などのトランジスタの物理的パラメータの組み合わせによって決定される。新しいデータ記憶セル１００においては、高Ｖｔトランジスタを使用してデータのラッチに使用する記憶回路を実現することにより、漏れ電流を削減している。又、新しいＳＲＡＭセル１００内において、低Ｖｔトランジスタを使用してアクセストランジスタを実現することにより、高速のデータ読み取りサイクルと高速のデータ書き込みサイクルを増進させている。従って、この図３に示されているデータ記憶セル１００によれば、有利なことに、書き込みアクセス速度又は読み取りアクセス速度をほとんど低下させることなしに、漏れ電流が削減されることになる。
図４Ａは、本発明の第２実施例による集積回路データ記憶セル２００の例示回路図である。図４Ａの本発明によるデータ記憶セル２００のトポロジー及び動作のいくつかの部分は、図３の新しいデータ記憶セル１００の対応する部分と同一である。この図４Ａにおいては、図３のトランジスタに対応するトランジスタには、図３に使用されている参照符号と同一の参照符号に「”」が付加されたものが付与されている。
このデータ記憶セル２００は、３つのセクションを含んでいる。記憶回路セクションは、トランジスタｍ１”〜ｍ４”を含んでいる。書き込みアクセス回路セクションは、トランジスタｍ５”及びｍ６”を含んでいる。そして、読み取りアクセス回路セクションは、トランジスタｍ７及びｍ８を含んでいる。記憶トランジスタｍ１”〜ｍ４”と書き込みトランジスタｍ５”、ｍ６”は、高Ｖｔトランジスタである。一方、読み取りアクセストランジスタｍ７及びｍ８は、低Ｖｔトランジスタである。記憶回路セクション及び書き込みアクセス回路セクションに高Ｖｔトランジスタを使用することにより、漏れ電流を削減し、読み取りアクセス回路セクションに低Ｖｔトランジスタを使用することにより、読み取りアクセス時間を削減している。
記憶回路セクションは、図３の対応するトランジスタと同様にラッチ回路として動作するべく図示のように接続されたトランジスタｍ１”〜ｍ４”を含んでいる。ノードＸがＨＩＧＨ電圧レベルでラッチされた場合には、ノードＸバーは、ＬＯＷ電圧レベルでラッチされる。逆に、ノードＸがＬＯＷ電圧レベルでラッチされた場合には、ノードＸバーは、ＨＩＧＨ電圧レベルでラッチされる。
書き込み回路セクションは、トランジスタｍ５”を含んでいる。このトランジスタｍ５”は、ビットライン（ＢＬ）の第１アクセスノードＡ１”に接続された１つのソース／ドレイン（Ｓ／Ｄ）端子を具備している。又、トランジスタｍ５”は、トランジスタｍ１”とｍ３”の接続部に位置する第１データノードとトランジスタｍ２”とｍ４”のゲートに接続された別のＳ／Ｄ端子を具備している。更に、トランジスタｍ５”は、トランジスタｍ５”のターンオンを制御する書き込み制御信号を供給する書き込みワードライン（ＷＷＬ）の第１制御ノードＣ１”に接続されたゲートを具備している。
又、この書き込み回路セクションには、トランジスタｍ６”も含まれている。トランジスタｍ６”は、ビットラインバー（ＢＬバー）の第２アクセスノードＡ２”に接続された１つのソース／ドレイン（Ｓ／Ｄ）端子を具備している。又、このトランジスタｍ６”は、トランジスタｍ２”とｍ４”の接続部に位置する第２データノードとトランジスタｍ１”とｍ３”のゲートに接続された別のＳ／Ｄ端子を具備している。更に、トランジスタ６”は、トランジスタｍ６”のターンオンを制御する書き込み制御信号を供給する書き込みワードライン（ＷＷＬ）の第２制御ノードＣ２”に接続されたゲートを具備している。
書き込み動作においては、ＢＬ及びＢＬバーライン上の相補的な電圧レベルが表す記憶値が記憶回路セクションにおいてラッチされる。更に詳しくは、書き込み制御信号がＷＷＬライン上に供給され、これにより、同時に、ｍ５”とｍ６”がターンオンする。書き込みワードライン（ＷＷＬ）は、第１及び第２制御ノードを共通的に具備している。そして、ｍ５”がターンオンすると、ＢＬ上の電圧が、ｍ１”及びｍ３”の接続部と、ｍ２”及びｍ４”のゲートに供給され、ｍ６”がターンオンすると、ＢＬバー上の電圧が、ｍ２”及びｍ４”の接続部と、ｍ１”及びｍ３”のゲートに供給されることになる。例えば、ＢＬ上にＨＩＧＨ電圧レベルを、そして、ＢＬバー上にＬＯＷ電圧レベルを供給することにより、トランジスタｍ１”及びｍ３”の接続部に、ＨＩＧＨ電圧レベルが、そして、ｍ２”とｍ４”の接続部に、ＬＯＷ電圧レベルがラッチされることになる。逆に、例えば、ＢＬ上にＬＯＷ電圧レベルを、そして、ＢＬバー上にＨＩＧＨ電圧レベルを供給すれば、トランジスタｍ１”及びｍ３”の接続部に、ＬＯＷ電圧レベルが、そして、ｍ２”とｍ４”の接続部に、ＨＩＧＨ電圧レベルがラッチされることになる。尚、書き込み動作の際には、読み取りワードラインＲＷＬ上に供給される読み取り制御信号により、トランジスタｍ７はターンオフ状態に維持されている。
読み取り回路セクションは、第１及び第２出力トランジスタｍ７及びｍ８を含んでいる。ｍ７のＳ／Ｄ端子の１つは、ＢＬバーラインの第３アクセスノードＡ３に接続されている。ｍ７の別のＳ／Ｄ端子は、ｍ８のＳ／Ｄ端子の１つに接続されている。ｍ７のゲートは、ｍ７のターンオンを制御する読み取り制御信号を供給するＲＷＬの第３制御ノードＣ３に接続されている。ｍ８の別のＳ／Ｄ端子は、有効接地電位に接続されている。そして、ｍ８のゲートは、トランジスタｍ１”及びｍ３”の接続部の電位に位置する第１データノードＸに接続されている。
読み取り動作の際には、ＲＷＬ上に供給された読み取り制御信号により、ｍ７がターンオンする。一方、ＷＷＬ上の書き込み制御信号により、ｍ５”とｍ６”は、ターンオフ状態に維持される。読み取り動作の準備として、ＢＬバーが、所定のプリチャージレベル（通常は、「ＨＩＧＨ」、即ち、ＶＤＤである）にプリチャージされる。そして、読み取り制御ラインＲＷＬ上の制御信号により、トランジスタｍ７がターンオンする。ノードＸにラッチされている電圧レベルがＨＩＧＨの場合には、ｍ８もターンオンし、ＢＬバー上のプリチャージ電圧は、アクセスノードＡ３とｍ７及びｍ８を通じて接地にディスチャージすることになる。即ち、トランジスタｍ７及びｍ８がディスチャージパスを構成することになるのである。一方、ノードＸ上の電圧レベルがＬＯＷの場合には、ｍ８は、ターンオンせず、ＢＬバー上のプリチャージ電圧は、ｍ７及びｍ８を通じてディスチャージしない。尚、ｍ７及びｍ８は、低Ｖｔデバイスであるために、ディスチャージ速度は、高Ｖｔデバイスである場合に比べて高速である。そして、このＢＬバーのディスチャージの有無をセンス増幅器回路（図示されてはいない）によって判定することにより、ノードＸに保存されている電圧レベルを確認することができる。
この図４Ａの実施例においては、読み取り回路は、ノードＸの電圧をｍ８のゲートに印加することによって動作している。又、読み取り動作の際には、ｍ５”がターンオフするため、ノードＸは、ＢＬから絶縁されている。従って、読み取り動作の際にＢＬをプリチャージする必要はない。ｍ８のターンオン及びターンオフを制御するには、ノードＸにおける電圧レベルだけで十分である。尚、ＢＬに対して類似の方式でｍ７及びｍ８を接続することにより、ノードＸバーの電圧レベルを使用して同様に読み取り回路を実現することも可能であることを理解されたい。
このデータ記憶セル回路２００は、読み取り回路パスとは別個の書き込み回路パスを提供している。例えば、ノードＸにおけるＨＩＧＨ電圧レベルからＬＯＷ電圧レベルへの遷移に関連する書き込み動作は、書き込みドライバ（図示されてはいない）のＮＭＯＳトランジスタを通じたＢＬ上の電圧のディスチャージの結果として実現されることになる。逆に、例えば、ノードＸバーにおけるＨＩＧＨ電圧レベルからＬＯＷ電圧レベルへの遷移に関連する書き込み動作においては、書き込みドライバ（図示されてはいない）のＮＭＯＳトランジスタを通じたＢＬバー上の電圧の書き込みディスチャージパス上におけるディスチャージが結果的に発生することになる。即ち、ＢＬ又はＢＬバーは、ドライバによってディスチャージされ、記憶されているセルデータは、前述のように、ＢＬ及びＢＬバー上の電圧レベルに応じて変化することになる。これとは対照的に、ノードＸ上のＨＩＧＨ電圧レベルに関連する読み取り動作の場合には、ｍ７及びｍ８を通じた読み取りディスチャージパス上におけるＢＬバーのディスチャージが結果的に発生する。一方、ノードＸ上のＬＯＷ電圧レベルと関連する読み取り動作の場合には、ｍ７及びｍ８を通じたディスチャージは結果的に発生しない。
この書き込み及び読み取りディスチャージパスの分離に伴う利点の１つは、読み取り動作の際に、Ｘ又はＸバー上の電圧が、ＢＬ及びＢＬバー上の電圧レベルの影響を受けないことによる回路安定性の改善である。又、ビットラインの電圧レベルに起因する不安定性が除去されることから、低Ｖｔデバイスを使用してｍ７及びｍ８を実現することが可能である。即ち、望ましくない回路の安定性問題を引き起こすことなしに、低Ｖｔデバイスを使用することにより、読み取り速度を向上させることができるのである。
或いは、この代わりに、大きな電流搬送能力を有する大きなトランジスタを使用してｍ７及びｍ８を実現することにより、読み取り速度を向上させることも可能である。例えば、図１Ａのような回路トポロジーの場合には、トランジスタｍ５及びｍ６を読み取り及び書き込み動作の両方に同時に使用しているため、読み取り速度と安定性間におけるトレードオフが存在する。即ち、このような従来の回路トポロジーにおいてｍ５とｍ６のサイズを大きくした場合、その大きなコンダクタンスによって読み取り動作を改善することは可能であるが、ＢＬ又はＢＬバー上の電圧が記憶ノードに大きな影響を及ぼして不安定化させるというトレードオフが存在しているのである。又、このような従来のトポロジーにおいては、このサイズの増大により、ＢＬ又はＢＬバーラインから記憶セルへの漏れ電流が確実に増大することにもなる。
これとは対照的に、図４Ａの実施例の場合には、速度を改善するために、ｍ５”及びｍ６”のサイズを大きくする必要はない。通常、書き込み動作速度は、相対的に大きな書き込みドライバを使用し、ＢＬ又はＢＬバーラインをプルアップ又はプルダウンしてデータをセル内に書き込むことによって高速化される。読み取りパスが記憶回路から切断されているため、記憶セル及び漏れ電流へのＢＬ又はＢＬバーの影響に対するサイズを大きくした場合のインパクトを懸念することなしに、ｍ７及びｍ８トランジスタのサイズを大きくすることができる。
いくつかの適用例においては、記憶、書き込みアクセス、及び読み取りアクセスセクションにおいて、異なる閾値電圧を有するトランジスタを使用することができる。例えば、一実施例においては、記憶トランジスタ（ｍ１”及びｍ４”）を最も高い閾値電圧のもので実現し（この理由は、ＨＩＧＨ又はＬＯＷ電圧記憶状態の維持に必要なこれらのトランジスタの場合には、漏れ電流問題が最も深刻であるためである）、書き込みトランジスタｍ５”及びｍ６”を読み取りトランジスタｍ７及びｍ８よりも高い閾値電圧のもので実現している（この理由は、書き込み速度は、低閾値電圧によってではなく、大きな書き込みドライバ（図示されてはいない）によって向上させることが可能であるためである）。従って、前述のように３つの異なる閾値電圧を有するトランジスタを使用することにより、動作の性能と安定性の両方を改善することができる。或いは、この代わりに、低Ｖｔトランジスタによってｍ５”及びｍ６”を実現することも可能であるが、この場合には、トランジスタｍ１”〜ｍ４”が記憶データをラッチしている間のｍ５”とｍ６”の十分なターンオフを確保するべく、ＬＶSSを使用しなければならないであろう。尚、ＬＶSSターンオフ電圧をｍ５”及びｍ６”に印加するのに使用可能な回路については、図８Ａ〜図８Ｂ、図９Ａ〜図９Ｂ、及び図１０Ａ〜図１０Ｂを参照して後述する。
図４Ｂは、本発明の第３実施例によるマルチポート集積回路データ記憶セル２００−１の例示図である。図４Ａ及び図４Ｂの第２及び第３実施例セル２００及び２００−１の同一のコンポーネントには、同一の参照符号が付加されている。尚、この第３実施例に関する以下の説明においては、第２実施例において説明したものとは異なる特徴に対して焦点を絞ることとする。マルチポート集積回路データ記憶セル２００−１は、トランジスタｍ１”〜ｍ４”を有する記憶回路セクションと、トランジスタｍ５”及びｍ６”を有する書き込みアクセス回路と、出力トランジスタｍ７、ｍ８を有する第１読み取りアクセス回路セクションと、出力トランジスタｍ９及びｍ１０を有する第２読み取りアクセス回路セクションと、を含んでいる。一実施例においては、記憶セクショントランジスタｍ１”〜ｍ４”と書き込みトランジスタは、高Ｖｔトランジスタである。そして、第１及び第２出力トランジスタｍ７、ｍ８と第３及び第４出力トランジスタｍ９、ｍ１０は、低Ｖｔトランジスタである。
この図４Ｂの第３実施例のセル２００−１と図４Ａの第２実施例の相違点は、この第３実施例セル２００−１に、出力トランジスタｍ９、ｍ１０を有する第２読み取りアクセスセクションと、トランジスタｍ９のターンオンを制御する更なる（第２）読み取り制御ラインＲＷＬ２が含まれていることである。更に詳しくは、セル２００−１には、図４Ａと同様に接続された第１及び第２出力トランジスタｍ７、ｍ８を有する第１読み取りアクセスセクションが含まれているが、この（第１）読み取り制御ラインの参照符号が、図４Ｂにおいては、ＲＷＬ１に変更されている。又、第２読み取り回路セクションには、第３及び第４出力トランジスタｍ９及びｍ１０が含まれている。ｍ９のＳ／Ｄ端子は、ＢＬラインの第４アクセスノードＡ４に接続されている。ｍ９の別のＳ／Ｄ端子は、ｍ１０のＳ／Ｄ端子の１つに接続されている。そして、ｍ９のゲートは、ｍ９のターンオンを制御する読み取り制御信号を供給するＲＷＬ２の第４制御ノードＣ４に接続されている。ｍ１０の別のＳ／Ｄ端子は、有効接地電位に接続されている。そして、ｍ１０のゲートは、トランジスタｍ２”及びｍ４”の接続部の電位に位置する第２データノードＸバーに接続されている。
この図４Ｂの第３実施例セル２００−１の書き込み動作と記憶動作は、図４Ａの第２実施例セル２００と同一である。又、図４Ｂの第１アクセスセクショントランジスタｍ７、ｍ８の読み取り動作についても、図４Ａの対応するトランジスタｍ７、ｍ８の動作とよく似ている。但し、この図４Ｂのマルチポート集積回路データ記憶セル２００−１の場合には、有利なことに、セル２００−１に対する複数の同時独立読み取りアクセスが可能になっている。
更に詳しくは、第１読み取りアクセスセクションの出力トランジスタｍ７、ｍ８の動作によってＢＬバーを介して図４Ｂのセル２００−１を読み取っている最中に、同時に、第２読み取りアクセスセクションの出力トランジスタｍ９、ｍ１０によってＢＬを介してセル２００−１を独立的に読み取ることができる。即ち、読み取り動作の準備として、ＢＬ及びＢＬバーを所定のプリチャージレベル（通常は、「ＨＩＧＨ」、即ち、ＶＤＤである）にプリチャージする。ＷＷＬ上の書き込み制御信号により、読み取りアクセスサイクルにおいては、ｍ５”及びｍ６”は、ターンオフ状態に維持されている。第１読み取りアクセスセクションを介した読み取り動作の際には、ＲＷＬ１上に供給された読み取り制御信号により、ｍ７がターンオンする。例えば、ノードＸにおける電圧レベルがＬＯＷの場合には、ｍ８はオフであり、ＢＬバーは、接地にディスチャージしない。そして、この第１読み取りアクセスセクションを介した例示用の読み取りアクセスが進行中に、第２読み取り制御ラインＲＷＬ２により、ｍ９をターンオンする制御信号を供給することができる。ノードＸバーにおいてラッチされている電圧レベルがＨＩＧＨであるとすれば、ｍ１０もターンオンし、ＢＬ上のプリチャージ電圧がアクセスノードＡ４とｍ９及びｍ１０を通じて接地にディスチャージする。即ち、トランジスタｍ９及びｍ１０は、ディスチャージパスを構成することになる。一方、ノードＸ上の電圧レベルがＨＩＧＨでありノードＸバー上の電圧レベルがＬＯＷの際に、ＲＷＬ２が、ｍ９をターンオンする制御信号を供給した場合には、ｍ１０はターンオンせず、ＢＬ上のプリチャージ電圧は、ｍ９及びｍ１０を通じてディスチャージしない。尚、ｍ９及びｍ１０は、低Ｖｔデバイスであるため、ディスチャージ速度は、高Ｖｔデバイスである場合に比べて高速である。そして、ＢＬ及び／又はＢＬバーのディスチャージの有無をセンス増幅器回路（図示されてはない）によって判定することにより、ノードＸ及びＸバーに保存されている電圧レベルを確認することができる。
図４Ｃは、本発明の第４実施例による集積回路データ記憶セル２００−２の例示図である。図４Ａ及び図４Ｃの第２及び第４実施例セル２００及び２００−２の同一コンポーネントには、同一の参照符号が付与されている。尚、この第４実施例に関する以下の説明においては、第２実施例において説明したものと異なる特徴に対して焦点を絞ることとする。セル２００とセル２００−２の重要な相違点は、セル２００−２の場合には、書き込みアクセストランジスタが１つしか存在していないことである。この第４実施例のセル２００−２の場合には、有利なことに、使用する書き込みアクセストランジスタを１つだけにすることにより、セル面積を削減している。
この第４実施例のセル２００−２の書き込み動作は、単一のアクセストランジスタｍ５”の使用により、第２実施例のセル２００とは多少異なるものになっている。具体的には、書き込み動作の際には、ＢＬライン上の電圧レベルが表す記憶値が記憶回路セクション内にラッチされる。即ち、ＷＷＬライン上に書き込み制御信号が供給され、これにより、アクセストランジスタｍ５”がターンオンする。ｍ５”がターンオンすると、ＢＬ上の電圧が、ｍ１”及びｍ３”の接続部と、ｍ２”及びｍ４”のゲートに供給される。例えば、ＢＬ上にＨＩＧＨ電圧レベルを供給することにより、トランジスタｍ１”及びｍ３”の接続部に、ＨＩＧＨ電圧レベルが、そして、ｍ２”及びｍ４”の接続部に、ＬＯＷ電圧レベルがラッチされることになる。基本的に、ノードＸにＨＩＧＨレベル電圧が印加されると、ｍ２”がターンオフすると共に、ｍ４”がターンオンし、この結果、ノードＸバーがＬＯＷ電圧レベルにプルダウンされることになる。そして、このノードＸバー上のＬＯＷ電圧により、ｍ１”がターンオンすると共に、ｍ３”がターンオフし、これにより、ノードＸがＨＩＧＨレベルにプルアップされる。逆に、例えば、ＢＬ上にＬＯＷ電圧レベルを供給した場合には、トランジスタｍ１”及びｍ３”の接続部に、ＬＯＷ電圧レベルが、そして、ｍ２”及びｍ４”の接続部に、ＨＩＧＨ電圧レベルがラッチされる。基本的に、ノードＸにＬＯＷ電圧レベルが印加されると、ｍ２”がターンオンすると共に、ｍ４”がターンオフし、この結果、ノードＸバーはＨＩＧＨ電圧レベルにプルアップされることになる。そして、このノードＸ上におけるＨＩＧＨ電圧により、ｍ１”がターンオフすると共に、ｍ３”がターンオンし、これにより、ノードＸがＬＯＷレベルにプルダウンされることになる。尚、書き込み動作の際には、読み取りワードラインＲＷＬ上に供給される読み取り制御信号により、トランジスタｍ７はターンオフ状態に維持されている。又、図４Ｃのセル２００−２による読み取り動作は、図４Ｂのセル２００−１による読み取り動作と同一である。
図４Ｄは、本発明の第５実施例によるマルチポート集積回路データ記憶セル２００−３の例示図である。図４Ａ及び図４Ｄの第３及び第５実施例のセル２００及び２００−３の同一コンポーネントには、同一の参照符号が付加されている。尚、この第５実施例に関する以下の説明においては、前述の実施例において説明したものとは異なる特徴に対して焦点を絞ることとする。この図４Ｄのマルチポートセルは、図４Ｂの第３実施例のマルチポートセル２００−１に類似したデュアル読み取りアクセスセクションと、図４Ｃの第４実施例のセル２００−３に類似したトランジスタ１つの書き込みアクセス回路セクションを組み合わせたものになっている。従って、この第５実施例のセル２００−３の読み取り及び書き込み動作については、前述の説明から理解されよう。このマルチポートセル２００−３の特徴は、セル面積が削減されると共に、ＢＬ及びＢＬバーの両方を介した読み取りアクセスが可能になっていることである。
尚、図４Ｂ及び図４Ｄのマルチポートデータ記憶セル２００−１及び２００−３の場合には、読み取り及び書き込み動作において、データライン（即ち、ＢＬ及びＢＬバー）を共有していることについても理解されたい。即ち、読み取りと書き込みに必要なデータラインの数が少なくなっており、この結果、チップ面積を更に削減することが可能である。
又、アクセス速度と漏れ電流間における所望のトレードオフを実現するべく調節された閾値電圧を具備するトランジスタによって図４Ａ〜図４Ｄのセルを実現することも可能であることを理解されたい。図４Ａ〜図４Ｄのいずれかによるセルの記憶セクショントランジスタｍ１”〜ｍ４”は、セルの読み取りアクセストランジスタのＶｔ値よりも大きなＶｔ値を具備する必要がある。一方、このようなセルの記憶セクショントランジスタのＶｔ値と比べた場合の書き込みアクセストランジスタのＶｔ値については、個々の適用要件に応じて様々なものであってよい。例えば、次の表は、本発明による記憶トランジスタ、書き込みアクセストランジスタ、及び読み取りアクセストランジスタの相対的なＶｔ値の可能な組み合わせをを示している。
Figure 2006500702
ケース３は、特に電力消費量の削減に有用である。例えば、書き込みワードラインがイネーブルの場合には（特に、パルス化された書き込みワードライン信号が印加された場合には）、すべての書き込みトランジスタがターンオンされ、ＢＬ（又は、ＢＬバー）は、書き込みトランジスタとセルトランジスタを通じてディスチャージする。例えば、図４Ａにおいて、ＸバーがＬＯＷの場合には、ＢＬバーは、ｍ６及びｍ４を通じてディスチャージする。そして、このディスチャージしたＢＬバーは、次の読み取り動作の前に、プリチャージする必要がある。ＢＬバーのディスチャージの程度は、パルス幅と書き込みトランジスタの閾値電圧によって左右される。パルス幅が大きいほど、ＢＬバーのディスチャージは大きなものになる。又、書き込みトランジスタの閾値電圧が高いほど、ＢＬバーのディスチャージは小さなものになる。即ち、書き込みトランジスタの閾値電圧が高い場合には、トランジスタの電流駆動能力が小さいため、ＢＬバーのディスチャージは小さくなるのである。従って、書き込みトランジスとして高Ｖｔトランジスタを使用しているため、所与のパルス幅におけるＢＬ（又は、ＢＬバー）のディスチャージが少なくなり、この結果、Ｖｄｄなどの特定のレベルにビットラインをプリチャージするのに必要な電荷量が少なくなるのである。
又、ＰＭＯＳ記憶セクショントランジスタのＶｔは、ＮＭＯＳ記憶セクショントランジスタのＶｔとは異なるものにすることができることにも留意されたい。例えば、ＰＭＯＳ記憶（ラッチ）トランジスタが−０．８ＶのＶｔを具備し、同一セルのＮＭＯＳ記憶（ラッチ）トランジスタが＋０．６ＶのＶｔを具備することができる。尚、図４Ａ〜図４Ｄの実施例においては、ＮＭＯＳタイプの書き込みアクセス及び読み取りアクセストランジスタが開示されており、これらの相対的なＶｔの大きさは、前出の表においては、ＮＭＯＳ記憶トランジスタの相対的なＶｔの大きさと比較されていることを理解されたい。
尚、当業者であれば、図４Ａ〜図４Ｄの実施例に示されているのは、読み取りアクセスセクションの例示的な接続に過ぎず、本発明の原理と合致する様々な接続を採用可能であることを理解するであろう。例えば、図４Ａ及び図４Ｃを参照すれば、出力トランジスタｍ８のゲートをノードＸバーと接続することができよう。或いは、この代わりに、例えば、出力トランジスタｍ７のＳ／ＤをＢＬに接続することも可能であろう。更に別の選択肢として、出力トランジスタｍ８のゲートをノードＸバーと接続することも可能であろうし、出力トランジスタｍ７のＳ／ＤをＢＬに接続することもできよう。又、例えば、図４Ｂ及び図４Ｄの実施例を参照すれば、出力トランジスタｍ８のゲートをノードＸバーに接続可能であり、出力トランジスタｍ１０のゲートをノードＸに接続可能であろう。或いは、この代わりに、例えば、ｍ７のＳ／ＤノードをＢＬに接続可能であり、ｍ９のＳ／ＤノードをＢＬバーに接続することもできよう。
図４Ｅ〜図４Ｆは、本発明の実施例による図４Ａ〜図４Ｄに示されているタイプのセル用のプリチャージ回路の構成を示す例示図である。具体的には、図４Ｅ〜図４Ｆは、例示用のＳＲＡＭアレイの行ｍの列１’のセル１’と列ｎ’のセルｎ’を示している。図４Ｅは、プリチャージトランジスタｍｐ−１（即ち、行ｍ／プリチャージ／列１）に接続されたＢＬ１バーと、プリチャージトランジスタｍｐ−ｎに接続されたＢＬｎバーを示している。これらｍｐ−１及びｍｐ−ｎのゲートは、ｍｐ−１とｍｐ−ｎが常にターンオンするように接続されている。一方、図４Ｆは、プリチャージトランジスタｍｐ−１’に接続されたＢＬ１バーと、プリチャージトランジスタｍｐ−ｎ’に接続されたＢＬｎバーを示している。ｍｐ−１のゲートは、ｍｐ−１’を選択的にターンオン可能なＰＰＲＥ１信号を受信するべく接続されている。又、ｍｐ−ｎ’のゲートも、ｍｐ−ｎ’を選択的にターンオン可能なＰＰＲＥｎ信号を受信するべく接続されている。
尚、図４Ｅ〜図４Ｆのプリチャージ回路構成においては、読み取りアクセストランジスタが接続されているビットラインにのみプリチャージトランジスタが接続されていることを理解されたい。図４Ｅにおいては、トランジスタｍｐ−１及びｍｐ−ｎは、ＢＬ１バー１とＢＬｎバーに個々に接続されている。同様に、図４Ｆにおいては、トランジスタｍｐ−１’及びｍｐ−ｎ’は、ＢＬ１バー１及びＢＬｎバーに個々に接続されている。読み取り動作用に、セルのビットペアごとにプリチャージトランジスタを１つだけ使用することにより、従来のプリチャージ回路構成と比べて、必要なチップ面積が減少することになる。
図４Ｅのプリチャージ構成においては、すべてのプリチャージトランジスタが継続的にターンオンされており、プリチャージデバイスから読み取りトランジスタへの電流パスが存在している（例：ｍｐ−１からｍ７及びｍ８とｍｐ−ｎからｍｎ７及びｍｎ８）。読み取りアクセストランジスタは、通常、読み取り速度を改善するべく、ラッチトランジスタよりも大きくなっているため、短絡電流による電力消費量が、例えば、図１Ａ〜図１Ｄに示されている従来のＳＲＡＭセルのものよりも大きくなる可能性がある。
この観点から、図４Ｆに示されているものなどのプリチャージ回路構成は、ビットラインに接続されているプリチャージトランジスタを選択的に制御可能であるため、有利である。書き込み動作の際には、すべてのプリチャージトランジスタはターンオフされる。そして、読み取り動作の際には、選択されたセル又は選択されたセルグループ用のプリチャージトランジスタが起動され、１つ又は複数のビットライン（例：ＢＬバー）がプリチャージ電圧に設定される。プリチャージトランジスタがＰＭＯＳの場合には、プリチャージ電圧は、ＶDDである。一方、プリチャージトランジスタがＮＭＯＳの場合には、プリチャージ電圧は、ＶDD−Ｖｔｎである。選択されたビットラインのプリチャージが完了した後に、対応するワードラインＷＷＬｉをイネーブルにする。イネーブルになった所与の読み取り動作ビットラインは、そのセルデータがＬＯＷであって、その出力トランジスタｍ８がターンオフした場合には、プリチャージレベルに留まり、そのセルデータがＨＩＧＨであって、その出力トランジスタｍ８がターンオンした場合には、ディスチャージすることになる。
この選択的プリチャージ制御信号は、読み取り動作の際に、常にターンオン状態にしておくことも可能であり、或いは、パルスの持続時間においてビットラインを特定のレベルにプリチャージするのに十分なパルス幅を具備したパルス化された信号であってもよい。プリチャージトランジスタが読み取り動作の際に常にターンオンしている場合には、読み取り動作の際に電流パスが存在することになるが、ＢＬのフローティング状態をなくすことができるため、隣接する信号ラインの結合による雑音マージンを改善することができる。一方、プリチャージトランジスタをプリチャージ信号パルスによって制御する場合には、大きな信号が生成されて、読み取り速度を改善することができる（電流パスが存在すると、信号生成の振幅が減少する。設計は複雑になるが、電流パスの発生をなくすことにより、電力消費量を削減することができる）。
図５は、本発明の第６実施例による集積回路データ記憶セル２０の例示回路図である。この記憶セル２０は、記憶回路２２、記憶回路２２が記憶する情報を入力する入力スイッチ制御回路２４、及び記憶セルが記憶している情報を出力する出力スイッチ制御回路２６を含んでいる。記憶回路２２は、トランジスタＭ１、Ｍ２、Ｍ３、及びＭ４を含んでいる。入力スイッチ制御回路２４は、入力トランジスタＭ５を含んでいる。そして、出力スイッチ制御回路２６は、出力トランジスタＭ６及びＭ７を含んでいる。
記憶回路２２は、電源電圧ＶDDに接続されたドレインを有する第１ＮＭＯＳトランジスタＭ１に加え、有効接地電圧ＶSSに接続されたドレインを有する第１ＰＭＯＳトランジスタＭ４を含んでいる。又、記憶回路２２には、第１ＮＭＯＳトランジスタＭ１のソースに接続されたソースを有する第２ＰＭＯＳトランジスタＭ２に加え、第１ＰＭＯＳトランジスタＭ４のソースに接続されたソースを有する第２ＮＭＯＳトランジスタＭ３も含まれている。第１ＮＭＯＳトランジスタと第１ＰＭＯＳトランジスタのソースの接続部は、「Ａ」というラベルが付加されたプルアップノードを構成している。一方、第２ＮＭＯＳトランジスタと第２ＰＭＯＳトランジスタのソースの接続部は、ノード「Ｂ」というラベルが付加されたプルダウントランジスタを構成している。第２ＰＭＯＳトランジスタＭ２のゲートは、電源電圧ＶDDに接続されている。更に詳しくは、コンダクタノード２７は、電源電圧によってＭ２のゲートがバイアスされるように、電源電圧をＰＭＯＳトランジスタＭ２のゲートに接続している。第２ＮＭＯＳトランジスタＭ３のゲートは、有効接地電圧ＶSSに接続されている。又、コンダクタノード２９は、有効接地電圧によってＭ３のゲートがバイアスされるように、ＮＭＯＳトランジスタＭ３のゲートに有効接地電圧を接続している。第１ＮＭＯＳトランジスタＭ１及び第１ＰＭＯＳトランジスタＭ４のゲートは、ノード２８を介して記憶回路２２に接続されている。第２ＰＭＯＳトランジスタＭ２のドレインと第２ＮＭＯＳトランジスタＭ３のドレインは、記憶ノード３０を提供するべく接続されている。但し、実際には、本実施例においては、ノード２８及び３０は、記憶回路２２の単一ノード２８／３０として動作することになる。デジタル信号値を記憶するために、トランジスタＭ１〜Ｍ４は、協働し、最新の書き込みサイクルにおいて入力ノード２８上に供給された論理値の論理レベルに記憶ノード２８／３０を維持する。
入力スイッチ制御回路２４は、入力ノード３１に接続された第１ソース／ドレイン（Ｓ／Ｄ）端子を有し、ノード２８／３０に接続された第２Ｓ／Ｄ端子を有する入力トランジスタＭ５を含んでいる。第１実施例においては、入力ノード３１は、ビットライン書き込み（ＢＬ−Ｗ）コンダクタラインを有する入力信号源の一部を構成している。トランジスタＭ５のゲートは、書き込み制御信号を受け取るべく接続されている。第１実施例においては、この書き込み制御信号をワードライン書き込み（ＷＬ−Ｗ）信号と呼ぶ。そして、第１実施例においては、このトランジスタＭ５はＮＭＯＳデバイスである。
出力スイッチ制御回路２６は、出力トランジスタＭ６及びＭ７を含んでいる。Ｍ７の第１Ｓ／Ｄ端子は、有効接地ＶSSに接続されており、Ｍ７の第２Ｓ／Ｄ端子は、Ｍ６の第１Ｓ／Ｄ端子に接続されている。この有効接地は、後述するように、論理レベル１信号を読み取る際に、ディスチャージパスとして機能することになる。Ｍ６の第２Ｓ／Ｄ端子は、出力ノード３３に接続されている。第１実施例においては、この出力ノード３３は、ビットライン読み取り（ＢＬ−Ｒ）導体線の一部を構成している。トランジスタＭ７のゲートは、記憶回路２２の記憶ノード３０に接続されている。そして、トランジスタＭ６のゲートは、読み取り制御信号を受け取るべく接続されている。第１実施例においては、この読み取り制御信号をワードライン読み取り（ＷＬ−Ｒ）信号と呼ぶ。又、第１実施例においては、トランジスタＭ６及びＭ７はＮＭＯＳデバイスである。
プリチャージ電圧をＢＬ−Ｒに供給するべく、プリチャージ回路が接続されている。本実施例においては、記憶セル２０用のプリチャージ回路は、ＶDD電源に接続された１つのＳ／Ｄノードを有し、ＢＬ−Ｒビットラインに接続された別のＳ／Ｄノードを有し、且つ、プリチャージ制御信号を受け取るべく接続されたゲートを有するＰＭＯＳトランジスタ３７を含んでいる。この代わりに、ＮＭＯＳプリチャージトランジスタを採用することも可能である。尚、一実施例においては、プリチャージ制御信号は、トランジスタ３７を継続的にターンオン状態に維持する一定値の信号になっている。このような継続的にターンオン状態にあるプリチャージ回路の実施例の動作方法については、図４Ｅの実施例において前述したものと同様である。別の実施例においては、プリチャージ制御信号は、読み取り動作の際にのみトランジスタ３７をターンオンするようになっている。このような選択的にターンオンするプリチャージ回路の動作方法についても、図４Ｆの実施例において前述したものと同様である。
尚、この図５の実施例の場合には、記憶されているデータの読み取りに使用するビットライン（ＢＬ−Ｒ）が１つのみであるため、記憶セルごとに採用されているプリチャージラインの数も１つだけになっていることを理解されたい。読み取り動作を実現するべくプリチャージを要するビットライン（ＢＬ−Ｒ）は、記憶セルごとに１つのみである。従って、読み取り動作用のビットラインのプリチャージに関連して必要となるチップ面積が縮小されると共に、電力消費量も減少する。
トランジスタＭ１〜Ｍ４は、好ましくは、デプレッショントランジスタ、又は同様に「リーキー（Ｌｅａｋｙ：漏れやすい）」なエンハンスメントトランジスタである。尚、本明細書において使用するこの「デプレッショントランジスタ」という用語には、「リーキー」なエンハンスメントトランジスタも含まれている。本実施例においては、Ｍ１〜Ｍ４は、低Ｖｔトランジスタである。ＭＯＳトランジスタにおけるデプレッショントランジスタとは、ゲート／ソース間電圧（Ｖｇｓ）が０Ｖの場合にもトランジスタがターンオンするものを意味している。ＮＭＯＳデプレッショントランジスタは、Ｖｇｓ＝０Ｖの際にも強力なチャネル伝導を実現できるように、トランジスタのチャネル領域内にｎ型の不純物を注入することによって製造可能である。同様に、ＰＭＯＳのデプレッショントランジスタは、Ｖｇｓ＝０Ｖの際にも強力なチャネル伝導を実現できるように、トランジスタのチャネル領域内にｐ型の不純物を注入することによって製造可能である。又、本明細書において使用する「リーキー」なエンハンスメントトランジスタという用語は、所与のタイミング制約内においてノードの状態を変化させるのに不十分な電流駆動能力しか具備していないが、ノードの接合漏れ電流よりも大きな電流を有するエンハンスメントトランジスタを意味している。通常、非常に低い閾値電圧を具備するトランジスタがデプレッショントランジスタであり、相対的に高い閾値電圧を具備するトランジスタがエンハンスメントトランジスタである。
第１実施例２０のトランジスタＭ５、Ｍ６、及びＭ７は、「普通」のエンハンスメントトランジスタである。Ｍ５〜Ｍ７は、Ｍ１〜Ｍ４よりも高い閾値電圧を具備している。読み取り速度を改善するべく、Ｍ５よりも低い閾値電圧をＭ６及びＭ７に具備させることを推奨するが、Ｍ６及びＭ７がＭ５よりも低い閾値電圧を具備することは、必要条件ではない。尚、本明細書において使用するこの「普通」のエンハンスメントトランジスタという用語は、トランジスタのゲート／ソース間電圧の大きさがゼロの場合に、そのトランジスタがオフ状態にあることを意味している。
動作時に、書き込みサイクルにおいては、トランジスタＭ５が、入力ノード３１及びＢＬ−Ｗ上に供給された論理０又は論理１デジタル情報信号を伝達し、この情報信号を表すデジタル値が記憶回路２２に記憶される。この書き込みサイクルにおいては、トランジスタＭ６により、記憶セル２２は、出力ノード３３及びＢＬ−Ｒから切断されている。そして、書き込みサイクルの終了後には、トランジスタＭ５及びＭ６がターンオフし、ノード２８／３０は、入力ノード３１及び出力ノード３３から絶縁されることになる。そして、この書き込みサイクルの終了後に、記憶回路２２は、トランジスタＭ５を介してＢＬ−Ｗラインから書き込まれた最新の論理値を記憶している。
動作時に、読み取りサイクルにおいては、出力トランジスタＭ６及びＭ７が協働し、記憶回路２２によって現在記憶ノード２８／３０に記憶されている論理値を示す信号を出力ノード３３及びＢＬ−Ｒ出力上に生成する。出力トランジスタＭ６は、読み取りサイクルにおいてターンオンする。しかしながら、読み取りサイクルにおける出力トランジスタＭ７のオン／オフ状態は、記憶回路２２が記憶ノード２８／３０に維持している論理レベルによって左右されることになる。即ち、更に詳しくは、例えば、本発明の一実施例において、記憶されている論理値０信号を記憶回路２２のノード２８／３０から読み取る際には、記憶回路出力端子が論理０信号をゲートに供給することによってＭ７がターンオフするため、ＢＬ−Ｒビットライン上のプリチャージ電圧のトランジスタＭ７を通じた接地へのディスチャージは発生しない。逆に、例えば、記憶されている論理レベル１信号を記憶回路２２のノード２８／３０から読み取る場合には、記憶ノード２８／３０が論理１信号をゲートに供給することによってＭ７がターンオンするため、ＢＬ−Ｒビットラインの出力ノード３３上におけるプリチャージ電圧のトランジスタＭ７を通じた接地へのディスチャージが発生することになる。
読み取りサイクルにおいて、センス増幅器４０は、ＢＬ−Ｒビットライン上のプリチャージ電圧がトランジスタＭ６及びＭ７を通じてディスチャージしたかどうかを検知する。このセンス増幅器は、出力ノード３３及びＢＬ−Ｒ上の電圧レベルを入力として取得すると共に、基準電圧レベルＶrefを取得する。そして、センス増幅器４０は、ＢＬ−ＲとＶrefの相対的な電圧レベルを示す出力Ｄoutを供給する。記憶回路２２が記憶しているデジタル情報の論理レベルが論理レベル０である場合には、ＢＬ−Ｒ上のプリチャージ電圧は、トランジスタＭ６及びＭ７を通じてディスチャージされない。この結果、ＶrefとＢＬ−Ｒラインの相対値により、Ｄoutは、第１検知値を有することになる。逆に、記憶回路２２が記憶しているデジタル情報の論理レベルが論理レベル１である場合には、ＢＬ−Ｒ上のプリチャージ電圧は、トランジスタＭ６及びＭ７を通じてディスチャージすることになる。この結果、Ｖref及びＢＬ−Ｒラインの相対値により、Ｄoutは、第２の検知値を有することになる。
Ｖrefレベルは、読み取り速度と雑音マージン間におけるトレードオフに基づいて選択される。読み取りサイクルにおいて、例えば、ＶrefがＶDD−Ｖtnに設定されている場合には（ここで、Ｖtnは、ＮＭＯＳトランジスタ閾値電圧である）、ＢＬ−Ｒの電圧レベルがＶDD−Ｖtn未満に落ちた後にのみ、Ｄoutの第２値が生成されることになる。或いは、この代わりに、例えば、読み取り速度を向上させるべく、ＶrefをＶDD−０．１Ｖに設定することも可能である。但し、この代替例の場合には、読み取り速度は向上するものの、雑音マージンが減少することになろう。例えば、ＭＯＳダイオードを使用し、ＶDD電源ラインとＶrefライン間にダイオードによる電圧降下を生成することにより、Ｖrefを選択可能である。
図６は、図５の回路の動作を説明するために使用する例示タイミング図である。期間Ｔ０において、記憶回路２２が論理０値（論理ＬＯＷ）を記憶しており、出力ノード３３を含むＢＬ−Ｒビットラインが電源電圧レベルＶDDにプリチャージされている。期間Ｔ１において、論理１値（論理ＨＩＧＨ）が記憶回路２２に書き込まれている。期間Ｔ２において、記憶されている論理１値が記憶回路２２から読み取られている。期間Ｔ３において、論理０値が記憶回路２２に書き込まれている。期間Ｔ４において、記憶されている論理０値が記憶回路２２から読み取られている。
更に詳しくは、期間Ｔ０においては、ＢＬ−Ｗは０Ｖであり、ＷＬ−Ｗは０Ｖであり、出力ノード３３を含むＷＬ−Ｒは、０Ｖである。ＢＬ−Ｒは、電圧レベルＶDDにプリチャージされている。Ｄoutは、０Ｖである。記憶回路２２の記憶端子２８／３０における電圧は、０Ｖである。プルアップノードＡ（ＮＭＯＳのＭ１とＰＭＯＳのＭ２のソース端子の接続部）における電圧ＶAは、期間Ｔ３における動作の説明に関連して後述するレベルに位置している。そして、プルダウンノードＢ（ＮＭＯＳのＭ３とＰＭＯＳのＭ４のソース端子の接続部）における電圧ＶBは、０Ｖである。
期間Ｔ１において、書き込みサイクルにより、論理レベル１（ＨＩＧＨ）データが記憶回路２２に書き込まれている。この書き込みサイクルにおいては、ＢＬ−Ｒラインはフロート状態であってもよいが、この図６の電圧タイミング図においては、ＶDDに位置するものとして示されている。Ｍ６のゲートに供給されるＷＬ−Ｒ制御信号は、論理０（ＬＯＷ）レベルであって、Ｍ６がターンオフし、これにより、ＢＬ−Ｒビットライン出力と出力ノード３３が記憶ノード２８／３０から切断され電気的に絶縁される。入力ノード３１を含むＢＬ−Ｗビットラインは、電圧レベルＶDDにおける論理１（ＨＩＧＨ）信号を供給している。Ｍ５のゲートに供給されるＷＬ−Ｗ制御信号は、Ｍ５をターンオンするべくＨＩＧＨである。
本実施例においては、Ｍ５がターンオンすると、入力ノード３１における入力電圧レベルが、ＮＭＯＳトランジスタＭ１のゲートとＰＭＯＳトランジスタＭ４のゲートに伝達されることになる。又、本実施例においては、Ｍ５がターンオンすると、入力ノード３１における入力電圧レベルが記憶ノード２８／３０にも伝達される。一実施例においては、Ｍ５は、普通のエンハンスメントトランジスタであり、ＷＬ−Ｗ制御信号のピーク電圧は、ＨＶDDであって、これは、入力ノード２８に供給される電圧レベルがフルＶDDとなるように、ＶDDを１閾値電圧だけ上回って昇圧された電圧である。但し、Ｍ５をデプレッションモードトランジスタ又はリーキーエンハンスメントトランジスタとして実現する場合には、ＶDDの電圧レベルをＷＬ−Ｗ制御信号のターンオン電圧レベルとして使用することができる。
尚、Ｍ５が普通のエンハンスメントトランジスタである場合にも、Ｍ１〜Ｍ４がデプレッショントランジスタであれば、ノード２８／３０の電圧レベルは、自己再生（自己ラッチ）動作により、ＶDDにプルアップされる。Ｍ１〜Ｍ４が自己再生型であれば、ＨＶｄｄは、実際には不要である。但し、ＨＶｄｄは、書き込みビットライン（ＢＬ−Ｗ）からノード２８／３０へのフルＶｄｄの転送のために、一般には、望ましいものである。一代替実施例においては、トランジスタＭ５は、デプレッションモードトランジスタ又はリーキーエンハンスメントデバイスとして実装される。
ＮＭＯＳのＭ１のゲートに論理１値を供給することにより、Ｍ１がターンオンする。当初、プルアップノードＡにおいて相互接続されているＭ１及びＭ２のソースは、電圧レベルＶAに位置している。このノードＡにおける電圧は、Ｍ１がデプレッションＮＭＯＳトランジスタであるため、なんらの電圧降下を伴うことなしに、ＶDDに上昇する。尚、これは、Ｍ１がリーキーエンハンスメントトランジスタである場合にも当てはまる。ＰＭＯＳのＭ２のゲートは、ＶDD電源電圧に接続されており、ソースは、ノードＡに接続されているため（これもＶDDに位置している）、Ｍ２のソース／ゲート間電圧（Ｖｇｓ）は、０Ｖである。そして、ＰＭＯＳのＭ２はデプレッションＰＭＯＳトランジスタであり、Ｖｇｓが０Ｖであるため、プルアップノードＡから記憶ノード２８／３０への伝導パスが存在している。尚、これは、Ｍ２がリーキーエンハンスメントトランジスタである場合にも当てはまる。この結果、フル電源電圧バイアスレベルＶDDが記憶ノード２８／３０に転送されることになる。そして、ＷＬ−Ｗ制御信号がＬＯＷ（０Ｖ）に移行し、トランジスタＭ５がターンオフした後にも、この記憶ノード２８／３０における電圧はＶDDに維持され、記憶されている論理１レベルデータ状態が維持されることになる。
又、ＰＭＯＳトランジスタＭ４に論理レベル１値が供給されると、そのＶｇｓ（ゲートとソース間における電圧）が（ＶDD）であるため、Ｍ４は、強力にターンオフする。期間Ｔ１の開始時点においては、ＮＭＯＳのＭ３のゲートは、有効接地電圧バイアスレベルＶSSに接続されており、プルダウンノードＢの電圧は、ＶSS（一実施例においては、０Ｖである）に位置している。この結果、Ｍ３のゲート／ソース間（Ｖｇｓ）がＶSS（一実施例においては、０Ｖである）であるため、Ｍ３は、ターンオンすると共に、Ｍ４が強力にターンオフし（逆バイアス状態になる）、Ｍ４を通って流れる漏れ電流がＭ３のものよりも小さくなる。特に、Ｍ３が、Ｖｇｓ＝０ＶのデプレッションＮＭＯＳトランジスタであるため、記憶ノード２８／３０とノードＢ間に伝導パスが存在している。従って、ＮＭＯＳのＭ３が自己逆バイアス状態となって漏れ電流を遮断し、Ｍ３及びＭ４の両方が逆バイアス状態となって漏れ電流が大幅に抑制されるＶB＜ＶDDのレベルにノードＢの電圧が上昇するまで、漏れ電流がＭ３を通じて流れることになる。ノードＢの電圧がＶBであれば、Ｍ４のＶｇｓは、（ＶDD−ＶB）であり、Ｍ３のＶｇｓは、−ＶBである。従って、ＶBは、記憶ノード２８／３０に記憶されている記憶データ値が論理レベル１（ＨＩＧＨ）である場合のノードＢの定常状態電圧を表している。
このＭ３が自己逆バイアス状態となるＶBの値は、Ｍ３及びＭ４の相対的なチャネル伝導強度によって左右され、プルダウンノードＢにおいてキルヒホッフの法則を使用して算出可能である。例えば、Ｍ４のチャネルコンダクタンスが低下した場合には、Ｍ４における電圧降下が増大するため、Ｍ３が逆バイアス状態になる地点のＶBの値も増大することになろう。
従って、記憶ノード２８／３０からＭ３及びＭ４を通じて接地に流れる漏れ電流を無視可能なレベルにまで抑制することができる。トランジスタＭ３及びＭ４のサイズを適切なものにすることにより、ノードＢの電圧ＶBを制御して論理レベル１（ＨＩＧＨ）データの記憶のためのスタンバイ漏れ電流を抑制することができる。更に詳しくは、ノードＢの電圧ＶBは、Ｍ３及びＭ４を流れる漏れ電流の比率によって決定される。一般に、漏れ電流が極小化される最適な比率が存在している。例えば、Ｍ４のサイズに対してＭ３のサイズを減少させると、Ｍ４のコンダクタンスに対してＭ３のコンダクタンスが減少し、これにより、論理レベル１の記憶の際にＭ３が逆バイアス状態になるＶBのレベルを、ある量ΔＶBだけ、引き下げることができる。このようなＭ３の相対的なサイズ縮小の１つの結果が、論理レベル１値の記憶の際に、Ｍ４を、量ΔＶBだけ、多く逆バイアスし、Ｍ３を、同じ量ΔＶBだけ、少なく逆バイアスするものである。Ｍ３及びＭ４の逆バイアスの程度によって漏れ電流が極小化される最適な条件（即ち、ＶBの最適値）が存在するはずである。この最適レベルは、Ｍ３及びＭ４の相対的なサイズを適切なものにすることによって設定可能である。
このようにして、期間Ｔ１において、論理レベル１値が記憶回路２２内に書き込まれる。ＢＬ−Ｗ上における論理レベル１（ＨＩＧＨ）の入力により、デプレッションＮＭＯＳのＭ１がターンオンし、デプレッションＰＭＯＳのＭ４がターンオフする。電圧ＶAは、デプレッションＰＭＯＳトランジスタＭ２のＶsgが０Ｖであるレベルに上昇し、Ｍ２によってフル電源電圧が記憶ノード２８／３０に伝導される。電圧ＶBは、デプレッションＮＭＯＳのＭ３トランジスタが自己逆バイアス状態になるレベルに上昇する。そして、トランジスタＭ１及びＭ２がターンオンし、トランジスタＭ３及びＭ４がターンオフすると、記憶ノード２８／３０の電圧は、事実上、プルアップノードＡを通じて電源電圧バイアスレベルにプルアップされる。従って、本実施例においては、フル電源電圧が供給され、記憶されている論理レベル１が維持されると共に、漏れ電流が、ＮＭＯＳのＭ３及びＰＭＯＳのＭ４の両方の逆バイアスによって抑制されることになる。
期間Ｔ２において、記憶されているＨＩＧＨ論理レベル（論理１）信号が、読み取りサイクルによって記憶回路２２から読み取られる。図６に示されている例においては、入力ノード３１を含むＢＬ−Ｗビットラインは、論理レベル０（ＬＯＷ）信号を供給しているが、ＢＬ−Ｗ上における信号レベルは、読み取りサイクルにおいては、重要ではなく、従って、ＢＬ−Ｗは、読み取り動作においては、フローティング状態であってもよい。ＮＭＯＳトランジスタＭ５がターンオフすることによって入力ノード２８／３０をＢＬ−Ｗ入力から電気的に絶縁するべく、Ｍ５のゲートに供給されているＷＬ−Ｗ制御信号は、ＬＯＷになっている。ＷＬ−Ｒ制御信号は、論理１（ＨＩＧＨ）レベルであり、ＮＭＯＳトランジスタＭ６をターンオンさせる。ＮＭＯＳトランジスタＭ７のゲートに印加されている電圧レベルは、記憶回路２２によって記憶されているデータを表す電圧レベルである。具体的には、Ｍ７のゲートには、記憶ノード２８／３０の電圧レベルが印加されている。
図６の例においては、期間Ｔ２において、記憶されているデータは、論理レベル１（ＨＩＧＨ）電圧として表されており、この記憶されている論理レベルＨＩＧＨデータにより、Ｍ７がターンオンする。読み取りサイクルにおいては、プルアップノードＡにおける電圧レベルＶAとプルダウンノードＢにおけるＶBは、記憶ノード２８／３０における論理レベル１（ＨＩＧＨ）と一致するレベルに維持される。しかしながら、出力ノード３３を含むＢＬ−Ｒビットライン上の電圧レベルは、読み取りサイクルにおいては、プリチャージレベルから、例えば、ＶSSなどの相対的に低い電圧レベルに降下することになる。
読み取りサイクルが始まる期間Ｔ２の開始時点においては、出力ノード３３を含むＢＬ−Ｒビットラインは、プリチャージ電圧レベルに位置しており、これは、図示の実施例においては、ＶDDである。読み取りサイクルにおいては、出力ノード３３を含むＢＬ−Ｒ上のプリチャージ電圧は、Ｍ６及びＭ７を通じて有効接地レベルＶSSにディスチャージする。そして、このディスチャージに応答し、センス増幅器４０のＤout出力は、ＬＯＷからＨＩＧＨ（第２Ｄout値）に変化し、これは、記憶ノード２８／３０からの論理レベル１（ＨＩＧＨ）値の読み取りを表している。
更に詳しくは、記憶されている情報の記憶回路２２からの読み取りの際に、Ｍ６及びＭ７は協働している。即ち、トランジスタＭ６は、読み取りサイクルが発生する時期を判定するべく機能する。ＷＬ−Ｒ制御信号がＬＯＷの場合には、Ｍ６はターンオフし、記憶回路２２がＢＬ−Ｒ出力から絶縁される。そして、期間Ｔ２などのように、ＷＬ−Ｒ制御信号がＨＩＧＨの場合には、Ｍ６はターンオンし、Ｍ７及び記憶回路２２がＢＬ−Ｒ出力に接続される。一方、トランジスタＭ７は、ＢＬ−Ｒ上のプリチャージ電圧が読み取りサイクルにおいてＭ６及びＭ７を通じてディスチャージするかどうかを判定するべく機能する。読み取りサイクルにおいて、Ｍ７がターンオン状態にある場合には、プリチャージ電圧はディスチャージし、読み取りサイクルにおいて、Ｍ７がターンオフ状態にある場合には、プリチャージ電圧はディスチャージしない。このＭ７のオン／オフ状態は、記憶回路２２の記憶ノード２８／３０の電圧レベルによって制御されている。即ち、記憶回路２２が記憶ノード２８／３０に維持している電圧レベルがＬＯＷ（論理レベル０）の場合には、Ｍ７はターンオフする。一方、期間Ｔ２におけるように、記憶回路２２が記憶ノード２８／３０に維持している電圧レベルがＨＩＧＨ（論理レベル１）の場合には、Ｍ７はターンオンする。
期間Ｔ２の読み取りサイクルにおいては、Ｍ６及びＭ７の両方がターンオンする。すると、ＢＬ−Ｒビットライン出力上のプリチャージ電圧がＭ６及びＭ７を通じてディスチャージする。そして、センス増幅器４０が、出力ノード３３を含むＢＬ−Ｒビットライン上のこの電圧レベルの変化を検出し、記憶回路がＨＩＧＨ論理レベル信号を記憶していることを示す第２値を有するＤout信号を供給する。
本発明のこの実施例においては、Ｍ７のオン／オフ状態は、記憶回路２２が維持している電圧レベルによって決定される。基本的に、トランジスタＭ７は、読み取りサイクルにおいては、記憶回路２２用の出力回路として機能しており、Ｍ７のオン／オフ状態は、記憶回路２２が維持している電圧レベルを示している。Ｍ７がターンオンした場合には、ＨＩＧＨレベルが記憶されている。一方、Ｍ７がターンオフした場合には、ＬＯＷレベルが記憶されている。従って、トランジスタＭ７は、記憶回路２２の記憶ノード２８／３０に記憶されている論理レベルに応じてＢＬ−Ｒビットライン及び出力ノード３３の電圧ディスチャージパスを接続／切断するべく機能するのである。
一般に、Ｍ６がターンオンし、記憶ノード電圧がＬＯＷの場合には、トランジスタＭ７は、出力ノード３３上のプリチャージ電圧のディスチャージを妨げることにより、ＬＯＷ記憶ノード電圧を出力ノード３３に伝達する。一方、Ｍ６がターンオンし、記憶ノード電圧がＨＩＧＨの場合は、トランジスタＭ７は、出力ノード３３から有効接地へのプリチャージ電圧のディスチャージを許容することにより、ＨＩＧＨ記憶ノード電圧を伝達する。
図５の第６実施例においては、図４Ａの第２実施例と同様に、別個の読み取りパスと書き込みパスが使用されている。具体的には、データは、トランジスタＭ５を介して書き込まれる。そして、データは、トランジスタＭ７及びＭ８を介して読み取られる。前述のように、別個の書き込み及び読み取りパスによれば、回路の安定性が改善される。読み取り速度を向上させるべく、大きな電流搬送能力を有する相対的に大きなサイズのトランジスタを使用してＭ７及びＭ８を実現することも可能である。或いは、この代わりに、低Ｖｔトランジスタを使用してＭ７及びＭ８を実現し、読み取り速度を向上させることも可能である。
期間Ｔ３においては、書き込みサイクルにより、論理レベル０（ＬＯＷ）データが記憶回路２２内に書き込まれている。図６に示されている例においては、ＢＬ−Ｒビットラインは、ＶDD電源バイアス電圧レベルにプリチャージされているが、このＢＬ−Ｒ上の電圧レベルは、書き込みサイクルにおいては、重要ではなく、従って、ＢＬ−Ｒは、読み取り動作においては、フローティング状態であってもよい。Ｍ６のゲートに供給されているＷＬ−Ｒ制御信号は、論理０（ＬＯＷ）であって、Ｍ６をターンオフし、これにより、記憶ノード２８／３０からＢＬ−Ｒビットライン及び出力ノード３３を切断し、電気的に絶縁している。入力ノード３１を含むＢＬ−Ｗビットラインは、電圧レベル０Ｖにおける論理０（ＬＯＷ）信号を供給している。Ｍ５のゲートに供給されているＷＬ−Ｗ制御信号は、Ｍ５をターンオンするべく、ＨＩＧＨになっている。書き込みサイクルＴ１を参照して前述したように、このＷＬ−Ｗ制御信号のピーク電圧は、ノード２８／３０に伝達される電圧レベルがフルＶDDとなるように、好ましくは、ＨＶDDである。
ＰＭＯＳのＭ４のゲートに論理０値の入力を供給することにより、Ｍ４がターンオンする。それまでＨＩＧＨ論理レベル信号が記憶ノード２８／３０に維持されていたため、プルダウンノードＢにおいて相互接続されているＭ３及びＭ４のソースは、当初、電圧レベルＶBとなっている。しかしながら、デプレッションＰＭＯＳトランジスタＭ４のゲートが０Ｖ入力を取得するため、時間インターバルＴ３においては、プルダウンノードＢの電圧は、有効接地バイアス電圧レベルに降下する。尚、これは、Ｍ４が、リーキーエンハンスメントトランジスタである場合にも当てはまる。ＮＭＯＳのＭ３のゲートが有効接地バイアス電圧ＶSSに接続されているため、Ｍ３のゲート／ソース間電圧（Ｖｇｓ）は、０Ｖである。このＮＭＯＳのＭ３は、デプレッションＮＭＯＳトランジスタであり、Ｖｇｓが０Ｖであるため、記憶ノード２８／３０からプルダウンノードＢへの伝導パスが存在している。尚、これは、Ｍ３が、リーキーエンハンスメントトランジスタである場合にも当てはまる。このため、記憶ノード２８／３０は、有効接地バイアス電圧に接続される。そして、ＷＬ−Ｗ制御信号がＬＯＷ（０Ｖ）に移行してトランジスタＭ５がターンオフした後にも、記憶端子２８／３０における電圧は、有効接地バイアス電圧ＶSSに維持され、記憶されている論理０レベルデータ状態が維持されることになる。
又、ＮＭＯＳトランジスタＭ１のゲートに論理０値が供給されることにより、Ｍ１がターンオフする。具体的には、例えば、プルアップノードＡにおける電圧がＶDDである際に、ＶSS＝０ＶがＭ１のゲートに印加されると、Ｍ１のＶｇｓは、−ＶDDであり、Ｍ１が強力にターンオフすることになる。一方、Ｍ２のゲートはＶDDを取得するべく接続されており、Ｍ２のソースがプルアップノードＡ（これは、当初、電圧レベルＶDDである）に接続されているため、当初、Ｍ２のＶｇｓは、０Ｖである。Ｍ１が強力にターンオフする（逆バイアス状態となる）ため、Ｍ１を通じて流れる漏れ電流は、Ｍ２を通じて流れるものよりも小さくなる。更に詳しくは、ＰＭＯＳトランジスタＭ２は、０Ｖのソース／ゲート間電圧（Ｖｓｇ）を有するデプレッション（又は、この代わりに、「リーキーエンハンスメント」）トランジスタであるため、ターンオンする。従って、プルアップノードＡからＭ２を通じて記憶ノード２８／３０に至る伝導パスが存在している。プルアップノードＡの電圧がＶAであるときに、Ｍ１のＶｇｓは、−ＶAであり（ＶSS＝０Ｖと仮定）、Ｍ２のＶｇｓは（ＶDD−ＶA）となる。漏れ電流は、トランジスタＭ１及びＭ２の両方が更なる漏れ電流を抑制するのに十分な逆バイアス状態となる定常状態レベルをＶAが実現するまで、Ｍ２を通じて流れる。従って、ＶAは、論理レベル０（ＬＯＷ）値が記憶回路２２によって記憶されている場合のプルアップノードＡにおける定常状態電圧レベルを表している。基本的に、漏れ電流は、ＰＭＯＳのＭ２が自己逆バイアス状態となり、Ｍ１及びＭ２の両方が逆バイアス状態となって漏れ電流が遮断されるＶA＜ＶDDのレベルまでプルアップノードＡの電圧が降下するまで、Ｍ２を通じて流れることになる。
このＭ２が自己逆バイアス状態となるＶAの値は、Ｍ１及びＭ２の相対的なチャネル伝導強度によって左右され、ノードＡにおいてキルヒホッフの法則を使用して算出可能である。例えば、Ｍ２のチャネルコンダクタンスがＭ１のチャネルコンダクタンスに対して減少すれば、Ｍ２における電圧降下が増大するため、Ｍ２が逆バイアス状態となる地点のＶAの値も増大することになろう。
従って、電源バイアス電圧ＶDDから記憶ノード２８／３０へのＭ１及びＭ２を通じた漏れ電流を無視可能なレベルにまで抑制することができる。トランジスタＭ１及びＭ２を適切なサイズにすることにより、プルアップノードＡの電圧ＶAを制御して論理レベル０（ＬＯＷ）データ記憶のためのスタンバイ漏れ電流を抑制することができる。更に詳しくは、プルアップノードＡの電圧ＶAは、Ｍ１及びＭ２を通じて流れる漏れ電流の比率によって決定される。一般に、漏れ電流を極小化する最適な比率が存在している。例えば、Ｍ２のサイズに対してＭ１のサイズを減少させると、Ｍ２のコンダクタンスに対してＭ１のコンダクタンスが減少し、これにより、論理レベル０値の記憶の際にＭ２が逆バイアス状態となるＶAのレベルを、ある量ΔＶAだけ、低下させることができる。このＭ１の相対的なサイズ縮小の結果の１つが、論理レベル０値を記憶する際に、Ｍ２を、量ΔＶAだけ、多く逆バイアスすると共に、Ｍ１を、同じ量ΔＶAだけ、少なく逆バイアスするものである。Ｍ１及びＭ２の逆バイアスの程度によって漏れ電流が極小化する最適な条件（即ち、ＶAの最適値）が存在するはずである。この最適レベルは、Ｍ１及びＭ２の相対的なサイズを最適なものにすることによって設定可能である。
このようにして、期間Ｔ３において、論理レベル０値が記憶される。ＢＬ−Ｗ及び入力ノード３１上に論理レベル０（ＬＯＷ）を入力することにより、デプレッションＰＭＯＳトランジスタＭ４がターンオンすると共に、デプレッションＮＭＯＳトランジスタＭ１がターンオフする。プルアップノードＡにおける電圧は、デプレッションＰＭＯＳトランジスタＭ２が逆バイアス状態となってターンオフする電圧レベルＶAに降下する。プルダウンノードＢにおける電圧は、０Ｖのレベルに降下し、デプレッションＮＭＯＳトランジスタＭ３がターンオンする。そして、トランジスタＭ１及びＭ２がターンオフし、トランジスタＭ３及びｍ４がターンオンすることにより、記憶ノード２３／３０の電圧は、事実上、プルダウンノードＢを通じて有効接地電圧バイアスレベルに「プルダウン」される。従って、本実施例においては、記憶ノード２８／３０が、記憶されている論理レベル０信号を維持するべく機能する有効接地バイアス電圧に接続されると共に、漏れ電流がＮＭＯＳのＭ１とＰＭＯＳのＭ２の両方の逆バイアスによって抑制される。
期間Ｔ４においては、記憶回路２２が記憶している論理レベル０（ＬＯＷ）データが読み取りサイクルによって読み取られている。尚、図６に示されている例においては、ＢＬ−Ｗビットライン及び入力ノード３１が論理レベル０（ＬＯＷ）信号を供給しているが、ＢＬ−Ｗ上におけるＢＬ−Ｗ制御信号レベルは、読み取りサイクルにおいては重要ではない。Ｍ５のゲートに供給されるＷＬ−Ｗ制御信号は、ＮＭＯＳトランジスタＭ５をターンオフすることによってＢＬ−Ｗ入力から記憶ノード２８／３０を電気的に絶縁するするべくＬＯＷになっている。ＷＬ−Ｒ制御信号は、論理１（ＨＩＧＨ）レベルであって、ＮＭＯＳトランジスタＭ６をターンオンさせる。ＮＭＯＳトランジスタＭ７のゲートに印加されている電圧レベルは、記憶回路２２が記憶しているデータを表す電圧レベルである。具体的には、Ｍ７のゲートには、記憶ノード２８／３０の電圧レベルが印加されている。
図６の例においては、期間Ｔ４において、記憶されているデータは、論理レベル０（ＬＯＷ）電圧によって表されており、Ｍ７は、この記憶されている論理レベルＬＯＷデータにより、ターンオフする。読み取りサイクルにおいては、プルアップノードＡにおける電圧レベルＶAとプルダウンノードＢにおけるＶBは、記憶ノード２８／３０における論理レベル０（ＬＯＷ）の記憶と一致するレベルに維持される。又、この読み取りサイクルにおいては、ＢＬ−Ｒビットラインと出力ノード３３上の電圧レベルは、変化することなく、プリチャージ電圧レベルＶDDに留まることになる。
前述のように、記憶回路２２からの記憶されている情報の読み取りにおいて、Ｍ６及びＭ７は協働する。即ち、時間インターバルＴ４の読み取りサイクルの際には、トランジスタＭ６がターンオンし、トランジスタＭ７がターンオフする。従って、トランジスタＭ７は、ＢＬ−Ｒビットライン上のプリチャージ電圧ＶDDのディスチャージを阻止するべく機能する。そして、センス増幅器は、ＢＬ−Ｒビットライン及び出力ノード３３上の電圧レベルの変化を検知せず、記憶回路２２によるＬＯＷ論理レベル信号の記憶を示す第１値を具備するＤout信号を供給することになる。
図７は、本発明の第７実施例の例示回路図である。図５の実施例の同一のコンポーネントに対応する第７実施例のコンポーネントには、図５の対応するコンポーネントの識別に使用されたものと同一の参照符号に引用符を付与した参照符号が付加されている。図５と図７の実施例は、非常によく似ている。従って、第７実施例の異なる部分についてのみ説明することとする。
基本的に、図５の実施例と図７の実施例の相違点は、図７のトランジスタＭ５、Ｍ６、及びＭ７がデプレッションタイプである（或いは、この代わりに、リーキーエンハンスメントタイプである）という点にある。これに対して、図５の対応するトランジスタは、普通のエンハンスタイプのデバイスになっている。入力（Ｍ５）及び出力（Ｍ６、Ｍ７）にデプレッション（又は、リーキーエンハンスメント）トランジスタを使用した場合の利点は、図５の実施例におけるような昇圧電圧ＨＶDDの使用の回避と、異なるトランジスタタイプの数の削減と（この場合には、すべてのトランジスタをデプレッショントランジスタのみによって実装可能である）、改善された読み取り速度である。
更に詳しくは、図５の実施例においては、入力ノード３１を含むＢＬ−Ｗから、データを記憶ノード２８／３０に転送するべく（これには、望ましくない電圧の低下が伴っている）、昇圧された電圧ＨＶDDを採用している。しかしながら、図７の実施例においては、トランジスタＭ５が、デプレッション（又は、漏れやすいエンハンスメント）トランジスタとして実現されているため、このような昇圧電圧は不要である。この結果、昇圧電圧を生成するための特殊回路も不要となって、この回路による不必要な電力消費も除去することができる。図５の実施例において使用されている昇圧電圧の１つの欠点は、この電圧がスタンバイモードにおいて維持され、静的電力消費の更なる原因になり得るという点である。又、Ｍ６及びＭ７をデプレッショントランジスタによって実現すれば、同一の入力電圧において、電流駆動能力が増大するため、読み取り速度を改善することもできる。基本的に、デプレッショントランジスタＭ６、Ｍ７は、同一入力電圧において、相対的に低い閾値電圧を具備しているため、閾値電圧が相対的に高い普通のエンハンスメントトランジスタと比べて、電流駆動能力が格段に大きい。
入力トランジスタＭ５としてデプレッション又はリーキーエンハンスメントデバイスを使用する際に障害となる１つの問題点は、Ｖgs＝０．０Ｖの際に、デプレッションデバイスがターンオンする点である。従って、Ｍ５をデプレッション（又は、リーキーエンハンスメントトランジスタ）によって実現する場合には、Ｍ５の強力なターンオフを確保するべく、Ｍ５のゲート電圧を０．０Ｖ未満にプルダウンすることが望ましい。
Ｍ７の第１Ｓ／Ｄは、エンハンスメントトランジスタのＶｔだけ、ＶSSよりも高いＶref1に接続されている。従って、記憶されているデータがＬＯＷの場合にも、Ｍ７は、ターンオフし、ＢＬバーレベルはディスチャージされない。但し、記憶されているデータがＨＩＧＨの場合には、Ｍ６及びＭ７の増大した電流駆動能力により、ＢＬバーレベルを迅速にディスチャージすることができる。
図８Ａは、本発明の実施例のデータ記憶セル回路と共に使用可能な従来のワードラインドライバ回路５０の例示図である。図８Ｂは、アクティブ及びスタンバイ動作モードの際に図８Ａのドライバに印加される仮想接地信号の例示図である。例えば、図５のトランジスタＭ５を完全にターンオフしたり、或いは、Ｍ５を通じた漏れ電流を抑制するには、アクティブモードよりもスタンバイモードにおいて、ワードライン（ＷＬ）上の電圧を低いレベルにプルダウンすることが望ましい。図８Ａは、ＰＭＯＳトランジスタ５４とＮＭＯＳトランジスタ５６を有するインバータ５２から構成されたドライバ回路５０を示している。ＰＭＯＳデバイス５４の第１Ｓ／Ｄは、ＶDD電源電圧に接続されている。ＰＭＯＳデバイス５４の第２Ｓ／ＤとＮＭＯＳデバイス５６の第１Ｓ／Ｄは、ＷＬに接続されたデータノード５８に接続されている。ＮＭＯＳデバイス５６の第２Ｓ／Ｄは、仮想接地ノード６０に接続されている。ＰＭＯＳ及びＮＭＯＳトランジスタ５４、５６のゲートは、アドレス情報を供給するアドレスノード６２に接続されている。動作の際には、アドレスノード６２に供給されたアドレス情報により、インバータによってＷＷＬ上に駆動された信号の論理レベルを判定する。
図８Ｂは、仮想接地ノード６０に供給される信号φＬＶＳＳが、アクティブモード動作においては、ＶSSに設定され、スタンバイモード動作においては、ＶSS−ΔＶに設定されることを示している。この方式の１つの利点は、アクティブモード動作における速度の低下を伴うことなしに、スタンバイモード動作において、低接地電圧を使用可能である点にある。一方、図８Ａ〜図８Ｂのドライバ回路に伴う１つの欠点は、信号φＬＶＳＳが、例えば、ＶSSなどの電源ではなく、生成された信号であるために、限られた電流駆動能力しか具備していないことである。この限られた電流駆動能力のために、仮想接地ノード６０は、所与の期間において電流をディスチャージするための更に限定的な能力しか具備していない。例えば、アクティブモード動作においては、サイクル時間全体を削減するべく、ワードラインを迅速にシャットダウンすることが望ましい。しかしながら、信号φＬＶＳＳの限定的な駆動能力により、ワードラインのディスチャージの際に遅延が発生し、この結果、全体的なサイクル時間が増大する可能性がある。尚、この例の場合には、サイクル時間は、ワードラインによる所与の機能（例：読み取り及び書き込み）の実行を可能にするアクティブサイクル時間と、ワードラインを無効にして次の動作に対して回路を準備するプリチャージ時間と、の合計となる。
図９Ａは、代替実施例のワードライン書き込みドライバ回路４００の回路図である。図９Ｂは、アクティブ及びスタンバイモードの両方における代替ワードラインドライバ４００の動作を説明するために使用する信号図である。ワードラインドライバ４００は、ＷＬ制御ラインの駆動に使用するドライバセクション４０２を含んでいる。又、ワードラインドライバ４００には、ＷＬ制御ラインを介して書き込みアクセストランジスタＭ５のゲートに供給されるＬＯＷ電圧レベルの調節に使用するバイアス回路４０４も含まれている。
ドライバセクション４０２は、インバータを形成するべく接続された個々のＳ／Ｄ接続部を具備するＰＭＯＳトランジスタ４０６と第１ＮＭＯＳトランジスタ４０８を含んでいる。アドレス信号がドライバ入力ノード４１０に供給され、ＷＬ制御信号がドライバ出力ノード４１２を介してＷＬに供給される。ＰＭＯＳトランジスタ４０６の１つのＳ／Ｄノードは、ＶDD電源バイアス電圧源に接続されている。ＮＭＯＳトランジスタ４０８の１つのＳ／Ｄノードは、仮想接地（ＬＶＧＮＤ）バイアス電圧ノード４１４に接続されている。
バイアス回路４０４は、第１及び第２ＮＭＯＳトランジスタＭ１１及びＭ１２を含んでいる。これらのトランジスタＭ１１及びＭ１２は、ＬＶＧＮＤノード上の電圧レベルを制御する。Ｍ１１の１つのＳ／Ｄノードは、ＬＶＧＮＤノードに接続されており、Ｍ１１の別のＳ／Ｄノードは、ＶSS電源バイアス電圧源に接続されている。又、Ｍ１１のゲートは、第１モード制御ノード４１６上に供給される第１モード制御信号φＬＶSSを受け取るべく接続されている。Ｍ１２の１つのＳ／Ｄノードは、ＬＶＧＮＤノードに接続されており、Ｍ１２の別のＳ／Ｄノードは、第１モード制御ノード４１６上に供給される第１モード制御信号φＬＶSSを受け取るべく接続されている。そして、Ｍ１２のゲートは、第２モード制御ノード４１８上に供給される第２モード制御信号φＳＴＤ（スタンバイ）を受け取るべく接続されている。
図９Ｂは、アクティブ動作モードにおいては、第１ノード制御信号φＬＶSSは、ＨＩＧＨであり、第２ノード制御信号信号φＳＴＤは、ＬＯＷであることを示している。この結果、Ｍ１１がターンオンし、Ｍ１２がターンオフする。ＬＶＧＮＤノードにおける仮想接地バイアスは、ＶSS電圧レベルである。アクティブ動作モードにおいて、第２ＮＭＯＳトランジスタＭ１１がターンオンし、第３ＮＭＯＳトランジスタＭ１２がターンオフすると、仮想接地ノード４１４がＶSS電源電圧に接続される。この結果、電流ディスチャージ能力が向上し、性能の劣化が軽減される。ディスチャージ能力は、第２ＮＭＯＳトランジスタＭ１１の大きさを所望のディスチャージ電流レベルを搬送するのに十分なものにすると共に、そのゲートをＶDDよりも多少高い電圧によって駆動するようにすることにより、更に向上させることができる。図８Ｂは、スタンバイ動作モードにおいては、第１ノード制御信号φＬＶSSは、ＶSS未満（ＶSS−ΔＶ）に移行し、φＳＴＤは、ＨＩＧＨとなることを示している。この結果、Ｍ１１はターンオフし、Ｍ１２はターンオンする。ＬＶＧＮＤノードにおける仮想接地はＶSS−ΔＶとなる。ΔＶの値は、Ｍ５がデプレッショントランジスタの場合には、Ｍ５を強力にターンオフするのに十分な電圧である。
図１０Ａは、Ｍ５のゲートに接続されるワードライン制御装置を駆動するのに使用可能なワードライン書き込みドライバ回路のバイアス回路部分５００のみを示す別の代替実施例を示している。尚、ドライバ部分（図示されてはいない）については、図９Ａを参照して説明したものと同一であってよいことを理解されたい。又、図１０Ｂは、バイアス回路５００の動作を説明するのに使用する信号図である。
バイアス回路５００は、ＮＭＯＳトランジスタ５０２及び５０４を含んでいる。トランジスタ５０２の１つのＳ／Ｄは、ＬＶＧＮＤノードに接続されており、トランジスタ５０２の別のＳ／Ｄは、ＶSS電源電圧に接続されている。トランジスタ５０２のゲートは、第１モード制御ノード（即ち、デバイス５０２のゲート）に供給される第１モード制御信号φactiveを受け取るべく接続されている。トランジスタ５０４の１つのＳ／Ｄノードは、仮想接地ノード（ＬＶＧＮＤ）に接続されており、トランジスタ５０４の別のＳ／Ｄノードは、仮想接地ノードに接続されている。そして、トランジスタ５０４のゲートは、第２ノード制御ノード（即ち、デバイス５０４のゲート）に供給される第２モード制御信号φstandby信号を受け取るべく接続されている。
図１０Ｂは、アクティブモードにおいては、φactive信号は、ＨＶDD（ＶDD＋ΔＶ1）であり、φＬＶSS信号は、ＶSS−ΔＶ3であることを示している。この結果、アクティブモードにおいて、トランジスタ５０２がターンオンすると共にトランジスタ５０４がターンオフし、仮想接地ノードは、ＶＳＳに位置することになる。従って、電源電圧ＶSSを介したディスチャージパスが存在している。逆に、スタンバイモードにおいては、φactive信号は、ＬＶSS（ＶSS−ΔＶ2）であり、φＬＶSS信号は、φstandbyがＶｄｄである場合には、ＶSS−ΔＶ1である。この結果、トランジスタ５０２がターンオフすると共にトランジスタ５０４がターンオンし、仮想接地ノードは、ＶSS−ΔＶ1に位置することになる。
特別低電圧ＬＶSSは、オンチップ又は外部の負電圧生成器によって生成可能である。尚、昇圧及び降圧した電圧の生成法については、当業者には周知であり、本発明の一部を構成するものでもないため、本明細書においては、その説明を省略する。
或いは、この代わりに、例えば、図８Ａ、図９Ａ、又は図１０Ａの回路を不要とする高閾値電圧Ｖｔを有する普通のエンハンスメントタイプトランジスタによってＭ５を実装することも可能である。このような代替構成においては、Ｖref1の要件を伴うことなしに、Ｍ６及びＭ７を低Ｖｔエンハンスメントトランジスタによって実装し、読み取り速度を改善することができる。
図１１は、本発明の第８実施例の例示回路図である。図５の実施例の同一コンポーネントに対応する第８実施例のコンポーネントには、図５の対応するコンポーネントの識別に使用されているものと同一の参照符号に「”」が付与されたものが付加されている。図５及び図１１の実施例は非常に似ている。従って、第８実施例の異なる部分についてのみ説明することとする。
Ｍ２及びＭ３のゲートは、基準電圧Ｖrefxを取得するべく接続されている。この結果、Ｍ２及びＭ３のゲートは、同一電位に維持されており、これらは、互いに等電位となっている。Ｖrefxの値は、記憶回路２２”がＨＩＧＨレベル（論理１）電圧を記憶する場合に、Ｍ２が、相対的に強力にターンオンするように選択されている。又、Ｖrefxの値は、記憶回路２２”がＬＯＷレベル（論理０）電圧を記憶する場合に、Ｍ３が、相対的に強力にターンオンするように選択されている。このＨＩＧＨレベル電圧の記憶の際には、Ｍ２を相対的に強力にターンオンさせ、ＬＯＷレベル電圧の記憶の際には、Ｍ３を相対的に強力にターンオンさせる利点は、雑音耐性の改善にある。この結果、これを行わない場合には、記憶されている電圧レベルのディスチャージや消失を容易に引き起こす可能性のある発生し得る電気的雑音からノード２８／３０”に記憶されているデータ値を保護し安全に維持することができる。
Ｖrefxを使用する更なる目的は、ＶA又はＶBの制御である。前述のように、トランジスタのサイズを変化させることにより、ＶA及びＶBを制御可能である。しかしながら、集積回路メモリ内においては、メモリセルが通常何回も反復されるため、メモリセルの設計の際に、例えば、トランジスタのサイズを変更してＶA又はＶBを調節することは、技術的又は経済的に非現実的であろう。即ち、トランジスタサイズの変化がわずかなものであっても、チップ全体に大きな変化をもたらすことになるからである。このため、トランジスタのサイズを調節するのではなく、Ｖrefx電圧レベルを変化させることによって、ＶA及びＶBを制御するほうが望ましい。
例えば、Ｖrefxを１／２ＶDDとなるように選択したとしよう。図６のタイミング図の期間Ｔ１に示されているようなＬＯＷからＨＩＧＨへの遷移の際には、Ｍ１がターンオンする。Ｍ２のゲート電圧は１／２ＶDDであり、Ｍ２の初期ソース電圧は、ＶDDである。従って、Ｍ２のＶgsは、−１／２ＶDDであり、Ｍ２がターンオンする。この相対的に大きなゲート電圧（Ｖrefx＝１／２ＶDD）により、図１１のＭ２は、図５のＭ２に比べて、Ｔ１において、相対的に強力にターンオンすることになり、この結果、雑音耐性が向上する。
又、ＬＯＷからＨＩＧＨへの遷移の際には、Ｔ１と同様に（但し、Ｖrefx＝１／２ＶDDである）、トランジスタＭ３とＭ４は、自己逆バイアス状態になる。このような自己逆バイアス状態においては、Ｍ３のＶｇｓは、１／２ＶDD−ＶBになり、Ｍ４のＶgsはＶDD−ＶBになる。尚、Ｖrefxの値は、Ｍ３のＶgsとＭ４のＶgsによってＭ３及びＭ４の両方が逆バイアス状態になるＶBの値を制御していることを理解されたい。
期間Ｔ３と同様に（但し、Ｖref1＝１／２ＶDDである）、ＨＩＧＨからＬＯＷへの遷移の際には、Ｍ４がターンオンし、プルダウンノードＢの電圧がＶSSに降下する。この結果、Ｍ３のソース電圧もＶSSに降下する。ＶSS＝０Ｖと仮定すれば、Ｍ３のＶgsは１／２ＶDDになり、Ｍ３はターンオンする。この相対的に大きなゲート電圧（Ｖrefx＝１／２ＶDD）のために、図１１のＭ３は、図５のＭ３と比べて、Ｔ３において、相対的に強力にターンオンすることになり、この結果、雑音耐性が改善される。
又、Ｔ３と同様に（但し、Ｖrefx＝１／２ＶDDである）、ＨＩＧＨからＬＯＷへの遷移の際には、トランジスタＭ１とＭ２が自己逆バイアス状態になる。このような自己逆バイアス状態においては、Ｍ１のＶｇｓが−ＶAになり（ＶSS＝０Ｖと仮定）、Ｍ２のＶｇｓが１／２ＶDD−ＶAとなる。尚、Ｖrefxの値は、Ｍ１のＶgsとＭ２のＶgsによってＭ１及びＭ２の両方が逆バイアス状態となるＶAの値を制御していることを理解されたい。
以上のことから、当業者であれば、アクティブ状態動作の際に十分な雑音耐性を提供し、且つ漏れ電流を抑制するのに十分な自己逆バイアス効果を実現するように、Ｖrefxの値を選択すると共にＭ１及びＭ２とＭ３及びＭ４の相対的なサイズを設定可能であることを理解するであろう。又、Ｖrefxを使用し、自己逆バイアス状態においてノード電圧ＶA及びＶBを動的に制御することも可能である。Ｖrefxの値を調節することにより、逆バイアス状態においてＶA及びＶBの値を調節することができる。
図１２は、本発明の第９実施例によるマルチステート記憶回路の例示概略図である。図５の実施例の同一コンポーネントに対応するマルチステート記憶回路のコンポーネントには、図５の対応するコンポーネントの識別に使用されているものと同一の参照符号に「’’’」が付与されたものが付加されている。図５及び図１２の実施例は、非常に似ている。従って、マルチステート記憶回路の異なる部分についてのみ説明することとする。
マルチステート記憶回路５０は、複数電圧レベルにおいてデータを記憶可能であり、この電圧レベルのそれぞれは、異なる論理状態を表している。それぞれの電圧レベルは、図１３を参照して後述するもののように、レベル検知回路を使用して検知可能な定常状態レベルとして機能する。一実施例において、データは、４つの異なる電圧レベルで記憶可能であり、このレベルのそれぞれは、異なる論理状態を表している。次の表は、データ記憶電圧レベルと論理状態間における対応の一例を示している。
（マルチ状態記憶の一例）
データ記憶電圧レベル 論理状態
０．０Ｖ ００
０．６Ｖ ０１
１．２Ｖ １０
１．８Ｖ １１
それぞれが異なる論理状態を表す複数の異なる電圧レベルの記憶を可能にしているのは、トランジスタＭ８である。一実施例においては、Ｍ８は、入力ノード２８／３０’’’に接続されたソースと、トランジスタＭ１のゲートに接続されたドレインと、プルダウンノードＢに接続されたゲートを有するＮＭＯＳトランジスタから構成されている。前述のように、Ｍ３のソースとＭ４のソースは、プルダウンノードＢにおいて接続されている。
従って、Ｍ８のソースは、ノード２８／３０’’’において入力電圧レベルＶinを取得し、Ｍ８のゲートは、プルダウンノードＢ電圧レベルＶBを取得する。一実施例においては、Ｍ８は、Ｍ８のＶｇｓが０．０Ｖ以上である場合に、入力電圧ＶinをＭ１のゲートに印加するデプレッションデバイスから構成されている。但し、この代わりに、リーキーエンハンスメントトランジスタや普通のトランジスタとしてＭ８を実現することも可能である。Ｍ８トランジスタのタイプごとに、Ｍ１のゲートに供給される電圧レベルは異なってくる。Ｍ８がデプレッショントランジスタの場合には、Ｍ８の閾値電圧が０Ｖであるため、なんらの電圧降下を伴うことなしに、入力電圧をＭ１のゲートに印加することができる。Ｍ８が普通のトランジスタである場合には、普通のトランジスタであるＭ８の閾値電圧だけ降下した入力電圧が、Ｍ１のゲートに供給されることになる。従って、デプレッショントランジスタに基づいて回路の動作を説明しているが、その他のタイプのトランジスタも使用可能であることに留意することが重要である。
Ｍ８の役割は、セルに対して印加された（書き込まれた）電圧によって設定されるノードＢの電圧の関数として、Ｍ１のゲートに印加される電圧を制御することにある。例えば、ＶBの電圧は、書き込まれるデータ（電圧）ごとに異なっている。Ｍ１のゲートに印加される電圧は、調節可能であって、ノード２８／３０’’’に供給される最新の入力電圧によって左右される。
本実施例においては、基本的に、Ｍ１のゲートは、トランジスタＭ８を通じて記憶ノード２８／３０’’’に接続されており、Ｍ８がターンオンすると、Ｍ１のゲートは、ノード２８／３０’’’に接続される。従って、Ｍ１のゲートに印加される電圧は、「ＶBの電圧−Ｍ８の閾値電圧」によって決まることになる。
動作の際には、前述の例示用の電圧を仮定すれば、４つの例示用の電圧の中のいずれか１つをＶinとしてＭ４のゲートに印加することができる。この４つの入力信号電圧レベルのそれぞれは、前述の表に示されているように、記憶可能な異なるデジタル論理情報に対応している。入力電圧Ｖin＝０．０Ｖによれば、Ｍ４はターンオンする。入力電圧Ｖin＝０．６Ｖによれば、Ｍ４はターンオフする。入力電圧Ｖin＝１．２Ｖによれば、Ｍ４はターンオフする。入力電圧Ｖin＝１．８Ｖの場合には、Ｍ４はターンオフする。
Ｍ３は、そのＶｇｓが０．０Ｖ以上の場合にターンオンするデプレッション（又は、リーキーエンハンスメント）トランジスタである。図１２の実施例においては、Ｍ３のゲートは、有効接地ＶSS（これは、０．０Ｖである）に接続されている。従って、Ｍ３は、４つの例示電圧レベルのそれぞれに対してターンオンする。
Ｖin＝０．０Ｖの場合には、Ｍ４がターンオンして、ＶBが０．０Ｖになり、Ｍ３及びＭ４を通じる電流パスによって、ＶBが０．０Ｖに降下する。Ｍ８は、この時点では、ＶB−Ｖin＝０．０Ｖであるため、ＶBが０．０Ｖに降下すると、ターンオンする。そして、入力電圧レベルＶin＝０．０ＶがＭ１のゲートに印加される。従って、Ｍ１のソースノードにおける電圧は、０．０Ｖである。
Ｖｉｎ＝０．６Ｖ、１．２Ｖ、又は１．８Ｖの入力電圧においては、Ｍ３がターンオンし、Ｍ４がターンオフする。従って、このそれぞれの入力電圧においては、Ｍ３を通じた漏れ電流により、結果的にノードＢに電荷が蓄積されることになる。プルダウンノードＢにおける電圧が、ＶB−Ｖinが０．０Ｖ以上となるレベルＶBに到達すると、Ｍ８がターンオンする。
Ｖin＝０．０Ｖの場合には、ＶB＝Ｖ０の際に、Ｍ８は、ターンオンする。Ｖin＝０．６Ｖの場合には、Ｍ８は、ＶB＝Ｖ１の際に、ターンオンする。Ｖin＝１．２Ｖの場合には、Ｍ８は、ＶB＝Ｖ２の際に、ターンオンする。そして、Ｖin＝１．８Ｖの場合には、Ｍ８は、ＶB＝Ｖ３の場合に、ターンオンする。
トランジスタＭ８は、ノード２８／３０’’’に記憶されている電圧レベルを次のように入力電圧レベルＶinにクランプする。Ｍ８が、Ｖin＝０．０Ｖによってターンオンすると、Ｍ１がターンオンする。Ｍ２も、そのゲートとソースにそれぞれＶDDが印加されており、Ｖｇｓが０．０Ｖであることから、ターンオンする。ノードＢのレベル（ＶB）がバイアス条件とＭ３及びＭ４のトランジスタサイズに従ってＶ０（例：０．０Ｖ）に設定される。しかしながら、Ｍ１及びＭ２を通じた電流の伝導により、Ｖinが０．０Ｖを上回って上昇し始めると、Ｍ８は、そのＶｇｓ＝ＶB−Ｖinが、もはや０．０Ｖ以上でなくなるため、ターンオフすることになる。従って、Ｖｉｎ＝０．０Ｖの場合には、トランジスタＭ５がターンオフして記憶回路５０がＢＬ−Ｗビットラインから電気的に絶縁された後にも、Ｍ８、Ｍ１、及びＭ２は、協働してノード２８／３０’’’の電圧を０．０Ｖにクランプする。
同様に、Ｍ８がＶin＝０．６Ｖによってターンオンすると、Ｍ１及びＭ２がターンオンする。ノードＢのレベル（ＶB）が、バイアス条件とＭ３及びＭ４のトランジスタサイズに従ってＶ１に設定される。しかしながら、Ｍ１及びＭ２を通じた電流の伝導により、Ｖinがこの条件によって設定される電圧を上回って上昇し始めると、Ｍ８は、そのＶgsが、もはや０．０Ｖ以上でなくなるため、ターンオフすることになる。従って、Ｖin＝０．６Ｖの場合には、Ｍ８、Ｍ１、及びＭ２は、協働してノード２８／３０’’’の電圧をＶ１にクランプする。
同様に、Ｍ８がＶin＝１．２Ｖによってターンオンすると、Ｍ１及びＭ２がターンオンする。プルダウンノードＢのレベル（ＶB）が、バイアス条件とＭ３及びＭ４のトランジスタサイズに従ってＶ２に設定される。このＶin＝１．２ＶにおいてノードＢに新しく設定される電圧レベルは、相対的に高い印加電圧おけるＭ４のチャネルコンダクタンスの減少により、Ｖｉｎ＝０．６Ｖによって設定されるものよりも高くなっている。しかしながら、Ｍ１及びＭ２を通じた電流の伝導により、ＶinがＶ２を上回って上昇し始めると、Ｍ８は、そのＶgsが、もはや０．０Ｖ以上でなくなるため、ターンオフすることになる。従って、Ｖin＝１．２Ｖの場合には、Ｍ８、Ｍ１、及びＭ２は協働してノード２８／３０’’’の電圧をＶ２にクランプする。
最後に、Ｍ８がＶin＝１．８Ｖによってターンオンした場合には、Ｍ１及びＭ２がターンオンする。ノードＢのレベル（ＶB）が、バイアス条件とＭ３及びＭ４のトランジスタサイズに従ってＶ３に設定される。このＶin＝１．８ＶにおいてプルダウンノードＢに新しく設定される電圧レベルは、相対的に高い印加電圧おけるＭ４のチャネルコンダクタンスの減少により、Ｖｉｎ＝０．６Ｖ及び１．２Ｖによって設定されるものよりも高くなっている。しかしながら、Ｍ１及びＭ２を通じた電流の伝導により、ＶinがＭ３を上回って上昇し始めると、Ｍ８は、そのＶgsが、もはや０．０Ｖ以上にならないため、ターンオフする。従って、Ｖin＝１．８Ｖの場合には、Ｍ８、Ｍ１、及びＭ２は、協働してノード２８／３０’’’の電圧をＶ３にクランプする。
従って、図１２のマルチステート記憶回路５０は、２つを上回る電圧レベルを維持可能であり、このそれぞれの電圧レベルは、異なる論理状態を表すことができる。これらの異なる電圧レベルは、図５及び図６を参照して前述したように、ＢＬ−Ｗ及びＭ５を介して記憶回路５０に書き込まれる。尚、Ｖin用の異なる電圧レベルの生成に使用する回路技法には、様々な生成器及び／又は内部電圧レギュレータの使用が含まれており、これらの技法は、本発明の一部を構成するものではないため、本明細書においては、その説明を省略する。又、これらの異なる電圧レベルは、同様に、図５及び図６を参照して前述したように、Ｍ７’、Ｍ６、及びＢＬ−Ｒを介して読み取られることになる。
基本的に、ビットライン電圧をディスチャージによって低下させることができるのは、「保存されている電圧レベル＋Ｖｔｐ」までであるため（ここで、Ｖｔｐは、ＰＭＯＳ Ｍ７’の閾値電圧である）、ビットラインのディスチャージレベルをクランプするには、、Ｍ７’をＰＭＯＳトランジスタによって実現すればよい。例えば、Ｖ１レベルが記憶部に記憶され、ビットライン電圧がＶ１＋Ｖｔｐにディスチャージされた際に、ＰＭＯＳトランジスタＭ７’がターンオフする。同様に、ビットラインは、Ｖ０、Ｖ２、及びＶ３のそれぞれにおいて、Ｖ０＋Ｖｔｐ、Ｖ２＋Ｖｔｐ、及びＶ３＋Ｖｔｐまでディスチャージすることができる。これらの異なる電圧レベルを記憶回路５０から読み取るのに使用する回路技法には、異なる基準電圧を有するセンス増幅器やそれらの組み合わせの使用が含まれている。
図１３は、図１２の実施例と共に使用可能なマルチレベルセンス増幅器６００の例示図である。このセンス増幅器６００は、第１〜第４センス増幅器６０２−１〜６０２−４と、第１〜第４センス増幅器ドライバ６０４−１〜６０４−４を含んでいる。又、このセンス増幅器には、第１〜第４ＮＡＮＤゲート６０６−１〜６０６−４と、第１〜第４出力ドライバ６０８−１〜６０８−４も含まれている。これらの様々なコンポーネントは、相互接続ラインのネットワーク６１０により、図示のごとくに相互接続されている。
従って、ノードＳが具備可能な最大電圧は、Ｍ７’がＰＭＯＳトランジスタであるため、「Ｍ７’のゲート電圧（ノード２８／３０’’’の電圧レベル）＋Ｍ７’の閾値電圧」である。前述のように、ノードＣの電圧は、書き込まれた電圧Ｖ０、Ｖ１、Ｖ２、又はＶ３によって設定される。従って、ノード２８／３０’’’の電圧レベルが０Ｖの場合に、読み取り動作において、ＢＬ−Ｒがディスチャージ可能な電圧レベルは、Ｖtpである（ここで、Ｖtpは、Ｍ７’の閾値電圧である）。Ｍ７’は、Ｓの電圧レベルがＶtp未満の場合にターンオフするため、ＢＬ−Ｒがディスチャージ可能な最低電圧レベルは、Ｖtpなのである。ノード２８／３０’’’が論理状態Ｖ１を記憶している場合には、ＢＬ−Ｒがディスチャージ可能な最小電圧は、Ｖtp＋Ｖ１である。同様に、保存されている電圧がＶ２及びＶ３である場合の最低電圧レベルは、それぞれ、Ｖtp＋Ｖ２及びＶtp＋Ｖ３である。
好適な実施例においては、４つのセンス増幅器６０２−１〜６０２−４を使用し、４つの異なる状態を検知している。それぞれのセンス増幅器は、異なる基準レベルを具備している。センス増幅器６０２−１は、ＶtpとＶtp＋Ｖ１の間の値を具備するべく設定されたＶref1を具備している。センス増幅器６０２−２は、Ｖtp＋Ｖ１とＶtp＋Ｖ２の間に設定されたＶref2を具備している。センス増幅器６０２−３は、Ｖtp＋Ｖ３とＶtp＋Ｖ３の間に設定されたＶref3を具備している。センス増幅器６０２−４は、Ｖtp＋Ｖ３よりも大きく設定されたＶref4を具備している。特定のケースにおいては、例えば、Ｖref3を使用する第３増幅器６０２−３を省略することができる。例えば、ノード２８／３０’’’の電圧が０．０Ｖであるとすれば、ＢＬ−Ｒは、Ｖtpまでディスチャージされる。増幅器に使用されているすべての基準レベルがＶtpよりも高いため、センス増幅器のすべての出力（ＳＯ１、ＳＯ２、ＳＯ３、及びＳＯ４）は、ＬＯＷとなる。ＳＯ１バー、ＳＯ２バー、ＳＯ３バー、及びＳＯ４バーは、センス増幅器の出力の反転信号であるため、信号データ００のみがＨＩＧＨに移行する。同様に、データ０１、データ１０、及びデータ１１は、保存されている電圧がそれぞれＶ１、Ｖ２、及びＶ３である場合に、ＨＩＧＨに移行することになる。
基本的に、クランプ回路は、ノード２８／３０’’’上の電圧振幅をノード２８／３０’’’に印加された最新の入力電圧レベルＶinの関数として制限する制限回路として機能する。更に詳しくは、一実施例においては、クランプ回路は、入力制御回路２４’’’を介してノード２８／３０’’’上に供給された最新の入力信号電圧レベルＶin（即ち、０．０Ｖ、０．６Ｖ、１．２Ｖ、又は１．８Ｖ）に基づいてノード２８／３０’’’上の電圧レベルを調節可能に制限する調節可能な電圧制限回路として機能している。尚、Ｖinとしては、４つの異なる例示電圧レベルについてのみ説明しているが、このマルチステート記憶回路５０は、４つを上回る異なる論理状態を表す４つを上回る異なる電圧レベルを保存可能であることを理解されたい。
これらの好適な実施例に対しては、本発明の精神及び範囲を逸脱することなしに、様々な変更を加えることができる。例えば、別の代替実施例においては、１つ又は複数の基準電圧ＶrefA及びＶrefBを図１２の実施例のＭ２及びＭ３のゲートにそれぞれ供給することができよう。別の代替例として、例えば、図４、図５、図７、図１１、又は図１２の実施例の書き込みパス内に、Ｍ５と直列に追加のアドレストランジスタを提供する方法もあろう。即ち、メモリアレイ内において、複数の書き込みパスゲート（Ｍ５）が同時に所与のＷＬ−Ｗに接続されるため、ＷＬ−Ｗがイネーブルになった際に、それぞれのセルに接続されているそれぞれのＢＬ−Ｗラインが、その動作とは無関係に、セルデータに従ってチャージ又はディスチャージされることになる。この結果、望ましくない電力消費が発生することになる。従って、もう１つの追加アドレストランジスタをそれぞれのセルのＭ５と直列に追加することにより、このもう１つのトランジスタを使用し、同一のＷＬ−Ｗを共有する選択されたセルに書き込みを行うことにより、電力消費量を削減することができるようになる。従って、以上の説明は、添付の請求項に記述されている本発明を限定することを意図するものではない。
一般にＳＲＡＭセルと呼ばれるタイプの既存の集積回路データ記憶セルの例示回路図である。 ３つの異なるプリチャージ回路構成を有する代表的なＳＲＡＭアレイ構造内における図１Ａの既存のセルの３つの例示回路図である。 ２つの異なる閾値電圧（低Ｖｔ及び高Ｖｔ）におけるＭＯＳトランジスタのＩ−Ｖ特性の例示図である。 本発明の第１実施例による集積回路データ記憶セルの例示回路図である。 本発明の第３〜第５実施例の例示回路図である。 本発明の実施例による図４Ａ〜図４Ｄのタイプのセル用のプリチャージ回路構成の例示図である。 本発明の第６実施例による集積回路データ記憶セルの例示回路図である。 図５、図７、図１１、及び図１２の回路の動作の説明に使用する例示タイミング図である。 本発明の第７実施例による集積回路データ記憶セルの例示図である。 本発明の実施例によるデータ記憶セル回路と共に使用可能な従来のワードラインドライバ回路の例示図である。 アクティブ及びスタンバイ動作モードにおいて図８Ａのドライバに印加される仮想接地信号の例示図である。 本発明の一態様によるワードラインドライバ回路の回路図である。 アクティブ及びスタンバイモードにおける図９Ａのワードラインドライバ回路の動作の説明に使用する信号図である。 本発明の一態様によるワードラインドライバ回路のバイアス回路部分のみの代替実施例を示している。 図１０Ａのバイアス回路の動作の説明に使用する信号図である。 本発明の第８実施例による集積回路データ記憶セルの例示図である。 本発明の第９実施例によるマルチステート記憶回路の例示図である。 図１２の実施例と共に使用可能なマルチレベルセンス増幅器の例示図である。

Claims (190)

  1. 集積回路であって、
    第１ＮＭＯＳトランジスタと、
    第１ＰＭＯＳトランジスタと、
    第２ＮＭＯＳトランジスタと、
    第２ＰＭＯＳトランジスタと、
    前記第１ＮＭＯＳトランジスタの第１ソース／ドレインに接続された第１バイアス電圧ノードと、
    前記第２ＰＭＯＳトランジスタの第１ソース／ドレインに接続された第２バイアス電圧ノードと、
    前記第１ＰＭＯＳトランジスタのゲートに接続された第３バイアス電圧ノードと、
    前記第２ＮＭＯＳトランジスタのゲートに接続された第４バイアス電圧ノードと、
    前記第１ＮＭＯＳトランジスタの第２ソース／ドレインを前記第１ＰＭＯＳトランジスタの第１ソース／ドレインに接続するプルアップノードと、
    前記第２ＰＭＯＳトランジスタの第２ソース／ドレインを前記第２ＮＭＯＳトランジスタの第１ソース／ドレインに接続するプルダウンノードと、
    入力ノードと、
    前記第１ＰＭＯＳトランジスタの第２ソース／ドレインを前記第２ＮＭＯＳトランジスタの第２ソース／ドレインに接続する記憶ノードと、
    出力ノードと、
    前記入力ノードから前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに入力データを制御可能に伝達するべく接続された入力スイッチと、
    前記記憶ノードから前記出力ノードに、記憶されているデータ値を制御可能に伝達するべく接続された出力スイッチと、
    を有する集積回路。
  2. 前記第１バイアス電圧ノードと前記第３バイアス電圧ノードは、互いに等電位となるように接続されており、
    前記第２バイアス電圧ノードと前記第４バイアス電圧ノードは、互いに等電位となるように接続されている請求項一記載の集積回路。
  3. 前記第３バイアス電圧ノードと前記第４バイアス電圧ノードは、互いに等電位となるように接続されている請求項１記載の集積回路。
  4. 前記入力スイッチと前記出力スイッチは、
    前記出力スイッチが前記記憶ノードを前記出力ノードから絶縁している間に、前記入力スイッチが入力データ値を前記入力ノードから前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに伝達し、
    前記入力スイッチが前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートを前記入力ノードから絶縁している間に、前記出力スイッチが、記憶されているデータ値を前記記憶ノードから前記出力ノードに伝達するように、
    協働するべく制御可能である請求項１記載の集積回路。
  5. 前記第１ＮＭＯＳトランジスタのゲートは、前記記憶ノードに接続されており、
    前記第２ＰＭＯＳトランジスタのゲートは、前記記憶ノードに接続されている請求項１記載の集積回路。
  6. 前記第１ＮＭＯＳトランジスタのゲートは、前記記憶ノードに接続されており、
    前記第２ＰＭＯＳトランジスタのゲートは、前記記憶ノードに接続されており、
    前記入力スイッチと前記出力スイッチは、
    前記出力スイッチが前記記憶ノードを前記出力ノードから絶縁している間に、前記入力スイッチが入力データ値を前記入力ノードから前記記憶ノードと前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに伝達し、
    前記入力スイッチが前記記憶ノードを前記入力ノードから絶縁している間に、前記出力スイッチが出力データ値を前記記憶ノードから前記出力ノードに伝達するように、
    協働するべく制御可能である請求項１記載の集積回路。
  7. 前記第１及び第２ＮＭＯＳトランジスタは、デプレッショントランジスタであり、
    前記第１及び第２ＰＭＯＳトランジスタは、デプレッショントランジスタである請求項１記載の集積回路。
  8. 前記第１及び第２ＮＭＯＳトランジスタは、デプレッショントランジスタであり、
    前記第１及び第２ＰＭＯＳトランジスタは、デプレッショントランジスタであり、
    前記入力スイッチは、少なくとも１つのエンハンスメントトランジスタを含み、
    前記出力スイッチは、少なくとも１つのエンハンスメントトランジスタを含んでいる請求項１記載の集積回路。
  9. 前記入力スイッチは、前記入力ノードに接続された第１ソース／ドレインを具備し、前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに接続された第２ソース／ドレインを具備し、且つ、入力スイッチ制御端子として機能するゲートを具備する入力トランジスタを含んでいる請求項１記載の集積回路。
  10. 前記入力スイッチは、エンハンスメントタイプの入力トランジスタを含んでいる請求項９記載の集積回路。
  11. 前記入力スイッチは、ＮＭＯＳのエンハンスメントタイプの入力トランジスタを含んでいる請求項９記載の集積回路。
  12. 前記入力スイッチは、前記入力ノードに接続された第１ソース／ドレインを具備し、前記記憶ノードと前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに接続された第２ソース／ドレインを具備し、且つ、入力スイッチ制御端子として機能するゲートを具備する入力トランジスタを含んでいる請求項１記載の集積回路。
  13. 前記入力スイッチは、エンハンスメントタイプの入力トランジスタを含んでいる請求項１２記載の集積回路。
  14. 前記入力スイッチは、ＮＭＯＳのエンハンスメントタイプの入力トランジスタを含んでいる請求項１２記載の集積回路。
  15. 前記入力スイッチは、デプレッションタイプの入力トランジスタを含んでいる請求項１２記載の集積回路。
  16. 前記入力スイッチは、ＮＭＯＳのデプレッションタイプの入力トランジスタを含んでいる請求項１２記載の集積回路。
  17. 前記入力ノードを含む書き込みビットラインを更に含んでいる請求項１記載の集積回路。
  18. 前記出力スイッチは、
    第１出力トランジスタと、
    第２出力トランジスタと、
    ディスチャージパスと、
    を含み、
    前記第１出力トランジスタは、前記ディスチャージパスに接続された第１ソース／ドレインを具備し、前記第２出力トランジスタの第１ソース／ドレインに接続された第２ソース／ドレインを具備し、且つ、前記記憶ノードに接続されたゲートを具備しており、
    前記第２出力トランジスタは、前記出力ノードに接続された第２記憶／ドレインを具備すると共に、出力スイッチ制御端子として機能するゲートを具備している第１項記載の集積回路。
  19. 前記第１及び第２出力トランジスタは、エンハンスメントタイプのトランジスタである請求項１８記載の集積回路。
  20. 前記第１及び第２出力トランジタは、ＮＭＯＳのエンハンスメントタイプのトランジスタである請求項１８記載の集積回路。
  21. 前記第１及び第２出力トランジスタは、デプレッションタイプのトランジスタである請求項１８記載の集積回路。
  22. 前記第１及び第２出力トランジスタは、ＮＭＯＳのデプレッションタイプのトランジスタである請求項１８記載の集積回路。
  23. 前記出力ノードを含む読み取りビットラインを更に含んでいる請求項１記載の集積回路。
  24. 前記出力ノードを含む読み取りビットラインと、
    基準電圧源と、
    基準電圧レベルと読み取りビットライン電圧レベル間の差を検知するセンス増幅器と、
    を更に含み、
    前記出力スイッチは、
    第１出力トランジスタと、
    第２出力トランジスタと、
    ディスチャージパスと、
    を含み、
    前記第１出力トランジスタは、前記ディスチャージパスに接続された第１ソース／ドレインを具備し、前記第２出力トランジスタの第１ソース／ドレインに接続された第２ソース／ドレインを具備し、且つ、前記記憶ノードに接続されたゲートを具備しており、
    前記第２出力トランジスタは、前記読み取りビットラインに接続された第２ソース／ドレインを具備すると共に、出力スイッチ制御端子として機能するゲートを具備している請求項１記載の集積回路。
  25. 前記入力ノードを含む書き込みビットラインと、
    前記出力ノードを含む読み取りビットラインと、
    基準電圧源と、
    を更に含み、
    前記入力スイッチは、前記書き込みビットラインに接続された第１ソース／ドレインを具備し、前記記憶ノードと前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに接続された第２ソース／ドレインを具備し、且つ、入力スイッチ制御端子として機能するゲートを具備する入力トランジスタを含んでおり、
    前記出力スイッチは、
    第１出力トランジスタと、
    第２出力トランジスタと、
    ディスチャージパスと、
    を含み、
    前記第１出力トランジスタは、前記ディスチャージパスに接続された第１ソース／ドレインを具備し、前記第２出力トランジスタの第１ソース／ドレインに接続された第２ソース／ドレインを具備し、且つ、前記記憶ノードに接続されたゲートを具備しており、
    前記第２出力トランジスタは、前記読み取りビットラインに接続された第２ソース／ドレインを具備すると共に、出力スイッチ制御端子として機能するゲートを具備している請求項１記載の集積回路。
  26. 前記入力ノードを含む書き込みビットラインと、
    前記出力ノードを含む読み取りビットラインと、
    前記読み取りビットラインにのみ接続されたプリチャージ回路と、
    を更に含む請求項１記載の集積回路。
  27. 第１ＮＭＯＳトランジスタと、
    第１ＰＭＯＳトランジスタと、
    第２ＮＭＯＳトランジスタと、
    第２ＰＭＯＳトランジスタと、
    前記第１ＮＭＯＳトランジスタの第１ソース／ドレインに接続された第１バイアス電圧ノードと、
    前記第２ＰＭＯＳトランジスタの第１ソース／ドレインに接続された第２バイアス電圧ノードと、
    前記第１ＰＭＯＳトランジスタのゲートに接続された第３バイアス電圧ノードと、
    前記第２ＮＭＯＳトランジスタのゲートに接続された第４バイアス電圧ノードと、
    前記第１ＮＭＯＳトランジスタの第２ソース／ドレインを前記第１ＰＭＯＳトランジスタの第１ソース／ドレインに接続するプルアップノードと、
    前記第２ＰＭＯＳトランジスタの第２ソース／ドレインを前記第２ＮＭＯＳトランジスタの第１ソース／ドレインに接続するプルダウンノードと、
    入力ノードと、
    前記第１ＰＭＯＳトランジスタの第２ソース／ドレインを前記第２ＮＭＯＳトランジスタの第２ソース／ドレインに接続する記憶ノードと、
    出力ノードと、
    複数の所定の入力信号電圧レベルをのいずれかを具備可能なデータ入力信号を前記入力ノードから前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに制御可能に伝達するべく接続された入力スイッチと、
    前記記憶ノードを最新のデータ入力信号電圧レベルによって判定される所定の記憶ノード電圧レベルに制限するべく接続された制限回路と、
    前記判定された記憶ノード電圧レベルを示すデータ出力信号を前記記憶ノードから前記出力ノードに制御可能に伝達するべく接続された出力スイッチと、
    を有する集積回路。
  28. 前記第１バイアス電圧ノードと前記第３バイアス電圧ノードは、互いに等電位となるように接続されており、
    前記第２バイアス電圧ノードと前記第４バイアス電圧ノードは、互いに等電位となるように接続されている請求項２７記載の集積回路。
  29. 前記第３バイアス電圧ノードと前記第４バイアス電圧ノードは、互いに等電位となるように接続されている請求項２７記載の集積回路。
  30. 前記入力スイッチと前記出力スイッチは、
    前記出力スイッチが前記記憶ノードを前記出力ノードから絶縁している間に、前記入力スイッチがデータ入力信号を前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに伝達し、
    前記入力スイッチが前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートを前記入力ノードから絶縁している間に、前記出力スイッチがデータ出力信号を前記出力ノードに伝達するように、
    協働するべく制御可能である請求項２７記載の集積回路。
  31. 前記第１ＮＭＯＳトランジスタのゲートは、前記記憶ノードに接続されており、
    前記第２ＰＭＯＳトランジスタのゲートは、前記記憶ノードに接続されている請求項２７記載の集積回路。
  32. 前記第１ＮＭＯＳトランジスタのゲートは、前記記憶ノードに接続されており、
    前記第２ＰＭＯＳトランジスタのゲートは、前記記憶ノードに接続されており、
    前記入力スイッチと前記出力スイッチは、
    前記出力スイッチが前記記憶ノードを前記出力ノードから絶縁している間に、前記入力スイッチがデータ入力信号を前記記憶ノードと前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに伝達し、
    前記入力スイッチが前記記憶ノードを前記入力ノードから絶縁している間に、前記出力スイッチがデータ出力信号を前記出力ノードに伝達するように、
    協働するべく制御可能である請求項２７記載の集積回路。
  33. 前記第１及び第２ＮＭＯＳトランジスタは、デプレッショントランジスタであり、
    前記第１及び第２ＰＭＯＳトランジスタは、デプレッショントランジスタである請求項２７記載の集積回路。
  34. 前記第１及び第２ＮＭＯＳトランジスタは、デプレッショントランジスタであり、
    前記第１及び第２ＰＭＯＳトランジスタは、デプレッショントランジスタであり、
    前記入力スイッチは、少なくとも１つのエンハンスメントトランジスタを含み、
    前記出力スイッチは、少なくとも１つのエンハンスメントトランジスタを含んでいる請求項２７記載の集積回路。
  35. 前記入力スイッチは、前記入力ノードに接続された第１ソース／ドレインを具備し、前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに接続された第２ソース／ドレインを具備し、且つ、入力スイッチ制御端子として機能するゲートを具備する入力トランジスタを含んでいる請求項２７記載の集積回路。
  36. 前記入力スイッチは、エンハンスメントタイプの入力トランジスタを含んでいる請求項３５記載の集積回路。
  37. 前記入力スイッチは、ＮＭＯＳのエンハンスメントタイプの入力トランジスタを含んでいる請求項３５記載の集積回路。
  38. 前記入力スイッチは、前記入力ノードに接続された第１ソース／ドレインを具備し、前記記憶ノードと前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに接続された第２ソース／ドレインを具備し、且つ、入力スイッチ制御端子として機能するゲートを具備する入力トランジスタを含んでいる請求項２７記載の集積回路。
  39. 前記入力スイッチは、エンハンスメントタイプの入力トランジスタを含んでいる請求項３８記載の集積回路。
  40. 前記入力スイッチは、ＮＭＯＳのエンハンスメントタイプの入力トランジスタを含んでいる請求項３８記載の集積回路。
  41. 前記入力スイッチは、デプレッションタイプの入力トランジスタを含んでいる請求項３８記載の集積回路。
  42. 前記入力スイッチは、ＮＭＯＳのデプレッションタイプの入力トランジスタを含んでいる請求項３８記載の集積回路。
  43. 前記入力ノードを含む書き込みビットラインを更に含んでいる請求項２７記載の集積回路。
  44. 前記出力スイッチは、
    第１出力トランジスタと、
    第２出力トランジスタと、
    ディスチャージパスと、
    を含み、
    前記第１出力トランジスタは、前記ディスチャージパスに接続された第１ソース／ドレインを具備し、前記第２出力トランジスタの第１ソース／ドレインに接続された第２ソース／ドレインを具備し、且つ、前記記憶ノードに接続されたゲートを具備しており、
    前記第２出力トランジスタは、前記出力ノードに接続された第２ソース／ドレインを具備すると共に、出力スイッチ制御端子として機能するゲートを具備している第２７項記載の集積回路。
  45. 前記出力スイッチの出力信号は、ディスチャージパス信号を有する請求項４４記載の集積回路。
  46. 前記第１及び第２出力トランジスタは、エンハンスメントタイプのトランジスタである請求項４４記載の集積回路。
  47. 前記第１及び第２出力トランジスタは、ＮＭＯＳのエンハンスメントタイプのトランジスタである請求項４４記載の集積回路。
  48. 前記第１及び第２出力トランジスタは、デプレッションタイプのトランジスタである請求項４７記載の集積回路。
  49. 前記第１及び第２出力トランジスタは、ＮＭＯＳのデプレッションタイプのトランジスタである請求項４４記載の集積回路。
  50. 前記第１出力トランジスタは、ＰＭＯＳトランジスタであり、
    前記第２出力トランジスタは、ＮＭＯＳトランジスタである請求項４４記載の集積回路。
  51. 前記出力ノードを含む読み取りビットラインを更に含んでいる請求項２７記載の集積回路。
  52. 前記出力ノードを含む読み取りビットラインと、
    基準電圧源と、
    を更に含み、
    前記出力スイッチは、
    第１出力トランジスタと、
    第２出力トランジスタと、
    ディスチャージパスと、
    を含み、
    前記第１出力トランジスタは、前記ディスチャージパスに接続された第１ソース／ドレインを具備し、前記第２出力トランジスタの第１ソース／ドレインに接続された第２ソース／ドレインを具備し、且つ、前記記憶ノードに接続されたゲートを具備しており、
    前記第２出力トランジスタは、前記読み取りビットラインに接続された第２ソース／ドレインを具備すると共に、出力スイッチ制御端子として機能するゲートを具備している請求項２７記載の集積回路。
  53. 前記第１出力トランジスタは、ＰＭＯＳトランジスタであり、
    前記第２出力トランジスタは、ＮＭＯＳトランジスタである請求項５２記載の集積回路。
  54. 前記入力ノードを含む書き込みビットラインと、
    前記出力ノードを含む読み取りビットラインと、
    基準電圧源と、
    を更に含み、
    前記入力スイッチは、前記書き込みビットラインに接続された第１ソース／ドレインを具備し、前記記憶ノードと前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに接続された第２ソース／ドレインを具備し、且つ、入力スイッチ制御端子として機能するゲートを具備している入力トランジスタを含み、
    前記出力スイッチは、
    第１出力トランジスタと、
    第２出力トランジスタと、
    ディスチャージパスと、
    を含み、
    前記第１出力トランジスタは、前記ディスチャージパスに接続された第１ソース／ドレインを具備し、前記第２出力トランジスタの第１ソース／ドレインに接続された第２ソース／ドレインを具備し、且つ、前記記憶ノードに接続されたゲートを具備しており、
    前記第２出力トランジスタは、前記読み取りビットラインに接続された第２ソース／ドレインを具備すると共に、出力スイッチ制御端子として機能するゲートを具備している請求項２７記載の集積回路。
  55. 前記第１出力トランジスタは、ＰＭＯＳトランジスタであり、
    前記第２出力トランジスタは、ＮＭＯＳトランジスタである請求項５４記載の集積回路。
  56. 前記制限回路は、記憶ノードが前記判定された記憶ノード電圧レベルに到達した際に、前記第１ＮＭＯＳトランジスタをターンオフするべく接続されたスイッチを含んでいる請求項２７記載の集積回路。
  57. 前記制限回路は、
    前記記憶ノードが前記判定された記憶ノード電圧レベルを下回った場合に、前記第１ＮＭＯＳトランジスタをターンオンし、
    前記記憶ノードが前記判定された記憶ノード電圧レベルを上回って上昇し始めた場合に、前記ＮＭＯＳトランジスタをターンオフすることにより、
    前記記憶ノードを前記判定された記憶ノード電圧レベルにクランプするべく接続されたスイッチを含んでいる請求項２７記載の集積回路。
  58. 前記制限回路は、前記第１ＮＭＯＳトランジスタのゲートに接続された第１ソース／ドレインを有し、前記記憶ノードに接続された第２ソース／ドレインを有し、且つ、前記第２ノードに接続されたゲートを有する第５トランジスタを含んでいる請求項２７記載の集積回路。
  59. 前記入力スイッチは、前記データ入力信号を前記記憶ノードに供給するべく接続されており、
    前記制限回路は、前記第１ＮＭＯＳトランジスタのゲートに接続された第１ソース／ドレインを有し、前記記憶ノードに接続された第２ソース／ドレインを有し、且つ、前記プルダウンノードに接続されたゲートを有する第５トランジスタを含んでいる請求項２７記載の集積回路。
  60. 前記制限回路は、前記第１ＮＭＯＳトランジスタのゲートに接続された第１ソース／ドレインを有し、前記記憶ノードに接続された第２ソース／ドレインを有し、且つ、前記プルダウンノードに接続されたゲートを有する第５トランジスタを含み、
    前記入力スイッチは、前記入力データ信号を前記第５トランジスタの前記第２ソース／ドレインに供給するべく接続されている請求項２７記載の集積回路。
  61. 前記第１ＮＭＯＳトランジスタのゲートは、前記記憶ノードに接続されており、前記第２ＰＭＯＳトランジスタのゲートは、前記記憶ノードに接続されている請求項２７記載の集積回路。
  62. 前記第１ＮＭＯＳトランジスタのゲートは、前記記憶ノードに接続されており、前記第２ＰＭＯＳトランジスタのゲートも、前記記憶ノードに接続されており、
    前記制限回路は、前記第１ＮＭＯＳトランジスタのゲートに接続された第１ソース／ドレインを有し、前記記憶ノードに接続された第２ソース／ドレインを有し、且つ、前記プルダウンノードに接続されたゲートを有する第５トランジスタを含み、
    前記入力スイッチは、前記第５トランジスタを通じて前記第１ＮＭＯＳトランジスタのゲートに接続されている請求項２７記載の集積回路。
  63. 前記複数の所定の入力電圧レベルは、複数の所定の離散した入力電圧レベルを含む請求項２７記載の集積回路。
  64. 前記制限回路は、
    プルダウンノード電圧記憶ノードが最新のデータ入力電圧レベルを下回った場合に、前記第１ＮＭＯＳトランジスタをターンオンし、
    前記プルダウンノードが前記最新のデータ入力電圧レベルを上回って上昇し始めた場合に、前記第１ＮＭＯＳトランジスタをターンオフすることにより、
    前記記憶ノードを前記判定された記憶ノード電圧レベルにクランプするべく接続されたスイッチを含んでいる請求項２７記載の集積回路。
  65. 前記第１ＮＭＯＳトランジスタのゲートは、前記記憶ノードに接続されており、
    前記第２ＰＭＯＳトランジスタのゲートも、前記記憶ノードに接続されており、
    前記制限回路は、
    プルダウンノード電圧記憶ノードが、最新のデータ入力電圧レベルを下回った場合に、前記第１ＮＭＯＳトランジスタをターンオンし、
    前記プルダウンノードが前記最新のデータ入力電圧レベルを上回って上昇し始めた場合に、前記第１ＮＭＯＳトランジスタをターンオフすることにより、
    前記記憶ノードを前記判定された記憶電圧レベルにクランプするべく接続されたスイッチを含んでいる請求項２７記載の集積回路。
  66. 前記入力ノードを含む書き込みビットラインと、
    前記出力ノードを含む読み取りビットラインと、
    前記読み取りビットラインにのみ接続されたプリチャージ回路と、
    を更に含む請求項２７記載の集積回路。
  67. 第１バイアス電圧ノードに接続された第１ソース／ドレイン（Ｓ／Ｄ）を有する第１ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄを前記第１ＰＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルアップノードと、第２ＮＭＯＳトランジスタと、第２バイアス電圧ノードに接続された第１Ｓ／Ｄを有する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルダウンノードと、前記第１ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続し前記第１ＮＭＯＳトランジスタのゲートを前記第２ＰＭＯＳトランジスタのゲートに接続する記憶ノードと、を含む集積回路にアクセスする方法であって、
    電源バイアス電圧を前記第１バイアス電圧ノードに供給する段階と、
    有効接地バイアス電圧を前記第２バイアス電圧ノードに供給する段階と、
    前記電源バイアス電圧を前記第１ＰＭＯＳトランジスタのゲートに供給する段階と、
    前記有効接地バイアス電圧を前記第２ＮＭＯＳトランジスタのゲートに供給する段階と、
    第１電圧レベル又は第２電圧レベルを具備するデジタル入力信号を前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートと前記記憶ノードに分与する段階と、
    を有し、
    前記第１電圧レベルのデジタル入力信号により、前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタがターンオンし、前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタが逆バイアス状態となり、
    前記第２電圧レベルのデジタル入力信号により、前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタがターンオンし、前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタが逆バイアス状態となる方法。
  68. 前記分与段階の後に、前記記憶ノードの電圧レベルを検知する段階を更に含む請求項６７記載の方法。
  69. 前記分与段階の後に、
    前記分与段階によって第１電圧レベルのデジタル入力信号が分与された際に、前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタがターンオンし、前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタが逆バイアス状態になっている間に、前記記憶ノードの電圧レベルを検知する段階と、
    前記分与段階によって第２電圧レベルのデジタル入力信号が分与された際に、前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタがターンオンし、前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタが逆バイアス状態になっている間に、前記記憶ノードの電圧レベルを検知する段階と、
    を更に含む請求項６７記載の方法。
  70. 前記第１電圧レベルは、前記電源電圧レベルであり、
    前記第２電圧レベルは、前記有効接地電圧レベルである請求項６７記載の方法。
  71. 第１バイアス電圧ノードに接続された第１ソース／ドレイン（Ｓ／Ｄ）を有する第１ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄを前記第１ＰＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルアップノードと、第２ＮＭＯＳトランジスタと、第２バイアス電圧ノードに接続された第１Ｓ／Ｄを有する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルダウンノードと、前記第１ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続し前記第１ＮＭＯＳトランジスタのゲートを前記第２ＰＭＯＳトランジスタのゲートに接続する記憶ノードと、を含む集積回路にアクセスする方法であって、
    電源バイアス電圧を前記第１バイアス電圧ノードに供給する段階と、
    有効接地バイアス電圧を前記第２バイアス電圧ノードに供給する段階と、
    前記第１ＰＭＯＳトランジスタのゲートに、前記電源バイアス電圧レベルと前記有効接地バイアス電圧レベルの間に位置する基準電圧レベルを供給する段階と、
    前記第２ＮＭＯＳトランジスタのゲートに、前記電源バイアス電圧レベルと前記有効接地バイアス電圧レベルの間に位置する基準電圧レベルを供給する段階と、
    第１電圧レベル又は第２電圧レベルを具備するデジタル入力信号を前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートと前記記憶ノードに分与する段階と、
    を有し、
    前記第１電圧レベルのデジタル入力信号により、前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタがターンオンし、前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタが逆バイアス状態となり、
    前記第２電圧レベルのデジタル入力信号により、前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタがターンオンし、前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタが逆バイアス状態となる方法。
  72. 前記分与段階の後に、前記記憶ノードの電圧レベルを検知する段階を更に含んでいる請求項７１記載の方法。
  73. 前記分与段階の後に、
    前記分与段階によって第１電圧レベルのデジタル入力信号が分与された際に、前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタがターンオンし、前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタが逆バイアス状態になっている間に、前記記憶ノードの電圧レベルを検知する段階と、
    前記分与段階によって第２電圧レベルのデジタル入力信号が分与された際に、前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタがターンオンし、前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタが逆バイアス状態になっている間に、前記記憶ノードの電圧レベルを検知する段階と、
    を更に含む請求項７１記載の方法。
  74. 前記第１電圧レベルは、前記電源電圧レベルであり、
    前記第２電圧レベルは、前記有効接地電圧レベルである請求項７１記載の方法。
  75. 前記第１電圧レベルは、前記電源電圧レベルであり、
    前記第２電圧レベルは、前記有効接地電圧レベルであり、
    前記基準電圧レベルは、前記電源バイアス電圧レベルと前記有効接地バイアス電圧レベルの中間に位置している請求項７１記載の集積回路。
  76. 第１バイアス電圧レベルに接続された第１ソース／ドレイン（Ｓ／Ｄ）を有する第１ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄを前記第１ＰＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルアップノードと、第２ＮＭＯＳトランジスタと、第２バイアス電圧レベルに接続された第１Ｓ／Ｄを有する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルダウンノードと、入力ノードと、前記第１ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続し前記第１ＮＭＯＳトランジスタのゲートを前記第２ＰＭＯＳトランジスタのゲートに接続する記憶ノードと、出力ノードと、前記入力ノードから前記記憶ノードにデータ入力信号情報を伝達するべく接続された入力スイッチと、前記出力ノードから前記記憶ノードにデータ出力信号情報を伝達する出力スイッチと、を含む集積回路内にデータ値を保存する方法であって、
    第３バイアス電圧を前記第１ＰＭＯＳトランジスタのゲートに供給する段階と、
    第４バイアス電圧を前記第２ＮＭＯＳトランジスタのゲートに供給する段階と、
    前記出力スイッチを使用して前記記憶ノードを前記出力ノードから絶縁している間に、前記入力スイッチを使用してデータ入力信号情報を前記入力ノードから前記第１ＮＭＯＳトランジスタのゲートと前記第１ＰＭＯＳトランジスタのゲートと前記記憶ノードに伝送する段階と、
    を有する方法。
  77. 前記第１及び第３バイアス電圧レベルは、同一であり、
    前記第２及び第４バイアス電圧レベルは、同一である請求項７６記載の方法。
  78. 前記第３バイアス電圧レベルは、前記第１及び第２バイアス電圧の間に位置し、
    前記第４バイアス電圧レベルは、前記第１及び第２バイアス電圧の間に位置している請求項７６記載の方法。
  79. 前記第３バイアス電圧レベルは、前記第１及び第２バイアス電圧の間に位置し、
    前記第４バイアス電圧レベルは、前記第１及び第２バイアス電圧レベルの間に位置し、
    前記第３及び第４バイアス電圧レベルは、同一である請求項７６記載の方法。
  80. 前記第３バイアス電圧レベルは、データ信号がＨＩＧＨからＬＯＷに遷移した際に前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタが逆バイアス状態になる前記プルアップノードの電圧レベルを設定するべく選択されており、
    前記第４バイアス電圧レベルは、データ信号がＬＯＷからＨＩＧＨに遷移した際に前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタが逆バイアス状態になる前記プルダウンノードの電圧レベルを設定するべく選択されている請求項７６記載の方法。
  81. 第１バイアス電圧レベルに接続された第１ソース／ドレイン（Ｓ／Ｄ）を有する第１ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄを前記第１ＰＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルアップノードと、第２ＮＭＯＳトランジスタと、第２バイアス電圧レベルに接続された第１Ｓ／Ｄを有する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルダウンノードと、入力ノードと、前記第１ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続し前記第１ＮＭＯＳトランジスタのゲートを前記第２ＰＭＯＳトランジスタのゲートに接続する記憶ノードと、出力ノードと、前記入力ノードから前記記憶ノードにデータ入力信号情報を伝達するべく接続された入力スイッチと、前記出力ノードから前記記憶ノードにデータ出力信号情報を伝達するための出力スイッチと、を含む集積回路からデータ値を検索する方法であって、
    第３バイアス電圧を前記第１ＰＭＯＳトランジスタのゲートに供給する段階と、
    第４バイアス電圧を前記第２ＮＭＯＳトランジスタのゲートに供給する段階と、
    前記入力スイッチを使用して前記記憶ノードを前記入力ノードから絶縁している間に、前記出力スイッチを使用して出力データ信号情報を前記記憶ノードから前記出力ノードに伝送する段階と、
    を有する方法。
  82. 前記第１及び第３バイアス電圧レベルは、同一であり、
    前記第２及び第４バイアス電圧レベルは、同一である請求項８１記載の方法。
  83. 前記第３バイアス電圧レベルは、前記第１及び第２バイアス電圧の間に位置し、
    前記第４バイアス電圧レベルは、前記第１及び第２バイアス電圧レベルの間に位置している請求項８１記載の方法。
  84. 前記第３バイアス電圧レベルは、前記第１及び第２バイアス電圧の間に位置し、
    前記第４バイアス電圧レベルは、前記第１及び第２バイアス電圧レベルの間に位置し、
    前記第３及び第４バイアス電圧レベルは、同一である請求項８１記載の方法。
  85. 前記第３バイアス電圧レベルは、入力データがＨＩＧＨからＬＯＷに遷移した際に前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタが逆バイアス状態になる前記プルアップノードの電圧レベルを設定するべく選択されており、
    前記第４バイアス電圧レベルは、入力データがＬＯＷからＨＩＧＨに遷移した際に前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタが逆バイアス状態になる前記プルダウンノードの電圧レベルを設定するべく選択されている請求項８１記載の方法。
  86. 第１バイアス電圧ノードに接続された第１ソース／ドレイン（Ｓ／Ｄ）を有する第１ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄを前記第１ＰＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルアップノードと、第２ＮＭＯＳトランジスタと、第２バイアス電圧ノードに接続された第１Ｓ／Ｄを有する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルダウンノードと、前記第１ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続し前記第１ＮＭＯＳトランジスタのゲートを前記第２ＰＭＯＳトランジスタのゲートに接続する記憶ノードと、を含む集積回路にアクセスする方法であって、
    電源バイアス電圧を前記第１バイアス電圧ノードに供給する段階と、
    有効接地バイアス電圧を前記第２バイアス電圧ノードに供給する段階と、
    前記電源バイアス電圧を前記第１ＰＭＯＳトランジスタのゲートに供給する段階と、
    前記有効接地バイアス電圧を前記第２ＮＭＯＳトランジスタのゲートに供給する段階と、
    複数の個々の電圧レベルのいずれかを具備するデジタル入力信号を前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートと前記記憶ノードに分与する段階と、
    前記記憶ノードを前記分与されたデジタル入力信号の個々の電圧レベルによって判定された電圧レベルに制限するべく、前記プルダウンノードの電圧の関数として前記第１ＮＭＯＳトランジスタのターンオンを調節する段階と、
    を有する方法。
  87. 前記分与段階の後に、前記記憶ノードの電圧レベルを検知する段階を更に含む請求項８６記載の方法。
  88. 第１バイアス電圧ノードに接続された第１ソース／ドレイン（Ｓ／Ｄ）を有する第１ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄを前記第１ＰＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルアップノードと、第２ＮＭＯＳトランジスタと、第２バイアス電圧ノードに接続された第１Ｓ／Ｄを有する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルダウンノードと、前記第１ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続し前記第１ＮＭＯＳトランジスタのゲートを前記第２ＰＭＯＳトランジスタのゲートに接続する記憶ノードと、を含む集積回路にアクセスする方法であって、
    電源バイアス電圧を前記第１バイアス電圧ノードに供給する段階と、
    有効接地バイアス電圧を前記第２バイアス電圧ノードに供給する段階と、
    前記第１ＰＭＯＳトランジスタのゲートに、前記電源バイアス電圧レベルと前記有効接地バイアス電圧レベルの間に位置する基準電圧レベルを供給する段階と、
    前記第２ＮＭＯＳトランジスタのゲートに、前記電源バイアス電圧レベルと前記有効接地バイアス電圧レベルの間に位置する基準電圧レベルを供給する段階と、
    複数の個々の電圧レベルのいずれかを具備するデジタル入力信号を前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートと前記記憶ノードに分与する段階と、
    前記記憶ノードを前記分与されたデジタル入力信号の個々の電圧レベルによって判定された電圧レベルに制限するべく、前記第１ＮＭＯＳトランジスタのターンオンを前記プルダウンノードの電圧の関数として調節する段階と、
    を有する方法。
  89. 前記分与段階の後に、前記記憶ノードの電圧レベルを検知する段階を更に含む請求項８８記載の方法。
  90. 第１バイアス電圧レベルに接続された第１ソース／ドレイン（Ｓ／Ｄ）を有する第１ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄを前記第１ＰＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルアップノードと、第２ＮＭＯＳトランジスタと、第２バイアス電圧レベルに接続された第１Ｓ／Ｄを有する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルダウンノードと、入力ノードと、前記第１ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続し前記第１ＮＭＯＳトランジスタのゲートを前記第２ＰＭＯＳトランジスタのゲートに接続する記憶ノードと、出力ノードと、前記入力ノードから前記記憶ノードに入力データ信号情報を伝達するべく接続された入力スイッチと、前記出力ノードから前記記憶ノードに出力データ信号情報を伝達するべく接続された出力スイッチと、を含む集積回路内にデータ値を保存する方法であって、
    第３バイアス電圧を前記第１ＰＭＯＳトランジスタのゲートに供給する段階と、
    第４バイアス電圧を前記第２ＮＭＯＳトランジスタのゲートに供給する段階と、
    前記出力スイッチを使用して前記記憶ノードを前記出力ノードから絶縁している間に、前記入力スイッチを使用して入力データ信号情報を前記入力ノードから前記第１ＮＭＯＳトランジスタのゲートと前記第２ＰＭＯＳトランジスタのゲートに伝送する段階と、
    前記記憶ノードを最新の入力データ信号電圧レベルによって判定された所定の記憶ノード電圧に制限する段階と、
    を有する方法。
  91. 前記第１及び第３バイアス電圧レベルは、同一であり、
    前記第２及び第４バイアス電圧レベルは、同一である請求項９０記載の方法。
  92. 前記第３バイアス電圧レベルは、前記第１及び第２バイアス電圧の間に位置し、
    前記第４バイアス電圧レベルは、前記第１及び第２バイアス電圧レベルの間に位置している請求項９０記載の方法。
  93. 前記第３バイアス電圧レベルは、前記第１及び第２バイアス電圧の間に位置し、
    前記第４バイアス電圧レベルは、前記第１及び第２バイアス電圧レベルの間に位置し、
    前記第３及び第４バイアス電圧レベルは、同一である請求項９０記載の方法。
  94. 前記第３バイアス電圧レベルは、データ信号がＨＩＧＨからＬＯＷに遷移した際に前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタが逆バイアス状態になる前記プルアップノードの電圧レベルを設定するべく選択されており、
    前記第４バイアス電圧レベルは、データ信号がＬＯＷからＨＩＧＨに遷移した際に前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタが逆バイアス状態になる前記プルダウンノードの電圧レベルを設定するべく選択されている請求項９０記載の方法。
  95. 前記所定の記憶電圧レベルは、記憶ノードの電圧レベルと前記プルダウンノードの電圧レベル間の差によって更に判定される請求項９０記載の方法。
  96. 第１バイアス電圧レベルに接続された第１ソース／ドレイン（Ｓ／Ｄ）を有する第１ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄを前記第１ＰＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルアップノードと、第２ＮＭＯＳトランジスタと、第２バイアス電圧レベルに接続された第１Ｓ／Ｄを有する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第１Ｓ／Ｄに接続するプルダウンノードと、入力ノードと、前記第１ＰＭＯＳトランジスタの第２Ｓ／Ｄを前記第２ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続し前記第１ＮＭＯＳトランジスタのゲートを前記第２ＰＭＯＳトランジスタのゲートに接続する記憶ノードと、出力ノードと、前記入力ノードから前記記憶ノードに入力データ信号情報を伝達するべく接続された入力スイッチと、前記出力ノードから前記記憶ノードに出力データ信号情報を伝達するべく接続された出力スイッチと、を含む集積回路からデータを検索する方法であって、
    第３バイアス電圧を前記第１ＰＭＯＳトランジスタのゲートに供給する段階と、
    第４バイアス電圧を前記第２ＮＭＯＳトランジスタのゲートに供給する段階と、
    前記入力スイッチを使用して前記記憶ノードを前記入力ノードから絶縁している間に、前記出力スイッチを使用してデータ信号情報を前記記憶ノードから前記出力ノードに伝達する段階と、
    前記記憶ノードを最新の入力データ信号電圧レベルによって判定された所定の記憶ノード電圧レベルに制限する段階と、
    を有する方法。
  97. 前記第１及び第３バイアス電圧レベルは、同一であり、
    前記第２及び第４バイアス電圧レベルは、同一である請求項９６記載の方法。
  98. 前記第３バイアス電圧レベルは、前記第１及び第２バイアス電圧の間に位置し、
    前記第４バイアス電圧レベルは、前記第１及び第２バイアス電圧レベルの間に位置している請求項９６記載の方法。
  99. 前記第３バイアス電圧レベルは、前記第１及び第２バイアス電圧の間に位置し、
    前記第４バイアス電圧レベルは、前記第１及び第２バイアス電圧レベルの間に位置し、
    前記第３及び第４バイアス電圧レベルは、同一である請求項９６記載の方法。
  100. 前記第３バイアス電圧レベルは、データ信号がＨＩＧＨからＬＯＷに遷移した際に前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタが逆バイアス状態になる前記プルアップノードの電圧レベルを設定するべく選択されており、
    前記第４バイアス電圧レベルは、データ信号がＬＯＷからＨＩＧＨに遷移した際に前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタが逆バイアス状態になる前記プルダウンノードの電圧レベルを設定するべく選択されている請求項９６記載の方法。
  101. 前記所定の記憶電圧レベルは、記憶ノードの電圧レベルと前記プルダウンノードの電圧レベル間の差によって更に判定される請求項９６記載の方法。
  102. 集積回路において、
    ラッチ回路であって、
    第１高閾値電圧ＰＭＯＳトランジスタと、第１高閾値電圧ＮＭＯＳトランジスタと、前記第１ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第１データノードと、を含む第１インバータと、
    第２高閾値電圧ＰＭＯＳトランジスタと、第２高閾値電圧ＮＭＯＳトランジスタと、前記第２ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第２データノードと、を含む第２インバータと、
    を含み、
    前記第１ＰＭＯＳ及び第１ＮＭＯＳトランジスタのゲートは、前記第２データノードに接続されており、
    前記第２ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第１データノードに接続されているラッチ回路と；
    前記第１データノードと前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、第１データアクセスノードに接続された第２Ｓ／Ｄを含み、且つ、第１アクセス制御ノードに接続されたゲートを含む第１低閾値電圧アクセストランジスタと；
    前記第２データノードと前記第１ＰＭＯＳトランジスタのゲートと前記第１ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、第２データアクセスノードに接続された第２Ｓ／Ｄを含み、且つ、第２アクセス制御ノードに接続されたゲートを含む第２低閾値電圧アクセストランジスタと；
    を有する集積回路。
  103. 前記第１及び第２制御ノードは、共通している請求項１０２記載の集積回路。
  104. 前記第１データアクセスノードを含む第１ビットライン（ＢＬ）と、
    前記第２データアクセスノードを含む第２ビットライン（ＢＬバー）と、
    前記第１及び第２アクセス制御ノードを含むワードライン（ＷＬ）と、
    を更に含む請求項１０２記載の集積回路。
  105. 前記第１アクセストランジスタは、ＮＭＯＳトランジスタであり、
    前記第２アクセストランジスタは、ＮＭＯＳトランジスタである請求項１０２記載の集積回路。
  106. 集積回路において、
    ラッチ回路であって、
    第１ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、前記第１ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第１データノードと、を含む第１インバータと、
    第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第２データノードと、を含む第２インバータと、
    を含み、
    前記第１ＰＭＯＳ及び第１ＮＭＯＳトランジスタのゲートは、前記第２データノードに接続されており、
    前記第２ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第１データノードに接続されているラッチ回路と；
    前記第１データノードと前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、前記第１データアクセスノードに接続された第２Ｓ／Ｄを含み、且つ、第１アクセス制御ノードに接続されたゲートを含むアクセストランジスタを含む入力スイッチと；
    保存されているデータ値を前記第１データノード又は前記第２データノードの１つから前記第１データアクセスノード又は第２データアクセスノードの１つに選択的に伝達するべく接続された出力スイッチと；
    を有する集積回路。
  107. 前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタである請求項１０６記載の集積回路。
  108. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記アクセス制御トランジスタは、低閾値電圧トランジスタである請求項１０６記載の集積回路。
  109. 前記第１データデータアセクスノードと前記第２データアクセスノードを含むビットラインを更に含んでいる請求項１０６記載の集積回路。
  110. 前記第１データアクセスノードを含む第１ビットラインと、
    前記第２データアクセスノードを含む第２ビットラインと、
    を更に含んでいる請求項１０６記載の集積回路。
  111. 前記第１ビットライン又は前記第２ビットラインのいずれかにのみ接続されたプリチャージ回路を含んでいる請求項１１０記載の集積回路。
  112. 前記出力スイッチは、
    第１出力トランジスタと、
    第２出力トランジスタと、
    ディスチャージパスと、
    を含み、
    前記第１出力トランジスタは、前記ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第２出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードのいずれかに接続されたゲートを具備しており、
    前記第２出力トランジスタは、前記第１データアクセスノード又は前記第２データアクセスノードのいずれかに接続された第２ソース／ドレインを具備すると共に、第２アクセス制御ノードに接続されたゲートを具備している請求項１０６記載の集積回路。
  113. 前記第１及び第２ＰＭＯＳトランジスタは、第１閾値電圧を具備し、
    前記第１及び第２ＮＭＯＳトランジスタは、第２閾値電圧を具備し、
    前記第１アクセス制御トランジスタは、第３閾値電圧を具備し、
    前記第１及び第２出力トランジスタは、第４閾値電圧を具備している請求項１１２記載の集積回路。
  114. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１アクセス制御トランジスタは、低閾値電圧トランジスタであり、
    前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１１２記載の集積回路。
  115. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記アクセス制御トランジスタは、中間閾値電圧トランジスタであり、
    前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１１２記載の集積回路。
  116. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記アクセス制御トランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１１２記載の集積回路。
  117. 前記第１データアクセスノードと前記第２データアクセスノードを含むビットラインと、
    前記第１アクセス制御ノードを含む書き込みワードラインと、
    前記第２アクセス制御ノードを含む読み取りワードラインと、
    を更に含む請求項１１２記載の集積回路。
  118. 前記第１データアクセスノードを含む第１ビットラインと、
    前記第２データアクセスノードを含む第２ビットラインと、
    前記第１アクセス制御ノードを含む書き込みワードラインと、
    前記第２アクセス制御ノードを含む読み取りワードラインと、
    を更に含む請求項１１２記載の集積回路。
  119. 前記第１又は第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１１８記載の集積回路。
  120. 集積回路において、
    ラッチ回路であって、
    第１ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、前記第１ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第１データノードと、を含む第１インバータと、
    第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第２データノードと、を含む第２インバータと（前記第１ＰＭＯＳ及び第１ＮＭＯＳトランジスタのゲートは、前記第２データノードに接続されており、前記第２ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第１データノードに接続されている）、
    第１ビットラインと、
    第２ビットラインと、
    書き込みワードラインと、
    読み取りワードラインと、
    を含むラッチ回路と；
    前記第１データノードと前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、第１データアクセスノードに接続された第２Ｓ／Ｄを含み、且つ、前記書き込みワードラインに接続されたゲートを含むアクセストランジスタを含む入力スイッチと；
    出力スイッチであって、
    第１出力トランジスタと、
    第２出力トランジスタと、
    ディスチャージパスと、
    を含み、
    前記第１出力トランジスタは、前記ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第２出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードの１つに接続されたゲートを具備しており、
    前記第２出力トランジスタは、前記第２ビットラインに接続された第２Ｓ／Ｄを具備すると共に、前記読み取りワードラインに接続されたゲートを具備している出力スイッチと；
    を有する集積回路。
  121. 前記第１及び第２ＰＭＯＳトランジスタは、第１閾値電圧を具備し、
    前記第１及び第２ＮＭＯＳトランジスタは、第２閾値電圧を具備し、
    前記第１アクセス制御トランジスタは、第３閾値電圧を具備し、
    前記第１及び第２出力トランジスタは、第４閾値電圧を具備している請求項１２０記載の集積回路。
  122. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記アクセス制御トランジスタは、低閾値電圧トランジスタであり、
    前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１２０記載の集積回路。
  123. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記アクセス制御トランジスタは、中間閾値電圧トランジスタであり、
    前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１２０記載の集積回路。
  124. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記アクセス制御トランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１２０記載の集積回路。
  125. 前記第１ビットライン又は前記第２ビットラインのいずれかのみに接続されたプリチャージ回路を更に含む請求項１２０記載の集積回路。
  126. 集積回路において、
    ラッチ回路であって、
    第１ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、前記第１ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第１データノードと、を含む第１インバータと、
    第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第２データノードと、を含む第２インバータと、
    を含み、
    前記第１ＰＭＯＳ及び第１ＮＭＯＳトランジスタのゲートは、前記第２データノードに接続されており、
    前記第２ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第１データノードに接続されているラッチ回路と；
    前記第１データノードと前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、第１データアクセスノードに接続された第２Ｓ／Ｄを含み、且つ、第１アクセス制御ノードに接続されたゲートを含むアクセストランジスタを含む入力スイッチと；
    保存されているデータ値を前記第１データノード又は前記第２データノードのいずれかから前記第１データアクセスノード又は第２データアクセスノードのいずれかに選択可能に伝達するべく接続された第１出力スイッチと；
    保存されているデータ値を前記第１データノード又は前記第２データノードの他方から、前記第１データアクセスノード又は第２データアクセスノードの他方に選択可能に伝達するべく接続された第２出力スイッチと；
    を有する集積回路。
  127. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタである請求項１２６記載の集積回路。
  128. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記アクセス制御トランジスタは、低閾値電圧トランジスタである請求項１２６記載の集積回路。
  129. 前記第１データアクセスノードを含む第１ビットラインと、
    前記第２データアクセスノードを含む第２ビットラインと、
    を更に含む請求項１２６記載の集積回路。
  130. 前記第１ビットライン及び前記第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１２９記載の集積回路。
  131. 前記第１出力スイッチは、
    第１出力トランジスタと、
    第２出力トランジスタと、
    第１ディスチャージパスと、
    を含み、
    前記第１出力トランジスタは、前記第１ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第２出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードのいずれかに接続されたゲートを具備しており、
    前記第２出力トランジスタは、前記第１データアクセスノード又は前記第２データアクセスノードの１つに接続された第２Ｓ／Ｄを具備すると共に、第２アクセス制御ノードに接続されたゲートを具備しており、
    前記第２出力スイッチは、
    第３出力トランジスタと、
    第４出力トランジスタと、
    第２ディスチャージパスと、
    を含み、
    前記第３出力トランジスタは、前記第２ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第４出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードの他方に接続されたゲートを具備しており、
    前記第４出力トランジスタは、前記第１データアクセスノード又は前記第２データアクセスノードの他方に接続された第２ソース／ドレインを具備すると共に、第３アクセス制御ノードに接続されたゲートを具備している請求項１２６記載の集積回路。
  132. 前記第１及び第２ＰＭＯＳトランジスタは、第１閾値電圧を具備し、
    前記第１及び第２ＮＭＯＳトランジスタは、第２閾値電圧を具備し、
    前記第１アクセス制御トランジスタは、第３閾値電圧を具備し、
    前記第１、第２、第３、及び第４出力トランジスタは、第４閾値電圧を具備している請求項１３１記載の集積回路。
  133. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、低閾値電圧トランジスタであり、
    前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１３１記載の集積回路。
  134. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、中間閾値電圧トランジスタであり、
    前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１３１記載の集積回路。
  135. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、高閾値電圧トランジスタであり、
    前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１３１記載の集積回路。
  136. 前記第１データアクセスノードを含む第１ビットラインと、
    前記第２データアクセスノードを含む第２ビットラインと、
    前記第１アクセス制御ノードを含む書き込みワードラインと、
    前記第２アクセス制御ノードを含む読み取りワードラインと、
    を更に含む請求項１３１記載の集積回路。
  137. 前記第１ビットライン又は前記第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１３６記載の集積回路。
  138. 集積回路において、
    ラッチ回路であって、
    第１ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、前記第１ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第１データノード、を含む第１インバータと、
    第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第２データノードと、を含む第２インバータと（前記第１ＰＭＯＳ及び第１ＮＭＯＳトランジスタのゲートは、前記第２データノードに接続されており、前記第２ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第１データノードに接続されている）、
    第１ビットラインと、
    第２ビットラインと、
    書き込みワードラインと、
    第１読み取りワードラインと、
    第２読み取りワードラインと、
    を含むラッチ回路と；
    前記第１データノードと前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、前記第１ビットライン又は前記第２ビットラインの１つに接続された第２Ｓ／Ｄを含み、且つ、前記書き込みワードラインに接続されたゲートを含むアクセストランジスタを含む入力スイッチと；
    第１出力スイッチであって、
    第１出力トランジスタと、
    第２出力トランジスタと、
    第１ディスチャージパスと、
    を含み、
    前記第１出力トランジスタは、前記第１ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第２出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードの１つに接続されたゲートを具備しており、
    前記第２出力トランジスタは、前記第１ビットライン又は前記第２ビットラインのいずれか接続された第２Ｓ／Ｄを具備すると共に、前記第１読み取りワードラインに接続されたゲートを具備している第１出力スイッチと；
    第２出力スイッチであって、
    第３出力トランジスタと、
    第４出力トランジスタと、
    第２ディスチャージパスと、
    を含み、
    前記第３出力トランジスタは、前記第２ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第４出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記データノード又は前記第２ビットラインの他方に接続されたゲートを具備しており、
    前記第４出力トランジスタは、前記第１ビットライン又は前記第２ビットラインの他方に接続された第２Ｓ／Ｄを具備すると共に、前記第２読み取りワードラインに接続されたゲートを具備している第２出力スイッチと；
    を有する集積回路。
  139. 前記第１及び第２ＰＭＯＳトランジスタは、第１閾値電圧を具備し、
    前記第１及び第２ＮＭＯＳトランジスタは、第２閾値電圧を具備し、
    前記第１アクセス制御トランジスタは、第３閾値電圧を具備し、
    前記第１、第２、第３、及び第４出力トランジスタは、第４閾値電圧を具備している請求項１３８記載の集積回路。
  140. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、低閾値電圧トランジスタであり、
    前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１３８記載の集積回路。
  141. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、中間閾値電圧トランジスタであり、
    前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１３８記載の集積回路。
  142. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、高閾値電圧トランジスタであり、
    前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１３８記載の集積回路。
  143. 前記第１ビットライン又は前記第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１３８記載の集積回路。
  144. 集積回路において、
    ラッチ回路であって、
    第１ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、前記第１ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第１データノードと、を含む第１インバータと、
    第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第２データノードと、を含む第２インバータと
    を含み、
    前記第１ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第２データノードに接続されており、
    前記第２ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第１データノードに接続されているラッチ回路と；
    入力スイッチであって、
    前記第１データノードと前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、第１データアクセスノードに接続された第２Ｓ／Ｄを含み、且つ、前記第１アクセス制御ノードに接続されたゲートを含む第１アクセストランジスタと、
    前記第２データノードと前記第１ＰＭＯＳトランジスタのゲートと前記第１ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、第２データアクセスノードに接続された第２Ｓ／Ｄを含み、且つ、前記第２アクセス制御ノードに接続されたゲートを含む第２アクセストランジスタと、
    を含む入力スイッチと；
    保存されているデータ値を前記第１データノード又は前記第２データノードのいずれかから前記第１データアクセスノード又は前記第２データアクセスノードのいずれかに選択可能に伝達するべく接続された出力スイッチと；
    を有する集積回路。
  145. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタである請求項１４４記載の集積回路。
  146. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、低閾値電圧トランジスタである請求項１４４記載の集積回路。
  147. 前記第１データアクセスノードを含む第１ビットラインと、
    前記第２データアクセスノードを含む第２ビットラインと、
    を更に含む請求項１４４記載の集積回路。
  148. 前記第１ビットライン又は前記第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１４７記載の集積回路。
  149. 前記出力スイッチは、
    第１出力トランジスタと、
    第２出力トランジスタと、
    ディスチャージパスと、
    を含み、
    前記第１出力トランジスタは、前記ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第２出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードのいずれかに接続されたゲートを具備しており、
    前記第２出力トランジスタは、前記第１データアクセスノード又は前記第２データアクセスノードのいずれかに接続された第２ソース／ドレインを具備すると共に、第３アクセス制御ノードに接続されたゲートを具備している請求項１４４記載の集積回路。
  150. 前記第１及び第２ＰＭＯＳトランジスタは、第１閾値電圧を具備し、
    前記第１及び第２ＮＭＯＳトランジスタは、第２閾値電圧を具備し、
    前記第１及び第２アクセス制御トランジスタは、第３閾値電圧を具備し、
    前記第１及び第２出力トランジスタは、第４閾値電圧レベルを具備している請求項１４９記載の集積回路。
  151. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、低閾値電圧トランジスタであり、
    前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１４９記載の集積回路。
  152. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、中間閾値電圧トランジスタであり、
    前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１４９記載の集積回路。
  153. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１４９記載の集積回路。
  154. 前記第１データアクセスノードを含む第１ビットラインと、
    前記第２データアクセスノードを含む第２ビットラインと、
    前記第１及び第２アクセス制御ノードを含む書き込みワードラインと、
    前記第２アクセス制御ノードを含む読み取りワードラインと、
    を更に含む請求項１４９記載の集積回路。
  155. 前記第１ビットライン又は第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１５４記載の集積回路。
  156. 集積回路において、
    ラッチ回路であって、
    第１ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、前記第１ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第１データノード、を含む第１インバータと、
    第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第２データノードと、を含む第２インバータと（前記第１ＰＭＯＳ及び第１ＮＭＯＳトランジスタのゲートは、前記第２データノードに接続されており、前記第２ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第１データノードに接続されている）、
    第１ビットラインと、
    第２ビットラインと、
    書き込みワードラインと、
    読み取りワードラインと、
    を含むラッチ回路と；
    入力スイッチであって、
    前記第１データノードと前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、前記第１ビットラインに接続された第２Ｓ／Ｄを含み、且つ、前記書き込みワードラインに接続されたゲートを含む第１アクセストランジスタと、
    前記第２データノードと前記第１ＰＭＯＳトランジスタのゲートと前記第１ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、前記第２ビットラインに接続された第２Ｓ／Ｄを含み、且つ、前記書き込みワードラインに接続されたゲートを含む第２アクセストランジスタと、
    を含む入力スイッチと；
    出力スイッチであって、
    第１出力トランジスタと、
    第２出力トランジスタと、
    ディスチャージパスと、
    を含み、
    前記第１出力トランジスタは、前記ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第２出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードのいずれかに接続されたゲートを具備しており、
    前記第２出力トランジスタは、前記第１ビットライン又は前記第２ビットラインのいずれかに接続された第２Ｓ／Ｄを具備すると共に、前記読み取りワードラインに接続されたゲートを具備している出力スイッチと；
    を有する集積回路。
  157. 前記第１及び第２ＰＭＯＳトランジスタは、第１閾値電圧を具備し、
    前記第１及び第２ＮＭＯＳトランジスタは、第２閾値電圧を具備し、
    前記第１及び第２アクセス制御トランジスタは、第３閾値電圧を具備し、
    前記第１及び第２出力トランジスタは、第４閾値電圧を具備している請求項１５６記載の集積回路。
  158. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、低閾値電圧トランジスタであり、
    前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１５６記載の集積回路。
  159. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、中間閾値電圧トランジスタであり、
    前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１５６記載の集積回路。
  160. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２出力トランジスタは、低閾値電圧トランジスタである請求項１５６記載の集積回路。
  161. 前記第１ビットライン又は前記第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１５６記載の集積回路。
  162. 集積回路において、
    ラッチ回路であって、
    第１ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、前記第１ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第１データノードと、を含む第１インバータと、
    第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第２データノードと、を含む第２インバータと
    を含み、
    前記第１ＰＭＯＳ及び第１ＮＭＯＳトランジスタのゲートは、前記第２データノードに接続されており、前記第２ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第１データノードに接続されているラッチ回路と；
    入力スイッチであって、
    前記第１データノードと前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、第１データアクセスノードに接続された第２Ｓ／Ｄを含み、且つ、第１アクセス制御ノードに接続されたゲートを含む第１アクセストランジスタと、
    前記第２データノードと前記第１ＰＭＯＳトランジスタのゲートと前記第１ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、第２データアクセスノードに接続された第２Ｓ／Ｄを含み、且つ、前記第１アクセス制御ノードに接続されたゲートを含む第２アクセストランジスタと、
    を含む入力スイッチと；
    保存されているデータ値を前記第１データノード又は前記第２データノードのいずれかから前記第１データアクセスノード又は前記第２データアクセスノードのいずれかに選択可能に伝達するべく接続されている第１出力スイッチと；
    保存されているデータ値を前記第１データノード又は前記第２データノードの他方から前記第１データアクセスノード又は前記第２データアクセスノードの他方に選択可能に伝達するべく接続されている第２出力スイッチと；
    を有する集積回路。
  163. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタである請求項１６２記載の集積回路。
  164. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、低閾値電圧トランジスタである請求項１６２記載の集積回路。
  165. 前記第１データアクセスノードを含む第１ビットラインと、
    前記第２データアクセスノードを含む第２ビットラインと、
    を更に含む請求項１６４記載の集積回路。
  166. 前記第１ビットライン又は前記第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１６４記載の集積回路。
  167. 前記第１出力スイッチは、
    第１出力トランジスタと、
    第２出力トランジスタと、
    第１ディスチャージパスと、
    を含み、
    前記第１出力トランジスタは、前記第１ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第２出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードのいずれかに接続されたゲートを具備しており、
    前記第２出力トランジスタは、前記第１データアクセスノード又は前記第２データアクセスノードのいずれかに接続された第２ソース／ドレインを具備すると共に、第３アクセス制御ノードに接続されたゲートを具備し、
    前記第２出力スイッチは、
    第３出力トランジスタと、
    第４出力トランジスタと、
    第２ディスチャージパスと、
    を含み、
    前記第３出力トランジスタは、前記第２ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第４出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードの他方に接続されたゲートを具備しており、
    前記第４出力トランジスタは、前記第１データアクセスノード又は前記第２データアクセスノードの他方に接続された第２ソース／ドレインを具備すると共に、第４アクセス制御ノードに接続されたゲートを具備している請求項１６６記載の集積回路。
  168. 前記第１及び第２ＰＭＯＳトランジスタは、第１閾値電圧を具備し、
    前記第１及び第２ＮＭＯＳトランジスタは、第２閾値電圧を具備し、
    前記第１及び第２アクセス制御トランジスタは、第３閾値電圧を具備し、
    前記第１、第２、第３、及び第４出力トランジスタは、第４閾値を具備している請求項１６６記載の集積回路。
  169. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、低閾値電圧トランジスタであり、
    前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１６８記載の集積回路。
  170. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、中間閾値電圧トランジスタであり、
    前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１６８記載の集積回路。
  171. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、高閾値電圧トランジスタであり、
    前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１６８記載の集積回路。
  172. 前記第１データアクセスノードを含む第１ビットラインと、
    前記第２データアクセスノードを含む第２ビットラインと、
    前記第１及び第２アクセス制御ノードを含む書き込みワードラインと、
    前記第３及び第４アクセス制御ノードを含む読み取りワードラインと、
    を更に含む請求項１７１記載の集積回路。
  173. 前記第１ビットライン又は前記第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１７２記載の集積回路。
  174. 集積回路において、
    ラッチ回路であって、
    第１ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、前記第１ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第１データノード、を含む第１インバータと、
    第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳ及びＮＭＯＳトランジスタの相互接続されたソース／ドレイン（Ｓ／Ｄ）を有する第２データノードと、を含む第２インバータと（前記第１ＰＭＯＳ及び第１ＮＭＯＳトランジスタのゲートは、前記第２データノードに接続されており、前記第２ＰＭＯＳ及び第２ＮＭＯＳトランジスタのゲートは、前記第１データノードに接続されている）、
    第１ビットラインと、
    第２ビットラインと、
    書き込みワードラインと、
    第１読み取りワードラインと、
    第２読み取りワードラインと
    を含むラッチ回路と；
    入力スイッチであって、
    前記第１データノードと前記第２ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、前記第１ビットライン又は第２ビットラインのいずれかに接続された第２Ｓ／Ｄを含み、且つ、前記書き込みワードラインに接続されたゲートを含む第１アクセストランジスタと、
    前記第２データノードと前記第１ＰＭＯＳトランジスタのゲートと前記第１ＮＭＯＳトランジスタのゲートに接続された第１Ｓ／Ｄを含み、前記第１ビットライン又は第２ビットラインの他方に接続された第２Ｓ／Ｄを含み、且つ、前記書き込みワードラインに接続されたゲートを含む第２アクセストランジスタと、
    を含む入力スイッチと；
    第１出力スイッチであって、
    第１出力トランジスタと、
    第２出力トランジスタと、
    第１ディスチャージパスと、
    を含み、
    前記第１出力トランジスタは、前記第１ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第２出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記第１データノード又は前記第２データノードのいずれかに接続されたゲートを具備しており、
    前記第２出力トランジスタは、前記第１ビットライン又は前記第２ビットラインのいずれかに接続された第２Ｓ／Ｄを具備すると共に、前記第１読み取りワードラインに接続されたゲートを具備している第１出力スイッチと；
    第２出力スイッチであって、
    第３出力トランジスタと、
    第４出力トランジスタと、
    第２ディスチャージパスと、
    を含み、
    前記第３出力トランジスタは、前記第２ディスチャージパスに接続された第１Ｓ／Ｄを具備し、前記第４出力トランジスタの第１Ｓ／Ｄに接続された第２Ｓ／Ｄを具備し、且つ、前記データノード又は前記第２ビットラインの他方に接続されたゲートを具備しており、
    前記第４出力トランジスタは、前記第１ビットライン又は前記第２ビットラインの他方に接続された第２Ｓ／Ｄを具備すると共に、前記第２読み取りワードラインに接続されたゲートを具備している第２出力スイッチと；
    を有する集積回路。
  175. 前記第１及び第２ＰＭＯＳトランジスタは、第１閾値電圧を具備し、
    前記第１及び第２ＮＭＯＳトランジスタは、第２閾値電圧を具備し、
    前記第１及び第２アクセス制御トランジスタは、第３閾値電圧を具備し、
    前記第１、第２、第３、及び第４出力トランジスタは、第４閾値電圧を具備している請求項１７３記載の集積回路。
  176. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、低閾値電圧トランジスタであり、
    前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１７３記載の集積回路。
  177. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、中間閾値電圧トランジスタであり、
    前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１７５記載の集積回路。
  178. 前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタは、高閾値電圧トランジスタであり、
    前記第１及び第２アクセス制御トランジスタは、高閾値電圧トランジスタであり、
    前記第１、第２、第３、及び第４出力トランジスタは、低閾値電圧トランジスタである請求項１７５記載の集積回路。
  179. 前記第１ビットライン又は前記第２ビットラインのいずれかにのみ接続されたプリチャージ回路を更に含む請求項１７５記載の集積回路。
  180. 集積回路であって、
    バイアス電圧供給ノードと、
    仮想接地ノードと、
    前記仮想接地ノードに接続された第１Ｓ／Ｄを含み、前記バイアス電圧供給ノードに接続された第２Ｓ／Ｄを含み、且つ、第１モード制御ノードに接続されたゲートを含む第１ＮＭＯＳトランジスタと、
    前記仮想接地ノードに接続された第１Ｓ／Ｄを含み、前記第１モード制御ノードに接続された第２Ｓ／Ｄを含み、且つ、第２モード制御ノードに接続されたゲートを含む第２ＮＭＯＳトランジスタと、
    を有する集積回路。
  181. 前記バイアス電圧供給ノードは、相対的に低い電源レベルに接続されており、
    前記第１モード制御ノードは、前記第１ＮＭＯＳトランジスタをアクティブモードにおいてターンオンすると共に前記第１ＮＭＯＳトランジスタをスタンバイモードにおいてターンオフする第１モード制御信号を受信するべく接続されており、
    前記第２モード制御ノードは、前記第２ＮＭＯＳトランジスタをスタンバイモードにおいてターンオンすると共に前記第２ＮＭＯＳトランジスタをアクティブモードにおいてターンオフする第２モード制御信号を受信するべく接続されており、
    前記第２モード制御信号は、前記ドライバが前記スタンバイモードにあり、前記第２ＮＭＯＳトランジスタがターンオフされ、前記第３ＮＭＯＳトランジスタがターンオンされる場合に、前記相対的に低い電源レベルよりも低い値を具備している請求項１８０記載の集積回路。
  182. アクティブモードとスタンバイモード間において請求項１８０記載の回路をスイッチングする方法であって、
    バイアス電圧供給ノードを相対的に低い電源レベルに接続する段階と、
    前記第１ＮＭＯＳトランジスタをアクティブモードにおいてターンオンすると共に前記第１ＮＭＯＳトランジスタをスタンバイモードにおいてターンオフする第１モード制御信号を前記第１モード制御ノードに供給する段階と、
    前記第２ＮＭＯＳトランジスタをスタンバイモードにおいてターンオンすると共に前記第２ＮＭＯＳトランジスタをアクティブモードにおいてターンオフする第２モード制御信号を前記第２モード制御ノードに供給する段階と、
    を有し、
    前記第２モード制御信号は、前記スタンバイモードにおいて前記電圧供給レベルよりも低い値を具備している方法。
  183. 集積回路ドライバ回路であって、
    第１バイアス電圧ノードと、
    第２バイアス電圧ノードと、
    第１モード制御ノードと、
    第２モード制御ノードと、
    ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを含むインバータ回路と（前記インバータは、前記ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタの相互接続された第１ソース／ドレイン（Ｓ／Ｄ）を有するデータノードを含み、前記インバータは、前記ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタのゲートに接続されたインバータ制御ノードを含み、前記ＰＭＯＳトランジスタの第２Ｓ／Ｄは、前記第１バイアスノードに接続されている）、
    前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続された第１Ｓ／Ｄを含み、前記第２バイアスノードに接続された第２Ｓ／Ｄを含み、且つ、前記第１モード制御ノードに接続されたゲートを含む第２ＮＭＯＳトランジスタと、
    前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄに接続された第１Ｓ／Ｄを含み、前記第１モード制御ノードに接続された第２Ｓ／Ｄを含み、且つ、前記第２モード制御ノードに接続されたゲートを含む第３ＮＭＯＳトランジスタと、
    を有する集積回路ドライバ回路。
  184. 前記第１バイアスノードは、相対的に高い電源レベルに接続されており、
    前記第２バイアスノードは、第２の相対的に低い電源レベルに接続されており、
    前記第１モード制御ノードは、前記ドライバがアクティブモードにある場合に、前記第２ＮＭＯＳトランジスタをターンオンし、前記ドライバがスタンバイモードにある場合に、前記第２ＮＭＯＳトランジスタをターンオフする第１モード制御信号を受信するべく接続されており、前記第２モード制御ノードは、前記ドライバがスタンバイモードにある場合に、前記第３ＮＭＯＳトランジスタをターンオンし、前記ドライバがアクティブモードにある場合に、前記第３ＮＭＯＳトランジスタをターンオフする第２モード制御信号を受信するべく接続されており、
    前記第２モード制御信号は、前記ドライバが前記スタンバイモードにあり、前記第２ＮＭＯＳトランジスタがターンオフし、前記第３ＮＭＯＳトランジスタがターンオンする場合に、前記相対的に低い電圧供給レベルよりも低い値を具備している請求項１８３記載のドライバ回路。
  185. 前記第１制御ノードは、アドレス情報を受信するべく接続されている請求項１８３記載のドライバ回路。
  186. 前記第１制御ノードは、アドレス信号を受信するべく接続されており、
    前記データノードは、ワードライン信号を受信するべく接続されている請求項１８３記載のドライバ回路。
  187. 仮想接地ノードを更に含み、
    前記第１ＮＭＯＳトランジスタの前記第２Ｓ／Ｄは、前記仮想接地ノードに接続されており、
    前記第２ＮＭＯＳトランジスタの前記第１Ｓ／Ｄは、前記仮想接地ノードに接続されており、
    前記第３ＮＭＯＳトランジスタの前記第１Ｓ／Ｄは、前記仮想接地ノードに接続されている請求項１８３記載のドライバ回路。
  188. 前記第１バイアスノードは、ＶＤＤ電源に接続されており、
    前記第２バイアスノードは、ＶＳＳ電源に接続されており、
    前記第１モード制御ノードは、前記ドライバがアクティブモードにある場合に、前記第２ＮＭＯＳトランジスタをターンオンするＶＤＤ信号値を具備し、前記ドライバがスタンバイモードにある場合に、前記第２ＮＭＯＳトランジスタをターンオフするＶＳＳ−ΔＶ値を具備する第１モード制御信号を受信するべく接続されており、
    前記第２モード制御ノードは、前記ドライバがスタンバイモードにある場合に、前記第３ＮＭＯＳトランジスタをターンオンし、前記ドライバがアクティブモードにある場合に、前記第３ＮＭＯＳトランジスタをターンオフする第２モード制御信号を受信するべく接続されている請求項１８３記載のドライバ回路。
  189. 集積回路ドライバ回路であって、
    相対的に高い電源レベルに接続された第１バイアス電圧ノードと、
    相対的に低い電源レベルに接続された第２バイアス電圧ノードと、
    第１モード制御ノードと、
    第２モード制御ノードと、
    アドレス信号ラインと、
    ワードラインと、
    仮想接地ラインと、
    前記ワードラインに接続された第１ソース／ドレイン（Ｓ／Ｄ）を有するＰＭＯＳトランジスタと、前記ワードラインに接続された第１Ｓ／Ｄを有する第１ＮＭＯＳトランジスタと、を含むインバータ回路と（前記ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタのゲートは、前記アドレス信号ラインに接続されており、前記ＰＭＯＳトランジスタの第２Ｓ／Ｄは、前記第１バイアスノードに接続されており、前記第１ＮＭＯＳトランジスタの第２Ｓ／Ｄは、前記仮想接地ノードに接続されている）、
    前記仮想接地ノードに接続された第１Ｓ／Ｄを含み、前記第２バイアスノードに接続された第２Ｓ／Ｄを含み、且つ、前記第１モード制御ノードに接続されたゲートＳ／Ｄを含む第２ＮＭＯＳトランジスタと、
    前記仮想接地ノードに接続された第１Ｓ／Ｄを含み、前記第１モード制御ノードに接続された第２Ｓ／Ｄを含み、且つ、前記第２モード制御ノードに接続されたゲートを含む第３ＮＭＯＳトランジスタと、
    を有し、
    前記第１モード制御ノードは、前記ドライバがアクティブモードである場合に、前記第２ＮＭＯＳトランジスタをターンオンし、前記ドライバがスタンバイモードである場合に、前記第２ＮＭＯＳトランジスタをターンオフする第１モード制御信号を受信するべく接続されており、
    前記第２モード制御ノードは、前記ドライバがスタンバイモードである場合に、前記第３ＮＭＯＳトランジスタをターンオンし、前記ドライバがアクティブモードである場合に、前記第３ＮＭＯＳトランジスタをターンオフする第２モード制御信号を受信するべく接続されており、
    前記第２モード制御信号は、前記ドライバが前記スタンバイモードにあり、前記第２ＮＭＯＳがターンオフし、前記第３ＮＭＯＳトランジスタがターンオンする場合に、前記相対的に低い電圧供給レベルよりも低い値を具備している集積回路ドライバ回路。
  190. アクティブ及びスタンバイモード間における請求項１８３記載のドライバ回路のスイッチングを制御する方法であって、
    前記第１バイアスノードを相対的に高い電源レベルに接続する段階と、
    前記第２バイアスノードを第２の相対的に低い電源レベルに接続する段階と、
    前記ドライバがアクティブモードにある場合に、前記第２ＮＭＯＳトランジスタをターンオンし、前記ドライバがスタンバイモードにある場合に、前記第２ＮＭＯＳトランジスタをターンオフする第１モード制御信号を前記第１モード制御ノードに供給する段階と、
    前記ドライバがスタンバイモードにある場合に、前記第３ＮＭＯＳトランジスタをターンオンし、前記ドライバがアクティブモードにある場合に、前記第３ＮＭＯＳトランジスタをターンオフする第２モード制御信号を前記第２モード制御ノードに供給する段階と、
    を有し、
    前記第２モード制御信号は、前記ドライバが前記スタンバイモードにあり、前記第２ＮＭＯＳがターンオフし、前記第３ＮＭＯＳトランジスタがターンオンする場合に、前記相対的に低い電圧供給レベルよりも低い値を具備している方法。
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