KR20050032523A - 저전력 고성능의 메모리셀 및 관련방법 - Google Patents

저전력 고성능의 메모리셀 및 관련방법 Download PDF

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Abstract

본 발명의 집적회로는, 제 1 NMOS트랜지스터와; 제 1 PMOS트랜지스터와; 제 2 NMOS트랜지스터와; 제 2 PMOS트랜지스터와; 상기 제 2 PMOS트랜지스터의 제 1 소스/드레인에 접속된 제 1 바이어스 전압노드와; 상기 제 1 PMOS트랜지스터의 게이트에 접속된 제 3 바이어스 전압노드와; 상기 제 1 PMOS트랜지스터의 게이트에 접속된 제 4 바이어스 전압노드와; 상기 제 1 NMOS트랜지스터의 제 2 소스/드레인에 상기 제 1 PMOS트랜지스터의 제 1 소스/드레인을 접속한 풀업 노드와; 상기 제 2 PMOS트랜지스터의 제 2 소스/드레인에 상기 제 2 NMOS트랜지스터의 제 1 소스/드레인을 접속한 풀다운 노드와; 입력노드와; 상기 제 2 NMOS트랜지스터의 제 2 소스/드레인에 상기 제 1 PMOS트랜지스터의 제 2 소스/드레인을 접속한 기억노드와; 출력노드와; 상기 입력노드로부터 게이트로의 입력데이터값을 상기 제 1 NMOS트랜지스터의 게이트 및 상기 제 2 PMOS트랜지스터의 게이트에 제어가능하게 통신하도록 접속된 입력스위치; 및 기억노드로부터의 기억된 데이터값을 출력노드로 제어가능하게 통신하도록 접속된 출력스위치를 포함한다.

Description

저전력 고성능의 메모리셀 및 관련방법{LOW-POWER HIGH-PERFORMANCE MEMORY CELL AND RELATED METHODS}
본 발명은 집적회로에 관한 것으로서, 더욱 상세하게는, 정보기억 및 검색에 이용되는 집적회로에 관한 것이다.
지난 30년동안 반도체산업은 무어의 법칙에 따라서 스케일링(scaling)기술을 이용할 수 있었다. 메모리칩밀도는 계속해서 증가하고, 그에 의해 온칩 메모리용량은 모바일 컴퓨팅과 통신에 이용되는 휴대용 전자장치 등의 신제품의 개발을 가능하게 했다. 고밀도 메모리가 없었다면 휴대전화, 개인휴대 정보단말기(PDA), 팜톱 컴퓨터, 또는 랩톱 컴퓨터 등 조차의 장치도 가질 수 없었을 지도 모른다. 전력소비는 그러한 휴대용 장치의 사용에 중요한 요소가 되었다. 전력소비는 전지수명에 영향을 미치고, 저전력소비가 전지수명을 연장시킬 수 있다. 정적 램(Static Random Access Memory: SRAM)은, 메모리내용의 손실을 방지하기 위해 주기적 재생동작이 요구되는 동적 램(DRAM)보다 일반적으로 빠르고 저전력을 소비하므로 휴대용 장치의 중요한 구성요소가 되어 왔다. 현재에는 16Mb SRAM 및 256Mb DRAM이 상용되고 있다.
SRAM이 요구되는 휴대장치제품은, 전지수명을 연장시키기 위해서 작은 대기전류가 매우 요망된다. 한편, 전지전력의 급속한 소모는 휴대용 장치의 사용을 제한할 수 있고 또한 예를 들면, 여분의 전지를 휴대해야 할 필요성에 의해 이들 장치의 사용자기 불편을 느낄 수 있다. 휴대용 장치의 현세대에서, 휴대용 장치의 전형적인 대기전류는 5㎂ 내지 10㎂(㎂: 10-6A)이다. 이상적으로는, 대기전류가 0(zero)이 되어야 하고, 적으면 적을수록 좋다. 대기전류는 몇몇의 성분을 가지고 있으며, 가장 중요한 성분 중의 하나는 메모리셀의 누설에 의한 것이다. 휴대용 장치에 대해 소망하는 메모리용량이 증가함에 따라서, 누설전류를 억제하는 것이 더욱 중요하다. 유감스럽게도, 종래의 메모리회로의 누설전류는 물리적 법칙에 따라서 스케일링기술의 세대마다 증가하는 경향이 있다. 저전력공급전압의 칩성능이 요구되는 것만큼 장치한계전압이 감소됨에 따라서 금속 산화물 반도체(MOS) 트랜지스터의 서브스레솔드(subthreshold) 전류가 지수적으로 증가한다는 것은 주지의 사실이다. MOS트랜지스터의 이러한 누설전류현상은 일반적으로 다음의 식에 의해 설명된다:
Ileakage = K*exp((Vgs-Vt)/(S/ln 10))(1-exp(-Vds/VT)) (1)
여기서, K는 기술에 의존하는 상수이고, Vgs는 게이트-소스전압(=Vg-Vs)이고, Vt는 장치한계전압이고, S는 서브스레솔드 전압스윙이고, VT는 볼츠만상수를 나타내는 k를 가지는 열전압(=kT/q)이다. 서브스레솔드 스윙전압인 S는 다음의 식:
S = (kT ln 10)/q*(1 + Cd/Cox) (2)
에 의해 설명될 수 있다.
식(1)은, Vt의 증가가 누설전류를 감소시킬 수 있고, 이러한 접근방법은 속도 패널티에도 불구하고 마지못해 VLSI설계에 행해진다. 즉, 증가된 Vt는 회로내에서 감소된 누설전류 및 증가된 신호전달지연이 모두 발생한다. 따라서, 누설전류를 최소화하려는 욕구와 속도를 최대화하려는 욕구 사이에는 전형적으로 트레이드오프(trade-off)가 있어 왔다. 이러한 트레이드오프는 Vt가 증가한 상태의 감소된 누설전류 트랜지스터가 속도문턱경로에 있지 않는 한, 수용할 수 있는 것이 일반적이었다. 통상적으로, 신호전달지연을 감소시켜 회로속도를 증가시키기 위해서 속도문턱경로내의 트랜지스터는 낮은 한계전압을 가져야 한다. 그러나, 낮은 한계전압은 대기모드시에 비교적 큰 누설전류가 발생할 수 있다.
도 1a는 SRAM셀로서 칭하는 타입의 공지의 집적회로 데이터 기억셀을 예시한 회로도이다. 이 종래의 SRAM셀은, 6개의 트랜지스터를 포함하고, 2개의 액세스용 트랜지스터(m5, m6) 및 데이터를 2개의 교차결합된 인버터(m1-m3쌍, m2-m4쌍)에 래치(latch)하기 위한 4개의 트랜지스터(m1, m2, m3, m4)가 있다. 트랜지스터(m1-m4)는 기억회로로서 기능한다. 본 예시에서는, 데이터를 래치함으로써 기억회로가 동작한다. 트랜지스터(m5, m6)는 기억회로에 데이터를 기입하고 상기 기억회로로부터 데이터를 판독하기 위한 액세스 트랜지스터로서 기능한다. 예를 들면, 기억된 데이터가 논리 "1"인 것으로 가정한다. 데이터 기억노드(X)를 하이(high; "1")로 설정하고, 기타 데이터 기억노드(X-바)를 로우(low; "0")로 설정한다. 따라서, 트랜지스터(m2, m3)가 턴오프상태가 되는 동안 트랜지스터(m1, m4)는 턴온상태가 된다. 액세스 트랜지스터(m5, m6)는 워드라인(WL)을 하이로 구동함으로써 턴온상태가 되고, 워드라인(WL)을 로우로 구동함으로써 턴오프상태가 된다. (m5, m6)이 턴온상태가 되면, BL은 노드(X)에 링크되고,(BL-바)는 (X-바)에 링크된다.
더욱 상세하게는, 집적회로 데이터 기억셀은 제 1 및 제 2 인버터로 이루어진 래치회로를 포함한다. 제 1 인버터는, 제 1 높은 한계전압 PMOS트랜지스터(m1)와, 제 1 높은 한계전압 NMOS트랜지스터(m3)와, 상기 제 1 PMOS트랜지스터(m1)와 NMOS트랜지스터(m3)의 상호접속된 소스/드레인(S/D)을 포함하는 제 1 데이터노드(X)를 포함한다. 제 2 인버터는, 제 2 높은 한계전압 PMOS트랜지스터(m2)와, 제 2 높은 한계전압 NMOS트랜지스터(m4)와, 상기 제 2 PMOS트랜지스터(m2)와 NMOS트랜지스터(m4)의 상호접속된 소스/드레인(S/D)을 포함하는 제 2 데이터노드를 포함한다. 상기 제 1 PMOS트랜지스터(m1)와 제 1 NMOS트랜지스터(m3)의 게이트는 제 2 데이터노드(X-바)에 접속된다. 상기 제 2 PMOS트랜지스터(m2)와 제 2 NMOS트랜지스터(m4)의 게이트는 제 1 데이터노드(X)에 접속된다. 제 1 낮은 한계전압 액세스 트랜지스터(m5)는, 제 1 데이터노드(X)와 제 2 PMOS트랜지스터(m2)의 게이트 및 제 2 NMOS트랜지스터(m4)의 게이트에 접속된 제 1 S/D를 포함하고, 제 1 데이터 액세스 노드(A1)에 접속된 제 2 S/D를 포함하며, 제 1 액세스 제어노드(C1)에 접속된 게이트를 포함한다. 제 2 낮은 한계전압 액세스 트랜지스터(m6)는, 제 2 데이터노드(X-바)와 제 1 PMOS트랜지스터(m1)의 게이트 및 제 1 NMOS트랜지스터(m3)의 게이트에 접속된 제 1 S/D를 포함하고, 제 2 데이터 액세스 노드(A2)에 접속된 제 2 S/D를 포함하고, 제 2 액세스 제어노드(C2)에 접속된 게이트를 포함한다.
기입동작시에는, 예를 들면, WL이 하이이면, 액세스 트랜지스터(m5)가 턴온상태가 됨으로써 BL의 데이터 "1"이 노드(X)에 공급될 수 있고, 동시에, (BL-바)의 데이터 "0"은 액세스 트랜지스터(m6)가 턴온상태가 됨으로써 노드(X-바)에 공급될 수 있다. (m1-m3)쌍 및 (m2-m4)쌍에 의한 래치는, 액세스 트랜지스터(m5, m6)가 WL라인상에 저전압으로 턴오프상태가 된 후에도 노드(X)에서 데이터 "1"의 기억을 지속시킨다. 역으로, 액세스 트랜지스터(m5, m6)가 하이 WL신호에 의해 턴온상태가 되면 (BL-바)에 논리 "1"을 제공하면서 BL에 논리 "0"을 제공함으로써 데이터 "0"이 노드(X)에 기입될 수 있다.
역으로, 판독동작시에는, (BL)과 (BL-바)의 양쪽 모두가 고전압레벨(예를 들면, VDD)로 프리차지된다. 노드(X-바)의 전압레벨이 낮으면, (BL-바)의 전압은 (m4)를 통하여 방전된다. 노드(X)의 전압레벨이 높으면, (BL-바)의 전압이 (m4)를 통하여 방전하지 않는다. 대신에, BL의 전압이 (m3)를 통하여 방전한다. 감지증폭기(도시하지 않음)는 (BL)이나 (BL-바) 중의 어느 한쪽에서 작은 전압강하를 감지하여 노드(X, X-바)에 기억된 전압레벨을 판정하여 출력신호, 예를 들면, 기억된 데이터가 높으면 "하이"를, 또는 기억된 데이터가 낮으면 "로우"를 발생시킬 수 있다.
유감스럽게도, 종래의 SRAM셀은 신뢰도의 문제를 가지고 있다. 예를 들면, (m3)가 누설되어 노드(X)로부터의 전류가 접지로 유도되는 경우, 그러한 노드에 저장된 전하가 감소될 수 있어서 (X)의 노드전압이 풀다운되고, 차례로 (m2)에서 다소의 전하가 노드(X-바)로 누설될 수 있다. 노드(X-바)에서 승압된 전압은, 차례로 (m3)를 통하여 누설전류를 더욱 촉진시킬 수 있어 새로운 오류의 고착상태로의 전이가 야기될 수 있다. 따라서, 오류가 생긴 데이터기억이 야기됨으로써 전류누설은 신뢰도 문제를 발생시킨다.
도 1a에 도시한 종래의 SRAM구성의 또 다른 문제는, 셀노드의 전압이 판독동작시에 비트라인전압에 의해 영향을 받을 수 있다는 것이다. 예를 들면, (X) 및 (X-바)의 전압을 각각 높거나 낮게, 그리고 (BL)과 (BL-바)의 전압을 VDD로 프리차지하는 것으로 가정한다. WL이 작동가능상태가 되면, (m5) 및 (m6)은 턴온상태로 된다. (m1)과 (m3)의 접합부의 노드(X)가 (BL)에 접속되고, (m2)와 (m4)의 접합부의 노드(X-바)가 (BL-바)에 접속된다. (BL-바)가 VDD로 프리차지되고 (X-바)의 레벨이 낮으므로(예를 들면, VSS), (BL-바)의 전압레벨은 노드(X-바)의 전압레벨에 영향을 미칠 수 있다. (BL-바)의 전압이 노드(X-바)에 가지는 영향을 감소시키는 한가지 접근방법은, (m6)의 임피던스를 증가시키는 것이다. 그러나, (m6)의 임피던스를 증가시키는 것은 판독속도를 또한 떨어뜨린다. 따라서, 회로 안정성과 판독속도 사이에 트레이드오프가 존재한다.
또한, 대기모드시의 누설전류는 전지를 소진시킬 수 있다. 도 2는, 2개의 상이한 한계전압(저전압의 Vt 및 고전압의 Vt)에 대한 MOS트랜지스터의 I-V특성을 예시한 도면이다. 식(1)에서 설명한 바와 같이, 한계전압이 높을수록 누설전류(Ids)의 크기가 작아진다. 따라서, 누설전류를 낮추기 위해서 설계옵션 "A"는 고전압의 Vt를 이용할 수 있지만, 고정된 Vgs(<VDD)스윙에 대해 Vt가 증가함에 따라서 신호전달지연이 증가하므로 속도저하가 발생할 수 있다. MOS트랜지스터에 의해 구동된 상기 전달지연은 (Vgs-Vt)에 반비례한다는 것은 공지의 사실이다. 따라서, 주어진 Vgs에 대해서, 더욱 고전압의 Vt에서 더욱 지연된다. 비교해 보면, 신호전달지연을 감소시킴으로써 속도를 증가시키기 위해 설계옵션 "B"는 저전압의 Vt를 사용할 수 있지만, 트랜지스터가 턴오프상태에 있을 때에 트랜지스터를 역바이어스함으로써 누설전류를 감소시킬 수 있다.
트랜지스터가 역바이어스될 때에 누설전류가 감소될 수 있다는 것은 공지의 사실이지만, 성능저하와 신뢰도문제없이 누설전류를 억제시키는 집적회로 데이터 기억셀에 대한 요구가 여전히 존재한다. 특히, 고속성능을 저감하는 일없이 전력소비를 감소시키는 SRAM셀이 요구되어 왔다.
주어진 칩면적내의 증가된 메모리용량에 대해서도 또한 요구되어 왔다. 주어진 칩의 면적내에 더욱 많은 정보를 기억시키기 위해서, 개개의 기억셀은 소형화되어야 한다. 이와 같은 이유로, 과거에는, 레이아웃 전문가가 데이터 기억셀 레이아웃을 수작업으로 하는 경우가 있었다. 특히 많은 데이터 기억셀이 칩상에 반복적으로 사용되는 경우에, 단위셀의 작은 공간절약조차도 전체 칩면적내에서 기억용량을 충분히 증가시킬 수 있다. 정보기억용량을 증가시키기 위해 고려되었던 한가지 접근방법은, 단일메모리셀내에 데이터의 1비트 이상을 기억시키는 것이다. 2개의 데이터비트가 1개의 단위셀에 기억될 수 있는 경우, 메모리용량은 사실상 동일한 칩면적의 2배가 될 수 있다. 또한, 주어진 데이터기억용량에 대한 칩면적이 감소될 수 있어서, 생산수율을 증가시킬 수 있다. 단순한 접근방법으로 단일메모리셀내의 멀티비트기억을 행하도록 허용하는 메모리셀 아키텍처에 대해서 요구되어 왔다.
또한, 판독동작에 대해 비트라인의 프리차지에 의한 전력소비를 감소시키고 프리차지회로가 차지한 칩면적을 감소시키기 위한 요구가 존재해 왔다. 도 1b 내지 도 1d는 각각의 어레이가 셀의 m행(WL)과 n열(BL 및 BL-바)을 가지는 전형적인 SRAM어레이구조로 연결된 공지의 셀(도 1a에 도시함)을 예시한 회로도이다. 각각의 열은 1쌍의 비트라인 (BL)과 (BL-바)를 포함한다. 도 1b 내지 도 1d의 각각의 어레이는 상이한 공지의 프리차지 회로구성을 가진다. 더욱 상세하게는, 도 1b 내지 도 1d는, 제 1열 열-1의 셀-1인 첫번째 셀과, m행의 마지막 열 열-n의 셀-n을 도시한 도면이다. 상세하게는, 셀-1 및 셀-n은, WLm에 접속된 게이트를 가지는 개개의 입력 트랜지스터(m5, m6)를 포함한다. 셀-1의 입력 트랜지스터(m5, m6)의 개개의 S/D단자는 (BL1) 및 (BL1-바)에 각각 접속된다. 셀-n개의 입력 트랜지스터(m5, m6)의 개개의 S/D단자는 (BLn) 및 (BLn-바)에 각각 접속된다.
도 1b는 각각의 비트라인의 단부에, 프리차지 트랜지스터, 예를 들면, PMOS트랜지스터(mp1-1, mp1-2, mpn-1, mpn-2)가 비트라인(BL)과 비트라인-바(BL-바)전압을 소정의 레벨로 설정하여 위치시킨 제 1 프리차지 회로구성을 도시한 도면이다. 예를 들면, 표시 "mp1-1"은, 셀의 제 1 비트라인(BL1)에 접속되어 있는, 행-m과, 프리차지과, 열-1을 나타낸다. 예를 들면, 표시 "mpn-2"는, 셀의 제 2 비트라인(BLn-바)에 접속되어 있는, 행-m과, 프리차지과, 열-n을 나타낸다.
도 1b의 프리차지 회로구성에서, 모든 (BL)라인과 모든 (BL-바)라인은 (mp1-1, mp1-2, mpn-1, mpn-2)를 개재하여 VDD로 프리차지된다. 이들 트랜지스터의 게이트는 전력공급레벨, 예를 들면, 본 예시에서는 VSS에 접속되어, 프리차지 트랜지스터가 항상 턴온상태가 되고, (BL)라인과 (BL-바)라인은 연속적으로 VDD로 프리차지된다.
도 1c는, 도 1b와 마찬가지인 제 2 프리차지 회로구성을 도시한 도면이다. 그러나, 도 1c의 구성에서 프리차지 트랜지스터는 프리차지 제어신호 PPRE에 의해 제어된다.
도 1d는, 각각의 비트라인쌍이 전용의 제어신호, 예를 들면, (BL1)과 (BL1-바)에 대한 PPRE1 및 (BLn)과 (BLn-바)에 대한 PPREn를 가지는 제 3 프리차지 회로구성을 도시한 도면이다. 이들 전용의 제어신호는 비트쌍의 선택적 프리차지를 허용한다. 판독동작에 포함되지 않은 전류경로는 불필요하게 프리차지되지 않으므로 선택적 프리차지는 전력소비를 감소시킬 수 있다. 또한, 주어진 SRAM어레이의 셀은 그룹으로 분할될 수 있고, 상이한 개개의 프리차지신호는 셀의 상이한 개개의 그룹의 프리차지를 제어하는데 이용될 수 있다. 예를 들면, SRAM어레이에 128개의 셀이 존재하고, 또한 셀데이터의 16비트만이 한번에 판독된다고 가정하면, 상기 어레이의 셀은 8개의 그룹으로 분할될 수 있고, 각각의 그룹은 상이한 프리차지 제어신호를 가질 수 있다.
도 1d의 구성과 같은 프리차지 회로구성은 프리차지관련 전력소비를 감소시킬 수 있지만, 프리차지관련 전력소비를 한층 더 개선시키고 작은 칩면적을 차지하는 프리차지회로에 대한 요구가 존재해 왔다.
본 발명은 이들 요구를 충족시킨다.
도 1a는 일반적으로 SRAM셀로서 칭하는 타입의 공지의 집적회로 데이터 기억셀의 회로도를 예시한 도면이고, 도 1b 내지 도 1d는 3개의 상이한 프리차지의 회로구성을 가지는 전형적인 SRAM어레이구조로 도 1a의 공지의 셀의 회로도를 예시한 3개의 도면.
도 2는 2개의 상이한 한계전압(저전압의 Vt 및 고전압의 Vt)에 대한 MOS트랜지스터의 I-V특성을 예시한 도면.
도 3은, 본 발명의 제 1실시예에 의한 집적회로 데이터 기억셀의 회로도를 예시한 도면.
도 4a 내지 도 4d는 본 발명의 제 3실시예 내지 제 5실시예의 회로도를 예시한 도면이고, 도 4e 내지 도 4f는 본 발명의 실시예에 의해서 도 4a 내지 도 4d의 타입의 셀에 대한 프리차지의 회로구성을 예시한 도면.
도 5는 본 발명의 제 6실시예에 의한 집적회로 데이터 기억셀의 회로도를 예시한 도면.
도 6은 도 5, 도 7, 도 11 및 도 12의 회로의 동작을 설명하기 위해 예시한 타이밍도.
도 7은 본 발명의 제 7실시예에 의한 집적회로 데이터 기억셀을 예시한 도면.
도 8a는 본 발명의 실시예의 데이터 기억셀회로로 이용가능한 종래의 워드라인 구동회로를 예시한 도면.
도 8b는 동작의 활성 및 대기모드시에 도 8a의 구동회로에 인가된 가상접지신호를 예시한 도면.
도 9a는 본 발명의 일측면에 의한 워드라인 구동회로를 도시한 회로도.
도 9b는 활성 및 대기모드시에 도 9a의 워드라인 구동회로의 동작을 설명하기 위해 도시한 신호도.
도 10a는 본 발명의 일측면에 의한 바이어스 회로부의 워드라인 구동회로용의 대안적 실시예를 도시한 도면.
도 10b는 도 10a의 바이어스 회로의 동작을 설명하기 위해 도시한 신호도.
도 11은 본 발명의 제 8실시예에 의한 집적회로 데이터 기억셀을 예시한 도면.
도 12는 본 발명의 제 9실시예에 의한 멀티스테이지 기억회로를 예시한 도면.
도 13은 도 12의 실시예가 이용가능한 멀티레벨 감지증폭기를 예시한 도면.
바람직한 실시예의 상세한 설명
본 발명은, 활성모드시에 고성능(고속) 동작을 행할 수 있고, 대기모드시에 서브스레솔드 누설전류를 충분히 억제할 수 있으며, 비교적 작은(1V보다 작음) 공급전압으로 작동할 수 있는 신규한 집적회로를 제공한다. 다음의 설명은 이 기술분야의 통상의 기술을 가진 자기 본 발명을 구성해서 이용할 수 있도록 나타낸다. 본 발명의 실시예는 특유의 적용예 및 그 필요조건의 내용에 대해 설명한다. 상세한 적용예의 설명은 예시로서만 제공한다. 바람직한 실시예에 대한 다양한 변형은 이 기술분야에 통상의 기술을 가진 자에게 자명하고, 이 명세서에 규정된 일반원리는 본 발명의 정신과 범위로부터 일탈함이 없이 다른 실시예 및 적용예에 적용할 수 있다. 따라서, 본 발명은 설명한 실시예에 한정되는 것이 아니고, 여기에 개시된 원리와 특징에 일관된 가장 넓은 범위를 허용한다.
도 3은 본 발명의 제 1실시예에 의한 집적회로 데이터 기억셀(100)을 예시한 회로도이다. 특유의 데이터 기억셀(100)(도 3에 도시함)의 토폴로지와 전체동작은 종래의 SRAM셀(도 1a에 도시함)과 마찬가지이다. 트랜지스터(도 1a에 도시함)에 해당하는 트랜지스터(도 3에 도시함)는 도 1a에 사용된 참조번호와 동일하고 그 참조번호에 프라임을 붙여 구별된다. 따라서, 종래의 SRAM셀(도 1a에 도시함)의 상기 설명에 대해 참조할 수 있어서 신규한 데이터 기억셀(도 3에 도시함)의 구조와 동작을 이해할 수 있다.
신규한 데이터 기억셀(100)(도 3에 도시함)과 종래의 SRAM셀(도 1a에 도시함) 사이에 중요한 차이점이 존재한다. 우선, 신규한 데이터 기억셀(100)의 데이터 래치 트랜지스터(m1' 내지 m4')는 높은 한계전압(고전압의 Vt) 트랜지스터로서 구현된다. 두번째는, 신규한 기억셀(100)의 액세스 트랜지스터(m5' 내지 m6')는 낮은 한계전압(저전압의 Vt) 트랜지스터로서 구현된다. 트랜지스터는, 동일한 칩내의 다른 트랜지스터의 한계전압에 대한 상기 트랜지스터의 한계전압에 의거하여 고전압 또는 저전압의 Vt 트랜지스터로서 분류될 수 있다. 한계전압은, 기판 도핑농도, 산화물 두께, 게이트 폭 등의 트랜지스터의 물리적 파라미터의 조합에 의해 결정된다. 래치 데이터에 사용된 기억회로를 실행하기 위해 신규한 데이터 기억셀(100)의 높은 Vt트랜지스터를 사용하는 것은 누설전류를 감소시킨다. 액세스 트랜지스터를 실행하는 신규한 SRAM셀(100)의 낮은 Vt 트랜지스터를 사용하는 것은 빠른 데이터판독 사이클과 빠른 데이터기입 사이클을 증진시킨다. 따라서, 데이터 기억셀(100)(도 3에 도시함)은 기입 액세스속도 또는 판독 액세스속도가 감소해도 적은 희생으로, 감소된 누설전류를 제공하는 이점이 있다.
도 4a는 본 발명의 제 2 실시예에 따른 집적 회로 데이터 기억 셀(200)의 예시적인 회로도이다. 도 4a의 본 발명의 데이터 기억 셀(200)의 어떤 부분의 토폴로지와 동작은 도 3의 신규한 데이터 기억 셀(100)의 대응 부분과 동일하다. 도 3의 트랜지스터에 대응하는 도 4a에 도시된 트랜지스터는 도 3에서 사용된 참조번호와 동일하고 이중 프라임 부호된 참조번호로써 라벨되었다.
데이터 기억 셀(200)은 3개의 부를 포함한다. 기억 회로부는 트랜지스터 m1" 내지 m4"를 포함한다. 기입 액세스 회로부는 트랜지스터 m5" 및 m6"을 포함한다. 판독 액세스 회로부는 트랜지스터 m7 및 m8 을 포함한다. 기억 트랜지스터 m1" 내지 m4" 및 기입 액세스 트랜지스터 m5" 및 m6" 은 높은 Vt 트랜지스터이다. 판독 액세스 트랜지스터 m7 및 m8은 낮은 Vt 트랜지스터이다. 누설 전류는 기억 회로부와 기입 액세스 회로부에서의 높은 Vt 트랜지스터의 사용을 통해 감소된다. 판독 액세스 시간은 판독 액세스 회로부에서의 낮은 Vt 트랜지스터의 사용을 통해 감소된다.
기억 회로부는 도 3의 대응 트랜지스터와 같은 래치 회로로 작동하도록 도시된 바와 같이 결합된 트랜지스터 m1" 내지 m4"를 포함한다. 노드 X가 높은 전압 레벨에서 래치될 때, 노드 X-바는 낮은 전압 레벨에서 래치된다. 반대로, 노드 X가 낮은 전압 레벨에서 래치될 때, 노드 X-바는 높은 전압 레벨에서 래치된다.
기입 회로부는 트랜지스터 m5"를 포함한다. 트랜지스터 m5"는 비트 라인(BL)의 제 1 액세스 노드 A1"에 결합된 하나의 소오스/드레인(S/D) 단자를 갖는다. 트랜지스터 m5"는 트랜지스터 m1" 및 m3"의 접합부에서 제 1 데이터 노드 및 트랜지스터 m2" 및 m4"의 게이트에 결합된 다른 S/D 단자를 갖는다. 트랜지스터 m5"은 트랜지스터 m5"의 턴 온(turn on)을 제어하는 기입 제어 신호를 제공하는 기입 워드 라인(WWL)의 제 1 제어 노드 C1"에 결합된 게이트를 갖는다.
기입 회로부는 트랜지스터 m6"를 또한 포함한다. 트랜지스터 m6"는 비트 라인 바(BL-바)의 제 2 액세스 노드 A2"에 결합된 하나의 소오스/드레인(S/D) 단자를 갖는다. 트랜지스터 m6"은 트랜지스터 m2" 및 m4"의 접합부에서 제 2 데이터 노드 및 트랜지스터 m1" 및 m3"의 게이트에 결합된 다른 S/D 단자를 갖는다. 트랜지스터 m6"은 트랜지스터 m6"의 턴 온(turn on)을 제어하는 기입 제어 신호를 제공하는 기입 워드 라인(WWL)의 제 2 제어 노드 C2"에 결합된 게이트를 갖는다.
기입 동작동안, BL 및 BL-바 상에 상보적 전압 레벨에 의해 표시된 기억값은 기억 회로부로 래치된다. 특히, 기입 제어 신호는 m5" 및 m6"을 동시에 턴 온하는 WWL 상에 제공된다. 기입 워드 라인(WWL)은 공통으로 제 1 및 제 2 제어 노드를 갖는다. m5"가 턴 온됨으로써, BL 상의 전압은 m1" 및 m3"의 접합부에, 또한 m2" 및 m4"의 게이트에 제공된다. m6"가 턴 온됨으로써, BL-바 상의 전압은 m2" 및 m4" 의 접합부에, 그리고 m1" 및 m3"의 게이트에 제공된다. 예를 들어, BL 상의 높은 전압 레벨과 BL-바 상의 낮은 전압 레벨의 구비는 트랜지스터 m1" 및 m3"의 접합부에서 높은 전압 레벨과 m2" 및 m4"의 접합부에서 낮은 전압 레벨을 래칭(latching)한다. 반대로, 예를 들어, BL 상의 낮은 전압 레벨과 BL-바 상의 높은 전압 레벨의 구비는 트랜지스터 m1" 및 m3"의 접합부에서 낮은 전압 레벨과 m2" 및 m4"의 접합부에서 높은 전압 레벨을 래칭한다. 기입 동작동안, 판독 워드 라인(RWL)상에 제공된 판독 제어 신호는 트랜지스터 m7을 턴 오프 상태로 유지한다.
판독 회로부는 제 1 및 2 출력 트랜지스터 m7 및 m8을 포함한다. m7의 S/D 단자는 BL-바 라인의 제 3 액세스 노드 A3에 결합된다. m7의 다른 S/D 단자는 m8의 하나의 S/D 단자에 결합된다. m7의 게이트는 m7의 턴 온을 제어하는 판독 제어 신호를 제공하는 RWL의 제 3 제어 노드 C3에 결합된다. m8의 다른 S/D 단자는 유효 접지 전위에 결합된다. m8의 게이트는 트랜지스터 m1" 및 m3"의 접합부의 전압 전위인 제 1 데이터 노드 X에 결합된다.
판독 동작동안, RWL 상에 제공된 판독 제어 신호는 m7을 턴 온한다. 반면에, WWL 상의 기입 제어 신호는 m5" 및 m6"을 턴 오프 상태로 유지한다. 판독 동작에 앞서, BL-바가 미리 규정된 프리차지 레벨(전형적으로 "높음", 즉 VDD)로 프리차지된다. 판독 제어 라인 RWL 상의 제어 신호는 트랜지스터 m7을 턴 온한다. 만약 노드 X에서 래치된 전압 레벨이 높다면, m8이 또한 턴 온하고, 또한 BL-바 상의 프리차지 전압은 액세스 노드 A3 과 m7 및 m8을 통해 접지로 방전된다. 따라서, 트랜지스터 m7 및 m8은 방전 경로를 포함한다. 만약 노드 X에서 전압 레벨이 낮다면, m8은 턴 온하지 않으며, BL-바 상의 프리차지 전압은 m7 및 m8을 통해 방전하지 않는다. m7 및 m8이 낮은 Vt 장치이기 때문에, 방전 속도는 높은 Vt 장치일 때보다 더욱 빠르다. 센스 증폭기 회로(도시되지 않음)가 BL-바의 방전여부를 판정할 수 있고, 이것에 의해 노드 X에서 기억된 전압 레벨이 확인된다.
도 4a의 실시예에서, 판독 회로는 m8의 게이트에 인가된 노드 X가 갖는 전압에 의해 작동한다. 또한, 판독 동작중에, m5가 턴 오프되기 때문에, 노드 X는 BL로부터 절연된다. 따라서, 판독 동작중에 BL 을 프리차지 할 필요가 없다. 노드 X에서 전압 레벨은 m8의 턴 온 및 턴 오프를 제어하는데 충분하다. 판독 회로가 노드 X-바 전압 레벨을 사용하여, 또한 유사한 방식으로 BL 에 m7 및 m8을 결합함으로써 유사하게 구현된다는 것을 이해할 수 있을 것이다.
데이터 기억 셀 회로(200)는 판독 회로 경로와 분리된 기입 회로 경로를 제공한다. 예를 들어, 노드 X에서 높은 전압 레벨로부터 낮은 전압 레벨로의 전이를 포함하는 기입 동작은 기입 구동회로(도시되지 않음)의 NMOS 트랜지스터를 통한 BL 상 전압의 방전 결과이다. 반대로, 예를 들어, 노드 X-바에서 높은 전압 레벨로부터 낮은 전압 레벨로의 전이를 포함하는 기입 동작은 기입 구동회로(도시되지 않음)의 NMOS 트랜지스터를 통해 기입 방전 경로상의 BL-바 전압의 방전을 발생한다. 즉, BL 또는 BL-바는 구도외로에 의해 방전되고, 또한 기억된 셀 데이터는 상술한 바와 같이 BL 또는 BL-바 상의 전압 레벨에 따라 변경된다. 대조적으로, 노드 X 상의 높은 전압 레벨을 포함하는 판독 동작은 m7 및 m8을 통해 판독 방전 경로상 BL-바의 방전을 발생한다. 역으로, 노드 X 상 낮은 전압 레벨을 포함하는 판독 동작은 m7 및 m8을 통해 어떠한 방전도 발생하지 않는다.
이러한 기입 및 판독 방전 경로를 분리함으로써 생기는 이점의 하나는, BL 및 BL-바 상의 전압 레벨이 판독 동작시 X 또는 X-바 상의 전압에 영향을 미치지 않기 때문에, 회로 안정성을 향상시킨다는 것이다. 게다가, 비트 라인 전압 레벨에 기인하는 불안정성이 제거되기 때문에, m7 및 m8은 낮은 Vt 장치를 사용하여 구현 될 수 있다. 즉, 더 낮은 Vt 장치의 사용을 통해 원하지 않는 회로 안정성 문제를 손상함이 없이, 판독 속도가 향상될 수 있다.
대신으로, 판독 속도는 더 큰 전류 반송 능력을 갖는 더 큰 트랜지스터를 사용함으로써 향상되어 m7 및 m8을 구현한다. 도 1a의 회로와 같은 회로 토폴로지에서, 예를 들어, 트랜지스터 m5 및 m6은 판독 및 기입 동작용으로 동시에 사용되기 때문에, 판독 속도와 안정성 사이에 트레이드-오프(trade-off)가 일어난다. m5 및 m6의 사이즈가 초기 회로 토포로지에서 증가되는 경우, 판독 동작은 그의 큰 컨덕턴스에 기인하여 향상될 수 있지만, BL 또는 BL-바 상의 전압이 기억 노드상에서 더 큰 불안정성을 가질 수 있는 트레이드-오프가 일어난다. 그러한 초기의 토폴로지에서, BL 또는 BL-바 라인으로부터 기억 셀까지의 누설 전류가 그의 더 큰 사이즈에 기인하여 분명히 증가된다.
대조적으로, 도 4a의 실시예에서, m5" 및 m6"은 속도를 향상시키려고 증가된 사이즈를 가질 필요가 없다. 전형적으로, 기입 동작 속도는 BL 또는 BL-바 라인을 풀 업(pull-up)또는 풀 다운(pull-down)하기 위해 상대적으로 큰 기입 구동회로를 사용하여 셀내로 데이터를 기입함으로써 빠르게 된다. 판독 경로가 기억 회로로부터 분리되어 있기 때문에, m7 및 m8 트랜지스터는 기억 셀 및 누설 전류에 대한 BL 또는 BL-바의 영향에 따른 사이즈 증가의 효과에 관한 큰 고려없이 증가된 사이즈를 가질 수 있다.
어떤 응용에 있어서, 상이한 문턱 전압을 갖는 트랜지스터가 기억, 기입 액세스 및 판독 액세스부에 사용될 수 있다. 예를 들어, 일 실시예에서, 높거나 낮은 전압 기억 상태를 유지하는데 요구되는 이러한 트랜지스터에 대해 누설 전류 문제가 가장 심각한 문제이기 때문에, 기억 트랜지스터(m1" 내지 m4")는 가장 높은 문턱 전압으로써 구현되고, 기입 트랜지스터 m5"및 m6"은, 더 낮은 문턱 전압을 통하는 것 보다 더 큰 기입 구동회로(도시되지 않음)를 통하는 것이 기입 속도가 더욱 향상되기 때문에, 판독 트랜지스터 m7 및 m8보다 더 높은 문턱 전압으로써 구현된다. 따라서, 동작의 성능성과 안정성이 모두 상술한 바와 같이 3개의 상이한 문턱 전압을 갖는 트랜지스터를 사용함으로써 향상될 수 있다. 또한, 기억된 데이터가 트랜지스터 m1" 내지 m4"에 의해 여과(leach)되는 동안, 비록 LVss 가 m5" 및 m6"의 적당한 턴 오프를 보장하는데 사용되지만, 낮은 Vt 트랜지스터로서 m5 및 m6을 구현하는 것이 가능하다. m5" 및 m6"에 LVss 턴 오프 전압을 인가하는데 사용될수 있는 회로가 도 8a-8b, 도 9a-9b, 및 도 10a-10b를 참조하여 이하 설명된다.
도 4b는 본 발명의 제 3 실시예에 따른 멀티 포트 집적 회로 데이터 기억 셀(200-1)의 예시적인 도면이다. 동일한 도 4a 및 도4b의 제 2 및 3 실시예인 셀 200 및 200-1의 구성 성분은 동일한 참조 번호로 라벨되었다. 제 3 실시예인 아래의 설명은 제 2 실시예에 대해 설명된 특징과 상이한 특징에 초점을 맞추고 있다. 멀티 포트 집적 회로 데이터 기억 셀(200-1)은 트랜지스터 m1" 내지 m4"를 갖는 기억 회로부와, 트랜지스터 m5" 및 m6"을 갖는 기입 액세스 회로와, 출력 트랜지스터 m7, m8을 갖는 제 1 판독 액세스 회로부 및 출력 트랜지스터 m9, m10을 갖는 제 2 판독 액세스 회로부를 포함한다. 제 1 실시예에서, 기억부 트랜지스터 m1"-m4" 및 기입 트랜지스터는 높은 Vt 트랜지스터이다. 제 1 및 제 2 출력 트랜지스터 m7, m8 및 제 3과 제 4 출력 트랜지스터 m9, m10은 낮은 Vt 트랜지스터이다.
제 3 실시예인 도 4b의 셀(200-1)은, 제 3 실시예 셀(200-1)이 출력 트랜지스터 m9, m10을 갖는 제 2 판독 액세스부 뿐만 아니라 트랜지스터 m9의 턴 온을 제어하는 추가(제 2)판독 워드 라인(RWL2)을 포함한다는 점에서, 도 4a의 제 2 실시예의 셀(200)과 다르다. 특히, 비록 (제 1) 판독 제어 라인이 도 4b에서 RWL1 로 재라벨되었지만, 셀(200-1)은 도 4a에서와 같이 결합된 제 1 및 제 2 출력 트랜지스터 m7, m8을 갖는 제 1 판독 액세스부를 포함한다. 또한, 제 2 판독 회로부는 제 3 및 제 4 출력 트랜지스터 m9 와 m10을 포함한다. m9의 S/D단자는 BL라인의 제 4 액세스 노드 A4에 결합된다. m9의 다른 S/D 단자는 m10의 하나의S/D 단자에 결합된다. m9의 게이트는 m9의 턴온을 제어하는 판독 제어 신호를 제공하는 RWL2의 제4 제어 노드 C4에 결합된다. m10의 다른 S/D 단자는 유효 접지 전위에 결합된다. m10의 게이트는 트랜지스터 m2" 및 m4"의 접합부의 전위인 제 2 데이터 노드 X-바에 결합된다.
도 4b의 제 3 실시예 셀(200-1)의 기입 동작 및 기억 동작은 도 4a의 제 2 실시예 셀(200)의 그것과 동일하다. 게다가, 도 4b의 제 1 액세스부 트랜지스터 m7, m8의 판독 동작은 도 4a의 대응 트랜지스터 m7, m8의 판독 동작과 같다. 그러나, 도 4b의 멀티 포트 집적 회로 데이터 기억 셀(200-1)은 셀(200-1)에 다중 동시면서 독립적인 판독 액세스를 유리하게 허용한다.
특히, 도 4b의 셀(200-1)이 제 1 판독 액세스부 출력 트랜지스터 m7, m8의 동작을 통해 BL-바를 경유하여 판독됨과 동시에, 셀(200-1)은 제 2 판독 액세스 부 출력 트랜지스터 m9, m10의 동작을 통해 BL를 경유하여 독립적으로 또한 판독될 수 있다. 판독 동작에 앞서, BL 및 BL-바가 미리 규정된 레벨(전형적으로 "높음", 즉 VDD)로 프리차지된다. WWL상의 기입 제어 신호는, 판독 액세스 주기동안, m5" 및 m6"을 턴 오프 상태로 유지한다. 제 1 판독 액세스부를 경유하는 판독 동작동안, RWL1 상에 제공된 판독 제어 신호는 m7을 턴 온한다. 예를 들어, 만약 노드 X에서 전압 레벨이 낮다면, m8은 오프되며, 또한 BL-바는 접지에 방전하지 않는다. 제 1 판독 액세스부를 경유하여 예시 판독 액세스가 진행중에 있는 경우, 제 2 판독 워드 라인 RWL2는 m9를 턴 온하는 제어 신호를 제공할 수 있다. 노드 X-바에서 래치된 전압 레벨이 높다고 가정하면, m10 또한 턴 온하며, 또한 BL상의 프리차지 전압은 액세스 노드 A4 및 m9와 m10을 통해 접지로 방전한다. 따라서, 트랜지스터 m9 및 m10은 방전 경로를 포함한다. 반면에, 노드 X상의 전압 레벨이 높고 노드 X-바 상의 전압 레벨이 낮은 경우에, 만약 RWL2가 m9를 턴 온하는 제어 신호를 제공한다면, m10은 턴 온하지 않으며, 또한 BL 상의 프리차지 전압이 m9 및 m10을 통해 방전하지 않는다. m9 및 m10이 낮은 Vt장치이기 때문에, 방전 속도는, 높은 Vt장치일때 보다 더욱 빠르다. 센스 증폭기 회로(도시되지 않음)가 BL 및/또는 BL-바가 방전되었는지의 여부를 판정할 수 있고, 이것에 의해 노드 X 및 X-바에서 기억된 전압 레벨이 확인된다.
도 4c는 본 발명의 제 4 실시예에 따른 집적 회로 데이터 기억 셀(200-2)의 예시적인 도면이다. 동일한 도 4a-4c의 제 2 및 4 실시예인 셀 200 및 200-2의 구성 성분은 동일한 참조 번호로써 라벨되었다. 제 4 실시예인 아래의 설명은 제 2 실시예에 대한 설명과 상이한 특징에 초점을 맞추고 있다. 셀 200과 200-2의 중요한 차이는 셀 200-2에서 기입 액세스 트랜지스터가 단지 하나 존재한다는 것이다. 제 4 실시예인 셀 200-2에서 단지 하나의 기입 액세스 트랜지스터의 사용은 셀 면적을 유리하게 감소한다.
제 4 실시예의 셀 200-2에서 단일 액세스 트랜지스터 m5"의 사용은 제 2 실시예의 셀(200)의 기입 동작과 어느 정도 상이한 기입 동작이다. 특히, 기입 동작동안, BL 라인상의 전압 레벨에 의해 표현된 기억값은 기억 회로부로 래치된다. 기입 제어 신호는 액세스 트랜지스터 m5"를 턴 온하는 WWL 라인상에 제공된다. m5"가 턴 온됨으로써, BL상 전압은 m1" 및 m3"의 접합부에, 또한 m2" 및 m4"의 게이트에 제공된다. 예를 들어, BL상의 높은 전압 레벨의 구비는 트랜지스터 m1" 및 m3"의 접합부에서 높은 전압 레벨과 트랜지스터 m2" 및 m4"의 접합부에서 낮은 전압 레벨을 래칭한다. 기본적으로, 노드 X에 인가된 높은 레벨의 전압은 m2"를 턴 오프하게 하고, m4"를 턴 온하게 하여, X-바를 낮은 전압 레벨로 풀-다운되게 한다. 노드 X-바상의 낮은 전압은 m1"을 턴 온시키고, m3"를 턴 오프하게 하여, 노드 X를 높은 레벨로 풀-업되도록 한다. 반대로, 예를 들어, BL상의 낮은 전압 레벨의 구비는 트랜지스터 m1" 및 m3"의 접합부에서 낮은 전압 레벨과 트랜지스터 m2" 및 m4"의 접합부에서 높은 전압 레벨을 래칭한다. 본질적으로, 노드 X 에 인가된 낮은 레벨의 전압은 m2"를 턴 온하게 하고, m4"를 턴 오프하게 하여, 노드 X-바를 높은 전압 레벨로 풀-업되도록 한다. 노드 X-바상의 높은 전압은 m1"을 턴 오프시키고, m3"를 턴 온하게 하여, 노드 X를 낮은 레벨로 풀-다운되게 한다. 기입 동작동안, 판독 워드 라인 RWL상에 제공된 판독 제어 신호는 트랜지스터 m7을 턴 오프된 상태로 유지한다. 도 4c의 셀 200-2에 의한 판독 동작은 도 4b의 셀 200-1에 의한 판독 동작과 동일한 방식으로 동작한다.
도 4d는 본 발명의 제 5 실시예에 따른 멀티 포트 집적 회로 데이터 기억 셀200-3의 예시적인 도면이다. 동일한 도 4a 내지 도 4d의 제 3 및 5 실시예인 셀 200과 200-3의 구성 성분은 동일한 참조 번호로 라벨되었다. 제 5 실시예인 아래의 설명은 상술한 실시예에 대한 설명과 상이한 특징에 초점을 맞추고 있다. 도 4d의 멀티 포트 셀은 도 4b의 제 3 실시예인 멀티 포트 셀 200-1의 판독 액세스부와 동일한 이중 판독 액세스부와 도 4c의 제 4 실시예인 셀 200-2와 같은 하나의 트랜지스터 기입 액세스 회로부를 결합한다. 제 5 실시예인 셀 200-3의 판독 및 기입 동작이 상술한 바에 의해 이해될 수 있을 것이다. 따라서, 멀티 포트 셀 200-3의 특징은 셀 면적을 감소하고 BL 및 BL-바의 모두를 경유하여 판독 액세스를 또한 허용한다는 것이다.
도 4b 및 도 4d의 멀티 포트 데이터 기억 셀 200-1 및 200-3은 판독 및 기입 동작용의 데이터 라인(즉, BL 및 BL-바)을 공유한다는 것이 이해될 것이다. 결과적으로, 적은 데이터 라인이 판독 및 기입용으로 요구된다. 결과로서, 칩 면적이 더욱 감소될 수 있다.
도 4a 내지 도 4d의 셀이 액세스 속도와 누설 전류사이에서 소정의 트레이드-오프를 이루기 위해 맞춰진 문턱 전압을 갖는 트랜지스터로써 구현될 수 있다는 것이 이해될 것이다. 도 4a 내지 도 4d의 어느 하나에 따른 셀의 기억부 트랜지스터 m1"내지 m4"는 셀의 판독 액세스 트랜지스터의 Vt 값보다 더 높은 크기의 Vt 값을 가져야 한다. 기억부 트랜지스터의 Vt 값에 관련한 셀의 기입 액세스 트랜지스터의 Vt 값은 특별한 응용 요구에 따라 변경할 수 있다. 예를 들어, 아래의 테이블은 본 발명에 따른 기억 트랜지스터, 기입 액세스 트랜지스터 및 판독 액세스 트랜지스터의 상대적 Vt 값의 가능한 조합을 나타내고 있다.
(표)
기억부 트랜지스터 기입 액세스 트랜지스터 판독 액세스 트랜지스터
케이스 1 높은 Vt 낮은 Vt 낮은 Vt
케이스 2 높은 Vt 중간 Vt 낮은 Vt
케이스 3 높은 Vt 높은 Vt 낮은 Vt
케이스 3은 전력 소비를 감소하는데 특히 유용하다. 예를 들어, 기입 워드 라인이 사용 가능한 경우, 특히 펄스의 기입 워드 라인 신호가 인가되는 경우, 모든 기입 트랜지스터는 턴 온되고, BL(또는, BL-바)는 기입 트랜지스터 및 셀 트랜지스터를 통해 방전된다. 예를 들어 도 4a에서, X-바가 낮은 경우, BL-바는 m6 및 m4를 통해 방전된다. 방전된 BL-바는 다음 판독 동작전에 프리차지되어야 한다. BL-바 방전의 한도는 펄스 폭과 기입 트랜지스터의 문턱 전압에 의존한다. 펄스 폭이 크면 클수록, BL-바 방전은 더 커진다. 또한, 기입 트랜지스터의 문턱 전압이 더 높을수록, BL-바 방전은 더 작아진다. 기입 트랜지스터의 문턱 전압이 높은 경우, BL-바는 트랜지스터의 더 작은 전류 구동 능력에 기인하여 적게 방전된다. 따라서, 높은 Vt 트랜지스터가 기입 트랜지스터용으로 사용되고, BL(또는 BL-바)은 주어진 펄스 폭에 대해 덜 방전되어, VDD 와 같은 어떤 레벨에 비트 라인을 프리차지하는데 있어서 적은 차아지가 필요하게 된다.
또한, PMOS 기억부 트랜지스터의 Vt가 NMOS 기억부 트랜지스터의 Vt와 상이하다는 것을 유의하여야 한다. 예를 들어, PMOS 기억(래치) 트랜지스터는 -0.8V의 Vt를 가질 수 있는 반면에, 동일 셀의 NMOS 기억(래치) 트랜지스터는 +0.6V의 Vt를 가질 수 있다. 도 4a 내지 도 4d의 실시예가 NMOS타입 기입 액세스 및 판독 액세스 트랜지스터를 개시하고 있으며, 또한 그들의 상대적인 Vt 크기가, 상술한 표에서, NMOS 기억 트랜지스터의 상대적인 Vt 크기와 비교된다는 것을 이해하여야 한다.
당업자는 비록 도 4a 내지 도 4d의 실시예가 판독 액세스부의 접속예를 나타내고 있지만, 상이한 접속이 본 발명의 원리에 일치하여 사용될 수 있다는 것을 이해할 수 있을 것이다. 예를 들어, 도 4a 및 도 4c의 실시예를 참조하면, 출력 트랜지스터 m8의 게이트가 노드 X-바와 결합될 수 있다. 대안으로, 예를 들어, 출력 트랜지스터 m7의 S/D 가 BL에 결합될 수 있다. 또 다른 대안으로서, 출력 트랜지스터 m8의 게이트가 노드 X-바와 결합될 수 있으며, 또한 출력 트랜지스터 m7의 S/D 가 BL에 결합될 수 있다. 또한, 예를 들어, 도 4b 및 도 4d의 실시예를 참조하면, 출력 트랜지스터 m8의 게이트가 노드 X-바와 결합될 수 있으며, 또한 출력 트랜지스터 m10의 게이트가 노드 X에 결합될 수 있다. 대안으로, 예를 들어, m7의 S/D 노드가 BL에 결합될 수 있으며, 또한 m9의 S/D 노드가 BL-바에 결합될 수 있다.
도 4e 및 도 4f 는 본 발명의 실시예에 따른 도 4a 내지 도 4d에 도시된 타입의 셀에 대한 프리차지 회로 구성을 도시하는 예시적인 도면이다. 특히, 도 4e 내지 도 4f는 예시적인 SRAM 어레이의 m-행의 1'-열의 셀-1' 및 n'-열의 셀-n'을 도시하고 있다. 도 4e는 프리차지 트랜지스터 mp-1에 결합된 BL1-바를 나타내고(즉, m-행, 프리차지, 1-열), 프리차지 트랜지스터 mp-n에 결합된 BL-바-n을 나타내고 있다. mp-1 및 mp-n의 게이트는 결합되어 mp-1 과 mp-n이 항상 턴 온된다. 도 4f는 프리차지 트랜지스터 mp-1'에 결합된 BL1-바를 나타내고, 프리차지 트랜지스터 mp-n'에 결합된 BL-바-n을 나타내고 있다. mp-1의 게이트는 mp-1'을 선택적으로 턴 온 할 수 있는 PPRE1 신호를 수신하기 위해 결합된다. mp-n'의 게이트는 선택적으로 mp-n'을 턴 온할 수 있는 PPREn 신호를 수신하기 위해 결합된다.
도 4e 및 도 4f의 프리차지 회로 구성에서, 판독 액세스 트랜지스터가 접속되는 비트 라인에만 프리차지 트랜지스터가 접속된다는 것을 이해할 수 있을 것이다. 도 4e에서, 트랜지스터 mp-1 및 mp-n은 각각 BL1-바1 및 BL-바-n에 결합된다. 또한, 도 4f에서, 트랜지스터 mp-1' 및 mp-n'은 각각 BL1-바1 및 BL-바-n에 결합된다. 판독 동작용 셀의 한 쌍의 비트당의 단지 단일 프리차지 트랜지스터의 사용은 초기 프리차지 회로와 비교할 때 더 적은 칩을 요구한다.
도 4e의 프리차지 구성에서, 전체 프리차지 트랜지스터는 연속적으로 턴 온되고, 전류 경로는 프리차지 장치로부터 판독 트랜지스터까지, 예를 들어, mp-1에서 m7 및 m8까지, 또한 mp-n에서 mn7 및 mn8까지이다. 판독 액세스 트랜지스터가 판독 속도 향상용 래치 트랜지스터보다 전형적으로 더 크기 때문에, 부족한 전류에 기인한 전력 소모가, 예를 들어, 도 1a 내지 도 1d에 도시된 종래의 SRAM의 전력 소모보다 더 크게 될 수 있다.
따라서, 도 4f에 도시된 것과 같은 프리차지 회로 구성은, 비트 라인에 결합된 프리차지 트랜지스터가 선택적으로 제어될 수 있기 때문에, 유리하다. 기입 동작동안, 모든 프리차지 트랜지스터는 턴 오프된다. 판독 동작동안, 선택된 셀 또는 셀의 선택된 그룹용 프리차지 트랜지스터는 비트 라인 또는 비트 라인들(예를 들어, BL-바)을 설정하기 위해 프리차지 전압으로 활성화된다. 만약 프리차지 트랜지스터가 PMOS라면, 프리차지 전압은 VDD이다. 만야 프리차지 트랜지스터가 NMOS 라면, 프리차지 전압은 VDD-Vtn이다. 선택된 비트 라인이 프리차지된 후, 대응 워드 라인, WWLi이 사용 가능하게 된다. 주어진 사용 가능한 판독 동작 비트 라인은 프리차지 레벨에서 유지하거나(그의 셀 데이터가 낮고 그의 출력 트랜지스터 m8이 턴 오프된 경우) 또는 방전된다(그의 셀 데이터가 높고 그의 출력 트랜지스터 m8이 턴 온된 경우).
판독 동작동안 선택적 프리차지 제어 신호는 항상 턴 온될 수 있거나 펄스 기간동안 어떤 레벨로 비트 라인을 프리차지하도록 충분한 펄스 폭을 갖는 펄스된 신호일 수 있다. 프리차지 트랜지스터가 판독 동작동안 항상 턴 온되는 경우, 판독 동작동안 인접한 신호 라인에 의한 결합에 기인한 잡음 여유도(noise margin)를 제외한 전류 경로가, BL 유동 조건이 제거될 수 있기 때문에, 향상될 수 있다. 프리차지 트랜지스터가 프리차지 신호 펄스에 의해 제어되는 경우, 판독 속도는 더 큰 신호 전개에 기인하여 향상될 수 있다(전류 경로가 있는 경우, 신호 전개의 크기는 감소되고, 전력 소비는 디자인 복잡성의 비용으로 전류 경로를 제거함에 기인하여 감소될 수 있다).
도 5는 본 발명의 제 6 실시예에 따른 집적 회로 데이터 기억 셀(20)의 예시적인 회로도이다. 기억 셀(20)은 기억 회로(22), 기억 회로(22)에 의해 기억용 정보를 입력하는 입력 스위치 제어 회로(24) 및 기억 셀에 의해 기억된 정보를 출력하는 출력 스위치 제어 회로(26)를 포함한다. 기억 회로(22)는 트랜지스터 M1, M2, M3 및 M4를 포함한다. 입력 스위치 제어 회로(24)는 입력 트랜지스터 M5를 포함한다. 출력 스위치 제어 회로(26)는 출력 트랜지스터 M6 및 M7을 포함한다.
기억 회로(22)는 공급 전압 VDD에 결합된 드레인을 갖는 제 1 NMOS 트랜지스터 M1을 포함하고, 또한 유효 접지 전압 VSS에 결합된 드레인을 갖는 제 1 PMOS 트랜지스터 M4를 포함한다. 기억 회로(22)는 제 1 NMOS 트랜지스터 M1의 소오스에 결합된 소오스를 갖는 제 2 PMOS 트랜지스터 M2를 또한 포함하고, 제 1 PMOS 트랜지스터 M4의 소오스에 결합된 소오스를 갖는 제 2 NMOS 트랜지스터 M3를 또한 포함한다. 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터의 소오스의 접합부는 "A"로 라벨된 풀-업 노드로 이루어진다. 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터의 소오스의 접합부는 "B"로 라벨된 풀-다운 트랜지스터로 이루어진다. 제 2 PMOS 트랜지스터 M2의 게이트는 공급 전압 VDD에 결합된다. 특히, 도체 노드(27)는 공급 전압을 PMOS 트랜지스터 M2의 게이트에 결합하여 공급 전압이 M2의 게이트를 바이어스한다. 제 2 NMOS 트랜지스터 M3의 게이트는 유효 접지 전압 VSS에 결합된다. 또한, 도체 노드(29)는 유효 접지 전압을 NMOS 트랜지스터 M3의 게이트에 결합하여 유효 접지 전압이 M3의 게이트를 바이어스한다. 제 1 NMOS 트랜지스터 M1 및 제 1 PMOS 트랜지스터 M4의 게이트는 노드(28)를 경유하여 기억 회로(22)에 결합된다. 제 2 PMOS 트랜지스터 M2의 드레인과 제 2 NMOS 트랜지스터 M3의 드레인은 기억 노드(30)를 제공하도록 결합된다. 실제로, 본 실시예에서, 노드(28 및 30)는 기억 회로(22)의 단일 노드(28/30)으로서 역할을 한다. 디지털 신호값을 기억하기 위해서, 트랜지스터 M1-M4는 가장 최근의 데이터 기입 사이클 동안 입력 노드(28) 상에 제공되는 논리값의 논리 레벨로 기억 노드(28/30)를 유지하도록 협동한다.
입력 스위치 제어 회로(24)는 입력 노드(31)에 연결되는 제1 소스/드레인(S/D) 단자와, 노드(28/30)에 연결되는 제2 S/D 단자를 구비하는 입력 트랜지스터(M5)를 포함한다. 제1 실시예에서 입력 노드(31)는, 비트 라인-기입(BL-W) 도체 라인을 포함하는 입력 신호원의 일부이다. 트랜지스터(M5)의 게이트는 기입 제어 신호를 수신하도록 연결된다. 제1 실시예에서, 기입 제어 신호를 워드 라인-기입(WL-W) 신호라 한다. 제1 실시예에서, 트랜지스터(M5)는 NMOS 소자이다.
출력 스위치 제어 회로(26)는 출력 트랜지스터(M6, M7)를 포함한다. 트랜지스터(M7)의 제1 S/D 단자는 유효 접지(VSS)에 연결되고, 트랜지스터(M7)의 제2 S/D 단자는 트랜지스터(M6)의 제1 S/D 단자에 연결된다. 유효 접지는 후술하는 바와 같이, 논리 레벨 1 신호를 판독하는 동안 방전 경로로 기능한다. 트랜지스터(M6)의 제2 S/D 단자는 출력 노드(33)에 연결된다. 제1 실시예에서, 출력 노드(33)는 비트 라인-판독(BL-R) 도체 라인의 일부이다. 트랜지스터(M7)의 게이트는 저장 회로(22)의 저장 노드(30)에 연결된다. 트랜지스터(M6)의 게이트는 판독 제어 신호를 수신하도록 연결된다. 제1 실시예에서, 판독 제어 신호를 워드 라인-판독(WL-R) 신호라 한다. 제1 실시예에서, 트랜지스터(M6, M7)는 NMOS 소자이다.
프리차지 회로는 프리차지 전압을 BL-R에 제공하도록 연결된다. 본 실시예에서, 저장 셀(20)의 프리차지 회로는 VDD 전원에 연결되는 하나의 S/D 노드, BL-R 비트 라인에 연결되는 다른 S/D 노드, 및 프리차지 제어 신호를 수신하도록 연결되는 게이트를 구비하는 PMOS 트랜지스터(37)를 포함한다. 선택적으로, NMOS 프리차지 트랜지스터가 채용될 수 있다. 일실시예에서, 프리차지 제어 신호는 트랜지스터(37)를 계속적으로 턴온시키는 일정한 값의 신호이다. 그러한 계속적인 턴온 프리차지 회로 실시예의 동작 방법은 도 4e의 실시예에서 설명한 바와 같다. 다른 실시예에서, 프리차지 제어 신호는 판독 동작 동안에만 트랜지스터(37)를 턴온시킨다. 그러한 선택적인 턴온 프리차지 회로의 동작 방법은 도 4f의 실시예에서 설명한 바와 같다.
도 5의 실시예에서 알 수 있는 바와 같이, 저장된 데이터를 판독하기 위하여 단 하나의 비트 라인(BL-R)이 사용되므로, 저장 셀당 단 하나의 프리차지 라인이 채용된다. 판독 동작을 수행하기 위하여, 저장 셀(BL-R)당 단 하나의 비트 라인이 프리차지 되어야 한다. 그러므로, 판독 동작을 위한 비트 라인의 프리차지와 관련하여 칩의 작은 영역이 필요하고 파워가 적게 소모된다.
트랜지스터(M1-M4)는 디플리션형(depletion) 트랜지스터 또는 '누설하는(leaky)' 인핸스먼트형(enhancement) 트랜지스터인 것이 바람직하다. 여기에서 사용되는 용어 디플리션형 트랜지스터는 '누설하는' 인핸스먼트형 트랜지스터를 포함할 수 있다. 본 실시예에서, 트랜지스터(M1-M4)는 문턱 전압(Vt)이 낮은 트랜지스터이다. MOS 트랜지스터가 게이트-소스 전압이 0V인 경우에도 턴온된다면, 그 트랜지스터는 디플리션형 트랜지스터이다. NMOS 디플리션형 트랜지스터는 Vgs=0V인 경우에도 강한 채널 전도를 얻을 수 있도록 트랜지스터의 채널 영역에 n-형 불순물(impurities)를 도핑함으로써 생성될 수 있다. 비슷하게, PMOS 디플리션형 트랜지스터는 Vgs=0V인 경우에도 강한 채널 전도를 얻을 수 있도록 트랜지스터의 채널 영역에 P-형 불순물을 도핑함으로써 생성될 수 있다. 여기서 사용되는 용어로서, '누설하는' 인핸스먼트형 트랜지스터는 노드의 정합(junction) 누설 전류보다는 크나 주어진 타이밍 제한 내에서 노드의 상태를 변경하기에는 불충분한 전류 구동 능력을 갖는 인핸스먼트형 트랜지스터를 의미한다. 일반적으로, 매우 낮은 문턱 전압을 갖는 트랜지스터가 디플리션형 트랜지스터이고, 더 높은 문턱 전압을 갖는 트랜지스터가 인핸스먼트형 트랜지스터이다.
제1 실시예(20)에서 트랜지스터(M5, M6, M7)는 '일반적인' 인핸스먼트형 트랜지스터이다. 트랜지스터(M5-M7)는 트랜지스터(M1-M4) 보다 높은 문턱 전압을 갖는다. 트랜지스터(M6, M7)가 트랜지스터(M5) 보다 낮은 문턱 전압을 가질 필요가 없다 하더라도, 판독 속도를 개선시키기 위하여, 트랜지스터(M6, M7)는 트랜지스터(M5) 보다 낮은 문턱 전압을 갖는 것이 바람직하다. 여기서 사용되는 용어 '일반적인' 인핸스먼트형 트랜지스터는 트랜지스터의 게이트-소스 전압의 크기가 0인 경우에, 오프 상태에 있는 트랜지스터를 의미한다.
동작에서, 기입 주기 동안, 저장 회로(22)가 정보 신호를 나타내는 디지털 값을 저장하도록, 입력 노드(31)와 BL-W에 제공되는 논리 0 또는 논리 1의 디지털 정보 신호가 트랜지스터(M5)에 의하여 통과된다. 기입 주기 동안, 트랜지스터(M6)는 저장 셀(22)을 출력 노드(33) 및 BL-R과 분리시킨다. 기입 주기가 끝나면, 노드(28/30)가 입력 노드(31) 및 출력 노드(33)와 절연되도록 트랜지스터(M5, M6)가 턴오프된다. 기입 주기가 끝나면, 저장 회로(22)는 트랜지스터(M5)를 통하여 BL-W 라인으로부터 가장 최근에 기입된 논리 값을 저장하게 된다.
동작에서, 판독 주기 동안, 출력 트랜지스터(M6, M7)는 출력 노드(33) 및 BL-R 출력의 신호가 저장 회로(22)에 의하여 저장 노드(28/30)에 현재 저장되어 있는 논리 값을 나타내도록 상호 동작한다. 출력 트랜지스터(M6)는 판독 주기 동안 턴온된다. 그러나, 판독 주기 동안 출력 트랜지스터(M7)의 온/오프 상태는 저장 회로(22)에 의하여 저장 노드(28/30)에 유지되는 논리 레벨에 의존하게 된다. 더욱 상세하게는, 예를 들어, 본 발명의 일실시예에서, 저장된 논리 레벨 0 신호가 저장 회로(22)의 노드(28/30)로부터 판독되는 경우, 트랜지스터(M7)는 저장 회로 출력 단자에 의하여 게이트에 제공되는 논리 0 신호에 의하여 턴오프되므로, BL-R 비트 라인의 프리차지 전압이 트랜지스터(M7)를 통하여 접지로 방전되지 않는다. 반대로, 예를 들어, 저장된 논리 레벨 1 신호가 저장 회로(22)의 노드(28/30)로부터 판독되는 경우, 트랜지스터(M7)가 저장 노드(28/30)에 의하여 게이트에 제공되는 논리 1 신호에 의하여 턴온되므로, BL-R 비트 라인의 출력 노드(33)의 프리차지 전압이 트랜지스터(M7)를 통하여 접지로 방전된다.
판독 주기의 과정에서, 검지 증폭기(40)는 BL-R 비트 라인의 프리차지 전압이 트랜지스터(M6, M7)를 통하여 방전되는지의 여부를 검지한다. 검지 증폭기는 출력 노드(33) 및 BL-R의 전압 레벨을 입력으로서 수신하고, 기준 전압 레벨(Vref)을 수신한다. 검지 증폭기(40)는 BL-R 및 기준 전압(Vref)의 상대적인 전압 레벨을 나타내는 출력(Dout)을 제공한다. 저장 회로(22)에 의해 저장된 디지털 정보의 논리 레벨이 논리 레벨 0인 경우에는, BL-R의 프리차지 전압은 트랜지스터(M6, M7)를 통하여 방전되지 않을 것이다. 기준 전압(Vref)과 BL-R의 상대적인 값은 출력(Dout)이 제1 검지 값을 갖도록 한다. 반대로, 저장 회로(22)에 의해 저장된 디지털 정보의 논리 레벨이 논리 레벨 1인 경우에는, BL-R의 프리차지 전압은 트랜지스터(M6, M7)를 통하여 방전될 것이다. 기준 전압(Vref)과 BL-R 라인의 상대적인 값은 출력(Dout)이 제2 검지 값을 갖도록 한다.
기준 전압(Vref) 레벨은 판독 속도와 잡음 여유(noise margin) 간의 트래이드-오프(trade-off)에 기초하여 선택된다. 판독 주기 동안, 예를 들어, 기준 전압(Vref)이 VDD-Vtn으로 설정되고, 여기서 Vtn이 NMOS 트랜지스터의 문턱 전압인 경우, BL-R의 전압 레벨이 VDD-Vtn 이하로 떨어진 후에야, 출력(Dout)의 제2 값이 생성될 것이다. 다른 방법으로, 판독 속도를 증가시키기 위하여, 예를 들어 기준 전압(Vref)은 VDD-0.1V로 설정될 수 있다. 그 다른 방법에서, 판독 속도는 증가할 것이나, 잡음 여유는 감소할 것이다. 예를 들어, MOS 다이오드가 VDD 전원 라인과 기준 전압(Vref) 라인 간에 다이오드 전압 강하를 발생함으로써, 기준 전압(Vref)을 선택하기 위하여 사용될 수 있다.
도 6은 도 5의 회로의 동작을 설명하기 위하여 사용된 타이밍도를 도시한 것이다. 시간 간격(T0) 동안, 저장 회로(22)는 논리 0 값(논리 로우)을 저장하고, 출력 노드(33)를 구비하는 BL-R 비트 라인은 전원 전압 레벨(VDD)로 프리차지 된다. 시간 간격(T1) 동안, 저장 회로(22)에 논리 1 값(논리 하이)이 기입된다. 시간 간격(T2) 동안, 저장된 논리 1 값이 저장 회로(22)로부터 판독된다. 시간 간격(T3) 동안, 저장 회로(22)에 논리 0 값이 기입된다. 시간 간격(T4) 동안, 저장 논리 0 값이 저장 회로(22)로부터 판독된다.
더욱 상세하게는, 시간 간격(T0) 동안 BL-W는 0V이고, WL-W는 0V이며, 출력 노드(33)를 구비하는 WL-R은 0V이다. BL-R은 전압 레벨(VDD)로 프리차지되어 있다. 출력(Dout)은 0V이다. 저장 회로(22)의 저장 노드(28/30)에서의 전압은 0V이다. 풀-업 노드(A), 즉 NMOS 트랜지스터(M1) 및 PMOS 트랜지스터(M2)의 소스 단자의 접속점에서의 전압(VA)은 시간 간격(T3) 동안의 동작 설명과 관련하여 후술하는 레벨이다. 풀업-다운 노드(B), 즉 NMOS 트랜지스터(M3) 및 PMOS 트랜지스터(M4)의 소스 단자의 접속점에서의 전압(VB)은 0V이다.
시간 간격(T1) 동안, 기입 주기는 저장 회로(22)에 논리 레벨 1(하이) 데이터를 기입한다. 기입 주기 동안, 도 6의 전압 타이밍도에서 BL-R 라인은 전압 레벨(VDD)에 있는 것으로 표시하였으나, BL-R 라인은 플로팅될 수 있다. 트랜지스터(M6)의 게이트에 제공되는 WL-R 제어 신호는 논리 0(로우) 레벨에 있으므로, 트랜지스터(M6)는 턴오프되고, 이에 의하여 BL-R 비트 라인 출력 및 출력 노드(33)는 저장 노드(28/30)로부터 분리되어 전기적으로 절연된다. 입력 노드(31)를 구비하는 BL-W 비트 라인은 전압 레벨(VDD)의 논리 1(하이) 신호를 제공한다. 트랜지스터(M5)의 게이트에 제공되는 WL-W 제어 신호는 트랜지스터(M5)를 턴온시키기 위하여 하이로 된다.
본 실시예에서, 트랜지스터(M5)가 턴온되면, 입력 노드(31)에서의 입력 전압 레벨은 NMOS 트랜지스터(M1)의 게이트와 PMOS 트랜지스터(M4)의 게이트로 전달된다. 또한, 본 실시예에서, 트랜지스터(M5)가 턴온되면, 입력 노드(31)에서의 입력 전압 레벨은 저장 노드(28/30)로 전달된다. 일실시예에서, 트랜지스터(M5)는 일반적인 인핸스먼트형 트랜지스터이고, WL-W 제어 신호의 피크 전압은 입력 노드(28)에 제공되는 전압 레벨이 풀(full) VDD가 되도록 VDD 보다 하나의 문턱 전압만큼 승압(boost)된 HVDD이다. 그러나, 트랜지스터(M5)가 디플리션형 모드 트랜지스터나 누설하는 인핸스먼트형 트랜지스터로 구현된 경우, VDD의 전압 레벨이 WL-W 제어 신호 턴온 전압 레벨로서 사용될 수 있다.
트랜지스터(M1-M4)가 디플리션형 트랜지스터인 경우에는, 트랜지스터(M5)가 일반적인 인핸스먼트형 트랜지스터인 경우에도, 자기-재생(self-regeneration, 자기-래치) 동작으로 인하여 노드(28/30)의 전압 레벨이 전압(VDD)으로 풀-업된다. 트랜지스터(M1-M4)가 자기-재생하는 경우에는, HVDD는 실제적으로 필요하지 않다. 그러나, HVDD는 풀 VDD를 기입 비트 라인(BL-W)으로부터 노드(28/30)로 전달하기 위하여 일반적으로 사용되는 것이 바람직하다. 다른 하나의 실시예에서, 트랜지스터(M5)는 디플리션형 모드 소자 또는 누설하는 인핸스먼트형 소자로 구현된다.
논리 1 값 입력이 NMOS 트랜지스터(M1)의 게이트에 제공됨으로써, NMOS 트랜지스터(M1)는 턴온된다. 초기에, 풀-업 노드(A)에서 서로 연결된 트랜지스터(M1, M2)의 소스는 전압 레벨(VA)에 있다. 노드(A)에서의 전압은, 트랜지스터(M1)가 디플리션형 NMOS 트랜지스터이므로, 어떠한 전압 강하도 없이 VDD까지 상승한다. 이것은 트랜지스터(M1)가 누설하는 인핸스먼트형 트랜지스터인 경우에도 마찬가지이다. PMOS 트랜지스터(M2)의 게이트가 VDD 전원 전압에 연결되고, 소스가 역시 VDD에 있는 노드(A)에 연결되어 있으므로, 트랜지스터(M2)의 소스-게이트 전압(Vgs)은 0V이다. PMOS 트랜지스터(M2)가 디플리션형 PMOS 트랜지스터이고, Vgs가 0V이므로, 풀-업 노드(A)에서 저장 노드(28/30)로의 전도 경로가 존재하게 된다. 이것은 트랜지스터(M2)가 누설하는 인핸스먼트형 트랜지스터인 경우에도 마찬가지이다. 따라서, 풀 전원 전압 바이어스 레벨(VDD)은 저장 노드(28/30)로 전달된다. WL-W 제어 신호가 로우(0V)로 되고, 트랜지스터(M5)가 턴오프된 이후라도, 저장 노드(28/30)의 전압은 저장된 논리 1 레벨 데이터 상태를 유지하면서, 전압(VDD)으로 유지된다.
또한, PMOS 트랜지스터(M4)의 게이트에 논리 레벨 1 값을 제공함으로써, 트랜지스터(M4)는 그 게이트 및 소스 간 전압(Vgs)이 (VDD)가 되므로 확실하게 턴오프된다. 시간 간격(T1)의 초기에서, 풀-다운 노드(B) 전압이 VSS(일실시예에서 0V)로 있는 동안, NMOS 트랜지스터(M3)의 게이트는 유효 접지 전압 바이어스 레벨(VSS)에 연결된다. 따라서, 트랜지스터(M3)의 게이트-소스간 전압(Vgs)이 VSS(일 실시예에서 0V)이므로 트랜지스터(M3)는 턴온되고, 트랜지스터(M4)는 확실히 턴오프되며(역 바이어스됨), 트랜지스터(M4)를 통하여 흐르는 누설 전류는 트랜지스터(M3)의 누설 전류보다 작아진다. 구체적으로는, 트랜지스터(M3)가 Vgs=0V인 디플리션형 NMOS 트랜지스터이므로, 저장 노드(28/30)와 노드(B) 사이에 전도 경로가 존재한다. 결과적으로, 노드(B)의 전압이 NMOS 트랜지스터(M3)가 자기-역 바이어스되어 누설 전류를 차단시키는 전압(VB<VDD)의 레벨까지 상승하여 트랜지스터(M3, M4)가 모두 역 바이어스되고, 누설 전류가 상당히 줄어들 때까지, 누설 전류가 트랜지스터(M3)를 통하여 흐르게 된다. 노드(B)의 전압이 VB인 경우, 트랜지스터(M4)의 Vgs는 (VDD-VB )이고, 트랜지스터(M3)의 Vgs는 (-VB)이다. 따라서, 저장 노드(28/30)에 저장된 데이터 값이 논리 레벨 1(하이)인 경우, 전압(VB)은 노드(B)의 정상 상태 전압을 나타낸다.
트랜지스터(M3)가 자기-역 바이어스되는 VB의 값은 트랜지스터(M3, M4)의 상대적인 채널 전도력(conduction strength)에 영향을 받고, 풀-다운 노드(B)에서 키르히호프 법칙을 사용하여 계산될 수 있다. 예를 들어, 트랜지스터(M4)의 채널의 전도성이 감소하는 경우, 트랜지스터(M3)가 역 바이어스되는 포인트에서의 전압(VB)의 값은, 트랜지스터(M4)에 걸쳐서 더 많은 전압이 강하될 것이므로, 증가할 것이다.
그러므로, 트랜지스터(M3, M4)를 통하여 저장 노드(28/30)에서 접지로의 누설 전류는 무시할 수 있는 레벨까지 억제될 수 있다. 트랜지스터(M3, M4)의 적절한 크기 설정으로 인하여, 노드(B)의 전압(VB)이 논리 레벨 1(하이) 데이터를 저장하기 위하여 대기 누설 전류를 억제하도록 제어될 수 있다. 더욱 상세하게는, 노드(B)의 전압(VB)은 트랜지스터(M3, M4)를 통하여 흐르는 누설 전류의 비율에 의하여 결정된다. 일반적으로, 누설 전류를 최소화할 수 있는 최적의 비율이 존재한다. 예를 들어, 트랜지스터(M3)의 크기를 트랜지스터(M4)의 크기에 비하여 상대적으로 감소시키면, 트랜지스터(M3)의 전도성이 트랜지스터(M4)의 전도성에 비하여 상대적으로 감소하고, 이것은 논리 레벨 1 값을 저장하는 경우, 트랜지스터(M3)가 역으로 바이어스되는 전압(VB)의 레벨을 소정 양(△VB)만큼 낮출 수 있도록 한다. 그러한 트랜지스터(M3)의 감소된 상대적인 크기의 한 결과는, 논리 레벨 1 값을 저장하는 동안, 트랜지스터(M4)가 양(△VB)에 의하여 좀더 높게 역 바이어스되는 반면, 트랜지스터(M3)가 동일한 양(△VB)에 의하여 역으로 덜 바이어스된다. 트랜지스터(M3, M4)의 역 바이어스의 정도가 누설 전류를 최소화시키는 최적의 조건(즉, 전압(VB)의 최적 값)이 있어야 한다. 이러한 최적의 레벨은 트랜지스터(M3, M4)를 적절한 상대적인 크기가 되도록 함으로써 설정될 수 있다.
그러므로, 시간 간격(T1) 동안, 논리 레벨 1 값은 저장 회로(22)에 기입된다. BL-W의 논리 레벨 1(하이) 입력은 디플리션형 NMOS 트랜지스터(M1)를 턴온시키고, 디플리션형 PMOS 트랜지스터(M4)를 턴오프시킨다. 전압(VA)은 디플리션형 PMOS 트랜지스터(M2)의 Vsg가 0V가 되는 레벨까지 상승하여, 트랜지스터(M2)가 풀 전원 전압을 저장 노드(28/30)에 전달하도록 한다. 전압(VB)은 디플리션형 NMOS 트랜지스터(M3)가 자기-역 바이어스되는 레벨까지 상승된다. 턴온되는 트랜지스터(M1, M2)와 턴오프되는 트랜지스터(M3, M4)에 의하여, 저장 노드(28/30)의 전압은, 실효적으로, 풀-업 노드(A)를 통하여 전원 전압 바이어스 레벨까지 '풀-업'된다. 따라서, 본 실시예에서는 NMOS 트랜지스터(M3) 및 PMOS 트랜지스터(M4)의 역 바이어스에 의하여 누설 전류가 억제되는 동안, 풀 전원 전압이 논리 레벨 1 신호를 유지하기 위하여 제공된다.
시간 간격(T2) 동안, 판독 주기는 저장된 하이 논리 레벨(논리 1) 신호를 저장 회로(22)로부터 판독한다. 판독 주기 동안에는 BL-W 신호 레벨이 중요하지 않으므로, 판독 동작 동안 BL-W는 플로팅될 수 있으나, 도 6에 도시된 예에서, 입력 노드(31)를 구비하는 BL-W 비트 라인은 논리 레벨 0(로우) 신호를 제공한다. 트랜지스터(M5)의 게이트에 제공되는 WL-W 제어 신호는 NMOS 트랜지스터(M5)를 턴오프시키기 위하여 로우 레벨이고, 그로 인하여 입력 노드(28/30)가 BL-W 입력으로부터 전기적으로 절연된다. WL-R 제어 신호는 NMOS 트랜지스터(M6)를 턴온시키는 논리 1(하이) 레벨이다. NMOS 트랜지스터(M7)의 게이트에 인가되는 전압 레벨은 저장 회로(22)에 의하여 저장된 데이터를 나타내는 전압 레벨이다. 상세하게는, 저장 노드(28/30)의 전압 레벨은 트랜지스터(M7)의 게이트에 인가된다.
도 6에 도시된 예에서, 시간 간격(T2) 동안, 저장된 데이터는 논리 레벨 1(하이) 전압으로 나타내어지고, 트랜지스터(M7)는 저장된 논리 레벨 하이 데이터에 의하여 턴온된다. 판독 주기 전체에서, 풀-업 노드(A)의 전압 레벨(VA)과 풀-다운 노드(B)의 전압 레벨(VB)은 저장 노드(28/30)에서 논리 레벨 1(하이)의 저장 값에 일치하는 레벨로 유지된다. 그러나, 판독 주기 동안, 출력 노드(33)를 구비하는 BL-R 비트 라인의 전압 레벨은 프리차지 레벨에서 더 낮은 전압 레벨 예컨대 VSS로 떨어진다.
판독 주기가 시작하는 시간 간격(T2)의 초기에서, 출력 노드(33)를 구비하는 BL-R 비트 라인은 프리차지 전압 레벨에 있고, 프리차지 전압 레벨은 설명된 실시예에서 VDD이다. 판독 주기 동안, 출력 노드(33)를 구비하는 BL-R 비트 라인의 프리차지 전압은 트랜지스터(M6, M7)를 통하여 유효 접지 레벨(VSS)로 방전한다. 그러한 방전에 응답하여, 검지 증폭기(40)의 출력(Dout)은 로우에서 저장 노드(28/30)로부터 논리 레벨 1(하이) 값의 판독을 나타내는 제2 출력(Dout) 값인 하이로 바뀐다.
좀더 구체적으로는, 트랜지스터(M6, M7)는 저장 회로(22)로부터 저장 정보를 판독하는데 상호 협동한다. 트랜지스터(M6)는 판독 주기가 발생하는 시점을 결정하는 기능을 한다. WL-R 제어 신호가 로우일 때, 트랜지스터(M6)는 턴오프되고, 트랜지스터(M7)와 저장 회로(22)는 BL-R 출력으로부터 절연된다. WL-R 제어 신호가 하이인 경우, 시간 간격(T2) 동안으로서, 트랜지스터(M6)는 턴온되고, 트랜지스터(M7)와 저장 회로(22)는 BL-R 출력에 연결된다. 트랜지스터(M7)는 판독 주기 동안 BL-R의 프리차지 전압이 트랜지스터(M6, M7)를 통하여 방전할 것인 지의 여부를 결정한다. 판독 주기 동안 트랜지스터(M7)가 턴온 상태에 있는 경우 프리차지 전압은 방전되고, 판독 주기 동안 트랜지스터(M7)가 턴오프 상태에 있는 경우 프리차지 전압은 방전되지 않는다. 트랜지스터(M7)의 온/오프 상태는 저장 회로(22)의 저장 노드(28/30)의 전압 레벨에 의하여 제어된다. 저장 회로(22)에 의하여 저장 노드(28/30)에 유지되는 전압 레벨이 로우(논리 레벨 0)인 경우에는, 트랜지스터(M7)는 턴오프된다. 시간 간격(T2) 동안 저장 회로(22)에 의하여 저장 노드(28/30)에 유지되는 전압 레벨이 하이(논리 레벨 1)인 경우에는, 트랜지스터(M7)는 턴온된다.
시간 간격(T2)의 판독 주기 동안, 트랜지스터(M6, M7)가 모두 턴온된다. BL-R 비트 라인 출력의 프리차지 전압은 트랜지스터(M6, M7)를 통하여 방전된다. 검지 증폭기(40)는 출력 노드(33)를 구비하는 BL-R 비트 라인의 전압 레벨의 변화를 검지하고, 저장 회로에 의하여 하이 논리 레벨 신호의 저장을 나타내는 제2 값을 갖는 출력(Dout) 신호를 제공한다.
본 발명의 실시예에서, 트랜지스터(M7)의 온/오프 상태는 저장 회로(22)에 의하여 유지되는 전압 레벨에 의하여 결정된다. 트랜지스터(M7)는 본질적으로 판독 주기 동안 저장 회로(22)의 출력 회로로서 역할을 한다. 트랜지스터(M7)의 온/오프 상태는 저장 회로(22)에 의하여 유지되는 전압 레벨을 나타낸다. 트랜지스터(M7)가 턴온되었다면, 하이 레벨이 저장된 것이다. 트랜지스터(M7)가 턴오프되었다면, 로우 레벨이 저장된 것이다. 따라서, 트랜지스터(M7)는 저장 회로(22)의 저장 노드(28/30)에 저장된 논리 레벨에 의하여 BL-R 비트 라인과 출력 노드(33)를 위한 전압 방전 경로를 접속시키는 기능을 수행한다.
일반적으로, 트랜지스터(M6)가 턴온되고, 저장 노드 전압이 로우일 때, 트랜지스터(M7)는 출력 노드(33)의 프리차지 전압의 방전을 방지함으로써, 로우 저장 노드 전압을 출력 노드(33)로 전달한다. 반대로, 트랜지스터(M6)가 턴온되고, 저장 노드 전압이 하이일 때, 트랜지스터(M7)는 프리차지 전압이 출력 노드(33)로부터 유효 접지로의 방전을 허용함으로써, 하이 저장 노드 전압을 전달한다.
도 5의 제6 실시예는 도 4a의 제2 실시예와 같이 분리된 판독 경로와 기입 경로를 사용한다. 구체적으로, 데이터는 트랜지스터(M5)를 통하여 기입된다. 데이터는 트랜지스터(M7, M8)를 통하여 판독된다. 상술한 바와 같이, 분리된 기입 및 판독 경로는 개선된 회로의 안정성을 촉진시킨다. 판독 속도를 증가시키기 위하여, 큰 전류 운반 능력을 가진 더 큰 사이즈의 트랜지스터가 트랜지스터(M7, M8)를 구현하는데 사용될 수 있다. 다른 방법으로, 판독 속도를 증가시키기 위하여 낮은 Vt 트랜지스터가 트랜지스터(M7, M8)를 구현하는데 사용될 수 있다.
시간 간격(T3) 동안, 기입 주기는 저장 회로(22)에 논리 레벨 0(로우) 데이터를 기입한다. 기입 주기 동안에는 BL-R의 전압 레벨이 중요하지 않으므로, BL-R은 판독 동작 동안 플로팅될 수 있으나, 도 6에 도시된 예에서, BL-R 비트 라인은 VDD 전원 바이어스 전압 레벨로 프리차지 된다. 트랜지스터(M6)의 게이트에 제공되는 WL-R 제어 신호는 트랜지스터(M6)를 턴오프시키는 논리 0(로우)에 있으므로, 출력 노드(33)를 구비하는 BL-R 비트 라인은 저장 노드(28/30)로부터 분리되어 전기적으로 절연된다. 입력 노드(31)를 구비하는 BL-W 비트 라인은 전압 레벨 0V에서 논리 0(로우) 신호를 제공한다. 트랜지스터(M5)의 게이트에 제공되는 WL-W 제어 신호는 트랜지스터(M5)가 턴온되도록 하이로 된다. 기입 주기(T1)와 관련하여 상술한 바와 같이, WL-W 제어 신호의 피크 전압은 노드(28/30)에 전달되는 전압 레벨이 풀 VDD가 되도록 HVDD인 것이 바람직하다.
PMOS 트랜지스터(M4)의 게이트에 논리 0 값 입력을 제공하면, 트랜지스터(M4)는 턴온된다. 하이 논리 레벨 신호가 미리 저장 노드(28/30)에 유지되고 있으므로, 풀-다운 노드(B)에 서로 접속된 트랜지스터(M3, M4)의 소스는 초기에 전압 레벨(VB)에 있다. 그러나, 디플리션형 PMOS 트랜지스터(M4)의 게이트가 0V 입력을 수신하므로, 시간 간격(T3) 동안 풀-다운 노드(B)의 전압은 유효 접지 바이어스 전압 레벨로 떨어진다. 이것은 트랜지스터(M4)가 누설하는 인핸스먼트형 트랜지스터인 경우에도 마찬가지이다. NMOS 트랜지스터(M3)의 게이트가 유효 접지 바이어스 전압(VSS)에 연결되어 있으므로, 트랜지스터(M3)의 게이트-소스 전압(Vgs)은 0V이다. NMOS 트랜지스터(M3)가 디플리션형 NMOS 트랜지스터이고, Vgs는 0V이므로, 저장 노드(28/30)에서 풀-다운 노드(B)로의 전도 경로가 존재하게 된다. 이것은 트랜지스터(M3)가 누설하는 인핸스먼트형 트랜지스터인 경우에도 마찬가지이다. 따라서, 저장 노드(28/30)는 유효 접지 바이어스 전압에 연결된다. WL-W 제어 신호가 로우(0V)로 떨어져서, 트랜지스터(M5)를 턴오프시킨 이후에도, 저장 노드(28/30)에서의 전압은 저장 논리 0 레벨 데이터 상태를 유지하는 유효 접지 바이어스 전압(VSS)으로 유지되고 있다.
또한, NMOS 트랜지스터(M1)의 게이트에 논리 0 값을 제공하면, 트랜지스터(M1)는 턴오프된다. 상세하게는, 예를 들어, 풀-업 노드(A)의 전압이 VDD인 동안 트랜지스터(M1)의 게이트에 VSS=0V가 인가되면, 트랜지스터(M1)의 Vgs는 VDD 전압이 되어, 트랜지스터(M1)가 확실하게 턴오프된다. 한편, 트랜지스터(M2)의 게이트는 전압(VDD)을 수신하도록 연결되고, 트랜지스터(M2)의 소스는 초기에 전압 레벨(VDD)에 있는 풀-업 노드(A)에 연결되므로, 초기에 트랜지스터(M2)의 게이트-소스 전압(Vgs)은 0V이다. 트랜지스터(M1)가 확실하게 턴오프되므로(역 바이어스됨), 트랜지스터(M1)를 통하여 흐르는 누설 전류는 트랜지스터(M2)를 통하여 흐르는 누설 전류보다 작아진다. 더욱 구체적으로는, PMOS 트랜지스터(M2)는 0V의 소스-게이트 전압(Vsg)을 갖는 디플리션형(또는 '누설하는 인핸스먼트형) 트랜지스터이므로 턴온된다. 따라서, 트랜지스터(M2)를 통하여 풀-업 노드(A)에서 저장 노드(28/30)로의 전도 경로가 형성된다. 풀-업 노드(A)의 전압이 VA인 경우, 트랜지스터(M1)의 Vgs는 VA(VSS=0V라고 가정)이고, 트랜지스터(M2)의 Vgs는 (VDD-VA)가 된다. 전압(VA)이 트랜지스터(M1, M2)가 더 이상의 누설 전류를 억제할 수 있도록 충분히 역으로 바이어스되는 정상 상태 레벨에 도달할 때까지, 트랜지스터(M2)를 통하여 누설 전류가 흐른다. 따라서, 전압(VA)은 논리 레벨 0(로우) 값이 저장 회로(22)에 의하여 저장되는 때의 풀-업 노드(A)의 정상 상태 전압 레벨을 나타낸다. 기본적으로, 풀-업 노드(A)의 전압이 PMOS 트랜지스터(M2)가 자기-역 바이어스되어 누설 전류를 차단할 수 있는 VA<VDD의 레벨로 떨어져 트랜지스터(M1, M2)가 모두 역으로 바이어스될 때까지, 누설 전류가 트랜지스터(M2)를 통하여 흐르게 된다.
트랜지스터(M2)가 자기-역 바이어스되는 전압(VA) 값은 트랜지스터(M1, M2)의 상대적인 채널 전도력에 영향을 받고, 노드(A)에서 키르히호프의 법칙을 이용하여 계산될 수 있다. 예를 들어, 트랜지스터(M2)의 채널 전도성이 트랜지스터(M1)의 채널 전도성 보다 상대적으로 감소하는 경우, 트랜지스터(M2)가 역으로 바이어스되는 지점에서의 전압(VA) 값은 트랜지스터(M2)를 걸쳐서 더 많은 전압이 강하될 때까지 증가할 것이다.
그러므로, 트랜지스터(M1, M2)를 통하여 전원 바이어스 전압(VDD)에서 저장 노드(28/30)로의 누설 전류는 무시할 수 있는 정도의 레벨로 억제될 수 있다. 트랜지스터(M1, M2)의 적절한 크기 배열에 의하여, 풀-업 노드(A) 전압(VA)은 논리 레벨 0(로우) 데이터 저장을 위한 대기 누설 전류를 억제할 수 있도록 제어될 수 있다. 더욱 상세하게는, 풀-업 노드(A)의 전압(VA)은 트랜지스터(M1, M2)를 통하여 흐르는 누설 전류의 비율에 의하여 결정된다. 일반적으로, 누설 전류를 최소화할 수 있는 최적의 비율이 존재한다. 예컨대, 트랜지스터(M2)의 크기에 비하여 트랜지스터(M1)의 크기를 감소시키면, 트랜지스터(M1)의 전도성이 트랜지스터(M2)의 전도성에 비하여 상대적으로 감소되고, 이것은 논리 레벨 0 값을 저장하는 경우 트랜지스터(M2)가 역으로 바이어스되는 전압(VA)의 레벨을 소정 양(△VA)만큼 낮출 수 있도록 한다. 그러한 트랜지스터(M1)의 상대적인 크기 감소의 한 결과는 논리 레벨 0 값을 저장하는 동안, 트랜지스터(M2)는 양(△VA)만큼 좀더 높게 역으로 바이어스되는 반면, 트랜지스터(M1)는 양(△VA) 만큼 덜 높게 역으로 바이어스된다. 트랜지스터(M1, M2)의 역 바이어스 정도가 누설 전류를 최소화할 때, 최적의 조건(즉, VA의 최적 값)이 될 수 있다. 이러한 최적 레벨은 트랜지스터(M1, M2)를 적절한 상대적인 크기로 형성함으로써 설정될 수 있다.
따라서, 시간 간격(T3) 동안, 논리 레벨 0 값이 저장된다. 입력 노드(31)를 구비하는 BL-W의 논리 레벨 0(로우) 입력은 디플리션형 PMOS 트랜지스터(M4)를 턴온시키고, 디플리션형 NMOS 트랜지스터(M1)를 턴오프시킨다. 풀-업 노드(A)의 전압은 디플리션형 PMOS 트랜지스터(M2)가 역으로 바이어스되어 턴오프되는 전압 레벨(VA)로 떨어진다. 풀-다운 노드(B)의 전압은 0V의 레벨로 떨어지고, 디플리션형 NMOS 트랜지스터(M3)는 턴온된다. 턴오프되는 트랜지스터(M1, M2)와 턴온되는 트랜지스터(M3, M4)에 의하여, 저장 노드(23/30)의 전압은 실효적으로 풀-다운 노드(B)를 통하여 유효 접지 전압 바이어스 레벨로 '풀 다운' 된다. 따라서, 본 실시예에서, NMOS 트랜지스터(M1)와 PMOS 트랜지스터(M2)가 모두 역으로 바이어스되어 누설 전류가 억제되는 동안, 저장 노드(28/30)는 저장된 논리 레벨 0 신호를 유지하도록 하는 유효 접지 바이어스 전압에 연결된다.
시간 간격(T4) 동안, 판독 주기는 저장 회로(22)에 의하여 저장된 논리 레벨 0(로우) 데이터를 판독한다. 판독 주기 동안 BL-W의 BL-W 제어 신호 레벨은 중요하지 않으나, 도 6에 도시된 예에서, BL-W 비트 라인 및 입력 노드(31)는 논리 레벨 0(로우) 신호를 제공한다. 트랜지스터(M5)의 게이트에 제공되는 WL-W 제어 신호는 NMOS 트랜지스터(M5)를 턴오프시키기 위한 로우 레벨이므로, 저장 노드(28/30)가 BL-W 입력으로부터 전기적으로 차단된다. WL-R 제어 신호는 NMOS 트랜지스터(M6)를 턴온시키는 논리적인 1(하이) 레벨에 있다. NMOS 트랜지스터(M7)의 게이트에 인가되는 전압 레벨은 저장 회로(22)에 의하여 저장되는 데이터를 나타내는 전압 레벨이다. 구체적으로, 저장 노드(28/30)의 전압 레벨은 트랜지스터(M7)의 게이트에 인가된다.
도 6의 예에서, 시간 간격(T4) 동안, 저장된 데이터는 논리 레벨 0(로우) 전압으로 나타내어지고, 트랜지스터(M7)는 저장된 논리 레벨 로우 데이터에 의하여 턴오프된다. 판독 주기 전체에서, 풀-업 노드(A)에서의 전압 레벨(VA)과 풀-다운 노드(B)에서의 전압 레벨(VB)은 저장 노드(28/30)에서 논리 레벨 0(로우)의 저장 값에 일치하는 레벨로 유지된다. 또한, 판독 주기 동안, BL-R 비트 라인 및 출력 노드(33)의 전압 레벨은 변하지 않고, 프리차지 전압 레벨인 VDD로 유지된다.
상술한 바와 같이, 트랜지스터(M6, M7)는 저장 회로(22)로부터 저장된 정보를 판독하는데 상호 협동한다. 시간 간격(T4)의 판독 주기 동안, 트랜지스터(M6)는 턴온되고, 트랜지스터(M7)는 턴오프된다. 따라서, 트랜지스터(M7)는 BL-R 비트 라인에서 프리차지 전압(VDD)의 방전을 저지하는 기능을 수행한다. 검지 증폭기는 BL-R 비트 라인 및 출력 노드(33)의 전압 레벨의 변화가 검지되지 않는 경우에는, 저장 회로(22)에 의하여 로우 논리 레벨 신호의 저장을 나타내는 제1 값을 갖는 신호(Dout)를 제공한다.
도 7은 본 발명의 제7 실시예를 도시한 회로도이다. 도 5의 실시예의 동일한 구성 요소에 대응되는 제7 실시예의 구성 요소는 도 5의 대응되는 구성 요소를 식별하기 위하여 사용된 참조 번호와 동일한 번호에 프라임 표시하여 식별한다. 도 5 및 7의 실시예는 매우 비슷하므로, 제7 실시예의 다른 점에 대해서만 설명하도록 한다.
기본적으로, 도 5의 실시예와 도 7의 실시예 간의 차이는 도 7의 트랜지스터(M5, M6, M7)가 디플리션형 타입, 또는 선택적으로, 누설하는 인핸스먼트형 타입이라는 점이다. 반면, 도 5의 대응 트랜지스터는 일반적인 인핸스먼트형 타입의 소자이다. 입력(M5)과 출력(M6, M7) 소자로서 디플리션형(또는 누설하는 인핸스먼트형)을 사용하는 이점은 도 5의 실시예와 같이 승압된 전압(HVDD)의 사용을 피할 수 있고, 다른 타입의 트랜지스터(이 경우에서, 모든 트랜지스터는 디플리션형 트랜지스터로만 구현된다)의 개수를 감소할 수 있으며, 및 판독 속도를 증가시킬 수 있다는 것이다.
특히, 도 5의 실시예에서, 입력 ·노드(31)를 포함하여 BL-W로부터 데이터를 불필요한 전압강하가 있는 저장 노드(28/30)에 전송하기 위해 상승 전압 HVDD가 사용된다. 그러나, 도 7의 실시예에서 트랜지스터 M5는 디플리션형(또는 누설 인핸스먼트형) 트랜지스터로서 역할을 수행하고 그러한 상승 전압은 요구하지 않는다. 결과적으로, 상승 전압을 생성시키는 특수 회로는 필요 없고, 불필요한 전력 소비가 제거될 수 있다. 도 5의 실시예에서 사용되는 상승 전압의 한가지 단점은 이 전압이 대기 모드로 유지가 되며, 정적 전력 소비의 또 다른 원인이 될 수 있다는 것이다. 물론, M6과 M7을 디플리션형 트랜지스터로 구현함으로써, 동일한 입력 전압에 대한 전류 구동 능력의 향상으로 인해 판독 속도가 향상될 수 있다. 기본적으로, 디플리션형 트랜지스터 M6, M7은 보다 낮은 문턱 전압을 가지므로, 동일한 입력 전압에 대한 전류 구동 능력은 문턱 전압이 훨씬 큰 통상의 인핸스먼트형 트랜지스터의 전류 구동 능력보다 크다.
입력 트랜지스터 M5로서 디플리션형 또는 누설 인핸스먼트 소자를 사용하면서 직면하게 되는 한가지 문제점은 Vgs = 0.0V일 때 디플리션형 소자가 턴 온한다는 것이다. 따라서, M5가 디플리션형(또는 누설 인핸스먼트형 트랜지스터) 소자로 구현될 때에는 M5의 턴 오프를 확보하기 위해 M5의 게이트 전압을 0.0V 이하로 끌어당기는 것이 바람직하다.
M7의 제1 S/D는 인핸스먼트형 트랜지스터의 Vt에 의한 Vss 보다 높은 Vref1 에 결합되어 있다. 따라서 심지어 저장 데이터가 낮은 경우라도 M7은 턴 오프되고 BL-bar 레벨은 방전하지 않는다. 그러나 저장된 데이터가 하이(high)인 경우에는 M6와 M7의 향상된 전류 구동 능력 때문에 BL-bar 레벨은 보다 빨리 방전될 수 있다.
도 8a는 본 발명의 실시예에 있는 데이터 저장 셀 회로와 함께 사용될 수 있는 종래의 워드 라인(word line) 구동(driver) 회로(50)의 도면을 일례로 든 것이다. 도 8b는 활성 또는 대기 모드 동안의 도 8a의 구동 회로에 적용되는 가상의 접지 신호의 도면을 일례로 든 것이다. 예를 들어, 도 5의 트랜지스터 M5를 완전히 턴 오프하거나 또는 M5를 통한 누설 전류를 억제하기 위해, 워드 라인(WL)상의 전압을 활성 모드에서 보다 대기 모드에서 낮은 레벨로 풀 다운 하는 것이 바람직하다. 도 8a는 PMOS 트랜지스터(54)와 NMOS 트랜지스터(56)를 구비하고 있는 인버터(52)를 포함하는 구동 회로(50)를 나타낸다. PMOS 소자(54)의 제1 S/D는 VDD 전원 전압에 연결되어 있다. PMOS 소자(54)의 제2 S/D과 NMOS 소자(56)의 제1 S/D는 WL에 결합되어 있는 데이터 노드(58)에 결합되어 있다. NMOS 소자(56)의 제2 S/D는 가상 접지 노드(60)에 결합되어 있다. PMOS 및 NMOS 트랜지스터(54, 56)의 게이트는 어드레스 정보를 제공하는 어드레스 노드(62)에 결합되어 있다. 동작에 있어서, 어드레스 노드(62)에 제공된 어드레스 정보는 인버터에 의해 WWL에 구동된 신호의 논리 레벨을 결정한다.
도 8b는 가상 접지 노드(60)에 제공된 신호 φLVSS가 활성 모드 동안에 Vss로 설정되고, 대기 모드동안에 Vss - △V로 설정되는 것을 나타낸다. 이 구성의 한 가지 장점은 활성 모드 상태 동안, 속도 패널티(penalty)를 나누지 않고서도 대기 모드 상태에서 보다 낮은 전압이 사용될 수 있다는 것이다. 도 8a - 8b의 구동 회로의 한 가지 단점은 예를 들어, 신호 φLVSS는 Vss와 같은 공급 전압이라기보다는 하나의 생성된 신호이기 때문에, 신호 φLVSS가 제한된 전류 구동 능력을 가진다는 점이다. 이러한 제한된 전류 구동 능력 때문에 가상 접지 노드(60)는 주어진 시간 내에 전류를 방전함에 있어 보다 제한된 능력을 가지고 있다. 예를 들어, 활성 모드 동안에는 전체 주기 시간을 감소시키기 위해 신속히 워드 라인을 폐쇠하는 것이 바람직하다. φLVSS 신호의 제한된 구동 능력은 워드 라인의 방전에 있어서 지연을 야기할 수 있고, 그로 인해 전체 주기 시간을 증가시키게 된다. 이러한 예에서, 주기 시간은 워드 라인이 주어진 기능(예를 들어 판독 또는 기입)을 수행할 수 있도록 하는 동작 주기 시간과 워드 라인과 세트 회로들이 다음 동작을 준비할 수 없도록 하는 프리차지 시간의 합이다.
도 9a는 워드 라인 기입 구동 회로(400)의 다른 실시예의 회로도이다. 도 9b는 활성 모드 및 대기 모드에서의 다른 워드 라인 구동 회로(400)의 작동을 설명하는데 사용되는 신호도이다. 워드 라인 구동 회로(400)는 WL 제어 라인을 구동하는데 사용되는 구동부(402)를 포함한다. 워드 라인 구동 회로(400)는 WL 제어 라인을 거쳐서 기입 액세스(access) 트랜지스터 M5의 게이트에 공급되는 저전압 레벨을 조정하는데 사용되는 바이어스 회로(404)를 포함한다.
구동부(402)는 인버터를 형성하기 위해 결합된 각각의 S/D 접합부를 구비하는 PMOS 트랜지스터(406)와 제1 NMOS 트랜지스터(408)를 포함한다. 어드레스 신호는 구동 회로의 입력 노드(410)에 공급된다. WL 제어 신호는 구동 회로의 출력 노드(412)를 경유하여 WL에 공급된다. PMOS 트랜지스터(406)의 하나의 S/D 노드는 바이어스 공급 전압원인 VDD에 결합되어 있다. MOS 트랜지스터(408)의 하나의 S/D 노드는 가상 접지(LVGND) 바이어스 전압 노드(414)에 결합되어 있다.
바이어스 회로(404)는 제1 및 제2 NMOS 트랜지스터 M11 및 M12를 포함한다. 트랜지스터 M11과 M12는 LVGND 노드상의 전압 레벨을 제어한다. M11의 하나의 S/D 노드는 LVGND 노드에 결합되고, M11의 또 다른 S/D 노드는 바이어스 공급 전압원인 Vss 에 결합되어 있다. M11의 게이트는 제1 모드 제어 노드(416)에 공급되는 제1 모드 제어 신호 φLVSS 를 수신하기 위해 결합되어 있다. M12의 하나의 S/D 노드는 LVGND 노드에 결합되고, M12의 또 다른 S/D 노드는 제1 모드 제어 노드(416)에 공급되는 제1 모드 제어 신호 φLVSS 를 수신하기 위해 결합되어 있다. M12의 게이트 역시 제2 모드 제어 노드(418)에 공급되는 제2 모드 제어 신호 φSTD(대기)를 수신하기 위해 결합되어 있다.
도 9b는 동작의 활성 모드에서 제1 노드 제어 신호 φLVSS 가 높고, 제2 노드 제어 신호 φSTD가 낮은 것을 나타낸다. 결과적으로, M11은 턴 온이 되고 M12는 턴 오프된다. LVGND 노드의 가상 접지 바이어스는 VSS 전압 레벨이다. 활성 모드 동작 동안, 제2 NMOS 트랜지스터 M11이 턴 온되고 제3 NMOS 트랜지스터 M12가 턴 오프되면 가상 접지 노드(414)는 VSS 공급 전압에 결합된다. 결과적으로, 전류의 방전 능력이 강화되고 성능 저하는 감소한다. 방전 능력은 제2 NMOS 트랜지스터 M11이 희망하는 방전 전류 레벨을 운반할 수 있을 정도로 충분히 크도록 하고, 그 게이트가 VDD 보다 다소 큰 전압에 의해 구동되도록 확보함으로써 보다 강화되어 질 수 있다. 도 8b는 동작의 대기 모드에서 제1 노드 제어 신호 φLVSS 가 VSS이하, 즉 Vss - △V로 떨어지고 φSTD가 높다는 것을 나타낸다. 결과적으로, M11은 턴 오프되고 M12는 턴 온된다. LVGND 노드의 가상 접지는 Vss - △V이다. △V의 값은 M5가 디플리션형 트랜지스터인 경우 M5를 완전히 턴 오프시키는데 충분한 전압이다.
도 10a는 M5의 게이트에 결합되어 있는 워드 라인 제어를 구동하는데 사용될 수 있는 워드 라인 기입 구동 회로의 오직 바이어스 회로 부분(500)만을 보여주는 또 다른 대안의 실시예를 보여준다. 그 구동 부분(도시 안함)은 도 9a에서 설명되는 것과 동일하다고 이해할 것이다. 도 10b는 바이어스 회로(500)의 동작을 설명하는데 사용되는 신호도이다.
상기 바이어스 회로(500)는 NMOS 트랜지스터(502, 504)를 포함한다. 트랜지스터(502)의 하나의 S/D 노드는 LVGND 노드에 결합되고, 트랜지스터(502)의 또 다른 S/D 노드는 VSS공급 전압에 결합되어 있다. 트랜지스터(502)의 게이트는 제1 노드 제어 노드, 즉 소자(502)의 게이트로 공급되는 제1 모드 제어 신호 φactive 를 수신하기 위해 결합되어 있다. 트랜지스터(504)의 하나의 S/D 노드는 가상 접지 노드(LVGND)에 결합되고, 트랜지스터(504)의 또 다른 S/D 노드는 가상 접지 노드에 결합되어 있다. 트랜지스터(504)의 게이트는 제2 노드 제어 노드, 즉 소자(504)의 게이트로 공급되는 제2 모드 제어 신호φstandby 를 수신하기 위해 결합되어 있다.
도 10b는 활성 모드에서 φactive 신호가 HVDD(VDD+△V1)이고, φLVSS 신호가 VSS - △V3임을 나타낸다. 결과적으로, 활성 모드에서 트랜지스터(502)는 턴 온되고 트랜지스터(504)는 턴 오프되며, 가상 접지 노드는 VSS이다. 따라서 공급 전압 Vss를 경유하는 방전 경로가 있다. 반대로, 대기 모드에서는 상기 φactive 신호는 LVSS(Vss - △V2)이고, φstandby 가 VDD일때 φLVSS 신호는 VSS - △V 1 이다.
결과적으로, 트랜지스터(502)는 턴 오프되고, 트랜지스터(504)는 턴 온되며, 가상 접지 노드는 VSS - △V1이다.
상기 초-저 전압 LVSS는 칩(chip) 상에서나 외부 음전압 발생기에 의해 발생될 수 있다. 상승 또는 감소된 전압들의 발생은 당해 기술 분야의 전문가들에게는 공지이고 또한 본 발명의 일부를 형성하지 않으므로 여기서는 설명을 생략한다.
대안으로, 예를 들어, M5는 도 8a, 9a 또는 10a의 회로의 긴급 수요를 방지할 수 있는 높은 문턱 전압 Vt을 가진 통상의 인핸스먼트형 트랜지스터로서 구현할 수 있다. 그러한 대안적 구성에 있어서, M6, M7은 Vref1 의 요구 없이 판독 속도를 향상시키기 위해 낮은 Vt 인핸스먼트형 트랜지스터들로 구현할 수 있다.
도 11은 본 발명의 제8 실시예의 회로도의 일례를 든 것이다. 도 5의 실시예의 구성요소와 동일한 요소에 대응하는 제8 실시예의 구성요소들은 도 5에 있는 대응 구성 요소를 나타내기 위해 사용되는 번호들과 동일한 더블 프라임(“)한 참조 번호에 의해 나타내어진다. 그러한 이유로 도 5 및 도 11의 실시예는 매우 유사하고 단지 차이가 있는 제8 실시예의 양태만 설명한다.
M2와 M3의 게이트는 기준 전압 Vrefx 를 수신하기 위해 결합되어 있다. 결과적으로, M2 및 M3의 게이트들은 같은 전위로 유지된다. 그들은 상호간에 등전위에 있다. Vrefx 의 값은 높은 레벨(논리 1)의 전압이 저장 회로(22″)에 의해 저장될 때 M2가 보다 확실하게 턴 온 할 수 있도록 선택된다. Vrefx 의 값은 또한 낮은 레벨(논리 0)의 전압이 저장 회로(22″)에 의해 저장될 때 M3가 보다 확실하게 턴 온할 수 있도록 선택된다. 높은 레벨 전압의 저장동안 M2를 보다 강하게 턴 온하는 것과 낮은 레벨 전압의 저장동안 M3를 보다 강하게 턴 온하는 것의 장점은 향상된 잡음의 내성이라는 것이다. 노드(28/30“)에 저장된 데이터 값은 보다 쉽게 방전이나 저장된 전압 레벨의 손실을 야기할 수 있는 전기적 잡음에 대하여 보다 안전하게 유지될 수 있다.
Vrefx를 사용하는 또 다른 목적은 VA 또는 VB 를 제어하는 것이다. 초기에 설명한 바와 같이, 트랜지스터의 크기를 변경시킴으로서 VA 및 VB 가 제어될 수 있다. 그러나, 예를 들어 메모리 셀 디자인에서는 트랜지스터의 크기를 변경하거나 VA 또는 VB 를 조정하는 것은, 메모리 셀이 집적 회로 메모리에서는 전형적으로 여러 번 반복되기 때문에, 기술적으로 또는 경제적으로 비실용적이다. 다시 말해, 겉으로 보기에 트랜지스터 크기의 작은 변화라도 전체 칩을 심각하게 변경시킬 수 있다는 것이다. 이러한 이유로, 트랜지스터의 크기를 조정하는 것보다는 Vrefx 전압 레벨을 변경시켜 VA 및 VB를 제어하는 것이 보다 바람직할 것이다.
예를 들어, Vrefx 가 1/2VDD로 선정된다고 가정한다. 도 6의 타이밍도의 시간 간격 T1에서 예시된 바와 같은 저전압에서 고전압으로의 전이가 일어나는 동안 M1은 턴 온된다. M2의 게이트 전압은 1/2VDD 이고 M2의 초기 소스 전압은 VDD 이다. 따라서, M2의 Vgs는 -1/2VDD이고 M2는 턴 온된다. 더 높은 크기의 게이트 전압(Vrefx = 1/2VDD) 때문에 도 11의 M2는 도 5의 M2보다 T1동안에 보다 강하게 턴 온되고, 따라서 향상된 잡음 내성을 제공한다.
또한, 저전압에서 고전압으로의 전이가 일어나는 동안 Vrefx = 1/2VDD인 것을 제외한 T1에서와 같이 트랜지스터 M3와 M4는 자기 역 바이어스 된다. 그러한 자기 역 바이어스 상태에서 M3의 Vgs는 1/2VDD - VB 가 되고, M4의 Vgs는 VDD - VB 가 된다. Vrefx 값이 M3의 Vgs와 M4의 Vgs가 M3와 M4를 역 바이어스시키는 VB 값을 제어한다고 이해할 수 있을 것이다.
Vref1 = 1/2VDD인 시간 간격 T3와 같이 고전압에서 저전압으로의 전이가 일어나는 동안 M4는 턴 온되고, 풀다운(pull-down) 노드 B의 전압이 Vss로 떨어진다. 그 결과 M3의 소스 전압 역시 Vss로 떨어진다. Vss = 0V라고 가정한다면 M3의 Vgs는 1/2VDD가 되고, M3는 턴 온된다. 높은 크기의 게이트 전압(Vrefx = 1/2VDD) 때문에 도 11의 M3은 도 5의 M3보다 T3 동안에 보다 강하게 턴 온되고, 그로 인해 향상된 잡음 내성이 생긴다.
또한, 고전압에서 저전압으로의 전이가 일어나는 동안 Vrefx = 1/2VDD인 경우를 제외한 T3에서와 같이 트랜지스터 M1과 M2는 자기 역 바이어스된다. 그러한 자기 역 바이어스 상태에서 M1의 Vgs는 -VA(Vss = 0V라고 가정)가 되고 M2의 Vgs는 1/2VDD-VA 가 된다. Vrefx의 값이 M1의 Vgs와 M2의 Vgs가 M1과 M2를 역 바이어스시키는 VA 의 값을 제어한다는 것을 이해할 수 있을 것이다.
상기 내용으로부터 당해 기술 분야의 전문가는 Vrefx 값이 선택될 수 있고 M1, M2의 상대적 크기와 M3, M4의 상대적 크기 조정이, 활성 상태 동안 충분한 잡음 내성을 부여하고, 또 한편으로는, 누설 전류를 억제하는 충분한 자기 역 바이어스 효과를 성취하기 위해 부여될 수 있다는 것을 이해할 것이다. 또한, Vrefx 는 자기 역 바이어스 상태에서 노드 전압 VA와 VB를 동적으로 제어하는데 사용될 수 있다. Vrefx 값의 조정은 역 바이어스 상태에서 VA와 VB의 값을 조정하는 데 사용될 수 있다.
도 12는 본 발명의 제9 실시예에 따른 다중 상태의 저장 회로의 개략도를 나타낸다. 도 5의 실시예에 있는 구성 요소와 동일한 것에 대응하는 다중 상태(multi-state) 저장 회로의 구성 요소는 도 5의 대응 구성 요소를 나타내기 위해 사용되는 번호와 동일한 참조 번호에 3중 프라임으로 나타낸다. 그러한 이유로 도 5와 도 12의 실시예는 매우 유사하고, 따라서 양자간 서로 다른 다중 상태 저장 회로의 양태에만 나타나는 것들을 설명한다.
상기 다중 상태 저장 회로(50)는 다중 전압 레벨의 데이터를 저장할 수 있고, 각 전압 레벨은 서로 다른 논리 상태를 나타낸다. 각 전압 레벨은 레벨 감지 회로를 사용하여 감지될 수 있는 정상 상태 레벨의 역할을 하며, 도 13을 참조하여 아래에 설명하는 바와 같다. 한 실시예에서 데이터는 각각 다른 논리 상태를 나타내는 네 개의 다른 전압 레벨에서 저장될 수 있다. 아래 표는 데이터 저장 전압 레벨과 논리 상태간의 대응하는 예를 보여주고 있다.
다중 상태 저장 예
데이터 저장 전압 레벨 논리 상태
0.0V 00
0.6V 01
1.2V 10
1.8V 11
트랜지스터 M8은 각각 다른 논리 상태를 나타내는 다중 전압 레벨의 저장을 가능케 한다. 한 실시예에서, M8은 입력 노드(28/30''')에 결합된 소스를 가지고, 트랜지스터 M1의 게이트에 결합된 드레인를 가지며, 풀다운 노드 B에 결합된 게이트를 가진 NMOS 트랜지스터로 구성된다. 상술 한 바와 같이, M3의 소스와 M4의 소스는 풀다운 노드 B에 결합되어 있다.
따라서, M8의 소스는 노드(28/30''')에서 입력 전압 레벨 Vin을 수신하고, M8의 게이트는 풀다운 노드(B) 전압 레벨 VB를 수신한다. 한 실시예에서, M8은 M8의 Vgs가 0.0V이상일 때 입력 전압 Vin을 M1의 게이트에 인가하는 디플리션형 소자로 구성된다. 그러나, 택일적으로 M8은 누설 인핸스먼트형 트랜지스터나 통상의 트랜지스터로서 구현할 수도 있다. 각각의 서로 다른 M8 트랜지스터 형태들은 각각의 전압 레벨을 M1의 게이트에 공급하게 한다. M8이 디플리션형 트랜지스터인 경우에는 M8의 문턱 전압이 0V이므로 입력 전압은 어떠한 전압 강하도 없이 M1의 게이트에 인가될 수 있다. M8이 통상의 트랜지스터인 경우에는 통상의 트랜지스터의 M8 문턱 전압에 의해 전압 강하된 입력 전압이 M1의 게이트에 인가될 것이다. 그러므로, 비록 회로의 동작이 디플리션형 트랜지스터에 기초하여 설명되는 경우에도 다른 형태의 트랜지스터들이 사용될 수 있다는 점을 유의하는 것은 중요하다.
M8의 역할은 셀에 인가된(기입된) 전압에 의해 설정되는 노드 B의 전압의 함수로서 M1의 게이트에 인가되는 전압을 제어하는 것이다. 예를 들어, VB의 전압은 각각의 기입된 데이터(전압들)와 다르다. M1의 게이트에 인가된 전압은 조정 가능하고 가장 최근에 노드(28/30''')에 공급된 입력 전압에 의존한다.
본 실시예에서, 기본적으로, M1의 게이트는 트랜지스터 M8을 거쳐서 저장 노드(28/30''')에 결합된다. M8이 턴 온일 때 M1의 게이트는 노드(28/30''')에 결합된다. 따라서, M1의 게이트에 인가되는 전압은 VB의 전압에서 M8의 문턱 전압을 뺀 값에 의해 결정된다.
동작에 있어서, 상기 예시 전압들을 가정하면 4개의 예시 전압 중 하나가 Vin으로서 M4의 게이트에 인가될 수 있다. 4개의 각 입력 신호 전압 레벨은 상기 도표에서 나타난 바와 같이 저장될 수 있는 개개의 디지털 논리 정보에 대응한다. 입력 전압 Vin = 0.0V이면 M4가 턴 온된다. 입력 전압 Vin = 0.6V이면 M4가 턴 오프된다. 입력 전압 Vin = 1.2V이면 M4가 턴 오프된다. 입력 전압 Vin = 1.8V이면 M4가 턴 오프된다.
M3는 Vgs가 0.0V이상인 경우에 턴 온되는 디플리션형(또는 누설 인핸스먼트형) 트랜지스터이다. 도 12의 실시예에서, M3의 게이트는 그 값이 0.0V인 실효 접지 Vss에 결합되어 있다. 그러므로 M3는 4개의 각 예시 전압 레벨일 때 턴 온된다.
Vin = 0.0V인 경우 M4는 턴 온되고, VB는 0.0V가 되며 M3와 M4를 통하는 전류 경로는 VB를 0.0V로 떨어지게 한다. M8은 VB가 0.0V로 떨어지면 그 지점에서 V B - Vin = 0.0V이므로 턴 온된다. 그 때문에 입력 전압 레벨 Vin = 0.0V는 M1의 게이트에 인가된다. 따라서, M1의 소스 노드에서의 전압은 0.0V이다.
입력 전압 Vin = 0.6V, 1.2V 또는 1.8V이면 M4가 턴 오프되는 반면 M3는 턴 온된다. 이들 각 입력 전압에 있어서, M3를 통한 누설 전류는 노드 B에서의 전하의 생성을 가져오게 된다. 풀다운 노드 B에서의 전압이 VB - Vin이 0.0V 이상인 레벨 VB에 도달하면 M8은 턴 온된다.
Vin = 0.0V에 있어서, VB =Ｖ0일 때 M8은 턴 온된다. Vin = 0.6V에 있어서, VB = V1일 때 M8은 턴 온된다. Vin = 1.2V에 있어서 VB = V2일 때 M8은 턴 온된다. Vin = 1.8V에 있어서, VB= V3일 때 M8은 턴 온된다.
트랜지스터 M8은 노드(28/30''')에 저장된 전압 레벨을 다음과 같이 입력 전압 레벨 Vin에 고정한다. M8이 Vin = 0.0V로 턴 온되면 M1은 턴 온된다. M2 역시 그의 게이트에 VDD가 인가되고, 그의 소스에 VDD가 인가되어 0.0V의 Vgs값을 주므로 턴 온된다. 노드 B의 레벨(VB)은 바이어스 상태와 M3, M4 트랜지스터의 크기에 따라 V0(예를 들어 0,0V)에 설정된다. 그러나 M1, M2를 통하는 전류 전도가 Vin으로 하여금 0.0V 이상으로의 상승을 시작하게 한다면, M8은 그 Vgs = VB - Vin가 더 이상 0.0V 이상이 되지 않으므로 턴 오프될 것이다. 따라서, Vin = 0.0V일 때 M8, M1 그리고 M2는 심지어 트랜지스터 M5가 오프되고 저장 회로(50)가 전기적으로 BL-W 비트(bit) 라인으로부터 분리되어도 협동으로 노드(28/30''')의 전압을 0.0V로 고정한다.
유사하게, M8이 Vin = 0.6V로 턴 온되면 M1, M2는 온이 된다. 노드 B의 레벨(VB)은 바이어스 상태와 M3 및 M4의 트랜지스터의 크기에 따라 V1에 설정된다. 그러나, 만약 M1, M2를 통한 전류 전도가 Vin으로 하여금 이 조건에 의해 설정된 전압을 초과하여 상승하도록 한다면, M8은 그 Vgs값이 더 이상 0.0V 이상이 되지 않을 것이므로 턴 오프하게 된다. 따라서, Vin = 0.6V일 때, M8, M1 및 M2가 협동으로 노드(28/30''')의 전압을 V1에 고정한다.
마찬가지로, M8이 Vin = 1.2V로 턴 온되면 M1, M2는 턴 온된다. 풀다운 노드 B의 레벨 VB는 바이어스 상태와 M3, M4의 트랜지스터의 크기에 따라 V2에 설정된다. Vin = 1.2V에 있어서, 새롭게 설정된 노드 B의 전압 레벨은 보다 높은 인가 전압에 대한 M4의 감소된 채널 컨덕턴스 때문에 Vin = 0.6V에 의해 설정된 경우보다 훨씬 높다. 그러나, 만약 M1, M2를 통한 전류 전도가 Vin으로 하여금 V2 이상으로 상승케 한다면, 그 Vgs값이 더 이상 0.0V이상으로 되지 않기 때문에 M8은 턴 오프될 것이다. 따라서, Vin = 1.2V일 때 M8, M1 및 M2는 협동으로 노드(28/30''')의 전압을 V2에 고정한다.
마지막으로, Vin = 1.8V로 M8이 온이 되면 M1, M2는 턴 온된다. 노드 B의 레벨 VB는 바이어스 상태와 M3 및 M4의 트랜지스터의 크기에 따라 V3에 설정된다. Vin = 1.8V에 있어서, 새롭게 설정된 풀다운 노드 B의 전압 레벨은 보다 높은 인가 전압일 때 M4의 감소된 채널 컨덕턴스 때문에 Vin = 0.6V와 1.2V에 의해 설정된 경우보다 훨씬 높다. 그러나, 만약 M1, M2를 통한 전류 전도가 Vin으로 하여금 V3 이상으로 상승하게 한다면, M8은 그 Vgs값이 더 이상 0.0V 이상이 되지 않으므로 턴 오프하게 된다. 따라서, Vin = 1.8V일 때 M8, M1 및 M2는 공동으로 노드(28/30''')의 전압을 V3에 고정한다.
그러므로, 도 12의 다중 상태 저장 회로(50)는 두개 이상의 전압 레벨을 유지할 수 있고, 각 전압 레벨은 각각 다른 논리 상태를 나타낼 수 있다. 상기 각각의 다른 전압 레벨은 도 5 및 도 6을 참조하여 상술한 바와 같이 BL-W 및 M5를 경유하여 저장 회로(50)에 기입된다. Vin에 대한 상기 각각의 다른 전압 레벨을 생성하는 데 사용되는 회로 기술은 다른 발생기들 및/또는 내부 전압 조정기의 사용을 포함할 수 있다. 이러한 기술들은 본 발명의 일부분을 형성하지는 않으므로 여기서는 설명을 생략한다. 마찬가지로, 각각의 다른 전압 레벨들은 도 5 및 도 6을 참조하여 상술한 바와 같은 M7', M6 및 BL-R을 경유하여 판독된다.
기본적으로, 비트 라인 방전 레벨을 고정하기 위해 M7'은, 비트 라인 전압이 오직 저장된 전압 레벨 +Vtp(여기서 Vtp는 PMOS M7'의 문턱 전압임)에만 방전될 수 있기 때문에 PMOS 트랜지스터에 의해 구현 될 수 있다. 예를 들어 V1 레벨은 비트 라인 전압이 V1 + Vtp로 방전될 때 저장 부분에 저장되고, PMOS 트랜지스터 M7'은 턴 오프 된다. 유사하게, 비트 라인은 V0, V2, V3 각각에 대해 V0 + Vtp, V2 + Vtp, V3 + Vtp로 방전된다. 저장 회로(50)로부터의 서로 다른 전압 레벨을 판독하는데 사용되는 회로 기술은 서로 다른 기준 전압들 또는 그들의 조합을 가지는 감지 증폭기의 사용을 포함한다.
도 13은 도 12의 실시 예와 함께 사용될 수 있는 다중 레벨 감지 증폭기(600)를 예시하는 도면이다. 상기 감지 증폭기(600)는 제1 내지 제4 감지 증폭기(602-1 ~ 602-4)와 제1 내지 제4 감지 증폭기 구동 회로(604-1 ~ 604-4)를 포함한다. 또한 감지 증폭기는 제1 내지 제4 NAND 게이트(606-1 ~ 606-4)와 제1 내지 제4 출력 구동 회로(608-1 ~ 608-4)를 포함한다. 상기 다양한 구성 요소들은 연결선 네트워크(610)에 의해 그림에서 보듯이 상호 연결되어 있다.
노드 S가 가질 수 있는 최대 전압은 M7'이 PMOS 트랜지스터이므로 M7'의 게이트 전압(노드(28/30''')의 전압 레벨)과 M7'의 문턱 전압의 합이다. 위에서 설명한 바와 같이, 노드 C의 전압은 기입된 전압 V0, V1, V2, V3에 의해 설정된다. 그러므로, BL-R이 판독 동작에서 방전할 수 있는 전압 레벨은 노드(28/30''')의 전압 레벨이 0V일 때 Vtp이고 여기서 Vtp는 M7'의 문턱 전압이다. M7'는 S의 전압 레벨이 Vtp이하일 때 턴 오프되기 때문에 BL-R이 방전할 수 있는 최저 전압 레벨은 Vtp이다. 논리 상태, V1이 노드(28/30''')에 저장되는 경우 BL-R이 방전할 수 있는 최소 전압은 Vtp + V1이다. 이와 유사하게, 저장된 전압이 V2, V3인 경우 최소 전압 레벨은 각각 Vtp + V2 및 Vtp + V3이다.
바람직한 실시예에서 4개의 감지 증폭기(602-1 내지 602-4)는 4개의 각각 다른 상태를 감지하는데 사용된다. 각각의 감지 증폭기는 각각 다른 기준 레벨을 가지고 있다. 감지 증폭기(602-1)는 Vtp와 Vtp +V1사이의 값을 가지도록 설정되는 Vref1을 가지고 있다. 감지 증폭기(602-2)는 Vtp + V1과 Vtp +V2사이의 값을 가지도록 설정되는 Vref2을 가지고 있으며, 감지 증폭기(602-3)는 Vtp + V2와 Vtp +V3사이의 값을 가지도록 설정되는 Vref3을 가진다. 감지 증폭기(602-4)는 Vtp + V3보다 크게 되도록 설정되는 Vref4을 가진다. 예를 들어 어떤 경우에는, Vref3을 사용하는 제3 감지 증폭기(602-3)가 생략될 수도 있다. 예를 들어 노드(28/30''')의 전압이 0.0V라고 가정하면, BL-R은 Vtp로 방전된다. 증폭기를 위해 사용되는 모든 기준 레벨들은 Vtp보다 높으므로, 모든 감지 증폭기의 출력(SO1, SO2, SO3, SO4)은 낮다. SO1-bar, SO2-bar, SO3-bar 및 SO4-bar는 감지 증폭기들의 출력 값의 반전 신호들이기 때문에, 단지 신호 데이터-00만 하이로 된다. 이와 유사하게, 데이터-01, 데이터-10 및 데이터-11은 저장 전압이 각각 V1, V2, V3일때 하이로 된다.
본질적으로, 클램프 회로는 노드(28/30''')에 가장 최근에 인가된 입력 전압 레벨(Vin)의 함수로 노드(28/30''')에서의 전압 스윙을 제한하는 제한 회로로서 동작한다. 보다 상세하게는, 하나의 실시예로, 클램프 회로는 입력 제어 회로(24)를 경유하여 가장 최근에 노드(28/30''')에 공급된 입력 신호 전압 레벨 Vin(즉, 0.0V, 0.6V, 1.2V 또는 1.8V)에 기초한 노드(28/30''')의 전압 레벨을 조절하여 제한하는 조절 가능한 전압 제한 회로로서 동작한다. 비록 Vin으로는 오직 4개의 각각 다른 예시 전압 레벨들만이 설명되었지만 다중 상태 저장 회로(50)는 4개의 각각 다른 논리 상태 이상을 나타내는 4개 이상의 다른 전압 레벨들을 저장할 수 있다는 것을 알 수 있을 것이다.
본 발명의 진의와 범위를 벗어나지 않는다면 바람직한 실시예에 대한 다양한 변형도 가능하다. 예를 들어, 또 다른 택일적인 실시예에 있어서 하나 또는 그 이상의 예시 전압 VrefA와 VrefB가 도 12의 실시예에서 M2, M3 각각의 게이트에 공급될 수 있다. 예를 들어, 또 다른 실시예로서는 도 4, 5, 7, 11 또는 12의 실시예의 기입 경로에 있어 M5에 직렬로 부가적인 어드레스 트랜지스터를 공급하는 것이다. 다중 기입 경로 게이트들(M5s)은 메모리 어레이(array)에 있어 동시에, 주어진 WL-W에 연결되어 있으므로 WL-W가 작동이 되면 각 셀에 연결되어 있는 각각의 BL-W 라인은 그것의 동작과 무관하게 그 셀 데이터에 따라 충천 또는 방전이 된다. 이는 불필요한 전력 소모를 야기할 수 있다. 그러므로 각 셀의 M5에 직렬로 하나 이상의 부가적인 어드레스 트랜지스터를 추가함으로써 동일한 WL-W를 공유하는 선택된 셀에 기입하기 위한 다른 트랜지스터를 사용하는 것이 가능해 지고, 따라서 전력 소모를 감소시킨다. 그러므로 상술한 설명은 첨부된 청구항에서 기술되는 발명을 한정하고자 하는 의도는 아니다.
발명의 개요
본 발명의 일측면은, 예를 들면, 집적회로 기억장치를 제공한다. 상기 장치는, 제 1 NMOS와 PMOS트랜지스터 및 제 2 NMOS와 PMOS 트랜지스터를 포함한다. 제 1 NMOS트랜지스터의 제 1소스/드레인은, 제 1 바이어스 노드로서 기능한다. 제 2 PMOS트랜지스터의 제 1 소스/드레인은, 제 2 바이어스 노드로서 기능한다. 제 1 PMOS트랜지스터의 게이트는 제 3 바이어스 노드로서 기능한다. 제 2 NMOS트랜지스터의 게이트는 제 4 바이어스 노드로서 기능한다. 제 1 NMOS트랜지스터의 제 2 소스/드레인과 제 1 PMOS트랜지스터의 제 1 소스/드레인의 접합부는 풀업 노드로서 기능한다. 제 2 PMOS트랜지스터의 제 2 소스/드레인과 제 2 NMOS트랜지스터의 제 1 소스/드레인의 접합부는 풀다운 노드로서 기능한다. 기억장치는 또한 입력노드와 기억노드 및 출력노드를 포함한다. 기억노드는 제 1 PMOS트랜지스터의 제 2 소스/드레인과 제 2 NMOS트랜지스터의 제 2 소스/드레인의 접합부에 있다. 입력스위치는, 입력노드로부터 제 1 NMOS트랜지스터의 게이트와 제 2 PMOS트랜지스터의 게이트에 입력데이터값의 전송을 제어한다. 출력스위치는, 기억노드로부터 출력노드로의 기억된 데이터값의 전송을 제어한다.
본 발명의 다른 측면은, 예를 들면, 집적회로 멀티전압레벨 기억장치를 제공한다. 상기 장치는, 제 1 NMOS와 PMOS 트랜지스터 및 제 2 NMOS와 PMOS 트랜지스터를 포함한다. 제 1 NMOS트랜지스터의 제 1 소스/드레인은, 제 1 바이어스 노드로서 기능한다. 제 2 PMOS트랜지스터의 제 1 소스/드레인은, 제 2 바이어스 노드로서 기능한다. 제 1 PMOS트랜지스터의 게이트는 제 3 바이어스 노드로서 기능한다. 제 2 NMOS트랜지스터의 게이트는 제 4 바이어스 노드로서 기능한다. 제 1 NMOS트랜지스터의 제 2 소스/드레인과 제 1 PMOS트랜지스터의 제 1 소스/드레인의 접합부는 풀업 노드로서 기능한다. 제 2 PMOS트랜지스터의 제 2 소스/드레인과 제 2 NMOS트랜지스터의 제 1 소스/드레인의 접합부는 풀다운 노드로서 기능한다. 기억장치는 또한 입력노드와 기억노드 및 출력노드를 포함한다. 기억노드는 제 1 PMOS트랜지스터의 제 2 소스/드레인과 제 2 NMOS트랜지스터의 제 2 소스/드레인의 접합부에 있다. 입력스위치는, 입력노드로부터 제 1 NMOS트랜지스터의 게이트와 제 2 PMOS트랜지스터의 게이트에 다중의 소정 입력신호 전압레벨 중의 어느 하나를 가질 수 있는 데이터 입력신호의 전송을 제어한다. 제한회로는 가장 최근의 데이터 입력신호 전압레벨에 의해 결정된 소정의 기억노드 전압레벨로 기억노드전압을 제한한다. 출력스위치는, 결정된 기억노드 전압레벨이 나타내는 데이터 출력신호에 대해서 기억노드로부터 데이터 출력노드로의 상기 데이터 출력신호의 전송을 제어한다.
본 발명의 다른 측면은, 기입경로와 판독경로가 분리되어 있는 개선된 집적회로 기억셀을 제공한다.
본 발명의 다른 측면은, 프리차지 회로구성이 개선된 집적회로 기억셀을 제공한다.
본 발명의 다른 측면은, 개선된 동적 바이어스회로 및 방법을 제공한다.
본 발명의 기타 특징과 이점은 본 발명의 실시예의 다음의 상세한 설명과 실례가 되는 도면을 참조하여 자명해진다.

Claims (190)

  1. 제 1 NMOS 트랜지스터;
    제 1 PMOS 트랜지스터;
    제 2 NMOS 트랜지스터;
    제 2 PMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 제 1 소스/드레인에 연결되는 제 1 바이어스 전압 노드;
    상기 제 2 PMOS 트랜지스터의 제 1 소스/드레인에 연결되는 제 2 바이어스 전압 노드;
    상기 제 1 PMOS 트랜지스터의 게이트에 연결되는 제 3 바이어스 전압 노드;
    상기 제 2 NMOS 트랜지스터의 게이트에 연결되는 제 4 바이어스 전압 노드;
    상기 제 1 PMOS 트랜지스터의 제 1 소스/드레인에 상기 제 1 NMOS 트랜지스터의 제 2 소스/드레인을 연결시키는 풀-업(pull-up) 노드;
    상기 제 2 NMOS 트랜지스터의 제 1 소스/드레인에 상기 제 2 PMOS 트랜지스터의 제 2 소스/드레인을 연결시키는 풀-다운(pull-down) 노드;
    입력 노드;
    상기 제 2 NMOS 트랜지스터의 제 2 소스/드레인에 상기 제 1 PMOS 트랜지스터의 제 2 소스/드레인을 연결시키는 기억 노드;
    출력 노드;
    상기 입력 노드로부터 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 2 PMOS 트랜지스터의 게이트에 입력 데이터 값을 제어 가능하게 통신하도록 연결되는 입력 스위치; 및
    상기 기억 노드로부터 상기 출력 노드에 기억 데이터 값을 제어 가능하게 통신하도록 연결되는 출력 스위치를 구비하는 것을 특징으로 하는 집적 회로.
  2. 제 1 항에 있어서,
    상기 제 1 바이어스 전압 노드와 상기 제 3 바이어스 전압 노드는 서로에 대하여 등전위로 되도록 연결되고,
    상기 제 2 바이어스 전압 노드와 상기 제 4 바이어스 전압 노드는 서로에 대하여 등전위로 되도록 연결되는 것을 특징으로 하는 집적 회로.
  3. 제 1 항에 있어서,
    상기 제 3 바이어스 전압 노드와 상기 제 4 바이어스 전압 노드는 서로에 대하여 등전위로 되도록 연결되는 것을 특징으로 하는 집적 회로.
  4. 제 1 항에 있어서,
    상기 출력 스위치가 상기 출력 노드로부터 상기 기억 노드를 분리시키는 동안, 상기 입력 스위치는 상기 입력 노드로부터 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 2 PMOS 트랜지스터의 게이트에 입력 데이터 값을 통신하고,
    상기 입력 스위치가 상기 입력 노드로부터 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 2 PMOS 트랜지스터의 게이트를 분리시키는 동안, 상기 출력 스위치는 상기 기억 노드로부터 상기 출력 노드에 기억 데이터 값을 통신하도록,
    상기 입력 스위치와 상기 출력 스위치가 협동하도록 제어 가능한 것을 특징으로 하는 집적 회로.
  5. 제 1 항에 있어서,
    상기 제 1 NMOS 트랜지스터의 게이트는 상기 기억 노드에 연결되고,
    상기 제 2 PMOS 트랜지스터의 게이트는 상기 기억 노드에 연결되는 것을 특징으로 하는 집적 회로.
  6. 제 1 항에 있어서,
    상기 제 1 NMOS 트랜지스터의 게이트는 상기 기억 노드에 연결되고,
    상기 제 2 PMOS 트랜지스터의 게이트는 상기 기억 노드에 연결되고,
    상기 출력 스위치가 상기 출력 노드로부터 상기 기억 노드를 분리시키는 동안, 상기 입력 스위치는 상기 입력 노드로부터 상기 기억 노드와 상기 제 1 NMOS 트랜지스터의 게이트에 입력 데이터 값을 통신하고,
    상기 입력 스위치가 상기 입력 노드로부터 상기 기억 노드를 분리시키는 동안, 상기 출력 스위치는 상기 기억 노드로부터 상기 출력 노드에 기억 데이터 값을 통신하도록,
    상기 입력 스위치와 상기 출력 스위치가 협동하도록 제어 가능한 것을 특징으로 하는 집적 회로.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 NMOS 트랜지스터는 디플리션형(depletion) 트랜지스터이고,
    상기 제 1 및 제 2 PMOS 트랜지스터는 디플리션형 트랜지스터인 것을 특징으로 하는 집적 회로.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 NMOS 트랜지스터는 디플리션형 트랜지스터이고,
    상기 제 1 및 제 2 PMOS 트랜지스터는 디플리션형 트랜지스터이고,
    상기 입력 스위치는 적어도 하나의 인핸스먼트형(enhancement) 트랜지스터를 포함하고,
    상기 출력 스위치는 적어도 하나의 인핸스먼트형 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  9. 제 1 항에 있어서,
    상기 입력 스위치는, 상기 입력 노드에 연결된 제 1 소스/드레인을 갖고, 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 2 PMOS 트랜지스터의 게이트에 연결된 제 2 소스/드레인을 갖고, 입력 스위치 제어 단자로서 기능하는 게이트를 갖는 입력 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  10. 제 9 항에 있어서,
    상기 입력 스위치는 인핸스먼트형 입력 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  11. 제 9 항에 있어서,
    상기 입력 스위치는 NMOS 인핸스먼트형 입력 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  12. 제 1 항에 있어서,
    상기 입력 스위치는, 상기 입력 노드에 연결된 제 1 소스/드레인을 갖고, 상기 기억 노드와 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 2 PMOS 트랜지스터의 게이트에 연결된 제 2 소스/드레인을 갖고, 입력 스위치 제어 단자로서 기능하는 게이트를 갖는 입력 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  13. 제 12 항에 있어서,
    상기 입력 스위치는 인핸스먼트형 입력 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  14. 제 12 항에 있어서,
    상기 입력 스위치는 NMOS 인핸스먼트형 입력 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  15. 제 12 항에 있어서,
    상기 입력 스위치는 디플리션형 입력 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  16. 제 12 항에 있어서,
    상기 입력 스위치는 NMOS 디플리션형 입력 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  17. 제 1 항에 있어서,
    상기 입력 노드를 포함한 기입(write) 비트 라인을 더 포함하는 것을 특징으로 하는 집적 회로.
  18. 제 1 항에 있어서,
    상기 출력 스위치는,
    제 1 출력 트랜지스터;
    제 2 출력 트랜지스터; 및
    방전 경로를 포함하고,
    상기 제 1 출력 트랜지스터는 상기 방전 경로에 연결된 제 1 소스/드레인을 갖고, 상기 제 2 출력 트랜지스터의 제 1 소스/드레인에 연결된 제 2 소스/드레인을 갖고, 상기 기억 노드에 연결된 게이트를 갖고,
    상기 제 2 출력 트랜지스터는 상기 출력 노드에 연결된 제 2 소스/드레인을 갖고, 출력 스위치 제어 단자로서 기능하는 게이트를 갖는 것을 특징으로 하는 집적 회로.
  19. 제 18 항에 있어서,
    상기 제 1 및 제 2 출력 트랜지스터는 인핸스먼트형 트랜지스터인 것을 특징으로 하는 집적 회로.
  20. 제 18 항에 있어서,
    상기 제 1 및 제 2 출력 트랜지스터는 NMOS 인핸스먼트형 트랜지스터인 것을 특징으로 하는 집적 회로.
  21. 제 18 항에 있어서,
    상기 제 1 및 제 2 출력 트랜지스터는 디플리션형 트랜지스터인 것을 특징으로 하는 집적 회로.
  22. 제 18 항에 있어서,
    상기 제 1 및 제 2 출력 트랜지스터는 NMOS 디플리션형 트랜지스터인 것을 특징으로 하는 집적 회로.
  23. 제 1 항에 있어서,
    상기 출력 노드를 포함한 판독(read) 비트 라인을 더 포함하는 것을 특징으로 하는 집적 회로.
  24. 제 1 항에 있어서,
    상기 출력 노드를 포함한 판독 비트 라인;
    기준 전압원(voltage source); 및
    기준 전압 레벨과 판독 비트 라인 전압 레벨간의 차이를 감지하는 감지 증폭기(sense amplifier)를 더 포함하고,
    상기 출력 스위치는,
    제 1 출력 트랜지스터;
    제 2 출력 트랜지스터; 및
    방전 경로를 포함하고,
    상기 제 1 출력 트랜지스터는 상기 방전 경로에 연결된 제 1 소스/드레인을 갖고, 상기 제 2 출력 트랜지스터의 제 1 소스/드레인에 연결된 제 2 소스/드레인을 갖고, 상기 기억 노드에 연결된 게이트를 갖고,
    상기 제 2 출력 트랜지스터는 상기 판독 비트 라인에 연결된 제 2 소스/드레인을 갖고, 출력 스위치 제어 단자로서 기능하는 게이트를 갖는 것을 특징으로 하는 집적 회로.
  25. 제 1 항에 있어서,
    상기 입력 노드를 포함한 기입 비트 라인;
    상기 출력 노드를 포함한 판독 비트 라인;
    기준 전압원; 및
    기준 전압 레벨과 판독 비트 라인 전압 레벨간의 차이를 감지하는 감지 증폭기를 더 포함하고,
    상기 입력 스위치는, 상기 기입 비트 라인에 연결된 제 1 소스/드레인을 갖고, 상기 기억 노드와 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 2 PMOS 트랜지스터의 게이트에 연결된 제 2 소스/드레인을 갖고, 입력 스위치 제어 단자로서 기능하는 게이트를 갖는 입력 트랜지스터를 포함하고,
    상기 출력 스위치는,
    제 1 출력 트랜지스터;
    제 2 출력 트랜지스터; 및
    방전 경로를 포함하고,
    상기 제 1 출력 트랜지스터는 상기 방전 경로에 연결된 제 1 소스/드레인을 갖고, 상기 제 2 출력 트랜지스터의 제 1 소스/드레인에 연결된 제 2 소스/드레인을 갖고, 상기 기억 노드에 연결된 게이트를 갖고,
    상기 제 2 출력 트랜지스터는 상기 판독 비트 라인에 연결된 제 2 소스/드레인을 갖고, 출력 스위치 제어 단자로서 기능하는 게이트를 갖는 것을 특징으로 하는 집적 회로.
  26. 제 1 항에 있어서,
    상기 입력 노드를 포함한 기입 비트 라인;
    상기 출력 노드를 포함한 판독 비트 라인; 및
    상기 판독 비트 라인에만 연결된 프리차지(precharge) 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  27. 제 1 NMOS 트랜지스터;
    제 1 PMOS 트랜지스터;
    제 2 NMOS 트랜지스터;
    제 2 PMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 제 1 소스/드레인에 연결되는 제 1 바이어스 전압 노드;
    상기 제 2 PMOS 트랜지스터의 제 1 소스/드레인에 연결되는 제 2 바이어스 전압 노드;
    상기 제 1 PMOS 트랜지스터의 게이트에 연결되는 제 3 바이어스 전압 노드;
    상기 제 2 NMOS 트랜지스터의 게이트에 연결되는 제 4 바이어스 전압 노드;
    상기 제 1 PMOS 트랜지스터의 제 1 소스/드레인에 상기 제 1 NMOS 트랜지스터의 제 2 소스/드레인을 연결시키는 풀-업 노드;
    상기 제 2 NMOS 트랜지스터의 제 1 소스/드레인에 상기 제 2 PMOS 트랜지스터의 제 2 소스/드레인을 연결시키는 풀-다운 노드;
    입력 노드;
    상기 제 2 NMOS 트랜지스터의 제 2 소스/드레인에 상기 제 1 PMOS 트랜지스터의 제 2 소스/드레인을 연결시키는 기억 노드;
    출력 노드;
    상기 입력 노드로부터 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 2 PMOS 트랜지스터의 게이트에 복수의 규정된 입력 신호 전압 레벨 중 어느 것이라도 가질 수 있는 데이터 입력 신호를 제어가능하게 통신하도록 연결되는 입력 스위치;
    가장 최근의 데이터 입력 신호 전압 레벨에 의해 결정된 규정 기억 노드 전압 레벨에 상기 기억 노드를 제한하도록 연결되는 제한 회로; 및
    상기 기억 노드로부터 상기 출력 노드에 상기 결정된 기억 노드 전압 레벨을 지시하는 데이터 출력 신호를 제어 가능하게 통신하도록 연결되는 출력 스위치를 구비하는 것을 특징으로 하는 집적 회로.
  28. 제 27 항에 있어서,
    상기 제 1 바이어스 전압 노드와 상기 제 3 바이어스 전압 노드는 서로에 대하여 등전위로 되도록 연결되고,
    상기 제 2 바이어스 전압 노드와 상기 제 4 바이어스 전압 노드는 서로에 대하여 등전위로 되도록 연결되는 것을 특징으로 하는 집적 회로.
  29. 제 27 항에 있어서,
    상기 제 3 바이어스 전압 노드와 상기 제 4 바이어스 전압 노드는 서로에 대하여 등전위로 되도록 연결되는 것을 특징으로 하는 집적 회로.
  30. 제 27 항에 있어서,
    상기 출력 스위치가 상기 출력 노드로부터 상기 기억 노드를 분리시키는 동안, 상기 입력 스위치는 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 2 PMOS 트랜지스터의 게이트에 데이터 입력 신호를 통신하고,
    상기 입력 스위치가 상기 입력 노드로부터 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 2 PMOS 트랜지스터의 게이트를 분리시키는 동안, 상기 출력 스위치는 상기 출력 노드에 데이터 출력 신호를 통신하도록,
    상기 입력 스위치와 상기 출력 스위치가 협동하도록 제어 가능한 것을 특징으로 하는 집적 회로.
  31. 제 27 항에 있어서,
    상기 제 1 NMOS 트랜지스터의 게이트는 상기 기억 노드에 연결되고,
    상기 제 2 PMOS 트랜지스터의 게이트는 상기 기억 노드에 연결되는 것을 특징으로 하는 집적 회로.
  32. 제 27 항에 있어서,
    상기 제 1 NMOS 트랜지스터의 게이트는 상기 기억 노드에 연결되고,
    상기 제 2 PMOS 트랜지스터의 게이트는 상기 기억 노드에 연결되고,
    상기 출력 스위치가 상기 출력 노드로부터 상기 기억 노드를 분리시키는 동안, 상기 입력 스위치는 상기 기억 노드와 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 2 PMOS 트랜지스터의 게이트에 데이터 입력 신호를 통신하고,
    상기 입력 스위치가 상기 입력 노드로부터 상기 기억 노드를 분리시키는 동안, 상기 출력 스위치는 상기 출력 노드로 데이터 출력 신호를 통신하도록,
    상기 입력 스위치와 상기 출력 스위치가 협동하도록 제어 가능한 것을 특징으로 하는 집적 회로.
  33. 제 27 항에 있어서,
    상기 제 1 및 제 2 NMOS 트랜지스터는 디플리션형 트랜지스터이고,
    상기 제 1 및 제 2 PMOS 트랜지스터는 디플리션형 트랜지스터인 것을 특징으로 하는 집적 회로.
  34. 제 27 항에 있어서,
    상기 제 1 및 제 2 NMOS 트랜지스터는 디플리션형 트랜지스터이고,
    상기 제 1 및 제 2 PMOS 트랜지스터는 디플리션형 트랜지스터이고,
    상기 입력 스위치는 적어도 하나의 인핸스먼트형 트랜지스터를 포함하고,
    상기 출력 스위치는 적어도 하나의 인핸스먼트형 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  35. 제 27 항에 있어서,
    상기 입력 스위치는 상기 입력 노드에 연결된 제 1 소스/드레인을 갖고, 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 2 PMOS 트랜지스터의 게이트에 연결된 제 2 소스/드레인을 갖고, 입력 스위치 제어 단자로서 기능하는 게이트를 갖는 입력 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  36. 제 35 항에 있어서,
    상기 입력 스위치는 인핸스먼트형 입력 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  37. 제 35 항에 있어서,
    상기 입력 스위치는 NMOS 인핸스먼트형 입력 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  38. 제 27 항에 있어서,
    상기 입력 스위치는, 상기 입력 노드에 연결된 제 1 소스/드레인을 갖고, 상기 기억 노드와 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 2 PMOS 트랜지스터의 게이트에 연결된 제 2 소스/드레인을 갖고, 입력 스위치 제어 단자로서 기능하는 게이트를 갖는 입력 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  39. 제 38 항에 있어서,
    상기 입력 스위치는 인핸스먼트형 입력 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  40. 제 38 항에 있어서,
    상기 입력 스위치는 NMOS 인핸스먼트형 입력 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  41. 제 38 항에 있어서,
    상기 입력 스위치는 디플리션형 입력 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  42. 제 38 항에 있어서,
    상기 입력 스위치는 NMOS 디플리션형 입력 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  43. 제 27 항에 있어서,
    상기 입력 노드를 포함한 기입 비트 라인을 더 포함하는 것을 특징으로 하는 집적 회로.
  44. 제 27 항에 있어서,
    상기 출력 스위치는,
    제 1 출력 트랜지스터;
    제 2 출력 트랜지스터; 및
    방전 경로를 포함하고,
    상기 제 1 출력 트랜지스터는 상기 방전 경로에 연결된 제 1 소스/드레인을 갖고, 상기 제 2 출력 트랜지스터의 제 1 소스/드레인에 연결된 제 2 소스/드레인을 갖고, 상기 기억 노드에 연결된 게이트를 갖고,
    상기 제 2 출력 트랜지스터는 상기 출력 노드에 연결된 제 2 소스/드레인을 갖고, 출력 스위치 제어 단자로서 기능하는 게이트를 갖는 것을 특징으로 하는 집적 회로.
  45. 제 44 항에 있어서,
    상기 출력 신호는 방전 경로 신호를 포함하는 것을 특징으로 하는 집적 회로.
  46. 제 44 항에 있어서,
    상기 제 1 및 제 2 출력 트랜지스터는 인핸스먼트형 트랜지스터인 것을 특징으로 하는 집적 회로.
  47. 제 44 항에 있어서,
    상기 제 1 및 제 2 출력 트랜지스터는 NMOS 인핸스먼트형 트랜지스터인 것을 특징으로 하는 집적 회로.
  48. 제 47 항에 있어서,
    상기 제 1 및 제 2 출력 트랜지스터는 디플리션형 트랜지스터인 것을 특징으로 하는 집적 회로.
  49. 제 44 항에 있어서,
    상기 제 1 및 제 2 출력 트랜지스터는 NMOS 디플리션형 트랜지스터인 것을 특징으로 하는 집적 회로.
  50. 제 44 항에 있어서,
    상기 제 1 출력 트랜지스터는 PMOS 트랜지스터이고,
    상기 제 2 출력 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 집적 회로.
  51. 제 27 항에 있어서,
    상기 출력 노드를 포함한 판독 비트 라인을 더 포함하는 것을 특징으로 하는 집적 회로.
  52. 제 27 항에 있어서,
    상기 출력 노드를 포함한 판독 비트 라인;
    기준 전압원; 및
    기준 전압 레벨과 판독 비트 라인 전압 레벨간의 차이를 감지하는 감지 증폭기를 더 포함하고,
    상기 출력 스위치는,
    제 1 출력 트랜지스터;
    제 2 출력 트랜지스터; 및
    방전 경로를 포함하고,
    상기 제 1 출력 트랜지스터는 상기 방전 경로에 연결된 제 1 소스/드레인을 갖고, 상기 제 2 출력 트랜지스터의 제 1 소스/드레인에 연결된 제 2 소스/드레인을 갖고, 상기 기억 노드에 연결된 게이트를 갖고,
    상기 제 2 출력 트랜지스터는 상기 판독 비트 라인에 연결된 제 2 소스/드레인을 갖고, 출력 스위치 제어 단자로서 기능하는 게이트를 갖는 것을 특징으로 하는 집적 회로.
  53. 제 52 항에 있어서,
    상기 제 1 출력 트랜지스터는 PMOS 트랜지스터이고,
    상기 제 2 출력 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 집적 회로.
  54. 제 27 항에 있어서,
    상기 입력 노드를 포함한 기입 비트 라인;
    상기 출력 노드를 포함한 판독 비트 라인;
    기준 전압원; 및
    기준 전압 레벨과 판독 비트 라인 전압 레벨간의 차이를 감지하는 감지 증폭기를 더 포함하고,
    상기 입력 스위치는, 상기 기입 비트 라인에 연결된 제 1 소스/드레인을 갖고, 상기 기억 노드와 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 2 PMOS 트랜지스터의 게이트에 연결된 제 2 소스/드레인을 갖고, 입력 스위치 제어 단자로서 기능하는 게이트를 갖는 입력 트랜지스터를 포함하고,
    상기 출력 스위치는,
    제 1 출력 트랜지스터;
    제 2 출력 트랜지스터; 및
    방전 경로를 포함하고,
    상기 제 1 출력 트랜지스터는 상기 방전 경로에 연결된 제 1 소스/드레인을 갖고, 상기 제 2 출력 트랜지스터의 제 1 소스/드레인에 연결된 제 2 소스/드레인을 갖고, 상기 기억 노드에 연결된 게이트를 갖고,
    상기 제 2 출력 트랜지스터는 상기 판독 비트 라인에 연결된 제 2 소스/드레인을 갖고, 출력 스위치 제어 단자로서 기능하는 게이트를 갖는 것을 특징으로 하는 집적 회로.
  55. 제 54 항에 있어서,
    상기 제 1 출력 트랜지스터는 PMOS 트랜지스터이고,
    상기 제 2 출력 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 집적 회로.
  56. 제 27 항에 있어서,
    상기 제한 회로는 상기 결정된 기억 노드 전압 레벨에 도달하는 기억 노드에 응답하여 상기 제 1 NMOS 트랜지스터를 턴오프하도록 연결된 스위치를 포함하는 것을 특징으로 하는 집적 회로.
  57. 제 27 항에 있어서,
    상기 제한 회로는,
    상기 기억 노드가 상기 결정된 기억 노드 전압 레벨 이하인 경우 상기 제 1 NMOS 트랜지스터를 턴온하고,
    상기 기억 노드가 상기 결정된 기억 노드 전압 레벨 이상으로 상승하기 시작하는 경우 상기 제 1 NMOS 트랜지스터를 턴오프함으로써,
    상기 기억 노드를 상기 결정된 기억 노드 전압 레벨로 클램프(clamp)하도록 연결된 스위치를 포함하는 것을 특징으로 하는 집적 회로.
  58. 제 27 항에 있어서,
    상기 제한 회로는, 상기 제 1 NMOS 트랜지스터의 게이트에 연결된 제 1 소스/드레인을 갖고, 상기 기억 노드에 연결된 제 2 소스/드레인을 갖고, 상기 제 2 노드에 연결된 게이트를 갖는 제 5 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  59. 제 27 항에 있어서,
    상기 입력 스위치는 상기 기억 노드에 상기 데이터 입력 신호를 제공하도록 연결되고,
    상기 제한 회로는, 상기 제 1 NMOS 트랜지스터의 게이트에 연결된 제 1 소스/드레인을 갖고, 상기 기억 노드에 연결된 제 2 소스/드레인을 갖고, 상기 풀-다운 노드에 연결된 게이트를 갖는 제 5 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  60. 제 27 항에 있어서,
    상기 제한 회로는, 상기 제 1 NMOS 트랜지스터의 게이트에 연결된 제 1 소스/드레인을 갖고, 상기 기억 노드에 연결된 제 2 소스/드레인을 갖고, 상기 풀-다운 노드에 연결된 게이트를 갖는 제 5 트랜지스터를 포함하고,
    상기 입력 스위치는 상기 제 5 트랜지스터의 상기 제 2 소스/드레인에 상기 입력 데이터 신호를 제공하도록 연결되는 것을 특징으로 하는 집적 회로.
  61. 제 27 항에 있어서,
    상기 제 1 NMOS 트랜지스터의 게이트는 상기 기억 노드에 연결되고,
    상기 제 2 PMOS 트랜지스터의 게이트는 상기 기억 노드에 연결되는 것을 특징으로 하는 집적 회로.
  62. 제 27 항에 있어서,
    상기 제 1 NMOS 트랜지스터의 게이트는 상기 기억 노드에 연결되고,
    상기 제 2 PMOS 트랜지스터의 게이트는 상기 기억 노드에 연결되고,
    상기 제한 회로는, 상기 제 1 NMOS 트랜지스터의 게이트에 연결된 제 1 소스/드레인을 갖고, 상기 기억 노드에 연결된 제 2 소스/드레인을 갖고, 상기 풀-다운 노드에 연결된 게이트를 갖는 제 5 트랜지스터를 포함하고,
    상기 입력 스위치는 상기 제 5 트랜지스터를 통해 상기 제 1 NMOS 트랜지스터의 게이트에 연결되는 것을 특징으로 하는 집적 회로.
  63. 제 27 항에 있어서,
    상기 복수의 규정된 입력 전압 레벨은 복수의 규정된 이산(discrete) 입력 전압 레벨을 포함하는 것을 특징으로 하는 집적 회로.
  64. 제 27 항에 있어서,
    상기 제한 회로는,
    상기 풀-다운 노드가 가장 최근의 데이터 입력 전압 레벨 이하인 경우 상기 제 1 NMOS 트랜지스터를 턴온하고,
    상기 풀-다운 노드가 상기 가장 최근의 데이터 입력 전압 레벨 이상으로 상승하기 시작하는 경우 상기 제 1 NMOS 트랜지스터를 턴오프함으로써,
    상기 기억 노드를 상기 결정된 기억 노드 전압 레벨로 클램프하도록 연결된 스위치를 포함하는 것을 특징으로 하는 집적 회로.
  65. 제 27 항에 있어서,
    상기 제 1 NMOS 트랜지스터의 게이트는 상기 기억 노드에 연결되고,
    상기 제 2 PMOS 트랜지스터의 게이트는 상기 기억 노드에 연결되고,
    상기 제한 회로는,
    상기 풀-다운 노드가 가장 최근의 데이터 입력 전압 레벨 이하인 경우 상기 제 1 NMOS 트랜지스터를 턴온하고,
    상기 풀-다운 노드가 상기 가장 최근의 데이터 입력 전압 레벨 이상으로 상승하기 시작하는 경우 상기 제 1 NMOS 트랜지스터를 턴오프함으로써,
    상기 기억 노드를 상기 결정된 기억 노드 전압 레벨로 클램프하도록 연결된 스위치를 포함하는 것을 특징으로 하는 집적 회로.
  66. 제 27 항에 있어서,
    상기 입력 노드를 포함한 기입 비트 라인;
    상기 출력 노드를 포함한 판독 비트 라인; 및
    상기 판독 비트 라인에만 연결된 프리차지 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  67. 제 1 바이어스 전압 노드에 연결된 제 1 소스/드레인(S/D)을 가진 제 1 NMOS 트랜지스터; 제 1 PMOS 트랜지스터; 상기 제 1 PMOS 트랜지스터의 제 1 S/D에 상기 제 1 NMOS 트랜지스터의 제 2 S/D를 연결하는 풀업 노드(pull-up node); 제 2 NMOS 트랜지스터; 제 2 바이어스 전압 노드에 연결된 제 1 S/D를 가진 제 2 PMOS 트랜지스터; 상기 제 2 NMOS 트랜지스터의 제 1 S/D에 상기 제 2 PMOS 트랜지스터의 제 2 S/D를 연결하는 풀 다운 노드(pull-down node); 및 상기 제 2 NMOS 트랜지스터의 제 2 S/D에 상기 제 1 PMOS 트랜지스터의 제 2 S/D를 연결시키고 상기 제 2 PMOS 트랜지스터의 게이트에 상기 제 1 NMOS 트랜지스터의 게이트를 연결시키는 기억 노드를 포함하는 집적 회로 액세스 방법으로서,
    상기 제 1 바이어스 전압 노드에 공급 바이어스 전압을 제공하는 단계;
    상기 제 2 바이어스 전압 노드에 유효 접지 바이어스 전압을 제공하는 단계;
    상기 제 1 PMOS 트랜지스터의 게이트에 상기 공급 바이어스 전압을 제공하는 단계;
    상기 제 2 NMOS 트랜지스터의 게이트에 상기 유효 접지 바이어스 전압을 제공하는 단계; 및
    상기 제 1 NMOS 트랜지스터의 게이트, 상기 제 2 PMOS 트랜지스터의 게이트 및 상기 기억 노드에 제 1 전압 레벨 또는 제 2 전압 레벨을 갖는 디지털 입력 신호를 부여하는 단계를 포함하고,
    제 1 전압 레벨 디지털 입력 신호는 상기 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터를 턴온시키고 상기 제 2 NMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터를 역 바이어스 시키고,
    제 2 전압 레벨 디지털 입력 신호는 상기 제 2 NMOS 트랜지스터 및 제 2 PMOS 트랜지스터를 턴온시키고 상기 제 1 NMOS 트랜지스터와 상기 제 1 PMOS 트랜지스터를 역 바이어스 시키는 것을 특징으로 하는 집적 회로 액세스 방법.
  68. 제 67 항에 있어서,
    상기 디지털 입력 신호를 부여하는 단계 이후에, 상기 기억 노드의 전압 레벨을 감지하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 액세스 방법.
  69. 제 67 항에 있어서,
    상기 디지털 입력 신호를 부여하는 단계 이후에,
    상기 디지털 입력 신호를 부여하는 단계에서 제 1 전압 레벨 디지털 입력 신호가 부연된 경우 상기 제 2 NMOS 트랜지스터 및 제 2 PMOS 트랜지스터가 역 바이어스되고 상기 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터가 턴온되는 동안 상기 기억 노드의 전압 레벨을 감지하는 단계; 및
    상기 디지털 입력 신호를 부여하는 단계에서 제 2 전압 레벨 디지털 입력 신호가 부여되는 경우 상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터가 역 바이어스가 되고 상기 제 2 NMOS 트랜지스터 및 상기 제 2 PMOS 트랜지스터가 턴온되는 동안 상기 기억 노드의 전압 레벨을 감지하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 액세스 방법.
  70. 제 67 항에 있어서,
    상기 제 1 전압 레벨은 상기 공급 전압 레벨이고,
    상기 제 2 전압 레벨은 상기 유효 접지 전압 레벨인 것을 특징으로 하는 집적 회로 액세스 방법.
  71. 제 1 바이어스 전압 노드에 연결된 제 1 소스/드레인(S/D)을 가진 제 1 NMOS 트랜지스터; 제 1 PMOS 트랜지스터; 상기 제 1 PMOS 트랜지스터의 제 1 S/D에 상기 제 1 NMOS 트랜지스터의 제 2 S/D를 연결하는 풀업 노드; 제 2 NMOS 트랜지스터; 제 2 바이어스 전압 노드에 연결된 제 1 S/D를 가진 제 2 PMOS 트랜지스터; 상기 제 2 NMOS 트랜지스터의 제 1 S/D에 상기 제 2 PMOS 트랜지스터의 제 2 S/D를 연결하는 풀 다운 노드; 및 상기 제 2 NMOS 트랜지스터의 제 2 S/D에 상기 제 1 PMOS 트랜지스터의 제 2 S/D를 연결시키고 상기 제 2 PMOS 트랜지스터의 게이트에 상기 제 1 NMOS 트랜지스터의 게이트를 연결시키는 기억 노드를 포함하는 집적 회로 액세스 방법으로서,
    상기 제 1 바이어스 전압 노드에 공급 바이어스 전압을 제공하는 단계;
    상기 제 2 바이어스 전압 노드에 유효 접지 바이어스 전압을 제공하는 단계;
    상기 제 1 PMOS 트랜지스터의 게이트에, 상기 공급 바이어스 전압 레벨과 상기 유효 접지 바이어스 전압 레벨 사이의 기준 전압 레벨을 제공하는 단계;
    상기 제 2 NMOS 트랜지스터의 게이트에, 상기 공급 바이어스 전압 레벨과 상기 유효 접지 바이어스 전압 레벨 사이의 기준 전압 레벨을 제공하는 단계; 및
    상기 제 1 NMOS 트랜지스터의 게이트, 상기 제 2 PMOS 트랜지스터의 게이트 및 상기 기억 노드에 제 1 전압 레벨 또는 제 2 전압 레벨을 갖는 디지털 입력 신호를 부여하는 단계를 포함하고,
    제 1 전압 레벨 디지털 입력 신호는 상기 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터를 턴온시키고 상기 제 2 NMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터를 역 바이어스 시키고,
    제 2 전압 레벨 디지털 입력 신호는 상기 제 2 NMOS 트랜지스터 및 제 2 PMOS 트랜지스터를 턴온시키고 상기 제 1 NMOS 트랜지스터와 상기 제 1 PMOS 트랜지스터를 역 바이어스 시키는 것을 특징으로 하는 집적 회로 액세스 방법.
  72. 제 71 항에 있어서,
    상기 디지털 입력 신호를 부여하는 단계 이후에, 상기 기억 노드의 전압 레벨을 감지하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 액세스 방법.
  73. 제 71 항에 있어서,
    상기 디지털 입력 신호를 부여하는 단계 이후에,
    상기 디지털 입력 신호를 부여하는 단계에서 제 1 전압 레벨 디지털 입력 신호가 부연된 경우 상기 제 2 NMOS 트랜지스터 및 제 2 PMOS 트랜지스터가 역 바이어스되고 상기 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터가 턴온되는 동안 상기 기억 노드의 전압 레벨을 감지하는 단계; 및
    상기 디지털 입력 신호를 부여하는 단계에서 제 2 전압 레벨 디지털 입력 신호가 부여되는 경우 상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터가 역 바이어스가 되고 상기 제 2 NMOS 트랜지스터 및 상기 제 2 PMOS 트랜지스터가 턴온되는 동안 상기 기억 노드의 전압 레벨을 감지하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 액세스 방법.
  74. 제 71 항에 있어서,
    상기 제 1 전압 레벨은 상기 공급 전압 레벨이고,
    상기 제 2 전압 레벨은 상기 유효 접지 전압 레벨인 것을 특징으로 하는 집적 회로 액세스 방법.
  75. 제 71 항에 있어서,
    상기 제 1 전압 레벨은 상기 공급 전압 레벨이고;
    상기 제 2 전압 레벨은 상기 유효 접지 전압 레벨이고;
    상기 기준 전압 레벨은 상기 공급 바이어스 전압 레벨과 상기 유효 접지 바이어스 전압 레벨 사이의 중간인 것을 특징으로 하는 집적 회로 액세스 방법.
  76. 제 1 바이어스 전압 노드에 연결된 제 1 소스/드레인(S/D)을 가진 제 1 NMOS 트랜지스터; 제 1 PMOS 트랜지스터; 상기 제 1 PMOS 트랜지스터의 제 1 S/D에 상기 제 1 NMOS 트랜지스터의 제 2 S/D를 연결하는 풀업 노드; 제 2 NMOS 트랜지스터; 제 2 바이어스 전압 노드에 연결된 제 1 S/D를 가진 제 2 PMOS 트랜지스터; 상기 제 2 NMOS 트랜지스터의 제 1 S/D에 상기 제 2 PMOS 트랜지스터의 제 2 S/D를 연결하는 풀 다운 노드; 입력 노드; 상기 제 2 NMOS 트랜지스터의 제 2 S/D에 상기 제 1 PMOS 트랜지스터의 제 2 S/D를 연결시키고 상기 제 2 PMOS 트랜지스터의 게이트에 상기 제 1 NMOS 트랜지스터의 게이트를 연결시키는 기억 노드; 출력 노드; 상기 입력 노드로부터 상기 기억 노드에 입력 데이터 신호 정보를 통신하도록 연결된 입력 스위치; 및 상기 출력 노드로부터 상기 기억 노드에 데이터 출력 신호 정보를 통신하는 출력 스위치를 포함하는 집적 회로에서의 데이터값 기억 방법으로서,
    상기 제 1 PMOS 트랜지스터의 게이트에 제 3 바이어스 전압을 제공하는 단계;
    상기 제 2 NMOS 트랜지스터의 게이트에 제 4 바이어스 전압을 제공하는 단계; 및
    상기 기억 노드를 상기 출력 노드로부터 분리하기 위해 상기 출력 스위치를 사용하는 동안, 상기 입력 노드로부터, 상기 제 1 NMOS 트랜지스터의 게이트, 상기 제 2 PMOS 트랜지스터의 게이트, 및 상기 기억 노드에 데이터 입력 신호 정보를 송신하기 위해 상기 입력 스위치를 사용하는 단계를 포함하는 것을 특징으로 하는 집적 회로에서의 데이터값 기억 방법.
  77. 제 76 항에 있어서,
    상기 제 1 바이어스 전압 레벨과 제 3 바이어스 전압 레벨이 동일하고,
    상기 제 2 바이어스 전압 레벨과 제 4 바이어스 전압 레벨이 동일한 것을 특징으로 하는 데이터값 기억 방법.
  78. 제 76 항에 있어서,
    상기 제 3 바이어스 전압 레벨은 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압 사이에 있고,
    상기 제 4 바이어스 전압 레벨은 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압 사이에 있는 것을 특징으로 하는 데이터값 기억 방법.
  79. 제 76 항에 있어서,
    상기 제 3 바이어스 전압 레벨은 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압 사이에 있고,
    상기 제 4 바이어스 전압 레벨은 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압 레벨 사이에 있고,
    상기 제 3 바이어스 전압 레벨과 상기 제 4 바이어스 전압 레벨은 동일한 것을 특징으로 하는 데이터값 기억 방법.
  80. 제 76 항에 있어서,
    상기 제 3 바이어스 전압 레벨은, 상기 제 1 NMOS 트랜지스터와 상기 제 1 PMOS 트랜지스터가 하이(high)로부터 로(low)로의 데이터 신호 전이에 응답하여 역바이어스가 되는 상기 풀업 노드의 전압 레벨을 설정하도록 선택되고,
    상기 제 4 바이어스 전압 레벨은, 상기 제 2 NMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터가 로(low)로부터 하이(high)로의 데이터 신호 전이에 응답하여 역바이어스가 되는 상기 풀다운 노드의 전압 레벨을 설정하도록 선택되는 것을 특징으로 하는 데이터값 기억 방법.
  81. 제 1 바이어스 전압 노드에 연결된 제 1 소스/드레인(S/D)을 가진 제 1 NMOS 트랜지스터; 제 1 PMOS 트랜지스터; 상기 제 1 PMOS 트랜지스터의 제 1 S/D에 상기 제 1 NMOS 트랜지스터의 제 2 S/D를 연결하는 풀업 노드; 제 2 NMOS 트랜지스터; 제 2 바이어스 전압 노드에 연결된 제 1 S/D를 가진 제 2 PMOS 트랜지스터; 상기 제 2 NMOS 트랜지스터의 제 1 S/D에 상기 제 2 PMOS 트랜지스터의 제 2 S/D를 연결하는 풀 다운 노드; 입력 노드; 상기 제 2 NMOS 트랜지스터의 제 2 S/D에 상기 제 1 PMOS 트랜지스터의 제 2 S/D를 연결시키고 상기 제 2 PMOS 트랜지스터의 게이트에 상기 제 1 NMOS 트랜지스터의 게이트를 연결시키는 기억 노드; 출력 노드; 상기 입력 노드로부터 상기 기억 노드에 입력 데이터 신호 정보를 통신하도록 연결된 입력 스위치; 및 상기 출력 노드로부터 상기 기억 노드에 데이터 출력 신호 정보를 통신하는 출력 스위치를 포함하는 집적 회로에서의 데이터값 복구 방법으로서,
    상기 제 1 PMOS 트랜지스터의 게이트에 제 3 바이어스 전압을 제공하는 단계;
    상기 제 2 NMOS 트랜지스터의 게이트에 제 4 바이어스 전압을 제공하는 단계; 및
    상기 기억 노드를 상기 입력 노드로부터 분리하기 위해 상기 입력 스위치를 사용하는 동안, 상기 기억 노드로부터 상기 출력 노드에 출력 데이터 신호 정보를 송신하기 위해 상기 출력 스위치를 사용하는 단계를 포함하는 것을 특징으로 하는 데이터값 복구 방법.
  82. 제 81 항에 있어서,
    상기 제 1 바이어스 전압 레벨과 제 3 바이어스 전압 레벨이 동일하고,
    상기 제 2 바이어스 전압 레벨과 제 4 바이어스 전압 레벨이 동일한 것을 특징으로 하는 데이터값 복구 방법.
  83. 제 81 항에 있어서,
    상기 제 3 바이어스 전압 레벨은 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압 사이에 있고,
    상기 제 4 바이어스 전압 레벨은 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압 레벨 사이에 있는 것을 특징으로 하는 데이터값 복구 방법.
  84. 제 81 항에 있어서,
    상기 제 3 바이어스 전압 레벨은 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압 사이에 있고,
    상기 제 4 바이어스 전압 레벨은 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압 레벨 사이에 있고,
    상기 제 3 바이어스 전압 레벨과 상기 제 4 바이어스 전압 레벨은 동일한 것을 특징으로 하는 데이터값 복구 방법.
  85. 제 81 항에 있어서,
    상기 제 3 바이어스 전압 레벨은, 상기 제 1 NMOS 트랜지스터와 상기 제 1 PMOS 트랜지스터가 하이(high)로부터 로(low)로의 입력 데이터 전이에 응답하여 역바이어스가 되는 상기 풀업 노드의 전압 레벨을 설정하도록 선택되고,
    상기 제 4 바이어스 전압 레벨은, 상기 제 2 NMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터가 로(low)로부터 하이(high)로의 입력 데이터 전이에 응답하여 역바이어스가 되는 상기 풀다운 노드의 전압 레벨을 설정하도록 선택되는 것을 특징으로 하는 데이터값 복구 방법.
  86. 제 1 바이어스 전압 노드에 연결된 제 1 소스/드레인(S/D)을 가진 제 1 NMOS 트랜지스터; 제 1 PMOS 트랜지스터; 상기 제 1 PMOS 트랜지스터의 제 1 S/D에 상기 제 1 NMOS 트랜지스터의 제 2 S/D를 연결하는 풀업 노드; 제 2 NMOS 트랜지스터; 제 2 바이어스 전압 노드에 연결된 제 1 S/D를 가진 제 2 PMOS 트랜지스터; 상기 제 2 NMOS 트랜지스터의 제 1 S/D에 상기 제 2 PMOS 트랜지스터의 제 2 S/D를 연결하는 풀 다운 노드; 및 상기 제 2 NMOS 트랜지스터의 제 2 S/D에 상기 제 1 PMOS 트랜지스터의 제 2 S/D를 연결시키고 상기 제 2 PMOS 트랜지스터의 게이트에 상기 제 1 NMOS 트랜지스터의 게이트를 연결시키는 기억 노드를 포함하는 집적 회로 액세스 방법으로서,
    상기 제 1 바이어스 전압 노드에 공급 바이어스 전압을 제공하는 단계;
    상기 제 2 바이어스 전압 노드에 유효 접지 바이어스 전압을 제공하는 단계;
    상기 제 1 PMOS 트랜지스터의 게이트에 상기 공급 바이어스 전압을 제공하는 단계;
    상기 제 2 NMOS 트랜지스터의 게이트에 상기 유효 접지 바이어스 전압을 제공하는 단계;
    상기 제 1 NMOS 트랜지스터의 게이트, 상기 제 2 PMOS 트랜지스터의 게이트 및 상기 기억 노드에 복수의 각 전압 레벨 중 어느 하나를 갖는 디지털 입력 신호를 부여하는 단계; 및
    상기 기억 노드를, 상기 분리된 디지털 입력 신호의 각 전압 레벨에 의해서 결정되는 전압 레벨로 제한하도록 상기 풀다운 노드의 전압의 함수로서 상기 제 1 NMOS 트랜지스터의 턴온을 조절하는 단계를 포함하는 것을 특징으로 하는 집적 회로 액세스 방법.
  87. 제 86 항에 있어서,
    상기 디지털 임력 신호를 부여하는 단계 이후에, 상기 기억 노드의 전압 레벨을 감지하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 액세스 방법.
  88. 제 1 바이어스 전압 노드에 연결된 제 1 소스/드레인(S/D)을 가진 제 1 NMOS 트랜지스터; 제 1 PMOS 트랜지스터; 상기 제 1 PMOS 트랜지스터의 제 1 S/D에 상기 제 1 NMOS 트랜지스터의 제 2 S/D를 연결하는 풀업 노드; 제 2 NMOS 트랜지스터; 제 2 바이어스 전압 노드에 연결된 제 1 S/D를 가진 제 2 PMOS 트랜지스터; 상기 제 2 NMOS 트랜지스터의 제 1 S/D에 상기 제 2 PMOS 트랜지스터의 제 2 S/D를 연결하는 풀 다운 노드; 및 상기 제 2 NMOS 트랜지스터의 제 2 S/D에 상기 제 1 PMOS 트랜지스터의 제 2 S/D를 연결시키고 상기 제 2 PMOS 트랜지스터의 게이트에 상기 제 1 NMOS 트랜지스터의 게이트를 연결시키는 기억 노드를 포함하는 집적 회로 액세스 방법으로서,
    상기 제 1 바이어스 전압 노드에 공급 바이어스 전압을 제공하는 단계;
    상기 제 2 바이어스 전압 노드에 유효 접지 바이어스 전압을 제공하는 단계;
    상기 제 1 PMOS 트랜지스터의 게이트에, 상기 공급 바이어스 전압 레벨과 상기 유효 접지 바이어스 전압 레벨 사이의 기준 전압 레벨을 제공하는 단계;
    상기 제 2 NMOS 트랜지스터의 게이트에, 상기 공급 바이어스 전압 레벨과 상기 유효 접지 바이어스 전압 레벨 사이의 기준 전압 레벨을 제공하는 단계;
    상기 제 1 NMOS 트랜지스터의 게이트, 상기 제 2 PMOS 트랜지스터의 게이트 및 상기 기억 노드에 복수의 각 전압 레벨 중 어느 하나를 갖는 디지털 입력 신호를 부여하는 단계; 및
    상기 기억 노드를, 상기 분리된 디지털 입력 신호의 각 전압 레벨에 의해 결정되는 전압 레벨로 제한시키도록 상기 풀다운 노드의 전압의 함수로서 상기 제 1 NMOS 트랜지스터의 턴온을 조절하는 단계를 포함하는 것을 특징으로 하는 집적 회로 액세스 방법.
  89. 제 88 항에 있어서,
    상기 디지털 입력 신호를 부여하는 단계 이후에, 상기 기억 노드의 전압 레벨을 감지하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 액세스 방법.
  90. 제 1 바이어스 전압 노드에 연결된 제 1 소스/드레인(S/D)을 가진 제 1 NMOS 트랜지스터; 제 1 PMOS 트랜지스터; 상기 제 1 PMOS 트랜지스터의 제 1 S/D에 상기 제 1 NMOS 트랜지스터의 제 2 S/D를 연결하는 풀업 노드; 제 2 NMOS 트랜지스터; 제 2 바이어스 전압 노드에 연결된 제 1 S/D를 가진 제 2 PMOS 트랜지스터; 상기 제 2 NMOS 트랜지스터의 제 1 S/D에 상기 제 2 PMOS 트랜지스터의 제 2 S/D를 연결하는 풀 다운 노드; 입력 노드; 상기 제 2 NMOS 트랜지스터의 제 2 S/D에 상기 제 1 PMOS 트랜지스터의 제 2 S/D를 연결시키고 상기 제 2 PMOS 트랜지스터의 게이트에 상기 제 1 NMOS 트랜지스터의 게이트를 연결시키는 기억 노드; 출력 노드; 상기 입력 노드로부터 상기 기억 노드에 입력 데이터 신호 정보를 통신하도록 연결된 입력 스위치; 및 상기 출력 노드로부터 상기 기억 노드에 데이터 출력 신호 정보를 통신하는 출력 스위치를 포함하는 집적 회로에서의 데이터값 기억 방법으로서,
    상기 제 1 PMOS 트랜지스터의 게이트에 제 3 바이어스 전압을 제공하는 단계;
    상기 제 2 NMOS 트랜지스터의 게이트에 제 4 바이어스 전압을 제공하는 단계;
    상기 기억 노드를 상기 출력 노드로부터 분리시키기 위해 상기 출력 스위치를 사용하는 동안 상기 입력 노드로부터, 상기 제 1 NMOS 트랜지스터의 게이트 및 상기 제 2 PMOS 트랜지스터의 게이트에 입력 데이터 신호 정보를 송신하기 위해 상기 입력 스위치를 사용하는 단계; 및
    상기 기억 노드를, 가장 최근의 데이터 입력 신호 전압 레벨에 의해서 결정되는 규정된 기억 노드 전압 레벨로 제한시키는 단계를 포함하는 것을 특징으로 하는 집적 회로에서의 데이터값 기억 방법.
  91. 제 90 항에 있어서,
    상기 제 1 바이어스 전압 레벨과 제 3 바이어스 전압 레벨이 동일하고,
    상기 제 2 바이어스 전압 레벨과 제 4 바이어스 전압 레벨이 동일한 것을 특징으로 하는 데이터값 기억 방법.
  92. 제 90 항에 있어서,
    상기 제 3 바이어스 전압 레벨은 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압 사이에 있고,
    상기 제 4 바이어스 전압 레벨은 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압 레벨 사이에 있는 것을 특징으로 하는 데이터값 기억 방법.
  93. 제 90 항에 있어서,
    상기 제 3 바이어스 전압 레벨은 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압 사이에 있고,
    상기 제 4 바이어스 전압 레벨은 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압 레벨 사이에 있고,
    상기 제 3 바이어스 전압 레벨과 상기 제 4 바이어스 전압 레벨은 동일한 것을 특징으로 하는 데이터값 기억 방법.
  94. 제 90 항에 있어서,
    상기 제 3 바이어스 전압 레벨은, 상기 제 1 NMOS 트랜지스터와 상기 제 1 PMOS 트랜지스터가 하이(high)로부터 로(low)로의 데이터 신호 전이에 응답하여 역바이어스가 되는 상기 풀업 노드의 전압 레벨을 설정하도록 선택되고,
    상기 제 4 바이어스 전압 레벨은, 상기 제 2 NMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터가 로(low)로부터 하이(high)로의 데이터 신호 전이에 응답하여 역바이어스가 되는 상기 풀다운 노드의 전압 레벨을 설정하도록 선택되는 것을 특징으로 하는 데이터값 기억 방법.
  95. 제 90 항에 있어서,
    상기 규정된 기억 전압 레벨은 또한 상기 풀다운 노드의 전압 레벨과 기억 노드 전압 레벨 사이의 차분에 의해서 결정되는 것을 특징으로 하는 데이터값 기억 방법.
  96. 제 1 바이어스 전압 노드에 연결된 제 1 소스/드레인(S/D)을 가진 제 1 NMOS 트랜지스터; 제 1 PMOS 트랜지스터; 상기 제 1 PMOS 트랜지스터의 제 1 S/D에 상기 제 1 NMOS 트랜지스터의 제 2 S/D를 연결하는 풀업 노드; 제 2 NMOS 트랜지스터; 제 2 바이어스 전압 노드에 연결된 제 1 S/D를 가진 제 2 PMOS 트랜지스터; 상기 제 2 NMOS 트랜지스터의 제 1 S/D에 상기 제 2 PMOS 트랜지스터의 제 2 S/D를 연결하는 풀 다운 노드; 입력 노드; 상기 제 2 NMOS 트랜지스터의 제 2 S/D에 상기 제 1 PMOS 트랜지스터의 제 2 S/D를 연결시키고 상기 제 2 PMOS 트랜지스터의 게이트에 상기 제 1 NMOS 트랜지스터의 게이트를 연결시키는 기억 노드; 출력 노드; 상기 입력 노드로부터 상기 기억 노드에 입력 데이터 신호 정보를 통신하도록 연결된 입력 스위치; 및 상기 출력 노드로부터 상기 기억 노드에 데이터 출력 신호 정보를 통신하는 출력 스위치를 포함하는 집적 회로에서의 데이터값 복구 방법으로서,
    상기 제 1 PMOS 트랜지스터의 게이트에 제 3 바이어스 전압을 제공하는 단계;
    상기 제 2 NMOS 트랜지스터의 게이트에 제 4 바이어스 전압을 제공하는 단계;
    상기 기억 노드를 상기 입력 노드로부터 분리시키 위해 상기 입력 스위치를 사용하는 동안 상기 기억 노드로부터 상기 출력 노드에 데이터 신호 정보를 통신하기 위해 상기 출력 스위치를 사용하는 단계; 및
    상기 기억 노드를, 가장 최근의 데이터 입력 신호 전압 레벨에 의해서 결정된 규정된 전압 노드 전압 레벨로 제한시키는 단계를 포함하는 것을 특징으로 하는 집적 회로에서의 데이터값 복구 방법.
  97. 제 96 항에 있어서,
    상기 제 1 바이어스 전압 레벨과 제 3 바이어스 전압 레벨이 동일하고,
    상기 제 2 바이어스 전압 레벨과 제 4 바이어스 전압 레벨이 동일한 것을 특징으로 하는 데이터값 복구 방법.
  98. 제 96 항에 있어서,
    상기 제 3 바이어스 전압 레벨은 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압 사이에 있고,
    상기 제 4 바이어스 전압 레벨은 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압 사이에 있는 것을 특징으로 하는 데이터값 복구 방법.
  99. 제 96 항에 있어서,
    상기 제 3 바이어스 전압 레벨은 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압 사이에 있고,
    상기 제 4 바이어스 전압 레벨은 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압 레벨 사이에 있고,
    상기 제 3 바이어스 전압 레벨과 상기 제 4 바이어스 전압 레벨은 동일한 것을 특징으로 하는 데이터값 복구 방법.
  100. 제 96 항에 있어서,
    상기 제 3 바이어스 전압 레벨은, 상기 제 1 NMOS 트랜지스터와 상기 제 1 PMOS 트랜지스터가 하이(high)로부터 로(low)로의 데이터 신호 전이에 응답하여 역바이어스가 되는 상기 풀업 노드의 전압 레벨을 설정하도록 선택되고,
    상기 제 4 바이어스 전압 레벨은, 상기 제 2 NMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터가 로(low)로부터 하이(high)로의 데이터 신호 전이에 응답하여 역바이어스가 되는 상기 풀다운 노드의 전압 레벨을 설정하도록 선택되는 것을 특징으로 하는 데이터값 복구 방법.
  101. 제 96 항에 있어서,
    상기 규정된 기억 전압 레벨은 또한 상기 풀다운 노드의 전압 레벨과 기억 노드 전압 레벨 사이의 차분에 의해서 결정되는 것을 특징으로 하는 데이터값 복구 방법.
  102. 제 1 PMOS 및 NMOS 트랜지스터의 상호 접속된 소스/드레인(S/D)을 구비한 제 1 데이터 노드를 갖는 제 1 높은 문턱 전압 PMOS 트랜지스터 및 제 1 높은 문턱 전압 NMOS 트랜지스터를 포함하는 제 1 인버터;
    제 2 PMOS 및 NMOS 트랜지스터의 상호 접속된 소스/드레인(S/D)을 구비한 제 2 데이터 노드를 갖는 제 2 높은 문턱 전압 PMOS 트랜지스터 및 제 2 높은 문턱 전압 NMOS 트랜지스터를 포함하는 제 2 인버터;
    상기 제 1 데이터 노드, 상기 제 2 PMOS 트랜지스터의 게이트, 및 상기 제 2 NMOS 트랜지스터의 게이트에 연결된 제 1 S/D를 포함하고, 제 1 데이터 액세스 노드에 연결된 제 2 S/D를 포함하고, 제 1 액세스 제어 노드에 연결된 게이트를 포함하는 제 1 낮은 문턱 전압 액세스 트랜지스터; 및
    상기 제 2 데이터 노드, 상기 제 1 PMOS 트랜지스터의 게이트, 및 상기 제 1 NMOS 트랜지스터의 게이트에 연결된 제 1 S/D를 포함하고, 제 2 데이터 액세스 노드에 연결된 제 2 S/D를 포함하고, 제 2 액세스 제어 노드에 연결된 게이트를 포함하는 제 2 낮은 문턱 전압 액세스 트랜지스터
    를 포함하는 래치를 구비한 집적 회로로서,
    상기 제 1 PMOS 및 제 1 NMOS 트랜지스터의 게이트는 상기 제 2 데이터 노드에 연결되고,
    상기 제 2 PMOS 및 제 2 NMOS 트랜지스터의 게이트는 상기 제 1 데이터 노드에 연결되는 것을 특징으로 하는 집적 회로.
  103. 제 102 항에 있어서,
    상기 제 1 및 제 2 제어 노드는 공통인 것을 특징으로 하는 집적 회로.
  104. 제 102 항에 있어서,
    상기 제 1 데이터 액세스 노드를 포함한 제 1 비트 라인(BL);
    상기 제 2 데이터 액세스 노드를 포함한 제 2 비트 라인(BL-bar); 및
    상기 제 1 및 제 2 액세스 제어 노드를 포함한 워드 라인(WL)을 더 포함하는 것을 특징으로 하는 집적 회로.
  105. 제 102 항에 있어서,
    상기 제 1 액세스 트랜지스터는 NMOS 트랜지스터이고,
    상기 제 2 액세스 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 집적 회로.
  106. 제 1 PMOS 및 NMOS 트랜지스터의 상호 접속된 소스/드레인(S/D)을 구비한 제 1 데이터 노드를 갖는 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터를 포함하는 제 1 인버터, 및 제 2 PMOS 및 NMOS 트랜지스터의 상호 접속된 소스/드레인(S/D)을 구비한 제 2 데이터 노드를 갖는 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터를 포함하는 제 2 인버터를 포함하는 래치 회로;
    상기 제 1 데이터 노드와 상기 제 2 PMOS 트랜지스터의 게이트와 상기 제 2 NMOS 트랜지스터의 게이트에 연결된 제 1 S/D, 제 1 데이터 액세스 노드에 연결된 제 2 S/D, 및 제 1 액세스 제어 노드에 연결된 게이트를 포함하는 액세스 트랜지스터를 포함하는 입력 스위치; 및
    상기 제 1 데이터 노드 또는 상기 제 2 데이터 노드 중 하나로부터 상기 제 1 데이터 액세스 노드 또는 제 2 데이터 액세스 노드 중 하나에 기억 데이터 값을 선택적으로 통신하도록 연결되는 출력 스위치를 구비하고,
    상기 제 1 PMOS 및 제 1 NMOS 트랜지스터의 게이트는 상기 제 2 데이터 노드에 연결되고,
    상기 제 2 PMOS 및 제 2 NMOS 트랜지스터의 게이트는 상기 제 1 데이터 노드에 연결되는 것을 특징으로 하는 집적 회로.
  107. 제 106 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  108. 제 106 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 액세스 제어 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  109. 제 106 항에 있어서,
    상기 제1 데이터 액세스 노드 및 상기 제 2 데이터 액세스 노드를 포함하는 비트 라인을 더 포함하는 것을 특징으로 하는 집적 회로.
  110. 제 106 항에 있어서,
    상기 제 1 데이터 액세스 노드를 포함한 제 1 비트 라인; 및
    상기 제 2 데이터 액세스 노드를 포함한 제 2 비트 라인을 더 포함하는 것을 특징으로 하는 집적 회로.
  111. 제 110 항에 있어서,
    상기 제 1 비트 라인 또는 상기 제 2 비트 라인 중 하나에만 연결된 프리차지 회로를 포함하는 것을 특징으로 하는 집적 회로.
  112. 제 106 항에 있어서,
    상기 출력 스위치는,
    제 1 출력 트랜지스터;
    제 2 출력 트랜지스터; 및
    방전 경로를 포함하고,
    상기 제 1 출력 트랜지스터는, 상기 방전 경로에 연결된 제 1 S/D를 갖고, 상기 제 2 출력 트랜지스터의 제 1 S/D에 연결된 제 2 S/D를 갖고, 상기 제 1 데이터 노드 또는 상기 제 2 데이터 노드 중 하나에 연결된 게이트를 갖고,
    상기 제 2 출력 트랜지스터는, 상기 제 1 데이터 액세스 노드 또는 상기 제 2 데이터 액세스 노드 중 하나에 연결된 제 2 소스/드레인을 갖고, 제 2 액세스 제어 노드에 연결된 게이트를 갖는 것을 특징으로 하는 집적 회로.
  113. 제 112 항에 있어서,
    상기 제 1 및 제 2 PMOS 트랜지스터는 제 1 문턱 전압을 갖고,
    상기 제 1 및 제 2 NMOS 트랜지스터는 제 2 문턱 전압을 갖고,
    상기 제 1 액세스 제어 트랜지스터는 제 3 문턱 전압을 갖고,
    상기 제 1 및 제 2 출력 트랜지스터는 제 4 문턱 전압을 갖는 것을 특징으로 하는 집적 회로.
  114. 제 112 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 액세스 제어 트랜지스터는 낮은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  115. 제 112 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 액세스 제어 트랜지스터는 중간 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  116. 제 112 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 액세스 제어 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  117. 제 112 항에 있어서,
    상기 제 1 데이터 액세스 노드 및 상기 제 2 데이터 액세스 노드를 포함하는 비트 라인;
    상기 제 1 액세스 제어 노드를 포함하는 기입 워드 라인; 및
    상기 제 2 액세스 제어 노드를 포함하는 판독 워드 라인을 더 포함하는 것을 특징으로 하는 집적 회로.
  118. 제 112 항에 있어서,
    상기 제 1 데이터 액세스 노드를 포함하는 제 1 비트 라인;
    상기 제 2 데이터 액세스 노드를 포함하는 제 2 비트 라인;
    상기 제 1 액세스 제어 노드를 포함하는 기입 워드 라인; 및
    상기 제 2 액세스 제어 노드를 포함하는 판독 워드 라인을 더 포함하는 것을 특징으로 하는 집적 회로.
  119. 제 118 항에 있어서,
    상기 제 1 또는 제 2 비트 라인 중 하나에만 연결된 프리차지 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  120. 제 1 PMOS 및 NMOS 트랜지스터의 상호 접속된 소스/드레인(S/D)을 구비한 제 1 데이터 노드를 갖는 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터를 포함하는 제 1 인버터, 및 제 2 PMOS 및 NMOS 트랜지스터의 상호 접속된 소스/드레인(S/D)을 구비한 제 2 데이터 노드를 갖는 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터를 포함하는 제 2 인버터를 포함하는 래치 회로;
    제 1 비트 라인;
    제 2 비트 라인;
    기입 워드 라인;
    판독 워드 라인;
    상기 제 1 데이터 노드와 상기 제 2 PMOS 트랜지스터의 게이트와 상기 제 2 NMOS 트랜지스터의 게이트에 연결된 제 1 S/D, 제 1 데이터 액세스 노드에 연결된 제 2 S/D, 및 상기 기입 워드 라인에 연결된 게이트를 포함하는 액세스 트랜지스터를 포함하는 입력 스위치; 및
    제 1 출력 트랜지스터, 제 2 출력 트랜지스터, 및 방전 경로를 포함하는 출력 스위치를 구비하고,
    상기 제 1 PMOS 및 제 1 NMOS 트랜지스터의 게이트는 상기 제 2 데이터 노드에 연결되고,
    상기 제 2 PMOS 및 제 2 NMOS 트랜지스터의 게이트는 상기 제 1 데이터 노드에 연결되고,
    상기 제 1 출력 트랜지스터는, 상기 방전 경로에 연결된 제 1 S/D를 갖고, 상기 제 2 출력 트랜지스터의 제 1 S/D에 연결된 제 2 S/D를 갖고, 상기 제 1 데이터 노드 또는 상기 제 2 데이터 노드 중 하나에 연결된 게이트를 갖고,
    상기 제 2 출력 트랜지스터는, 상기 제 2 비트 라인에 연결된 제 2 S/D를 갖고, 상기 판독 워드 라인에 연결된 게이트를 갖는 것을 특징으로 하는 집적 회로.
  121. 제 120 항에 있어서,
    상기 제 1 및 제 2 PMOS 트랜지스터는 제 1 문턱 전압을 갖고,
    상기 제 1 및 제 2 NMOS 트랜지스터는 제 2 문턱 전압을 갖고,
    상기 제 1 액세스 제어 트랜지스터는 제 3 문턱 전압을 갖고,
    상기 제 1 및 제 2 출력 트랜지스터는 제 4 문턱 전압을 갖는 것을 특징으로 하는 집적 회로.
  122. 제 120 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 액세스 제어 트랜지스터는 낮은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  123. 제 120 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 액세스 제어 트랜지스터는 중간 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  124. 제 120 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 액세스 제어 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  125. 제 120 항에 있어서,
    상기 제 1 비트 라인 또는 상기 제 2 비트 라인 중 하나에만 연결된 프리차지 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  126. 제 1 PMOS 및 NMOS 트랜지스터의 상호 접속된 소스/드레인(S/D)을 구비한 제 1 데이터 노드를 갖는 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터를 포함하는 제 1 인버터, 및 제 2 PMOS 및 NMOS 트랜지스터의 상호 접속된 소스/드레인(S/D)을 구비한 제 2 데이터 노드를 갖는 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터를 포함하는 제 2 인버터를 포함하는 래치 회로;
    상기 제 1 데이터 노드와 상기 제 2 PMOS 트랜지스터의 게이트와 상기 제 2 NMOS 트랜지스터의 게이트에 연결된 제 1 S/D, 제 1 데이터 액세스 노드에 연결된 제 2 S/D, 및 제 1 액세스 제어 노드에 연결된 게이트를 포함하는 액세스 트랜지스터를 포함하는 입력 스위치;
    상기 제 1 데이터 노드 또는 상기 제 2 데이터 노드 중 하나로부터 상기 제 1 데이터 액세스 노드 또는 제 2 데이터 액세스 노드 중 하나에 기억 데이터 값을 선택적으로 통신하도록 연결되는 제 1 출력 스위치; 및
    상기 제 1 데이터 노드 또는 상기 제 2 데이터 노드 중 다른 하나로부터 상기 제 1 데이터 액세스 노드 또는 제 2 데이터 액세스 노드 중 다른 하나에 기억 데이터 값을 선택적으로 통신하도록 연결되는 제 2 출력 스위치를 구비하고,
    상기 제 1 PMOS 및 제 1 NMOS 트랜지스터의 게이트는 상기 제 2 데이터 노드에 연결되고,
    상기 제 2 PMOS 및 제 2 NMOS 트랜지스터의 게이트는 상기 제 1 데이터 노드에 연결되는 것을 특징으로 하는 집적 회로.
  127. 제 126 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  128. 제 126 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 액세스 제어 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  129. 제 126 항에 있어서,
    상기 제 1 데이터 액세스 노드를 포함한 제 1 비트 라인; 및
    상기 제 2 데이터 액세스 노드를 포함한 제 2 비트 라인을 더 포함하는 것을 특징으로 하는 집적 회로.
  130. 제 129 항에 있어서,
    상기 제 1 비트 라인과 상기 제 2 비트 라인 중 하나에만 연결된 프리차지 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  131. 제 126 항에 있어서,
    상기 제 1 출력 스위치는,
    제 1 출력 트랜지스터;
    제 2 출력 트랜지스터; 및
    제 1 방전 경로를 포함하고,
    상기 제 1 출력 트랜지스터는, 상기 제 1 방전 경로에 연결된 제 1 S/D를 갖고, 상기 제 2 출력 트랜지스터의 제 1 S/D에 연결된 제 2 S/D를 갖고, 상기 제 1 데이터 노드 또는 상기 제 2 데이터 노드 중 하나에 연결된 게이트를 갖고,
    상기 제 2 출력 트랜지스터는, 상기 제 1 데이터 액세스 노드 또는 상기 제 2 데이터 액세스 노드 중 하나에 연결된 제 2 S/D를 갖고, 제 2 액세스 제어 노드에 연결된 게이트를 갖고,
    상기 제 2 출력 스위치는,
    제 3 출력 트랜지스터;
    제 4 출력 트랜지스터; 및
    제 2 방전 경로를 포함하고,
    상기 제 3 출력 트랜지스터는, 상기 제 2 방전 경로에 연결된 제 1 S/D를 갖고, 상기 제 4 출력 트랜지스터의 제 1 S/D에 연결된 제 2 S/D를 갖고, 상기 제 1 데이터 노드 또는 상기 제 2 데이터 노드 중 다른 하나에 연결된 게이트를 갖고,
    상기 제 4 출력 트랜지스터는, 상기 제 1 데이터 액세스 노드 또는 상기 제 2 데이터 액세스 노드 중 다른 하나에 연결된 제 2 S/D를 갖고, 제 3 액세스 제어 노드에 연결된 게이트를 갖는 것을 특징으로 하는 집적 회로.
  132. 제 131 항에 있어서,
    상기 제 1 및 제 2 PMOS 트랜지스터는 제 1 문턱 전압을 갖고,
    상기 제 1 및 제 2 NMOS 트랜지스터는 제 2 문턱 전압을 갖고,
    상기 제 1 액세스 제어 트랜지스터는 제 3 문턱 전압을 갖고,
    상기 제 1, 제 2, 제 3 및 제 4 출력 트랜지스터는 제 4 문턱 전압을 갖는 것을 특징으로 하는 집적 회로.
  133. 제 131 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 낮은 문턱 전압 트랜지스터이고,
    상기 제 1, 제 2, 제 3 및 제 4 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  134. 제 131 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 중간 문턱 전압 트랜지스터이고,
    상기 제 1, 제 2, 제 3 및 제 4 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  135. 제 131 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1, 제 2, 제 3 및 제 4 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  136. 제 131 항에 있어서,
    상기 제 1 데이터 액세스 노드를 포함하는 제 1 비트 라인;
    상기 제 2 데이터 액세스 노드를 포함하는 제 2 비트 라인;
    상기 제 1 액세스 제어 노드를 포함하는 기입 워드 라인; 및
    상기 제 2 액세스 제어 노드를 포함하는 판독 워드 라인을 더 포함하는 것을 특징으로 하는 집적 회로.
  137. 제 136 항에 있어서,
    상기 제 1 비트 라인 또는 상기 제 2 비트 라인 중 하나에만 연결된 프리차지 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  138. 제 1 PMOS 및 NMOS 트랜지스터의 상호 접속된 소스/드레인(S/D)을 구비한 제 1 데이터 노드를 갖는 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터를 포함하는 제 1 인버터, 및 제 2 PMOS 및 NMOS 트랜지스터의 상호 접속된 소스/드레인(S/D)을 구비한 제 2 데이터 노드를 갖는 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터를 포함하는 제 2 인버터를 포함하는 래치 회로;
    제 1 비트 라인;
    제 2 비트 라인;
    기입 워드 라인;
    제 1 판독 워드 라인;
    제 2 판독 워드 라인;
    상기 제 1 데이터 노드와 상기 제 2 PMOS 트랜지스터의 게이트와 상기 제 2 NMOS 트랜지스터의 게이트에 연결된 제 1 S/D, 상기 제 1 비트 라인 또는 상기 제 2 비트 라인 중 하나에 연결된 제 2 S/D, 및 상기 기입 워드 라인에 연결된 게이트를 포함하는 액세스 트랜지스터를 포함하는 입력 스위치;
    제 1 출력 트랜지스터, 제 2 출력 트랜지스터, 및 제 1 방전 경로를 포함하는 제 1 출력 스위치; 및
    제 3 출력 트랜지스터, 제 4 출력 트랜지스터, 및 제 2 방전 경로를 포함하는 제 2 출력 스위치를 구비하고,
    상기 제 1 PMOS 및 제 1 NMOS 트랜지스터의 게이트는 상기 제 2 데이터 노드에 연결되고,
    상기 제 2 PMOS 및 제 2 NMOS 트랜지스터의 게이트는 상기 제 1 데이터 노드에 연결되고,
    상기 제 1 출력 트랜지스터는, 상기 제 1 방전 경로에 연결된 제 1 S/D를 갖고, 상기 제 2 출력 트랜지스터의 제 1 S/D에 연결된 제 2 S/D를 갖고, 상기 제 1 데이터 노드 또는 상기 제 2 데이터 노드 중 하나에 연결된 게이트를 갖고,
    상기 제 2 출력 트랜지스터는, 상기 제 1 비트 라인 또는 상기 제 2 비트 라인 중 하나에 연결된 제 2 S/D를 갖고, 상기 제 1 판독 워드 라인에 연결된 게이트를 갖고,
    상기 제 3 출력 트랜지스터는, 상기 제 2 방전 경로에 연결된 제 1 S/D를 갖고, 상기 제 4 출력 트랜지스터의 제 1 S/D에 연결된 제 2 S/D를 갖고, 상기 제 1 데이터 노드 또는 상기 제 2 데이터 노드 중 다른 하나에 연결된 게이트를 갖고,
    상기 제 4 출력 트랜지스터는, 상기 제 1 비트 라인 또는 상기 제 2 비트 라인 중 다른 하나에 연결된 제 2 S/D를 갖고, 상기 제 2 판독 워드 라인에 연결된 게이트를 갖는 것을 특징으로 하는 집적 회로.
  139. 제 138 항에 있어서,
    상기 제 1 및 제 2 PMOS 트랜지스터는 제 1 문턱 전압을 갖고,
    상기 제 1 및 제 2 NMOS 트랜지스터는 제 2 문턱 전압을 갖고,
    상기 제 1 액세스 제어 트랜지스터는 제 3 문턱 전압을 갖고,
    상기 제 1, 제 2, 제 3 및 제 4 출력 트랜지스터는 제 4 문턱 전압을 갖는 것을 특징으로 하는 집적 회로.
  140. 제 138 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 낮은 문턱 전압 트랜지스터이고,
    상기 제 1, 제 2, 제 3 및 제 4 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  141. 제 138 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 중간 문턱 전압 트랜지스터이고,
    상기 제 1, 제 2, 제 3 및 제 4 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  142. 제 138 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1, 제 2, 제 3 및 제 4 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  143. 제 138 항에 있어서,
    상기 제 1 비트 라인 또는 상기 제 2 비트 라인 중 하나에만 연결된 프리차지 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  144. 제 1 PMOS 및 NMOS 트랜지스터의 상호 접속된 소스/드레인(S/D)을 구비한 제 1 데이터 노드를 갖는 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터를 포함하는 제 1 인버터, 및 제 2 PMOS 및 NMOS 트랜지스터의 상호 접속된 소스/드레인(S/D)을 구비한 제 2 데이터 노드를 갖는 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터를 포함하는 제 2 인버터를 포함하는 래치 회로;
    상기 제 1 데이터 노드와 상기 제 2 PMOS 트랜지스터의 게이트와 상기 제 2 NMOS 트랜지스터의 게이트에 연결된 제 1 S/D, 제 1 데이터 액세스 노드에 연결된 제 2 S/D, 및 제 1 액세스 제어 노드에 연결된 게이트를 포함하는 제 1 액세스 트랜지스터; 및 상기 제 2 데이터 노드와 상기 제 1 PMOS 트랜지스터의 게이트와 상기 제 1 NMOS 트랜지스터의 게이트에 연결된 제 1 S/D, 제 2 데이터 액세스 노드에 연결된 제 2 S/D, 및 제 2 액세스 제어 노드에 연결된 게이트를 포함하는 제 2 액세스 트랜지스터를 포함하는 입력 스위치; 및
    상기 제 1 데이터 노드 또는 상기 제 2 데이터 노드 중 하나로부터 상기 제 1 데이터 액세스 노드 또는 상기 제 2 데이터 액세스 노드 중 하나로 기억된 데이터 값을 선택적으로 통신하도록 연결되는 출력 스위치를 구비하고,
    상기 제 1 PMOS 및 제 1 NMOS 트랜지스터의 게이트는 상기 제 2 데이터 노드에 연결되고,
    상기 제 2 PMOS 및 제 2 NMOS 트랜지스터의 게이트는 상기 제 1 데이터 노드에 연결되는 것을 특징으로 하는 집적 회로.
  145. 제 144 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  146. 제 144 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  147. 제 144 항에 있어서,
    상기 제 1 데이터 액세스 노드를 포함한 제 1 비트 라인; 및
    상기 제 2 데이터 액세스 노드를 포함한 제 2 비트 라인을 더 포함하는 것을 특징으로 하는 집적 회로.
  148. 제 147 항에 있어서,
    상기 제 1 비트 라인 또는 상기 제 2 비트 라인 중 하나에만 연결된 프리차지 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  149. 제 144 항에 있어서,
    상기 출력 스위치는,
    제 1 출력 트랜지스터;
    제 2 출력 트랜지스터; 및
    방전 경로를 포함하고,
    상기 제 1 출력 트랜지스터는, 상기 방전 경로에 연결된 제 1 S/D를 갖고, 상기 제 2 출력 트랜지스터의 제 1 S/D에 연결된 제 2 S/D를 갖고, 상기 제 1 데이터 노드 또는 상기 제 2 데이터 노드 중 하나에 연결된 게이트를 갖고,
    상기 제 2 출력 트랜지스터는, 상기 제 1 데이터 액세스 노드 또는 상기 제 2 데이터 액세스 노드 중 하나에 연결된 제 2 소스/드레인을 갖고, 제 3 액세스 제어 노드에 연결된 게이트를 갖는 것을 특징으로 하는 집적 회로.
  150. 제 149 항에 있어서,
    상기 제 1 및 제 2 PMOS 트랜지스터는 제 1 문턱 전압을 갖고,
    상기 제 1 및 제 2 NMOS 트랜지스터는 제 2 문턱 전압을 갖고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 제 3 문턱 전압을 갖고,
    상기 제 1 및 제 2 출력 트랜지스터는 제 4 문턱 전압을 갖는 것을 특징으로 하는 집적 회로.
  151. 제 149 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 낮은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  152. 제 149 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 중간 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  153. 제 149 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  154. 제 149 항에 있어서,
    상기 제 1 데이터 액세스 노드를 포함하는 제 1 비트 라인;
    상기 제 2 데이터 액세스 노드를 포함하는 제 2 비트 라인;
    상기 제 1 및 제 2 액세스 제어 노드를 포함하는 기입 워드 라인; 및
    상기 제 2 액세스 제어 노드를 포함하는 판독 워드 라인을 더 포함하는것을 특징으로 하는 집적 회로.
  155. 제 154 항에 있어서,
    상기 제 1 비트 라인 또는 상기 제 2 비트 라인 중 하나에만 연결된 프리차지 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  156. 제 1 PMOS 및 NMOS 트랜지스터의 상호 접속된 소스/드레인(S/D)을 구비한 제 1 데이터 노드를 갖는 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터를 포함하는 제 1 인버터, 및 제 2 PMOS 및 NMOS 트랜지스터의 상호 접속된 소스/드레인(S/D)을 구비한 제 2 데이터 노드를 갖는 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터를 포함하는 제 2 인버터를 포함하는 래치 회로;
    제 1 비트 라인;
    제 2 비트 라인;
    기입 워드 라인;
    판독 워드 라인;
    상기 제 1 데이터 노드와 상기 제 2 PMOS 트랜지스터의 게이트와 상기 제 2 NMOS 트랜지스터의 게이트에 연결된 제 1 S/D, 상기 제 1 비트 라인에 연결된 제 2 S/D, 및 상기 기입 워드 라인에 연결된 게이트를 포함하는 제 1 액세스 트랜지스터; 및 상기 제 2 데이터 노드와 상기 제 1 PMOS 트랜지스터의 게이트와 상기 제 1 NMOS 트랜지스터의 게이트에 연결된 제 1 S/D, 상기 제 2 비트 라인에 연결된 제 2 S/D, 및 상기 기입 워드 라인에 연결된 게이트를 포함하는 제 2 액세스 트랜지스터를 포함하는 입력 스위치; 및
    제 1 출력 트랜지스터, 제 2 출력 트랜지스터, 및 방전 경로를 포함하는 출력 스위치를 구비하고,
    상기 제 1 PMOS 및 제 1 NMOS 트랜지스터의 게이트는 상기 제 2 데이터 노드에 연결되고,
    상기 제 2 PMOS 및 제 2 NMOS 트랜지스터의 게이트는 상기 제 1 데이터 노드에 연결되고,
    상기 제 1 출력 트랜지스터는, 상기 방전 경로에 연결된 제 1 S/D를 갖고, 상기 제 2 출력 트랜지스터의 제 1 S/D에 연결된 제 2 S/D를 갖고, 상기 제 1 데이터 노드 또는 상기 제 2 데이터 노드 중 하나에 연결된 게이트를 갖고,
    상기 제 2 출력 트랜지스터는, 상기 제 1 비트 라인 또는 상기 제 2 비트 라인 중 하나에 연결된 제 2 S/D를 갖고, 상기 판독 워드 라인에 연결된 게이트를 갖는 것을 특징으로 하는 집적 회로.
  157. 제 156 항에 있어서,
    상기 제 1 및 제 2 PMOS 트랜지스터는 제 1 문턱 전압을 갖고,
    상기 제 1 및 제 2 NMOS 트랜지스터는 제 2 문턱 전압을 갖고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 제 3 문턱 전압을 갖고,
    상기 제 1 및 제 2 출력 트랜지스터는 제 4 문턱 전압을 갖는 것을 특징으로 하는 집적 회로.
  158. 제 156 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 낮은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  159. 제 156 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 중간 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  160. 제 156 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  161. 제 156 항에 있어서,
    상기 제 1 비트 라인 또는 상기 제 2 비트 라인 중 하나에만 연결된 프리차지 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  162. 제 1 PMOS 및 NMOS 트랜지스터의 상호 접속된 소스/드레인(S/D)을 구비한 제 1 데이터 노드를 갖는 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터를 포함하는 제 1 인버터, 및 제 2 PMOS 및 NMOS 트랜지스터의 상호 접속된 소스/드레인(S/D)을 구비한 제 2 데이터 노드를 갖는 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터를 포함하는 제 2 인버터를 포함하는 래치 회로;
    상기 제 1 데이터 노드와 상기 제 2 PMOS 트랜지스터의 게이트와 상기 제 2 NMOS 트랜지스터의 게이트에 연결된 제 1 S/D, 제 1 데이터 액세스 노드에 연결된 제 2 S/D, 및 제 1 액세스 제어 노드에 연결된 게이트를 포함하는 제 1 액세스 트랜지스터; 및 상기 제 2 데이터 노드와 상기 제 1 PMOS 트랜지스터의 게이트와 상기 제 1 NMOS 트랜지스터의 게이트에 연결된 제 1 S/D, 제 2 데이터 액세스 노드에 연결된 제 2 S/D, 및 제 1 액세스 제어 노드에 연결된 게이트를 포함하는 제 2 액세스 트랜지스터를 포함하는 입력 스위치;
    상기 제 1 데이터 노드 또는 상기 제 2 데이터 노드 중 하나로부터 상기 제 1 데이터 액세스 노드 또는 상기 제 2 데이터 액세스 노드 중 하나에 기억 데이터 값을 선택적으로 통신하도록 연결되는 제 1 출력 스위치; 및
    상기 제 1 데이터 노드 또는 상기 제 2 데이터 노드 중 다른 하나로부터 상기 제 1 데이터 액세스 노드 또는 상기 제 2 데이터 액세스 노드 중 다른 하나에 기억 데이터 값을 선택적으로 통신하도록 연결되는 제 2 출력 스위치를 구비하고,
    상기 제 1 PMOS 및 제 1 NMOS 트랜지스터의 게이트는 상기 제 2 데이터 노드에 연결되고,
    상기 제 2 PMOS 및 제 2 NMOS 트랜지스터의 게이트는 상기 제 1 데이터 노드에 연결되는 것을 특징으로 하는 집적 회로.
  163. 제 162 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  164. 제 162 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  165. 제 164 항에 있어서,
    상기 제 1 데이터 액세스 노드를 포함한 제 1 비트 라인; 및
    상기 제 2 데이터 액세스 노드를 포함한 제 2 비트 라인을 더 포함하는 것을 특징으로 하는 집적 회로.
  166. 제 164 항에 있어서,
    상기 제 1 비트 라인 또는 상기 제 2 비트 라인 중 하나에만 연결된 프리차지 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  167. 제 166 항에 있어서,
    상기 제 1 출력 스위치는,
    제 1 출력 트랜지스터;
    제 2 출력 트랜지스터; 및
    제 1 방전 경로를 포함하고,
    상기 제 1 출력 트랜지스터는, 상기 제 1 방전 경로에 연결된 제 1 S/D를 갖고, 상기 제 2 출력 트랜지스터의 제 1 S/D에 연결된 제 2 S/D를 갖고, 상기 제 1 데이터 노드 또는 상기 제 2 데이터 노드 중 하나에 연결된 게이트를 갖고,
    상기 제 2 출력 트랜지스터는, 상기 제 1 데이터 액세스 노드 또는 상기 제 2 데이터 액세스 노드 중 하나에 연결된 제 2 S/D를 갖고, 제 3 액세스 제어 노드에 연결된 게이트를 갖고,
    상기 제 2 출력 스위치는,
    제 3 출력 트랜지스터;
    제 4 출력 트랜지스터; 및
    제 2 방전 경로를 포함하고,
    상기 제 3 출력 트랜지스터는, 상기 제 2 방전 경로에 연결된 제 1 S/D를 갖고, 상기 제 4 출력 트랜지스터의 제 1 S/D에 연결된 제 2 S/D를 갖고, 상기 제 1 데이터 노드 또는 상기 제 2 데이터 노드 중 다른 하나에 연결된 게이트를 갖고,
    상기 제 4 출력 트랜지스터는, 상기 제 1 데이터 액세스 노드 또는 상기 제 2 데이터 액세스 노드 중 다른 하나에 연결된 제 2 소스/드레인을 갖고, 제 4 액세스 제어 노드에 연결된 게이트를 갖는 것을 특징으로 하는 집적 회로.
  168. 제 166 항에 있어서,
    상기 제 1 및 제 2 PMOS 트랜지스터는 제 1 문턱 전압을 갖고,
    상기 제 1 및 제 2 NMOS 트랜지스터는 제 2 문턱 전압을 갖고,
    상기 제 1 액세스 제어 트랜지스터는 제 3 문턱 전압을 갖고,
    상기 제 1, 제 2, 제 3 및 제 4 출력 트랜지스터는 제 4 문턱 전압을 갖는 것을 특징으로 하는 집적 회로.
  169. 제 168 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 낮은 문턱 전압 트랜지스터이고,
    상기 제 1, 제 2, 제 3 및 제 4 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  170. 제 168 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 중간 문턱 전압 트랜지스터이고,
    상기 제 1, 제 2, 제 3 및 제 4 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  171. 제 168 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1, 제 2, 제 3 및 제 4 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  172. 제 171 항에 있어서,
    상기 제 1 데이터 액세스 노드를 포함하는 제 1 비트 라인;
    상기 제 2 데이터 액세스 노드를 포함하는 제 2 비트 라인;
    상기 제 1 및 제 2 액세스 제어 노드를 포함하는 기입 워드 라인; 및
    상기 제 3 및 제 4 액세스 제어 노드를 포함하는 판독 워드 라인을 더 포함하는 것을 특징으로 하는 집적 회로.
  173. 제 172 항에 있어서,
    상기 제 1 비트 라인 또는 상기 제 2 비트 라인 중 하나에만 연결된 프리차지 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  174. 제 1 PMOS 및 NMOS 트랜지스터의 상호 접속된 소스/드레인(S/D)을 구비한 제 1 데이터 노드를 갖는 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터를 포함하는 제 1 인버터, 및 제 2 PMOS 및 NMOS 트랜지스터의 상호 접속된 소스/드레인(S/D)을 구비한 제 2 데이터 노드를 갖는 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터를 포함하는 제 2 인버터를 포함하는 래치 회로;
    제 1 비트 라인;
    제 2 비트 라인;
    기입 워드 라인;
    제 1 판독 워드 라인;
    제 2 판독 워드 라인;
    상기 제 1 데이터 노드와 상기 제 2 PMOS 트랜지스터의 게이트와 상기 제 2 NMOS 트랜지스터의 게이트에 연결된 제 1 S/D, 상기 제 1 비트 라인 또는 상기 제 2 비트 라인 중 하나에 연결된 제 2 S/D, 및 상기 기입 워드 라인에 연결된 게이트를 포함하는 제 1 액세스 트랜지스터; 및 상기 제 2 데이터 노드와 상기 제 1 PMOS 트랜지스터의 게이트와 상기 제 1 NMOS 트랜지스터의 게이트에 연결된 제 1 S/D, 상기 제 1 비트 라인 또는 상기 제 2 비트 라인 중 다른 하나에 연결된 제 2 S/D, 및 상기 기입 워드 라인에 연결된 게이트를 포함하는 제 2 액세스 트랜지스터를 포함하는 입력 스위치;
    제 1 출력 트랜지스터, 제 2 출력 트랜지스터, 및 제 1 방전 경로를 포함하는 제 1 출력 스위치; 및
    제 3 출력 트랜지스터, 제 4 출력 트랜지스터, 및 제 2 방전 경로를 포함하는 제 2 출력 스위치를 구비하고,
    상기 제 1 PMOS 및 제 1 NMOS 트랜지스터의 게이트는 상기 제 2 데이터 노드에 연결되고,
    상기 제 2 PMOS 및 제 2 NMOS 트랜지스터의 게이트는 상기 제 1 데이터 노드에 연결되고,
    상기 제 1 출력 트랜지스터는, 상기 제 1 방전 경로에 연결된 제 1 S/D를 갖고, 상기 제 2 출력 트랜지스터의 제 1 S/D에 연결된 제 2 S/D를 갖고, 상기 제 1 데이터 노드 또는 상기 제 2 데이터 노드 중 하나에 연결된 게이트를 갖고,
    상기 제 2 출력 트랜지스터는, 상기 제 1 비트 라인 또는 상기 제 2 비트 라인 중 하나에 연결된 제 2 S/D를 갖고, 상기 제 1 판독 워드 라인에 연결된 게이트를 갖고,
    상기 제 3 출력 트랜지스터는, 상기 제 2 방전 경로에 연결된 제 1 S/D를 갖고, 상기 제 4 출력 트랜지스터의 제 1 S/D에 연결된 제 2 S/D를 갖고, 상기 제 1 데이터 노드 또는 상기 제 2 데이터 노드 중 다른 하나에 연결된 게이트를 갖고,
    상기 제 4 출력 트랜지스터는, 상기 제 1 비트 라인 또는 상기 제 2 비트 라인 중 다른 하나에 연결된 제 2 S/D를 갖고, 상기 제 2 판독 워드 라인에 연결된 게이트를 갖는 것을 특징으로 하는 집적 회로.
  175. 제 174 항에 있어서,
    상기 제 1 및 제 2 PMOS 트랜지스터는 제 1 문턱 전압을 갖고,
    상기 제 1 및 제 2 NMOS 트랜지스터는 제 2 문턱 전압을 갖고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 제 3 문턱 전압을 갖고,
    상기 제 1, 제 2, 제 3 및 제 4 출력 트랜지스터는 제 4 문턱 전압을 갖는 것을 특징으로 하는 집적 회로.
  176. 제 174 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 낮은 문턱 전압 트랜지스터이고,
    상기 제 1, 제 2, 제 3 및 제 4 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  177. 제 175 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 중간 문턱 전압 트랜지스터이고,
    상기 제 1, 제 2, 제 3 및 제 4 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  178. 제 175 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1 및 제 2 액세스 제어 트랜지스터는 높은 문턱 전압 트랜지스터이고,
    상기 제 1, 제 2, 제 3 및 제 4 출력 트랜지스터는 낮은 문턱 전압 트랜지스터인 것을 특징으로 하는 집적 회로.
  179. 제 175 항에 있어서,
    상기 제 1 비트 라인 또는 상기 제 2 비트 라인 중 하나에만 연결된 프리차지 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  180. 바이어스 전압 공급 노드;
    가상(virtual) 접지 노드;
    상기 가상 접지 노드에 연결된 제 1 S/D, 상기 바이어스 전압 공급 노드에 연결된 제 2 S/D 및 제 1 모드 제어 노드에 연결된 게이트를 포함하는 제 1 NMOS 트랜지스터; 및
    상기 가상 접지 노드에 연결된 제 1 S/D, 상기 제 1 모드 제어 노드에 연결된 제 2 S/D 및 제 2 모드 제어 노드에 연결된 게이트를 포함하는 제 2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 집적 회로.
  181. 제 180 항에 있어서,
    상기 바이어스 공급 전압 노드는 더 낮은 전원 레벨에 연결되고,
    상기 제 1 모드 제어 노드는, 활성(active) 모드인 경우 상기 제 1 NMOS 트랜지스터를 턴온하고 대기(standby) 모드인 경우 상기 제 1 NMOS 트랜지스터를 턴오프하는 제 1 모드 제어 신호를 수신하도록 연결되고,
    상기 제 2 모드 제어 노드는, 대기 모드인 경우 상기 제 2 NMOS 트랜지스터를 턴온하고 활성 모드인 경우 상기 제 2 NMOS 트랜지스터를 턴오프하는 제 2 모드 제어 신호를 수신하도록 연결되고,
    상기 제 2 모드 제어 신호는, 구동 회로가 대기 모드에 있고 상기 제 2 NMOS 트랜지스터가 턴오프되고 제 3 NMOS 트랜지스터가 턴온되는 경우의 저전원 레벨보다 더 낮은 값을 갖는 것을 특징으로 하는 집적 회로.
  182. 활성 모드와 대기 모드 사이에서 제 180 항에 기재된 회로를 스위칭하는 방법으로서,
    공급 전압 노드를 저전력 공급 레벨로 바이어스 시키는 단계;
    활성 모드에서 상기 제 1 NMOS 트랜지스터를 턴온시키고 대기 모드에서 상기 제 1 NMOS 트랜지스터를 턴오프시키는 제 1 모드 제어 신호를 상기 제 1 모드 제어 노드에 제공하는 단계; 및
    대기 모드에서 상기 제 2 NMOS 트랜지스터를 턴온시키고 활성 모드에서 상기 제 2 NMOS 트랜지스터를 턴오프시키는 제 2 모드 제어 신호를 상기 제 2 모드 제어 노드에 제공하는 단계를 포함하는 것을 특징으로 하는 회로 스위칭 방법.
  183. 제 1 바이어스 전압 노드;
    제 2 바이어스 전압 노드;
    제 1 모드 제어 노드;
    제 2 모드 제어 노드;
    PMOS 트랜지스터와 제 1 NMOS 트랜지스터를 포함하는 인버터 회로 - 상기 인버터는 상기 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터의 상호접속된 제 1 소스/드레인(S/D)을 구비하는 데이타 노드를 포함하고, 상기 인버터는 상기 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터의 게이트에 연결된 인버터 제어 노드를 포함하고, 상기 PMOS 트랜지스터의 제 2 S/D는 상기 제 1 바이어스 노드에 연결됨 -;
    상기 제 1 NMOS 트랜지스터의 제 2 S/D에 연결된 제 1 S/D와, 상기 제 2 바이어스 노드에 연결된 제 2 S/D와, 상기 제 1 모드 제어 노드에 연결된 게이트를 포함하는 제 2 NMOS 트랜지스터; 및
    상기 제 1 NMOS 트랜지스터의 상기 제 2 S/D에 연결된 제 1 S/D와, 상기 제 1 모드 제어 노드에 연결된 제 2 S/D와, 상기 제 2 모드 제어 노드에 연결된 게이트를 포함하는 제 3 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로 구동 회로.
  184. 제 183 항에 있어서,
    상기 제 1 바이어스 노드는 고전원 레벨에 연결되고,
    상기 제 2 바이어스 노드는 제 2 저전원 레벨에 연결되고,
    상기 제 1 모드 제어 노드는, 상기 구동 회로가 활성 모드에 있을 때 상기 제 2 NMOS 트랜지스터를 턴온시키고, 상기 구동 회로가 대기 모드에 있을 때 상기 제 2 NMOS 트랜지스터를 턴오프시키는 제 1 모드 제어 신호를 수신하도록 연결되고,
    상기 제 2 모드 제어 노드는, 상기 구동 회로가 대기 모드에 있을 때 상기 제 3 NMOS 트랜지스터를 턴온시키고, 상기 구동 회로가 활성 모드에 있을 때 상기 제 3 NMOS 트랜지스터를 턴오프시키는 제 2 모드 제어 신호를 수신하도록 연결되고,
    상기 제 2 모드 제어 신호는, 상기 구동 회로가 대기 모드에 있고 상기 제 2 NMOS 트랜지스터가 턴오프되고 상기 제 3 NMOS 트랜지스터가 턴온될 때, 상기 저 전원 전압 레벨보다도 낮은 값을 갖는 것을 특징으로 하는 집적 회로 구동 회로.
  185. 제 183 항에 있어서,
    상기 제 1 제어 노드는 어드레스 정보를 수신하도록 연결되는 것을 특징으로 하는 집적 회로 구동 회로.
  186. 제 183 항에 있어서,
    상기 제 1 제어 노드는 어드레스 신호를 수신하도록 연결되고, 상기 데이터 노드는 워드 라인 신호를 수신하도록 연결되는 것을 특징으로 하는 집적 회로 구동 회로.
  187. 제 183 항에 있어서,
    가상 접지 노드를 더 포함하고,
    상기 제 1 NMOS 트랜지스터의 상기 제 2 S/D가 상기 가상 접지 노드에 연결되고,
    상기 제 2 NMOS 트랜지스터의 상기 제 1 S/D가 상기 가상 접지 노드에 연결되고,
    상기 제 3 NMOS 트랜지스터의 상기 제 1 S/D가 상기 가상 접지 노드에 연결되는 것을 특징으로 하는 집적 회로 구동 회로.
  188. 제 183 항에 있어서,
    상기 제 1 바이어스 노드는 VDD 전원에 연결되고,
    상기 제 2 바이어스 노드는 VSS 전원에 연결되고,
    상기 제 1 모드 제어 노드는, 상기 구동 회로가 활성 모드에 있을 때 상기 제 2 NMOS 트랜지스터를 턴온시키는 VDD 신호값과, 상기 구동 회로가 대기 모드에 있을 때 상기 제 2 NMOS 트랜지스터를 턴오프시키는 VSS-△V 값을 갖는 제 1 모드 제어 신호를 수신하도록 연결되고,
    상기 제 2 모드 제어 노드는, 상기 구동 회로가 대기 모드에 있을 때 상기 제 3 NMOS 트랜지스터를 턴온시키고, 상기 구동 회로가 활성 모드에 있을 때 상기 제 3 NMOS 트랜지스터를 턴오프시키는 제 2 모드 제어 신호를 수신하도록 연결되는 것을 특징으로 하는 집적 회로 구동 회로.
  189. 고 전원 레벨에 연결된 제 1 바이어스 전압 노드;
    저 전원 레벨에 연결된 제 2 바이어스 전압 노드;
    제 1 모드 제어 노드;
    제 2 모드 제어 노드;
    어드레스 신호선;
    워드선;
    가상 접지 노드;
    상기 워드선에 연결된 제 1 소스/드레인(S/D)을 갖는 PMOS 트랜지스터와, 상기 워드선에 연결된 제 1 S/D를 갖는 제 1 NMOS 트랜지스터를 포함하는 인버터 회로 - 상기 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터의 게이트가 상기 어드레스 신호선에 연결되고, 상기 PMOS 트랜지스터의 제 2 S/D가 상기 제 1 바이어스 노드에 연결되고, 상기 제 1 NMOS 트랜지스터의 제 2 S/D가 상기 가상 접지 노드에 연결됨 -;
    상기 가상 접지 노드에 연결된 제 1 S/D와, 상기 제 2 바이어스 노드에 연결된 제 2 S/D와, 상기 제 1 모드 제어 노드에 연결된 게이트를 포함하는 제 2 NMOS 트랜지스터; 및
    상기 가상 접지 노드에 연결된 제 1 S/D와, 상기 제 1 모드 제어 노드에 연결된 제 2 S/D와, 상기 제 2 모드 제어 노드에 연결된 게이트를 포함하는 제 3 NMOS 트랜지스터를 포함하고,
    상기 제 1 모드 제어 노드는, 상기 구동 회로가 활성 모드에 있을 때 상기 제 2 NMOS 트랜지스터를 턴온시키고, 상기 구동 회로가 대기 모드에 있을 때 상기 제 2 NMOS 트랜지스터를 턴오프시키는 제 1 모드 제어 신호를 수신하도록 연결되고,
    상기 제 2 모드 제어 노드는, 상기 구동 회로가 대기 모드에 있을 때 상기 제 3 NMOS 트랜지스터를 턴온시키고, 상기 구동 회로가 활성 모드에서 상기 제 3 NMOS 트랜지스터를 턴오프시키는 제 2 모드 제어 신호를 수신하도록 연결되고,
    상기 제 2 모드 제어 신호는, 상기 구동 회로가 대기 모드에 있고, 상기 제 2 NMOS 트랜지스터가 턴오프 되고, 상기 제 3 NMOS 트랜지스터가 턴온될 때, 상기 저전원 전압 레벨보다 낮은 값을 갖는 것을 특징으로 하는 집적 회로 구동 회로.
  190. 제 183 항의 구동 회로의 활성과 대기 모드 사이에서 스위칭을 제어하는 방법에 있어서,
    상기 제 1 바이어스 노드를 고전원 레벨에 연결하는 단계;
    상기 제 2 바이어스 노드를 제 2 저전원 레벨에 연결하는 단계;
    상기 구동 회로가 활성 모드에 있을 때 상기 제 2 NMOS 트랜지스터를 턴온시키고, 상기 구동 회로가 대기 모드에 있을 때 상기 제 2 NMOS 트랜지스터를 턴오프시키는 제 1 모드 제어 신호를 상기 제 1 모드 제어 노드에 제공하는 단계; 및
    상기 구동 회로가 대기 모드에 있을 때 상기 제 3 NMOS 트랜지스터를 턴온시키고 상기 구동 회로가 활성 모드에 있을 때 상기 제 3 NMOS 트랜지스터를 턴오프시키는 제 2 모드 제어 신호를 상기 제 2 모드 제어 노드에 제공하는 단계를 포함하고,
    상기 제 2 모드 제어 신호는, 상기 구동 회로가 대기 모드에 있을 때, 상기 제 2 NMOS 트랜지스터가 턴오프 되고, 상기 제 3 NMOS 트랜지스터가 턴온될 때, 상기 저전원 전압 레벨보다 낮은 값을 갖는 것을 특징으로 하는 스위칭 제어 방법.
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