JPH04212788A - 半導体記憶装置及びデータ処理装置 - Google Patents
半導体記憶装置及びデータ処理装置Info
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- JPH04212788A JPH04212788A JP3002406A JP240691A JPH04212788A JP H04212788 A JPH04212788 A JP H04212788A JP 3002406 A JP3002406 A JP 3002406A JP 240691 A JP240691 A JP 240691A JP H04212788 A JPH04212788 A JP H04212788A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置及びデ
ータ処理装置に関し、特に、フリップフロップのメモリ
セル群を備えたＲＡＭにおける周辺回路の改良に関する
。
ータ処理装置に関し、特に、フリップフロップのメモリ
セル群を備えたＲＡＭにおける周辺回路の改良に関する
。
【０００２】
【従来の技術】内部同期方式を採用する高抵抗負荷型の
スタティックＲＡＭ（ＳＲＡＭ）の構成は、例えば図２
１に示すように、多数のポリシリコン高抵抗負荷型メモ
リセル１をマトリクス状に配列したメモリセルアレイ（
ブロック）２０ 〜２１５と、その中のメモリセルを選
択して情報の書き込み動作，読み出し動作を実現する周
辺回路とからなる。図２１及び図２２に示す周辺回路の
概略構成は、外来の制御信号に基づいてチップ内の所定
の回路へチップセレクト信号ＣＳ（バー），ライトイネ
ーブル信号ＷＥ（バー），アウトプットイネーブル信号
ＯＥ（バー）を供給するチップコントロール回路２１と
、ワード線ＷＬの選択を行うＸデコーダ（行デコーダ）
及びワード線バッファ回路２２と、トランスファーゲー
ト回路２３の選択を行うＹデコーダ（列デコーダ）２４
と、ブロック２０ 〜２１５のいずれかを選択するため
のブロック信号ＢＬＯＣＫ を送出すべき所謂Ｚアドレ
スバッファ回路（ ブロック信号発生回路）２５と、Ｘ
デコーダ２２へ情報を送るＸアドレスバッファ回路２６
と、Ｙデコーダ２４へ情報を送るＹアドレスバッファ回
路２７と、Ｘ，Ｙ，及びＺアドレスバッファ回路のアド
レス入力信号の遷移を検出してパルスを発生するアドレ
ス遷移検出回路（ＡＴＤ）２８，２９，３０と、これら
のＡＴＤで発生した基本パルスを利用して例えば読み出
し直前にビット線ＢＬ，ＢＬ（バー）をプリチャージ及
びイコライズさせるための制御信号を生成する内部同期
回路３１と、書込み時と読み出し時のデータ線の電位を
制御するデータ線負荷回路３２と、読み出し時にメモリ
セル１からトランスファーゲート回路２３を介してデー
タ線に現れる微小電圧ＳＩＮ ，ＳＩＮ （バー）を検
出して増幅出力ＳＯ，ＳＯ（バー）を出力するセンスア
ンプ回路３３と、書込み時に書込みデータをビット線Ｂ
Ｌ，ＢＬ（バー）に送り込む書込みドライバ回路３４と
、書込み時と読み出し時のビット線ＢＬ，ＢＬ（バー）
の電位或いは負荷を制御すると同時に読み出し直前にビ
ット線ＢＬ，ＢＬ（バー）を等しい電位にイコライズす
るビット線負荷回路３５と、ビット線負荷回路３５及び
データ線負荷回路３２を制御するビット線・データ線負
荷コントロール回路３６と、Ｉ／Ｏバッファ回路３７と
、内部同期回路３１からの信号を基にセンスアンプ回路
３３がダイナミックに駆動するようなセンスアンプ制御
パルスφＳＡを生成するセンスアンプ制御回路３８と、
を有するものである。従来、このＸデコーダ及びワード
線バッファ回路２２の回路構成は、例えば図２３に示す
ように、Ｘアドレスバッファ回路２６からのバッファ出
力Ｒ１ 〜Ｒ３ 又はＲ１ （バー）〜Ｒ３ （バー）
を３入力とするＮＡＮＤゲートと、その出力とＸアドレ
スバッファ回路２６からのバッファ出力Ｒ０ 又はＲ０
（バー）を２入力とするＮＯＲゲートとで構成されて
おり、選択されるワード線ＷＬ（例えばＷＬ１ 又はＷ
Ｌ２ ）は電源電位ＶＤＤの高レベル電位（以下、単に
「Ｈ」で示す）に設定される。ワード線ＷＬには図２４
に示すメモリセル１が接続されている。選択されたワー
ド線ＷＬに接続された任意のメモリセル１に対しては、
ビット線ＢＬ，ＢＬ（バー）を介してデータの書込み又
は読み出し動作が行われる。
スタティックＲＡＭ（ＳＲＡＭ）の構成は、例えば図２
１に示すように、多数のポリシリコン高抵抗負荷型メモ
リセル１をマトリクス状に配列したメモリセルアレイ（
ブロック）２０ 〜２１５と、その中のメモリセルを選
択して情報の書き込み動作，読み出し動作を実現する周
辺回路とからなる。図２１及び図２２に示す周辺回路の
概略構成は、外来の制御信号に基づいてチップ内の所定
の回路へチップセレクト信号ＣＳ（バー），ライトイネ
ーブル信号ＷＥ（バー），アウトプットイネーブル信号
ＯＥ（バー）を供給するチップコントロール回路２１と
、ワード線ＷＬの選択を行うＸデコーダ（行デコーダ）
及びワード線バッファ回路２２と、トランスファーゲー
ト回路２３の選択を行うＹデコーダ（列デコーダ）２４
と、ブロック２０ 〜２１５のいずれかを選択するため
のブロック信号ＢＬＯＣＫ を送出すべき所謂Ｚアドレ
スバッファ回路（ ブロック信号発生回路）２５と、Ｘ
デコーダ２２へ情報を送るＸアドレスバッファ回路２６
と、Ｙデコーダ２４へ情報を送るＹアドレスバッファ回
路２７と、Ｘ，Ｙ，及びＺアドレスバッファ回路のアド
レス入力信号の遷移を検出してパルスを発生するアドレ
ス遷移検出回路（ＡＴＤ）２８，２９，３０と、これら
のＡＴＤで発生した基本パルスを利用して例えば読み出
し直前にビット線ＢＬ，ＢＬ（バー）をプリチャージ及
びイコライズさせるための制御信号を生成する内部同期
回路３１と、書込み時と読み出し時のデータ線の電位を
制御するデータ線負荷回路３２と、読み出し時にメモリ
セル１からトランスファーゲート回路２３を介してデー
タ線に現れる微小電圧ＳＩＮ ，ＳＩＮ （バー）を検
出して増幅出力ＳＯ，ＳＯ（バー）を出力するセンスア
ンプ回路３３と、書込み時に書込みデータをビット線Ｂ
Ｌ，ＢＬ（バー）に送り込む書込みドライバ回路３４と
、書込み時と読み出し時のビット線ＢＬ，ＢＬ（バー）
の電位或いは負荷を制御すると同時に読み出し直前にビ
ット線ＢＬ，ＢＬ（バー）を等しい電位にイコライズす
るビット線負荷回路３５と、ビット線負荷回路３５及び
データ線負荷回路３２を制御するビット線・データ線負
荷コントロール回路３６と、Ｉ／Ｏバッファ回路３７と
、内部同期回路３１からの信号を基にセンスアンプ回路
３３がダイナミックに駆動するようなセンスアンプ制御
パルスφＳＡを生成するセンスアンプ制御回路３８と、
を有するものである。従来、このＸデコーダ及びワード
線バッファ回路２２の回路構成は、例えば図２３に示す
ように、Ｘアドレスバッファ回路２６からのバッファ出
力Ｒ１ 〜Ｒ３ 又はＲ１ （バー）〜Ｒ３ （バー）
を３入力とするＮＡＮＤゲートと、その出力とＸアドレ
スバッファ回路２６からのバッファ出力Ｒ０ 又はＲ０
（バー）を２入力とするＮＯＲゲートとで構成されて
おり、選択されるワード線ＷＬ（例えばＷＬ１ 又はＷ
Ｌ２ ）は電源電位ＶＤＤの高レベル電位（以下、単に
「Ｈ」で示す）に設定される。ワード線ＷＬには図２４
に示すメモリセル１が接続されている。選択されたワー
ド線ＷＬに接続された任意のメモリセル１に対しては、
ビット線ＢＬ，ＢＬ（バー）を介してデータの書込み又
は読み出し動作が行われる。
【０００３】
【発明が解決しようとする課題】選択されるワード線Ｗ
Ｌの電位は、Ｘデコーダ及びワード線バッファ回路２２
で構成される論理回路によって論理振幅の高レベル「Ｈ
」たる電源電位ＶＤＤに設定されるが、今、ビット線Ｂ
Ｌに「Ｈ」，ビット線ＢＬ（バー）に接地電圧の低レベ
ル電位（以下、単に「Ｌ」で示す）を与えてデータの書
込みを行う場合について考察すると、メモリセル１の記
憶ノードｎ１ ，ｎ２ の電位は次のようになる。即ち
、ワード線ＷＬの電位ＶＷＬは電源電位ＶＤＤに設定さ
れるので、メモリセル１内の記憶ノードｎ１ の最大電
位Ｖ１ は次の式で表される。
Ｌの電位は、Ｘデコーダ及びワード線バッファ回路２２
で構成される論理回路によって論理振幅の高レベル「Ｈ
」たる電源電位ＶＤＤに設定されるが、今、ビット線Ｂ
Ｌに「Ｈ」，ビット線ＢＬ（バー）に接地電圧の低レベ
ル電位（以下、単に「Ｌ」で示す）を与えてデータの書
込みを行う場合について考察すると、メモリセル１の記
憶ノードｎ１ ，ｎ２ の電位は次のようになる。即ち
、ワード線ＷＬの電位ＶＷＬは電源電位ＶＤＤに設定さ
れるので、メモリセル１内の記憶ノードｎ１ の最大電
位Ｖ１ は次の式で表される。
【０００４】
Ｖ１ ＝ＶＷＬ−ＶＴ１−ＶＢ ＝ＶＤＤ−Ｖ
Ｔ１−ＶＢ
（１） 但し、ＶＤＤは電源電位、ＶＴ１は伝達ゲートたるＮチ
ャネル型ＭＯＳトランジスタＮ３ ，Ｎ４ のしきい値
電圧、ＶＢ はバックゲート効果による電圧降下分であ
る。
Ｔ１−ＶＢ
（１） 但し、ＶＤＤは電源電位、ＶＴ１は伝達ゲートたるＮチ
ャネル型ＭＯＳトランジスタＮ３ ，Ｎ４ のしきい値
電圧、ＶＢ はバックゲート効果による電圧降下分であ
る。
【０００５】またメモリセル１内の記憶ノードｎ１ ，
ｎ２ はそれぞれポリシリコン高抵抗ＨＲ１ ，ＨＲ２
を介して電源電位ＶＤＤに接続されているが、このポ
リシリコン高抵抗ＨＲ１，ＨＲ２ の抵抗値は、待機時
（静止時）の消費電流を抑制するために、一般的に数百
ギガオームから数テラオームの値に設定されている。従
って、この高抵抗ＨＲ１ ，ＨＲ２ を介して流れる電
流は非常に微小であり、式（１） で表された書込み時
の記憶ノードｎ１ の最大電位Ｖ１ を更に電源電位Ｖ
ＤＤ側へ引き上げる能力はない。プルアップ効果を持た
せるために、もしポリシリコン高抵抗ＨＲ１ ，ＨＲ２
の抵抗値を下げると、待機時（静止時）の消費電流が
増大してしまう。従って、記憶ノードｎ１ の最大電位
Ｖ１ は式（１） で与えられるが、メモリセル１のフ
リップフロップ（トランジスタＮ１ ，Ｎ２ ）がデー
タ保持するためには、 Ｖ１ ＞ＶＴ２
（２） の条件を満たす必要がある。但し、ＶＴ２はＮチャネル
型ＭＯＳトランジスタＮ１ ，Ｎ２ のしきい値電圧で
ある。 従って、式（２） に式（１） を代入すると、
ＶＷＬ−ＶＴ１−ＶＢ ＝ＶＤＤ−ＶＴ１−ＶＢ ＞
ＶＴ２
（３） の条件が書込み時においては満足されなければならない
。もし式（３） を満足しない状態で書込み動作が行わ
れると、フリップフロップのＮチャネル型ＭＯＳトラン
ジスタＮ１ ，Ｎ２ が共にオフ状態になってしまい、
メモリセル１のデータ保持ができなくなってしまう。こ
のようにメモリセル１自体がフリップフロップとして動
作しない状態において、何らかの要因でメモリセル１に
ノイズが乗ったり、或いはデータの読み出し動作が開始
されると、メモリセル１のデータは簡単に破壊されてし
まう。
ｎ２ はそれぞれポリシリコン高抵抗ＨＲ１ ，ＨＲ２
を介して電源電位ＶＤＤに接続されているが、このポ
リシリコン高抵抗ＨＲ１，ＨＲ２ の抵抗値は、待機時
（静止時）の消費電流を抑制するために、一般的に数百
ギガオームから数テラオームの値に設定されている。従
って、この高抵抗ＨＲ１ ，ＨＲ２ を介して流れる電
流は非常に微小であり、式（１） で表された書込み時
の記憶ノードｎ１ の最大電位Ｖ１ を更に電源電位Ｖ
ＤＤ側へ引き上げる能力はない。プルアップ効果を持た
せるために、もしポリシリコン高抵抗ＨＲ１ ，ＨＲ２
の抵抗値を下げると、待機時（静止時）の消費電流が
増大してしまう。従って、記憶ノードｎ１ の最大電位
Ｖ１ は式（１） で与えられるが、メモリセル１のフ
リップフロップ（トランジスタＮ１ ，Ｎ２ ）がデー
タ保持するためには、 Ｖ１ ＞ＶＴ２
（２） の条件を満たす必要がある。但し、ＶＴ２はＮチャネル
型ＭＯＳトランジスタＮ１ ，Ｎ２ のしきい値電圧で
ある。 従って、式（２） に式（１） を代入すると、
ＶＷＬ−ＶＴ１−ＶＢ ＝ＶＤＤ−ＶＴ１−ＶＢ ＞
ＶＴ２
（３） の条件が書込み時においては満足されなければならない
。もし式（３） を満足しない状態で書込み動作が行わ
れると、フリップフロップのＮチャネル型ＭＯＳトラン
ジスタＮ１ ，Ｎ２ が共にオフ状態になってしまい、
メモリセル１のデータ保持ができなくなってしまう。こ
のようにメモリセル１自体がフリップフロップとして動
作しない状態において、何らかの要因でメモリセル１に
ノイズが乗ったり、或いはデータの読み出し動作が開始
されると、メモリセル１のデータは簡単に破壊されてし
まう。
【０００６】ここで、半導体技術上から一般的に、ＶＴ
１＝ＶＴ２≒０．９ ｖ ＶＢ ≒０．６ ｖと
仮定すると、 ＶＤＤ＞２．４ ｖ の条件を満足する必要がある。従って、この仮定による
と、従来技術を用いたＳＲＡＭでは電源電圧ＶＤＤが２
．４ ｖよりも高い電位でないとデータの書込み及び読
み出しができないことになる。
１＝ＶＴ２≒０．９ ｖ ＶＢ ≒０．６ ｖと
仮定すると、 ＶＤＤ＞２．４ ｖ の条件を満足する必要がある。従って、この仮定による
と、従来技術を用いたＳＲＡＭでは電源電圧ＶＤＤが２
．４ ｖよりも高い電位でないとデータの書込み及び読
み出しができないことになる。
【０００７】ところで、一般に、電卓（卓上計算機）等
では電池を電源として使用しており、その電源電圧は３
ｖである。しかし、電池は寿命によりその電源電圧が徐
々に低下し３ｖから低い値になっていく。この電卓等に
従来のＳＲＡＭを３ｖ電池で駆動すると、電池電位が０
．６ ｖ下がった時点でそのＳＲＡＭの動作が不能とな
るので、電池交換の頻度が高い。
では電池を電源として使用しており、その電源電圧は３
ｖである。しかし、電池は寿命によりその電源電圧が徐
々に低下し３ｖから低い値になっていく。この電卓等に
従来のＳＲＡＭを３ｖ電池で駆動すると、電池電位が０
．６ ｖ下がった時点でそのＳＲＡＭの動作が不能とな
るので、電池交換の頻度が高い。
【０００８】他方、低電圧電源で使用されるＳＲＡＭと
して、ポリシリコン高抵抗ＨＲ１ ，ＨＲ２ の代わり
にＰチャネル型ＭＯＳトランジスタとした完全ＣＭＯＳ
型のメモリセルが存在する。しかし、このメモリセルの
場合は、半導体技術上、Ｎチャネル型ＭＯＳトランジス
タとＰチャネル型ＭＯＳトランジスタの間に素子分離の
ための分離領域を確保する必要があることから、セルサ
イズの増大を招く。これに対して高抵抗負荷型メモリセ
ルはＮチャネル型ＭＯＳトランジスタの上に絶縁膜を介
してポリシリコン高抵抗層を形成した３次元構造を採用
できるので、セルサイズの縮小化の利益がある。しかし
、高抵抗負荷型メモリセルを用いたＳＲＡＭは上述の理
由により低電圧電源を使用できないという問題点がある
。
して、ポリシリコン高抵抗ＨＲ１ ，ＨＲ２ の代わり
にＰチャネル型ＭＯＳトランジスタとした完全ＣＭＯＳ
型のメモリセルが存在する。しかし、このメモリセルの
場合は、半導体技術上、Ｎチャネル型ＭＯＳトランジス
タとＰチャネル型ＭＯＳトランジスタの間に素子分離の
ための分離領域を確保する必要があることから、セルサ
イズの増大を招く。これに対して高抵抗負荷型メモリセ
ルはＮチャネル型ＭＯＳトランジスタの上に絶縁膜を介
してポリシリコン高抵抗層を形成した３次元構造を採用
できるので、セルサイズの縮小化の利益がある。しかし
、高抵抗負荷型メモリセルを用いたＳＲＡＭは上述の理
由により低電圧電源を使用できないという問題点がある
。
【０００９】そこで、高抵抗負荷型メモリセルを用いた
ＳＲＡＭを低電圧の電池でも充分に駆動できるように、
低電圧電源のＶＤＤのままで式（３）を成立させるため
には、２つの方法が考えられる。即ち、しきい値電圧Ｖ
Ｔ１，ＶＴ２を減少させること，バックゲート効果によ
る電圧ＶＢ を減少させること，である。先ず、しきい
値電圧ＶＴ１，ＶＴ２を減少させることはプロセス条件
の複雑さと当該トランジスタＮ１ ，Ｎ２ のしきい値
電圧を変えることによるメモリセル自体の安定性の劣化
を招く。従って、この方法は実用的な方法ではない。他
方、書込み時においてバックゲート効果による電圧ＶＢ
を減少させることは、メモリセル部の基板容量が大き
い上に、新設の制御回路による消費電力の増大を招くた
め、これも実用的でない。電池寿命等による電源電圧の
低下を考慮すると、電源電位ＶＤＤは３ｖ以上でなけれ
ばならない。従って、電源電位ＶＤＤが３ｖ以下ではデ
ータの書込み動作が不可能である。
ＳＲＡＭを低電圧の電池でも充分に駆動できるように、
低電圧電源のＶＤＤのままで式（３）を成立させるため
には、２つの方法が考えられる。即ち、しきい値電圧Ｖ
Ｔ１，ＶＴ２を減少させること，バックゲート効果によ
る電圧ＶＢ を減少させること，である。先ず、しきい
値電圧ＶＴ１，ＶＴ２を減少させることはプロセス条件
の複雑さと当該トランジスタＮ１ ，Ｎ２ のしきい値
電圧を変えることによるメモリセル自体の安定性の劣化
を招く。従って、この方法は実用的な方法ではない。他
方、書込み時においてバックゲート効果による電圧ＶＢ
を減少させることは、メモリセル部の基板容量が大き
い上に、新設の制御回路による消費電力の増大を招くた
め、これも実用的でない。電池寿命等による電源電圧の
低下を考慮すると、電源電位ＶＤＤは３ｖ以上でなけれ
ばならない。従って、電源電位ＶＤＤが３ｖ以下ではデ
ータの書込み動作が不可能である。
【００１０】本発明は上記問題点を解決するものであり
、その課題は、完全ＣＭＯＳ型のメモリセルの構成を採
用せずとも、高抵抗負荷， 負荷ＭＯＳや薄膜技術を採
用する負荷手段を備えたメモリセルのＳＲＡＭにおいて
、メモリサイズの縮小化の下で、消費電力の節約ができ
、しかも簡易なバッテリー等の使用による低電圧電源で
書込み動作が可能の半導体記憶装置およびそれを用いた
データ処理装置を提供することにある。
、その課題は、完全ＣＭＯＳ型のメモリセルの構成を採
用せずとも、高抵抗負荷， 負荷ＭＯＳや薄膜技術を採
用する負荷手段を備えたメモリセルのＳＲＡＭにおいて
、メモリサイズの縮小化の下で、消費電力の節約ができ
、しかも簡易なバッテリー等の使用による低電圧電源で
書込み動作が可能の半導体記憶装置およびそれを用いた
データ処理装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、第１の電源電
位（ 例えば高電位）と第２の電源電位（例えば低電位
）の間とに直列接続された第１の負荷手段（例えば、ポ
リシリコン高抵抗負荷，負荷ＭＯＳ，薄膜トランジスタ
など）及び第１の絶縁ゲート型電界効果トランジスタ並
びに第１の電源電位と第２の電源電位との間に直列接続
された第２の負荷手段（例えば、ポリシリコン高抵抗負
荷，負荷ＭＯＳ，薄膜トランジスタなど）及び第２の絶
縁ゲート型電界効果トランジスタを有するフリップフロ
ップと、そのフリップフロップの記憶ノードとビット線
との間に接続され、ワード線の電位をゲート入力とする
アクセス用絶縁ゲート型電界効果トランジスタとで構成
されるメモリセルを備えた半導体記憶装置において、上
記課題を解決するために、情報書込み動作時において選
択されるべきワード線を両電源電位間に属さず第１の電
源電位を超える値の書込み電位に実質的に設定するワー
ド線電位変圧手段を採用する。この新規構成に係るワー
ド線電位変圧手段は、情報書込み時において電源電圧間
に属する値の電位と前記書込み電位との間で昇降圧動作
を繰り返す変圧繰り返し手段を有し、またワード線電位
変圧手段は、上記書込み電位値を２回以上の昇圧操作で
逓増して生成する多段昇圧手段を有する。具体的なワー
ド線電位変圧手段の構成としては、発振手段，変圧タイ
ミング信号発生回路，昇圧電位発生手段，昇圧制御信号
作成手段，ワード線供給電位合成手段及びワード線電位
印加制御手段を含む。発振手段は情報書込み動作時に繰
り返しパルスを発振する。
位（ 例えば高電位）と第２の電源電位（例えば低電位
）の間とに直列接続された第１の負荷手段（例えば、ポ
リシリコン高抵抗負荷，負荷ＭＯＳ，薄膜トランジスタ
など）及び第１の絶縁ゲート型電界効果トランジスタ並
びに第１の電源電位と第２の電源電位との間に直列接続
された第２の負荷手段（例えば、ポリシリコン高抵抗負
荷，負荷ＭＯＳ，薄膜トランジスタなど）及び第２の絶
縁ゲート型電界効果トランジスタを有するフリップフロ
ップと、そのフリップフロップの記憶ノードとビット線
との間に接続され、ワード線の電位をゲート入力とする
アクセス用絶縁ゲート型電界効果トランジスタとで構成
されるメモリセルを備えた半導体記憶装置において、上
記課題を解決するために、情報書込み動作時において選
択されるべきワード線を両電源電位間に属さず第１の電
源電位を超える値の書込み電位に実質的に設定するワー
ド線電位変圧手段を採用する。この新規構成に係るワー
ド線電位変圧手段は、情報書込み時において電源電圧間
に属する値の電位と前記書込み電位との間で昇降圧動作
を繰り返す変圧繰り返し手段を有し、またワード線電位
変圧手段は、上記書込み電位値を２回以上の昇圧操作で
逓増して生成する多段昇圧手段を有する。具体的なワー
ド線電位変圧手段の構成としては、発振手段，変圧タイ
ミング信号発生回路，昇圧電位発生手段，昇圧制御信号
作成手段，ワード線供給電位合成手段及びワード線電位
印加制御手段を含む。発振手段は情報書込み動作時に繰
り返しパルスを発振する。
【００１２】変圧タイミング信号発生回路はこの発振パ
ルスを基に複数の所要のタイミング信号を生成する。昇
圧電位発生手段は所要のタイミング信号の所定信号を基
に例えば電源の高電位よりも高い昇圧電位を生成する。 昇圧制御信号作成手段は所要のタイミング信号の所定信
号を基に例えば電源の高電位よりも高い昇圧電位の昇圧
制御信号を作成する。ワード線供給電位合成手段は該昇
圧電位発生手段から供給される前記昇圧電位と電源から
供給される高電位とを前記昇圧制御信号に基づいて選択
的にシリアル出力たるワード線供給電位を合成する。ワ
ード線電位印加制御手段は前記所要のタイミング信号の
所定信号及び前記昇圧制御信号に基づいて前記選択さる
べきワード線への該ワード線供給電位の印加を制御する
。このような読み出し動作時におけるワード線電位の昇
圧操作において、昇圧過程の所要時間内に発生するノイ
ズの悪影響を除去するため、本発明においてはデータ線
周辺回路の改善策を講じてある。即ち、情報読み出し時
においてワード線が書込み電位に設定される時点を検出
する電位設定検出手段と、その電位設定検出手段の出力
に基づいてセンスアンプ手段を能動化すべきセンスアン
プ制御信号を送出するセンスアンプ制御手段とを有する
構成とされている。
ルスを基に複数の所要のタイミング信号を生成する。昇
圧電位発生手段は所要のタイミング信号の所定信号を基
に例えば電源の高電位よりも高い昇圧電位を生成する。 昇圧制御信号作成手段は所要のタイミング信号の所定信
号を基に例えば電源の高電位よりも高い昇圧電位の昇圧
制御信号を作成する。ワード線供給電位合成手段は該昇
圧電位発生手段から供給される前記昇圧電位と電源から
供給される高電位とを前記昇圧制御信号に基づいて選択
的にシリアル出力たるワード線供給電位を合成する。ワ
ード線電位印加制御手段は前記所要のタイミング信号の
所定信号及び前記昇圧制御信号に基づいて前記選択さる
べきワード線への該ワード線供給電位の印加を制御する
。このような読み出し動作時におけるワード線電位の昇
圧操作において、昇圧過程の所要時間内に発生するノイ
ズの悪影響を除去するため、本発明においてはデータ線
周辺回路の改善策を講じてある。即ち、情報読み出し時
においてワード線が書込み電位に設定される時点を検出
する電位設定検出手段と、その電位設定検出手段の出力
に基づいてセンスアンプ手段を能動化すべきセンスアン
プ制御信号を送出するセンスアンプ制御手段とを有する
構成とされている。
【００１３】
【作用】かかる手段によれば、書込み動作時においては
ワード線電位変圧手段によりワード線の電位が例えば電
源電位よりも高い昇圧電位に設定される。この昇圧電位
はメモリセルのアクセス用絶縁ゲート型電界効果トラン
ジスタのゲート入力に印加されるが、ビット線の電位が
「Ｈ」のときそのトランジスタを介してメモリセルの記
憶ノードに伝達される書込み電位は、昇圧電位とそのト
ランジスタのしきい値電圧（一般にバックゲート効果に
よる電圧降下分も含む）との差値である。この差値がフ
リップフロップを構成するゲート型電界効果トランジス
タのしきい値電圧よりも大きいとき書込み動作が正常に
行われる。電源電位が低い電圧電源であっても上記ゲー
ト入力に電源電位よりも高い昇圧電位が印加されるので
、書込み動作が支障なく行われることとなる。換言すれ
ば、従来に比して低電圧の電源の使用が可能となり、更
には電源電池の本数を減らすこともできる。
ワード線電位変圧手段によりワード線の電位が例えば電
源電位よりも高い昇圧電位に設定される。この昇圧電位
はメモリセルのアクセス用絶縁ゲート型電界効果トラン
ジスタのゲート入力に印加されるが、ビット線の電位が
「Ｈ」のときそのトランジスタを介してメモリセルの記
憶ノードに伝達される書込み電位は、昇圧電位とそのト
ランジスタのしきい値電圧（一般にバックゲート効果に
よる電圧降下分も含む）との差値である。この差値がフ
リップフロップを構成するゲート型電界効果トランジス
タのしきい値電圧よりも大きいとき書込み動作が正常に
行われる。電源電位が低い電圧電源であっても上記ゲー
ト入力に電源電位よりも高い昇圧電位が印加されるので
、書込み動作が支障なく行われることとなる。換言すれ
ば、従来に比して低電圧の電源の使用が可能となり、更
には電源電池の本数を減らすこともできる。
【００１４】情報書込み期間中、ワード線電位を一律に
昇圧状態に維持することも可能であるが、充分な昇圧電
位を確実に確保するために、ワード線電位変圧手段とし
ては情報書込み時において前記昇圧電位と低電源電位と
の間で昇圧・降圧動作を繰り返す変圧繰り返し手段を有
する構成とすることが望ましい。この変圧繰り返し手段
によれば、書込み期間中、同一のデータを幾度も書き込
む多重チェック方式による書込み動作が実現され、誤り
書込みを極力防止することができる。またワード線電位
変圧手段が昇圧電位を２回以上の昇圧操作で逓増して生
成する多段昇圧手段を有する場合には、充分高い昇圧電
位を確保することができる。
昇圧状態に維持することも可能であるが、充分な昇圧電
位を確実に確保するために、ワード線電位変圧手段とし
ては情報書込み時において前記昇圧電位と低電源電位と
の間で昇圧・降圧動作を繰り返す変圧繰り返し手段を有
する構成とすることが望ましい。この変圧繰り返し手段
によれば、書込み期間中、同一のデータを幾度も書き込
む多重チェック方式による書込み動作が実現され、誤り
書込みを極力防止することができる。またワード線電位
変圧手段が昇圧電位を２回以上の昇圧操作で逓増して生
成する多段昇圧手段を有する場合には、充分高い昇圧電
位を確保することができる。
【００１５】このように、本発明では電源電位を選択さ
れたワード線に供給するのではなく、ワード線電位変圧
手段からの昇圧電位をワード線に供給するものであるが
、ワード線が所定の昇圧電位に設定されるまではある程
度のタイムラグが生じる。そこで、本発明におけるデー
タ線周辺回路としては、情報読み出し時においてワード
線が書込み電位に設定される時点を検出する電位設定検
出手段と、その電位設定検出手段の出力に基づいてセン
スアンプを能動化すべきセンスアンプ制御信号を送出す
るセンスアンプ制御手段とを有する構成とされている。 このような回路構成によれば、ワード線の電位が所定の
値に設定された後、センスアンプが能動化されることか
ら、昇圧過程においてデータ線上にノイズが乗り、デー
タ線上に反転データが現れていても、センスアンプがそ
れを増幅しないので、反転データの増幅電位を相殺緩和
するに要する時間を無くすことができる。従って、誤り
読み出しの発生の抑制やセンスアンプの後段回路におけ
る各種信号のタイミング調整が容易になる。
れたワード線に供給するのではなく、ワード線電位変圧
手段からの昇圧電位をワード線に供給するものであるが
、ワード線が所定の昇圧電位に設定されるまではある程
度のタイムラグが生じる。そこで、本発明におけるデー
タ線周辺回路としては、情報読み出し時においてワード
線が書込み電位に設定される時点を検出する電位設定検
出手段と、その電位設定検出手段の出力に基づいてセン
スアンプを能動化すべきセンスアンプ制御信号を送出す
るセンスアンプ制御手段とを有する構成とされている。 このような回路構成によれば、ワード線の電位が所定の
値に設定された後、センスアンプが能動化されることか
ら、昇圧過程においてデータ線上にノイズが乗り、デー
タ線上に反転データが現れていても、センスアンプがそ
れを増幅しないので、反転データの増幅電位を相殺緩和
するに要する時間を無くすことができる。従って、誤り
読み出しの発生の抑制やセンスアンプの後段回路におけ
る各種信号のタイミング調整が容易になる。
【００１６】
【実施例】次に、本発明に係る実施例を添付図面に基づ
いて説明する。
いて説明する。
【００１７】図１は本発明の実施例に係るモノリシック
のポリシリコン高抵抗負荷型メモリセルを備えたＳＲＡ
Ｍの全体概略構成を示すブロック図で、図２はそのＳＲ
ＡＭの周辺回路における新規な回路構成のうち主に書込
み動作に関連する部分を示すブロック図である。なお、
図１において図２２図に示す部分と同一部分には同一参
照符号を付し、その説明は省略する。
のポリシリコン高抵抗負荷型メモリセルを備えたＳＲＡ
Ｍの全体概略構成を示すブロック図で、図２はそのＳＲ
ＡＭの周辺回路における新規な回路構成のうち主に書込
み動作に関連する部分を示すブロック図である。なお、
図１において図２２図に示す部分と同一部分には同一参
照符号を付し、その説明は省略する。
【００１８】本実施例においてはワード線パルス駆動方
式が採用されており、内部同期回路３１は、ワード線Ｗ
Ｌが選択されて読み出し動作中のメモリセル１に流れ込
む電流を減らすために、アドレス遷移検出回路（ＡＴＤ
）２８，２９，３０から発生した基本パルスを基にして
ワード線ＷＬを一定期間だけパルス駆動すべきオートパ
ワーダウン信号ＡＰＤ を生成する。チップコントロー
ル回路２１はシステム制御信号ＣＳ（バー），ライトイ
ネーブル信号ＷＥ（バー）及びアウトプットイネーブル
信号ＯＥ（バー）を生成する。本実施例における新規な
構成の１つは、書込み動作のワード線選択時においてワ
ード線ＷＬの電位を電源電位ＶＤＤ以上に設定するワー
ド線電位変圧回路５０を有するところにある。このワー
ド線電位変圧回路５０の内部構成は、図２に示すように
、リングオシレータ回路５１，変圧タイミング信号発生
回路５４，昇圧ゲート制御信号作成回路５５，昇圧電位
発生回路５６，ワード線供給電位合成回路５７及びワー
ド線電位印加制御回路５９を有する。
式が採用されており、内部同期回路３１は、ワード線Ｗ
Ｌが選択されて読み出し動作中のメモリセル１に流れ込
む電流を減らすために、アドレス遷移検出回路（ＡＴＤ
）２８，２９，３０から発生した基本パルスを基にして
ワード線ＷＬを一定期間だけパルス駆動すべきオートパ
ワーダウン信号ＡＰＤ を生成する。チップコントロー
ル回路２１はシステム制御信号ＣＳ（バー），ライトイ
ネーブル信号ＷＥ（バー）及びアウトプットイネーブル
信号ＯＥ（バー）を生成する。本実施例における新規な
構成の１つは、書込み動作のワード線選択時においてワ
ード線ＷＬの電位を電源電位ＶＤＤ以上に設定するワー
ド線電位変圧回路５０を有するところにある。このワー
ド線電位変圧回路５０の内部構成は、図２に示すように
、リングオシレータ回路５１，変圧タイミング信号発生
回路５４，昇圧ゲート制御信号作成回路５５，昇圧電位
発生回路５６，ワード線供給電位合成回路５７及びワー
ド線電位印加制御回路５９を有する。
【００１９】リングオシレータ回路５１は、内部同期回
路３１からのシステム制御信号ＳＣ（バー）を基に繰り
返しパルスを生成する。リングオシレータ回路５１は、
図３に示すように、リングオシレータ５２と、オートパ
ワーダウン信号ＡＰＤ ，ライトイネーブル信号ＷＥ（
バー）及びシステム制御信号ＳＣ（バー）を入力として
リングオシレータ５２を選択的に能動化させる選択駆動
回路５３とから構成されている。リングオシレータ５２
は図４に示す複数の論理回路のループ接続で構成され、
選択駆動回路５３の出力Ａ（「Ｈ」）の印加期間中繰り
返し発振パルスＢを発生する。
路３１からのシステム制御信号ＳＣ（バー）を基に繰り
返しパルスを生成する。リングオシレータ回路５１は、
図３に示すように、リングオシレータ５２と、オートパ
ワーダウン信号ＡＰＤ ，ライトイネーブル信号ＷＥ（
バー）及びシステム制御信号ＳＣ（バー）を入力として
リングオシレータ５２を選択的に能動化させる選択駆動
回路５３とから構成されている。リングオシレータ５２
は図４に示す複数の論理回路のループ接続で構成され、
選択駆動回路５３の出力Ａ（「Ｈ」）の印加期間中繰り
返し発振パルスＢを発生する。
【００２０】変圧タイミング信号発生回路５４は、図３
に示すように、複数の組合せ論理回路と複数の遅延回路
とから構成され、システム制御信号ＳＣ（バー）とリン
グオシレータ回路５１の出力たる繰り返し発振パルスＢ
を基に電源電位ＶＤＤをパルス波高とする所要のタイミ
ング信号ｔＲ ，ｔ１ ，ｔ２ ，ｔ３ を作成する。
に示すように、複数の組合せ論理回路と複数の遅延回路
とから構成され、システム制御信号ＳＣ（バー）とリン
グオシレータ回路５１の出力たる繰り返し発振パルスＢ
を基に電源電位ＶＤＤをパルス波高とする所要のタイミ
ング信号ｔＲ ，ｔ１ ，ｔ２ ，ｔ３ を作成する。
【００２１】昇圧ゲート制御信号作成回路５５は、タイ
ミング信号ｔＲ，ｔ１ ，ｔ２ ，ｔ３ 及びブロック
信号ＢＬＯＣＫ を基にワード線電位変圧回路５０にお
ける所定のＭＯＳトランジスタのゲートを駆動制御する
昇圧ゲート制御信号Ｖｔｏ，Ｖｇａｔｅを作成する。
ミング信号ｔＲ，ｔ１ ，ｔ２ ，ｔ３ 及びブロック
信号ＢＬＯＣＫ を基にワード線電位変圧回路５０にお
ける所定のＭＯＳトランジスタのゲートを駆動制御する
昇圧ゲート制御信号Ｖｔｏ，Ｖｇａｔｅを作成する。
【００２２】昇圧ゲート制御信号作成回路５５の回路構
成は、図５に示すように、昇圧ゲート制御信号Ｖｔｏ，
を作成する第１の昇圧ゲート制御信号作成回路５５ａと
、昇圧ゲート制御信号Ｖｇａｔｅを作成する第２の昇圧
ゲート制御信号作成回路５５ｂとからなる。
成は、図５に示すように、昇圧ゲート制御信号Ｖｔｏ，
を作成する第１の昇圧ゲート制御信号作成回路５５ａと
、昇圧ゲート制御信号Ｖｇａｔｅを作成する第２の昇圧
ゲート制御信号作成回路５５ｂとからなる。
【００２３】第１の昇圧ゲート制御信号作成回路５５ａ
は、タイミング信号ｔ１ とブロック信号ＢＬＯＣＫ
とを基に昇圧キャパシタＣ１ を充電する電荷注入回路
５５ａａと、タイミング信号ｔ１ ，ブロック信号ＢＬ
ＯＣＫ 及びタイミング信号ｔＲ を基に昇圧キャパシ
タＣ１ の負極電位を高める電位印加回路５５ａｂと、
昇圧時における昇圧ゲート制御信号Ｖｔｏが必要以上に
昇圧されないよう制御するリミッタ回路５５ａｃとから
なる。なお、昇圧キャパシタＣ１ の一方の電極はゲー
ト電極と同一層の１層目のポリシリコン層を利用して形
成され、その他方の電極は絶縁膜を介してポリシリコン
高抵抗負荷と同一層の２層目のポリシリコン層を利用し
て形成される。昇圧キャパシタＣ１ の正極は下層のポ
リシリコン層で、その負極は上層のポリシリコン層とさ
れている。昇圧時に昇圧キャパシタＣ１ による昇圧電
荷が配線層に与える影響を少なくするため、昇圧信号を
上層のポリシリコン層へ印加し、下層のポリシリコン層
から昇圧電位を取り出す構造としてある。以下に説明す
る各昇圧キャパシタも同様な構造とされている。
は、タイミング信号ｔ１ とブロック信号ＢＬＯＣＫ
とを基に昇圧キャパシタＣ１ を充電する電荷注入回路
５５ａａと、タイミング信号ｔ１ ，ブロック信号ＢＬ
ＯＣＫ 及びタイミング信号ｔＲ を基に昇圧キャパシ
タＣ１ の負極電位を高める電位印加回路５５ａｂと、
昇圧時における昇圧ゲート制御信号Ｖｔｏが必要以上に
昇圧されないよう制御するリミッタ回路５５ａｃとから
なる。なお、昇圧キャパシタＣ１ の一方の電極はゲー
ト電極と同一層の１層目のポリシリコン層を利用して形
成され、その他方の電極は絶縁膜を介してポリシリコン
高抵抗負荷と同一層の２層目のポリシリコン層を利用し
て形成される。昇圧キャパシタＣ１ の正極は下層のポ
リシリコン層で、その負極は上層のポリシリコン層とさ
れている。昇圧時に昇圧キャパシタＣ１ による昇圧電
荷が配線層に与える影響を少なくするため、昇圧信号を
上層のポリシリコン層へ印加し、下層のポリシリコン層
から昇圧電位を取り出す構造としてある。以下に説明す
る各昇圧キャパシタも同様な構造とされている。
【００２４】第２の昇圧ゲート制御信号作成回路５５ｂ
は、タイミング信号ｔ１ とブロック信号ＢＬＯＣＫ
とを基に１段目の昇圧キャパシタＣ２ を充電する１段
目の電荷注入回路５５ｂａ（第１の制御信号作成回路５
５ａの電荷注入回路５５ａａの一部回路構成を兼用して
いる）と、ブロック信号ＢＬＯＣＫ 及びタイミング信
号ｔ２ を基に１段目の昇圧キャパシタＣ２ の負極電
位を高める１段目の電位印加回路５５ｂｂと、昇圧時に
おける電荷注入回路５５ｂａのＭＯＳトランジタＴ４
の破壊を防止するリミッタ回路５５ｂｃと、昇圧キャパ
シタＣ２ の負極電位を伝達する電位伝達回路５５ｂｄ
と、ブロック信号ＢＬＯＣＫ 及びタイミング信号ｔ３
を基に２段目の昇圧キャパシタＣ３ の負極電位を高
める２段目の電位印加回路５５ｂｅと、ブロック信号Ｂ
ＬＯＣＫ 及びタイミング信号ｔ１ を基に２段目の昇
圧キャパシタＣ３ の電荷を放電させる放電回路５５ｂ
ｆとから構成されている。１段目の電荷注入回路５５ｂ
ａ，昇圧キャパシタＣ２ ，電位印加回路５５ｂｂ及び
リミッタ回路５５ｂｃは２段目の昇圧キャパシタＣ３
に対する実質的な充電回路を構成している。なお、昇圧
キャパシタＣ２ ，Ｃ３ の一方の電極はゲート電極と
同一層の１層目のポリシリコン層を利用して形成され、
その他方の電極は絶縁膜を介してポリシリコン高抵抗負
荷と同一層の２層目のポリシリコン層を利用して形成さ
れる。
は、タイミング信号ｔ１ とブロック信号ＢＬＯＣＫ
とを基に１段目の昇圧キャパシタＣ２ を充電する１段
目の電荷注入回路５５ｂａ（第１の制御信号作成回路５
５ａの電荷注入回路５５ａａの一部回路構成を兼用して
いる）と、ブロック信号ＢＬＯＣＫ 及びタイミング信
号ｔ２ を基に１段目の昇圧キャパシタＣ２ の負極電
位を高める１段目の電位印加回路５５ｂｂと、昇圧時に
おける電荷注入回路５５ｂａのＭＯＳトランジタＴ４
の破壊を防止するリミッタ回路５５ｂｃと、昇圧キャパ
シタＣ２ の負極電位を伝達する電位伝達回路５５ｂｄ
と、ブロック信号ＢＬＯＣＫ 及びタイミング信号ｔ３
を基に２段目の昇圧キャパシタＣ３ の負極電位を高
める２段目の電位印加回路５５ｂｅと、ブロック信号Ｂ
ＬＯＣＫ 及びタイミング信号ｔ１ を基に２段目の昇
圧キャパシタＣ３ の電荷を放電させる放電回路５５ｂ
ｆとから構成されている。１段目の電荷注入回路５５ｂ
ａ，昇圧キャパシタＣ２ ，電位印加回路５５ｂｂ及び
リミッタ回路５５ｂｃは２段目の昇圧キャパシタＣ３
に対する実質的な充電回路を構成している。なお、昇圧
キャパシタＣ２ ，Ｃ３ の一方の電極はゲート電極と
同一層の１層目のポリシリコン層を利用して形成され、
その他方の電極は絶縁膜を介してポリシリコン高抵抗負
荷と同一層の２層目のポリシリコン層を利用して形成さ
れる。
【００２５】昇圧電位発生回路５６は、ライトイネーブ
ル信号ＷＥ（バー），タイミング信号ｔ１ ，ｔ２ ，
ｔ３ を基に電源電位ＶＤＤ以上の値の昇圧電位ＶＰＰ
を発生する。昇圧電位発生回路５６の回路構成は、図６
に示すように、タイミング信号ｔ１を基に１段目の昇圧
キャパシタＣ４ を充電する１段目の電荷注入回路５６
ａと、ライトイネーブル信号ＷＥ（バー）及びタイミン
グ信号ｔ２ を基に１段目の昇圧キャパシタＣ４ の負
極電位を高める１段目の電位印加回路５６ｂと、昇圧時
における電位伝達回路５６ｄのＭＯＳトランジスタＴ１
１の破壊を防止するリミッタ回路５６ｃと、電位伝達回
路５６ｄと、ライトイネーブル信号ＷＥ（バー）及びタ
イミング信号ｔ２ を基に電位伝達回路５６ｄに電源電
位ＶＤＤを印加する電位印加回路５６ｅと、昇圧キャパ
シタＣ５ の負極電位を高める２段目の電位印加回路５
６ｆとを有している。なお、昇圧キャパシタＣ４ ，Ｃ
５ の一方の電極はゲート電極と同一層の１層目のポリ
シリコン層を利用して形成され、その他方の電極は絶縁
膜を介してポリシリコン高抵抗負荷と同一層の２層目の
ポリシリコン層を利用して形成される。
ル信号ＷＥ（バー），タイミング信号ｔ１ ，ｔ２ ，
ｔ３ を基に電源電位ＶＤＤ以上の値の昇圧電位ＶＰＰ
を発生する。昇圧電位発生回路５６の回路構成は、図６
に示すように、タイミング信号ｔ１を基に１段目の昇圧
キャパシタＣ４ を充電する１段目の電荷注入回路５６
ａと、ライトイネーブル信号ＷＥ（バー）及びタイミン
グ信号ｔ２ を基に１段目の昇圧キャパシタＣ４ の負
極電位を高める１段目の電位印加回路５６ｂと、昇圧時
における電位伝達回路５６ｄのＭＯＳトランジスタＴ１
１の破壊を防止するリミッタ回路５６ｃと、電位伝達回
路５６ｄと、ライトイネーブル信号ＷＥ（バー）及びタ
イミング信号ｔ２ を基に電位伝達回路５６ｄに電源電
位ＶＤＤを印加する電位印加回路５６ｅと、昇圧キャパ
シタＣ５ の負極電位を高める２段目の電位印加回路５
６ｆとを有している。なお、昇圧キャパシタＣ４ ，Ｃ
５ の一方の電極はゲート電極と同一層の１層目のポリ
シリコン層を利用して形成され、その他方の電極は絶縁
膜を介してポリシリコン高抵抗負荷と同一層の２層目の
ポリシリコン層を利用して形成される。
【００２６】ワード線供給電位合成回路５７はライトイ
ネーブル信号ＷＥ（バー），ブロック信号ＢＬＯＣＫ
，タイミング信号ｔＲ ，及び昇圧ゲート制御信号Ｖｔ
ｏ，Ｖｇａｔｅを基に電源電位ＶＤＤと昇圧電位ＶＰＰ
とを選択的に切り換えてワード線に印加すべきワード線
供給電位ＶＶＯＬ を合成する。このワード線供給電位
合成回路５７の構成は、図７に示すように、ライトイネ
ーブル信号ＷＥ（バー）及び昇圧ゲート制御信号Ｖｔｏ
，Ｖｇａｔｅを基に電源電位ＶＤＤと略等しい電位を読
み出し動作時においてワード線電位印加制御回路５９へ
送り出す電源電位供給系５７ａと、ブロック信号ＢＬＯ
ＣＫ ，タイミング信号ｔＲ ，及び昇圧ゲート制御信
号Ｖｔｏ，Ｖｇａｔｅを基に昇圧電位ＶＰＰと略等しい
電位を書込み時において間欠的に繰り返し送り出す昇圧
電位供給系５７ｂとからなる。
ネーブル信号ＷＥ（バー），ブロック信号ＢＬＯＣＫ
，タイミング信号ｔＲ ，及び昇圧ゲート制御信号Ｖｔ
ｏ，Ｖｇａｔｅを基に電源電位ＶＤＤと昇圧電位ＶＰＰ
とを選択的に切り換えてワード線に印加すべきワード線
供給電位ＶＶＯＬ を合成する。このワード線供給電位
合成回路５７の構成は、図７に示すように、ライトイネ
ーブル信号ＷＥ（バー）及び昇圧ゲート制御信号Ｖｔｏ
，Ｖｇａｔｅを基に電源電位ＶＤＤと略等しい電位を読
み出し動作時においてワード線電位印加制御回路５９へ
送り出す電源電位供給系５７ａと、ブロック信号ＢＬＯ
ＣＫ ，タイミング信号ｔＲ ，及び昇圧ゲート制御信
号Ｖｔｏ，Ｖｇａｔｅを基に昇圧電位ＶＰＰと略等しい
電位を書込み時において間欠的に繰り返し送り出す昇圧
電位供給系５７ｂとからなる。
【００２７】電源電圧供給系５７ａは、ライトイネーブ
ル信号ＷＥ（バー）のバッファ回路５７ａａと、昇圧ゲ
ート制御信号Ｖｔｏで制御される電位伝達回路５７ａｂ
と、昇圧ゲート制御信号Ｖｇａｔｅの到来を契機に昇圧
する昇圧キャパシタＣ６ と、その充電電位で制御され
る電位伝達回路５７ａｃと、電位伝達回路５７ａｃのＭ
ＯＳトランジスタＴ１４の破壊を防止するリミッタ回路
５７ａｄとを有している。
ル信号ＷＥ（バー）のバッファ回路５７ａａと、昇圧ゲ
ート制御信号Ｖｔｏで制御される電位伝達回路５７ａｂ
と、昇圧ゲート制御信号Ｖｇａｔｅの到来を契機に昇圧
する昇圧キャパシタＣ６ と、その充電電位で制御され
る電位伝達回路５７ａｃと、電位伝達回路５７ａｃのＭ
ＯＳトランジスタＴ１４の破壊を防止するリミッタ回路
５７ａｄとを有している。
【００２８】昇圧電位供給系５７ｂは、ライトイネーブ
ル信号ＷＥ（バー），ブロック信号ＢＬＯＣＫ ，タイ
ミング信号ｔＲ を入力とする論理回路５７ｂａと、昇
圧ゲート制御信号Ｖｔｏで制御される電位伝達回路５７
ｂｂと、昇圧ゲート制御信号Ｖｇａｔｅの到来を契機に
昇圧する昇圧キャパシタＣ７ と、その充電電位で制御
される電位伝達回路５７ｂｃとを有している。なお、昇
圧キャパシタＣ６ ，Ｃ７ の一方の電極はゲート電極
と同一層の１層目のポリシリコン層を利用して形成され
、その他方の電極は絶縁膜を介してポリシリコン高抵抗
負荷と同一層の２層目のポリシリコン層を利用して形成
される。
ル信号ＷＥ（バー），ブロック信号ＢＬＯＣＫ ，タイ
ミング信号ｔＲ を入力とする論理回路５７ｂａと、昇
圧ゲート制御信号Ｖｔｏで制御される電位伝達回路５７
ｂｂと、昇圧ゲート制御信号Ｖｇａｔｅの到来を契機に
昇圧する昇圧キャパシタＣ７ と、その充電電位で制御
される電位伝達回路５７ｂｃとを有している。なお、昇
圧キャパシタＣ６ ，Ｃ７ の一方の電極はゲート電極
と同一層の１層目のポリシリコン層を利用して形成され
、その他方の電極は絶縁膜を介してポリシリコン高抵抗
負荷と同一層の２層目のポリシリコン層を利用して形成
される。
【００２９】ワード線電位印加制御回路５９は、Ｘデコ
ーダ及びワード線バッファ回路２２の出力， ブロック
信号ＢＬＯＣＫ ，タイミング信号ｔＲ ，昇圧ゲート
制御信号Ｖｔｏ，Ｖｇａｔｅを基にワード線供給電位Ｖ
ＶＯＬ のワード線ＷＬへの印加を制御する。図８に示
すように、Ｘデコーダ及びワード線バッファ回路２２は
従来と同様の構成であるが、Ｘデコーダ及びワード線バ
ッファ回路２２とメモリセル１の間にはワード線電位印
加制御回路５９が介在している。ワード線電位印加制御
回路５９の構成は、図８に示すように、昇圧ゲート制御
信号Ｖｔｏを基にＸデコーダ及びワード線バッファ回路
２２の出力電位をその電位低下を補償しつつ伝達する第
１の電位伝達回路５９ａと、昇圧ゲート制御信号Ｖｇａ
ｔｅ の印加の契機で昇圧する昇圧キャパシタＣ８
（又はＣ９ ）と、その昇圧電位の制御でワード線供給
電位ＶＶＯＬ を伝達する第２の電位伝達回路５９ｂと
、ブロック信号ＢＬＯＣＫ 及びタイミング信号ｔＲ
から放電タイミング信号ｔＲＯを作成する放電タイミン
グ回路５９ｃと、この放電タイミング信号ｔＲＯにより
昇圧キャパシタＣ８ （又はＣ９ ）の充電電荷を放電
させる昇圧キャパシタ放電回路５９ｄと、ワード線ＷＬ
の非選択の開始時にワード線ＷＬの電荷を急速に放電さ
せるワード線放電回路５９ｅとを有している。昇圧キャ
パシタＣ８ ，Ｃ９ の一方の電極はゲート電極と同一
層の１層目のポリシリコン層を利用して形成され、その
他方の電極は絶縁膜を介してポリシリコン高抵抗負荷と
同一層の２層目のポリシリコン層を利用して形成される
。
ーダ及びワード線バッファ回路２２の出力， ブロック
信号ＢＬＯＣＫ ，タイミング信号ｔＲ ，昇圧ゲート
制御信号Ｖｔｏ，Ｖｇａｔｅを基にワード線供給電位Ｖ
ＶＯＬ のワード線ＷＬへの印加を制御する。図８に示
すように、Ｘデコーダ及びワード線バッファ回路２２は
従来と同様の構成であるが、Ｘデコーダ及びワード線バ
ッファ回路２２とメモリセル１の間にはワード線電位印
加制御回路５９が介在している。ワード線電位印加制御
回路５９の構成は、図８に示すように、昇圧ゲート制御
信号Ｖｔｏを基にＸデコーダ及びワード線バッファ回路
２２の出力電位をその電位低下を補償しつつ伝達する第
１の電位伝達回路５９ａと、昇圧ゲート制御信号Ｖｇａ
ｔｅ の印加の契機で昇圧する昇圧キャパシタＣ８
（又はＣ９ ）と、その昇圧電位の制御でワード線供給
電位ＶＶＯＬ を伝達する第２の電位伝達回路５９ｂと
、ブロック信号ＢＬＯＣＫ 及びタイミング信号ｔＲ
から放電タイミング信号ｔＲＯを作成する放電タイミン
グ回路５９ｃと、この放電タイミング信号ｔＲＯにより
昇圧キャパシタＣ８ （又はＣ９ ）の充電電荷を放電
させる昇圧キャパシタ放電回路５９ｄと、ワード線ＷＬ
の非選択の開始時にワード線ＷＬの電荷を急速に放電さ
せるワード線放電回路５９ｅとを有している。昇圧キャ
パシタＣ８ ，Ｃ９ の一方の電極はゲート電極と同一
層の１層目のポリシリコン層を利用して形成され、その
他方の電極は絶縁膜を介してポリシリコン高抵抗負荷と
同一層の２層目のポリシリコン層を利用して形成される
。
【００３０】この実施例においては、後述するような理
由から、読み出し動作を制御する回路が付加されている
。図１に示す昇圧検出回路３９は、ワード線電位変圧回
路５０からのタイミング信号ｔ３ 及びライトイネーブ
ル信号ＷＥ（バー）を基にワード線ＷＬの昇圧動作の完
了時点を検出してタイミング信号ｔ５ （バー）をセン
スアンプ制御回路３８及びビット線・データ線負荷コン
トロール回路３６へ送出する。この昇圧検出回路３９の
回路構成は、図９に示すように、最終的な昇圧動作の開
始を決定するタイミング信号ｔ３ を所定期間だけ遅延
させる遅延回路３９ａと、その遅延信号とライトイネー
ブル信号ＷＥ（バー）を基にタイミング信号ｔ５ （バ
ー）を作成するタイミング回路３９ｂとからなる。セン
スアンプ制御回路３８は、システムコントロール信号Ｓ
Ｃ（バー），タイミング信号ｔ５ （バー），オートパ
ワーダウン信号ＡＰＤ 及びライトイネーブル信号ＷＥ
（バー）を基にセンスアンプ３３のＯＮ／ＯＦＦ を制
御すべきセンスアンプ制御信号φＳＡを出力する。この
センスアンプ制御回路３８は図１０に示す回路構成であ
る。ビット線・データ線負荷コントロール回路３６は所
定のタイミングでビット線負荷制御信号φＥＱ，ビット
線可変インピーダンス制御信号ＬＤＯ 及びデータ線負
荷制御φＤＢを出力する。このビット線・データ線負荷
コントロール回路３６は図１１に示す回路構成であるが
、ビット線負荷制御信号φＥＱ，及びデータ線負荷制御
φＤＢは昇圧検出回路３９の出力たるタイミング信号ｔ
５ （バー）を加味して作成されている。なお、ビット
線負荷回路３５及びデータ線負荷回路３２は従来と同様
な構成で、例えば図１２に示す回路構成である。
由から、読み出し動作を制御する回路が付加されている
。図１に示す昇圧検出回路３９は、ワード線電位変圧回
路５０からのタイミング信号ｔ３ 及びライトイネーブ
ル信号ＷＥ（バー）を基にワード線ＷＬの昇圧動作の完
了時点を検出してタイミング信号ｔ５ （バー）をセン
スアンプ制御回路３８及びビット線・データ線負荷コン
トロール回路３６へ送出する。この昇圧検出回路３９の
回路構成は、図９に示すように、最終的な昇圧動作の開
始を決定するタイミング信号ｔ３ を所定期間だけ遅延
させる遅延回路３９ａと、その遅延信号とライトイネー
ブル信号ＷＥ（バー）を基にタイミング信号ｔ５ （バ
ー）を作成するタイミング回路３９ｂとからなる。セン
スアンプ制御回路３８は、システムコントロール信号Ｓ
Ｃ（バー），タイミング信号ｔ５ （バー），オートパ
ワーダウン信号ＡＰＤ 及びライトイネーブル信号ＷＥ
（バー）を基にセンスアンプ３３のＯＮ／ＯＦＦ を制
御すべきセンスアンプ制御信号φＳＡを出力する。この
センスアンプ制御回路３８は図１０に示す回路構成であ
る。ビット線・データ線負荷コントロール回路３６は所
定のタイミングでビット線負荷制御信号φＥＱ，ビット
線可変インピーダンス制御信号ＬＤＯ 及びデータ線負
荷制御φＤＢを出力する。このビット線・データ線負荷
コントロール回路３６は図１１に示す回路構成であるが
、ビット線負荷制御信号φＥＱ，及びデータ線負荷制御
φＤＢは昇圧検出回路３９の出力たるタイミング信号ｔ
５ （バー）を加味して作成されている。なお、ビット
線負荷回路３５及びデータ線負荷回路３２は従来と同様
な構成で、例えば図１２に示す回路構成である。
【００３１】次に本実施例における書込み動作について
説明する。書込み動作期間においては、ライトイネーブ
ル信号ＷＥ（バー）が「Ｌ」で、オートパワーダウン信
号ＡＰＤは「Ｌ」である。書込み動作時直前において内
部同期回路３１からのシステムコントロール信号ＳＣ（
バー）が「Ｌ」になると、図３に示す選択駆動回路５３
の出力Ａが「Ｈ」に設定される。この出力Ａが「Ｈ」の
期間は図１３に示すようにリングオシレータ５２の出力
は発振パルスＢを送出する。発振パルスＢが送出される
と、変圧タイミング信号発生回路５４が図１３に示すタ
イミング信号ｔＲ ，ｔ１ ，ｔ２ ，ｔ３ を発生す
る。タイミング信号ｔＲ は発振パルスＢの立ち下がり
直後に立ち上がって発振パルスＢのパルス幅に比して短
いパルス幅を有する繰り返しパルスである。タイミング
信号ｔ１ はタイミング信号ｔＲ の立ち上がりと同時
に立ち上がって、タイミング信号ｔＲ のパルス幅より
は長いものの発振パルスＢのパルス幅に比して短いパル
ス幅を有する繰り返しパルスである。 タイミング信号ｔ２ はタイミング信号ｔ１ の立ち下
がりと同時に立ち上がってタイミング信号ｔ１ の立ち
上がりよりも少し早く立ち下がる繰り返しパルスである
。タイミング信号ｔ３ はタイミング信号ｔ２ のパル
ス幅に比して短いパルス幅を有し、タイミング信号ｔ２
の立ち下がりと同時に立ち下がる繰り返しパルスであ
る。ここで、本実施例において発振手段たるリングオシ
レータ回路５１を用いる意義は、後述するように、電源
電位ＶＤＤ以上の昇圧電位をワード線ＷＬに繰り返し印
加せしめ、メモリセル１へのデータの書き込みを確実に
行わせるところにある。
説明する。書込み動作期間においては、ライトイネーブ
ル信号ＷＥ（バー）が「Ｌ」で、オートパワーダウン信
号ＡＰＤは「Ｌ」である。書込み動作時直前において内
部同期回路３１からのシステムコントロール信号ＳＣ（
バー）が「Ｌ」になると、図３に示す選択駆動回路５３
の出力Ａが「Ｈ」に設定される。この出力Ａが「Ｈ」の
期間は図１３に示すようにリングオシレータ５２の出力
は発振パルスＢを送出する。発振パルスＢが送出される
と、変圧タイミング信号発生回路５４が図１３に示すタ
イミング信号ｔＲ ，ｔ１ ，ｔ２ ，ｔ３ を発生す
る。タイミング信号ｔＲ は発振パルスＢの立ち下がり
直後に立ち上がって発振パルスＢのパルス幅に比して短
いパルス幅を有する繰り返しパルスである。タイミング
信号ｔ１ はタイミング信号ｔＲ の立ち上がりと同時
に立ち上がって、タイミング信号ｔＲ のパルス幅より
は長いものの発振パルスＢのパルス幅に比して短いパル
ス幅を有する繰り返しパルスである。 タイミング信号ｔ２ はタイミング信号ｔ１ の立ち下
がりと同時に立ち上がってタイミング信号ｔ１ の立ち
上がりよりも少し早く立ち下がる繰り返しパルスである
。タイミング信号ｔ３ はタイミング信号ｔ２ のパル
ス幅に比して短いパルス幅を有し、タイミング信号ｔ２
の立ち下がりと同時に立ち下がる繰り返しパルスであ
る。ここで、本実施例において発振手段たるリングオシ
レータ回路５１を用いる意義は、後述するように、電源
電位ＶＤＤ以上の昇圧電位をワード線ＷＬに繰り返し印
加せしめ、メモリセル１へのデータの書き込みを確実に
行わせるところにある。
【００３２】図５に示す昇圧ゲート制御信号作成回路５
５における各信号波形を図１４に示す。
５における各信号波形を図１４に示す。
【００３３】ある特定のブロック（メモリセルアレイ）
の選択状態のときはそのブロックに対するブロック信号
ＢＬＯＣＫ が「Ｈ」である。タイミング信号ｔ２ ，
ｔ３ が「Ｌ」状態で、タイミング信号ｔＲ ，ｔ１
が「Ｌ」から「Ｈ」へ変化すると、第１の昇圧ゲート制
御信号作成回路５５ａのＭＯＳトランジスタＴ１ が導
通し、これによりＭＯＳトランジスタＴ２ ，Ｔ４ が
オン状態となり、昇圧キャパシタＣ１ ，Ｃ２ の負極
電位が「Ｌ」であるので、これらのキャパシタが充電さ
れる。このとき昇圧ゲート制御信号ＶＴＯの電位は図１
４に示すようにＶＤＤ−ＶＴ （Ｔ２ ）で、ノードＰ
１ はＶＤＤ−ＶＴ （Ｔ４ ）に設定される。但し、
ＶＴ （Ｔ２ ）はＭＯＳトランジスタＴ２ のしきい
値電圧（バックゲート効果による電圧降下分を含む）、
ＶＴ （Ｔ４ ）はＭＯＳトランジスタＴ４ のしきい
値電圧（バックゲート効果による電圧降下分を含む）で
ある。次に、タイミング信号ｔＲ が「Ｈ」から「Ｌ」
へ変化し、タイミング信号ｔ１ が「Ｈ」のままである
と、昇圧キャパシタＣ１ の負極電位が電源電位ＶＤＤ
になるので、昇圧ゲート制御信号ＶＴＯの電位はＶＤＤ
＋ＶＴ （Ｔ３ ）の上限値まで昇圧される。ＭＯＳト
ランジスタＴ３ はリミッタ回路５５ａｃを構成してお
り、昇圧キャパシタＣ１ の正極電位たる信号ＶＴＯの
電位の上昇を制限している。次に、タイミング信号ｔ１
が「Ｈ」から「Ｌ」へ変化すると共に、タイミング信
号ｔ２ が「Ｌ」から「Ｈ」へ変化すると、電位印加回
路５５ｂｂによって昇圧キャパシタＣ２ の負極電位が
「Ｈ」となるので、ノードＰ１ はＶＤＤ＋ＶＴ （Ｔ
５ ）に設定される。但し、ＶＴ （Ｔ５ ）はトラン
ジスタＴ５ のしきい値電圧（バックゲート効果による
電圧降下分を含む）である。ＭＯＳトランジスタＴ６
はリミッタ回路５５ｂｃを構成しており、昇圧キャパシ
タＣ２ の正極電位たるノードＰ１ の電位の上昇を制
限し、ＭＯＳトランジスタＴ４ の破壊を防止している
。このとき、電位伝達回路５５ｂｄのＭＯＳトランジス
タＴ６ のゲート電位はＶＤＤ＋ＶＴ （Ｔ５ ）であ
り、そのドレイン電位はＶＤＤであるので、ＶＴ （Ｔ
６ ）≦ＶＴ （Ｔ５ ）であれば、そのソース電位た
る昇圧ゲート制御信号Ｖｇａｔｅの電位は少なくとも電
源電位ＶＤＤまで上昇し、昇圧キャパシタＣ３ が充電
される。但し、ＶＴ （Ｔ６ ）はＭＯＳトランジスタ
Ｔ６ のしきい値電圧（バックゲート効果による電圧降
下分を含む）である。次に、タイミング信号ｔ２ が「
Ｈ」のままでタイミング信号ｔ３ が「Ｌ」から「Ｈ」
へ変化すると、電位印加回路５５ｂｅが昇圧キャパシタ
Ｃ３ の負極電位を電源電位ＶＤＤまで高めるので、昇
圧ゲート制御信号Ｖｇａｔｅの電位は電源電位ＶＤＤ以
上の電位まで上昇する。ここで、昇圧キャパシタＣ３
の昇圧動作による充電電圧をＶＣ３とすれば、昇圧ゲー
ト制御信号Ｖｇａｔｅの電位はＶＤＤ＋ＶＣ３に設定さ
れる。 この後、タイミング信号ｔＲ ，ｔ１ が「Ｌ」から「
Ｈ」へ，タイミング信号ｔ２ ，ｔ３ が「Ｈ」から「
Ｌ」へ変化し、上述の動作が繰り返されるが、タイミン
グ信号ｔ１ の「Ｈ」の期間中は放電回路５５ｂｆのＭ
ＯＳトランジスタＴ７ がオフしており、昇圧ゲート制
御信号Ｖｇａｔｅの電位は「Ｌ」に維持されている。
の選択状態のときはそのブロックに対するブロック信号
ＢＬＯＣＫ が「Ｈ」である。タイミング信号ｔ２ ，
ｔ３ が「Ｌ」状態で、タイミング信号ｔＲ ，ｔ１
が「Ｌ」から「Ｈ」へ変化すると、第１の昇圧ゲート制
御信号作成回路５５ａのＭＯＳトランジスタＴ１ が導
通し、これによりＭＯＳトランジスタＴ２ ，Ｔ４ が
オン状態となり、昇圧キャパシタＣ１ ，Ｃ２ の負極
電位が「Ｌ」であるので、これらのキャパシタが充電さ
れる。このとき昇圧ゲート制御信号ＶＴＯの電位は図１
４に示すようにＶＤＤ−ＶＴ （Ｔ２ ）で、ノードＰ
１ はＶＤＤ−ＶＴ （Ｔ４ ）に設定される。但し、
ＶＴ （Ｔ２ ）はＭＯＳトランジスタＴ２ のしきい
値電圧（バックゲート効果による電圧降下分を含む）、
ＶＴ （Ｔ４ ）はＭＯＳトランジスタＴ４ のしきい
値電圧（バックゲート効果による電圧降下分を含む）で
ある。次に、タイミング信号ｔＲ が「Ｈ」から「Ｌ」
へ変化し、タイミング信号ｔ１ が「Ｈ」のままである
と、昇圧キャパシタＣ１ の負極電位が電源電位ＶＤＤ
になるので、昇圧ゲート制御信号ＶＴＯの電位はＶＤＤ
＋ＶＴ （Ｔ３ ）の上限値まで昇圧される。ＭＯＳト
ランジスタＴ３ はリミッタ回路５５ａｃを構成してお
り、昇圧キャパシタＣ１ の正極電位たる信号ＶＴＯの
電位の上昇を制限している。次に、タイミング信号ｔ１
が「Ｈ」から「Ｌ」へ変化すると共に、タイミング信
号ｔ２ が「Ｌ」から「Ｈ」へ変化すると、電位印加回
路５５ｂｂによって昇圧キャパシタＣ２ の負極電位が
「Ｈ」となるので、ノードＰ１ はＶＤＤ＋ＶＴ （Ｔ
５ ）に設定される。但し、ＶＴ （Ｔ５ ）はトラン
ジスタＴ５ のしきい値電圧（バックゲート効果による
電圧降下分を含む）である。ＭＯＳトランジスタＴ６
はリミッタ回路５５ｂｃを構成しており、昇圧キャパシ
タＣ２ の正極電位たるノードＰ１ の電位の上昇を制
限し、ＭＯＳトランジスタＴ４ の破壊を防止している
。このとき、電位伝達回路５５ｂｄのＭＯＳトランジス
タＴ６ のゲート電位はＶＤＤ＋ＶＴ （Ｔ５ ）であ
り、そのドレイン電位はＶＤＤであるので、ＶＴ （Ｔ
６ ）≦ＶＴ （Ｔ５ ）であれば、そのソース電位た
る昇圧ゲート制御信号Ｖｇａｔｅの電位は少なくとも電
源電位ＶＤＤまで上昇し、昇圧キャパシタＣ３ が充電
される。但し、ＶＴ （Ｔ６ ）はＭＯＳトランジスタ
Ｔ６ のしきい値電圧（バックゲート効果による電圧降
下分を含む）である。次に、タイミング信号ｔ２ が「
Ｈ」のままでタイミング信号ｔ３ が「Ｌ」から「Ｈ」
へ変化すると、電位印加回路５５ｂｅが昇圧キャパシタ
Ｃ３ の負極電位を電源電位ＶＤＤまで高めるので、昇
圧ゲート制御信号Ｖｇａｔｅの電位は電源電位ＶＤＤ以
上の電位まで上昇する。ここで、昇圧キャパシタＣ３
の昇圧動作による充電電圧をＶＣ３とすれば、昇圧ゲー
ト制御信号Ｖｇａｔｅの電位はＶＤＤ＋ＶＣ３に設定さ
れる。 この後、タイミング信号ｔＲ ，ｔ１ が「Ｌ」から「
Ｈ」へ，タイミング信号ｔ２ ，ｔ３ が「Ｈ」から「
Ｌ」へ変化し、上述の動作が繰り返されるが、タイミン
グ信号ｔ１ の「Ｈ」の期間中は放電回路５５ｂｆのＭ
ＯＳトランジスタＴ７ がオフしており、昇圧ゲート制
御信号Ｖｇａｔｅの電位は「Ｌ」に維持されている。
【００３４】次に、昇圧電位発生回路５６の動作につい
て図１５を参照しつつ説明する。まず、書込み動作時に
はライトイネーブル信号ＷＥ（バー）の電位は「Ｌ」に
設定されいる。タイミング信号ｔ２ ，ｔ３ が「Ｌ」
状態で、タイミング信号ｔ１ が「Ｌ」から「Ｈ」へ変
化すると、電荷注入回路５６ａのＭＯＳトランジスタＴ
８ が導通し、これによりＭＯＳトランジスタＴ９ が
オン状態となり、昇圧キャパシタＣ４ の負極電位は「
Ｌ」であるので、このキャパシタＣ４ が充電される。 このときノードＰ２ の電位は図１５に示すように、Ｖ
ＤＤ−ＶＴ （Ｔ９ ）に設定される。但し、ＶＴ （
Ｔ９ ）はＭＯＳトランジスタＴ９ のしきい値電圧（
バックゲート効果による電圧降下分を含む）である。次
に、タイミング信号ｔ１ が「Ｈ」から「Ｌ」へ変化し
、タイミング信号ｔ２が「Ｌ」から「Ｈ」へ変化すると
、電位印加回路５６ｂが昇圧キャパシタＣ４ の負極電
位を電位ＶＤＤまで高めるので、ノードＰ２ の電位は
ＶＤＤ＋ＶＴ （Ｔ１０）の上限値まで昇圧される。但
し、ＶＴ （Ｔ１０）はＭＯＳトランジスタＴ１０のし
きい値電圧（バックゲート効果による電圧降下分を含む
）である。ＭＯＳトランジスタＴ１０はリミッタ回路５
６ｃを構成しており、ノードＰ２ の電位の上昇を制限
し、ＭＯＳトランジスタＴ１１の破壊を防止している。 これと同時に、電位印加回路５６ｅが電位伝達回路のＭ
ＯＳトランジスタＴ１１のドレインに電源電位ＶＤＤを
印加するが、このとき、ＭＯＳトランジスタＴ１１のゲ
ート電位がＶＤＤ＋ＶＴ （Ｔ１０）であり、そのドレ
イン電位がＶＤＤであるので、ＶＴ （Ｔ１１）≦ＶＴ
（Ｔ１０）であれば、そのソース電位たる昇圧電位Ｖ
ＰＰの電位は少なくとも電源電位ＶＤＤまで上昇し、昇
圧キャパシタＣ５ が充電される。但し、ＶＴ （Ｔ１
１）はＭＯＳトランジスタＴ１１のしきい値電圧（バッ
クゲート効果による電圧降下分を含む）である。次に、
タイミング信号ｔ３ が「Ｌ」から「Ｈ」へ変化すると
、電位印加回路５６ｆが昇圧キャパシタＣ５ の負極電
位を電源電位ＶＤＤまで高めるので、昇圧電位ＶＰＰの
電位は電源電位ＶＤＤ以上の値へ上昇する。ここで、昇
圧キャパシタＣ５ の昇圧動作による充電電圧をＶＣ５
とすれば、昇圧電位ＶＰＰの電位はＶＤＤ＋ＶＣ５に設
定される。この後、タイミング信号ｔ１ が「Ｌ」から
「Ｈ」へ，タイミング信号ｔ２ ，ｔ３ が「Ｌ」から
「Ｈ」へ変化し、上述の動作が繰り返されるが、タイミ
ング信号ｔ１ の「Ｈ」の期間中は昇圧ゲート制御信号
ＶＰＰの電位は「Ｌ」に維持されている。
て図１５を参照しつつ説明する。まず、書込み動作時に
はライトイネーブル信号ＷＥ（バー）の電位は「Ｌ」に
設定されいる。タイミング信号ｔ２ ，ｔ３ が「Ｌ」
状態で、タイミング信号ｔ１ が「Ｌ」から「Ｈ」へ変
化すると、電荷注入回路５６ａのＭＯＳトランジスタＴ
８ が導通し、これによりＭＯＳトランジスタＴ９ が
オン状態となり、昇圧キャパシタＣ４ の負極電位は「
Ｌ」であるので、このキャパシタＣ４ が充電される。 このときノードＰ２ の電位は図１５に示すように、Ｖ
ＤＤ−ＶＴ （Ｔ９ ）に設定される。但し、ＶＴ （
Ｔ９ ）はＭＯＳトランジスタＴ９ のしきい値電圧（
バックゲート効果による電圧降下分を含む）である。次
に、タイミング信号ｔ１ が「Ｈ」から「Ｌ」へ変化し
、タイミング信号ｔ２が「Ｌ」から「Ｈ」へ変化すると
、電位印加回路５６ｂが昇圧キャパシタＣ４ の負極電
位を電位ＶＤＤまで高めるので、ノードＰ２ の電位は
ＶＤＤ＋ＶＴ （Ｔ１０）の上限値まで昇圧される。但
し、ＶＴ （Ｔ１０）はＭＯＳトランジスタＴ１０のし
きい値電圧（バックゲート効果による電圧降下分を含む
）である。ＭＯＳトランジスタＴ１０はリミッタ回路５
６ｃを構成しており、ノードＰ２ の電位の上昇を制限
し、ＭＯＳトランジスタＴ１１の破壊を防止している。 これと同時に、電位印加回路５６ｅが電位伝達回路のＭ
ＯＳトランジスタＴ１１のドレインに電源電位ＶＤＤを
印加するが、このとき、ＭＯＳトランジスタＴ１１のゲ
ート電位がＶＤＤ＋ＶＴ （Ｔ１０）であり、そのドレ
イン電位がＶＤＤであるので、ＶＴ （Ｔ１１）≦ＶＴ
（Ｔ１０）であれば、そのソース電位たる昇圧電位Ｖ
ＰＰの電位は少なくとも電源電位ＶＤＤまで上昇し、昇
圧キャパシタＣ５ が充電される。但し、ＶＴ （Ｔ１
１）はＭＯＳトランジスタＴ１１のしきい値電圧（バッ
クゲート効果による電圧降下分を含む）である。次に、
タイミング信号ｔ３ が「Ｌ」から「Ｈ」へ変化すると
、電位印加回路５６ｆが昇圧キャパシタＣ５ の負極電
位を電源電位ＶＤＤまで高めるので、昇圧電位ＶＰＰの
電位は電源電位ＶＤＤ以上の値へ上昇する。ここで、昇
圧キャパシタＣ５ の昇圧動作による充電電圧をＶＣ５
とすれば、昇圧電位ＶＰＰの電位はＶＤＤ＋ＶＣ５に設
定される。この後、タイミング信号ｔ１ が「Ｌ」から
「Ｈ」へ，タイミング信号ｔ２ ，ｔ３ が「Ｌ」から
「Ｈ」へ変化し、上述の動作が繰り返されるが、タイミ
ング信号ｔ１ の「Ｈ」の期間中は昇圧ゲート制御信号
ＶＰＰの電位は「Ｌ」に維持されている。
【００３５】次に、ワード線電位合成回路５７の書込み
動作を図１６を参照しつつ説明する。書込み時において
はライトイネーブル信号ＷＬ（バー）が「Ｌ」に設定さ
れているので、電源電位供給系５７ａは動作せず、電源
電位ＶＤＤがワード線供給電位ＶＶＯＬ としては供給
されない。図１６に示すように、タイミング信号ｔＲ
が「Ｈ」から「Ｌ」へ変化すると、論理回路５７ｂａが
電位伝達回路５７ｂｂのＭＯＳトランジスタＴ１５のド
レイン電位を電源電位ＶＤＤまで高める。このとき、昇
圧ゲート制御信号ＶＴＯの電位はＶＤＤ＋ＶＴ （Ｔ２
）まで昇圧されているので、ノードＰ３ の電位は、
ＶＤＤ＋ＶＴ （Ｔ２ ）−ＶＴ （Ｔ１５）≒ＶＤＤ
の値に設定され、昇圧キャパシタＣ７ が充電される。 但し、ＶＴ （Ｔ１５）はＭＯＳトランジスタＴ１５の
しきい値電圧（バックゲート効果による電圧降下分を含
む）である。その後、昇圧ゲート制御信号Ｖｇａｔｅの
電位及び昇圧電位ＶＰＰが「Ｌ」から電源電位ＶＤＤへ
昇圧されると、ノードＰ３ の電位は電源電圧ＶＤＤ以
上の値に設定される。ここで昇圧キャパシタＣ７ の昇
圧動作による充電電圧をＶＣ７とすると、そのノードＰ
３ の電位はＶＤＤ＋ＶＣ となる。このとき電位転送
回路５７ｂｃのゲート電位はＶＤＤ＋ＶＣ で、そのド
レイン電位は昇圧電位ＶＰＰ（＝ＶＤＤ）であるので、
ワード線供給電位ＶＶＯＬ がＶＤＤ＋ＶＣ７−ＶＴ
（Ｔ１６）となる。但し、ＶＴ （Ｔ１６）はＭＯＳト
ランジスタＴ１６のしきい値電圧（バックゲート効果に
よる電圧降下分を含む）である。ここでＶＣ７≧ＶＴ
（Ｔ１６）と設定しておくと（昇圧キャパシタＣ７ の
静電容量の値を設定しておくと）、ワード線供給電位Ｖ
ＶＯＬ の電位はＶＤＤになる。昇圧ゲート制御信号Ｖ
ｇａｔｅの電位がＶＤＤ＋ＶＣ７＋ＶＣ７７ となると
、電位伝達回路５７ｂｃのゲート電位はＶＤＤ＋２ＶＣ
となるので、ワード線供給電位ＶＶＯＬ の電位は更
にＶＤＤ＋ＶＣ７＋ＶＣ７７ −ＶＴ （Ｔ１６）へ昇
圧される。但し、ＶＣ７７ は２回目の昇圧動作による
電位上昇分である。このように、ワード線供給電位ＶＶ
ＯＬ の電位を２段昇圧する意義は電源電位ＶＤＤを充
分超えた電位を確保するためである。
動作を図１６を参照しつつ説明する。書込み時において
はライトイネーブル信号ＷＬ（バー）が「Ｌ」に設定さ
れているので、電源電位供給系５７ａは動作せず、電源
電位ＶＤＤがワード線供給電位ＶＶＯＬ としては供給
されない。図１６に示すように、タイミング信号ｔＲ
が「Ｈ」から「Ｌ」へ変化すると、論理回路５７ｂａが
電位伝達回路５７ｂｂのＭＯＳトランジスタＴ１５のド
レイン電位を電源電位ＶＤＤまで高める。このとき、昇
圧ゲート制御信号ＶＴＯの電位はＶＤＤ＋ＶＴ （Ｔ２
）まで昇圧されているので、ノードＰ３ の電位は、
ＶＤＤ＋ＶＴ （Ｔ２ ）−ＶＴ （Ｔ１５）≒ＶＤＤ
の値に設定され、昇圧キャパシタＣ７ が充電される。 但し、ＶＴ （Ｔ１５）はＭＯＳトランジスタＴ１５の
しきい値電圧（バックゲート効果による電圧降下分を含
む）である。その後、昇圧ゲート制御信号Ｖｇａｔｅの
電位及び昇圧電位ＶＰＰが「Ｌ」から電源電位ＶＤＤへ
昇圧されると、ノードＰ３ の電位は電源電圧ＶＤＤ以
上の値に設定される。ここで昇圧キャパシタＣ７ の昇
圧動作による充電電圧をＶＣ７とすると、そのノードＰ
３ の電位はＶＤＤ＋ＶＣ となる。このとき電位転送
回路５７ｂｃのゲート電位はＶＤＤ＋ＶＣ で、そのド
レイン電位は昇圧電位ＶＰＰ（＝ＶＤＤ）であるので、
ワード線供給電位ＶＶＯＬ がＶＤＤ＋ＶＣ７−ＶＴ
（Ｔ１６）となる。但し、ＶＴ （Ｔ１６）はＭＯＳト
ランジスタＴ１６のしきい値電圧（バックゲート効果に
よる電圧降下分を含む）である。ここでＶＣ７≧ＶＴ
（Ｔ１６）と設定しておくと（昇圧キャパシタＣ７ の
静電容量の値を設定しておくと）、ワード線供給電位Ｖ
ＶＯＬ の電位はＶＤＤになる。昇圧ゲート制御信号Ｖ
ｇａｔｅの電位がＶＤＤ＋ＶＣ７＋ＶＣ７７ となると
、電位伝達回路５７ｂｃのゲート電位はＶＤＤ＋２ＶＣ
となるので、ワード線供給電位ＶＶＯＬ の電位は更
にＶＤＤ＋ＶＣ７＋ＶＣ７７ −ＶＴ （Ｔ１６）へ昇
圧される。但し、ＶＣ７７ は２回目の昇圧動作による
電位上昇分である。このように、ワード線供給電位ＶＶ
ＯＬ の電位を２段昇圧する意義は電源電位ＶＤＤを充
分超えた電位を確保するためである。
【００３６】次に、ワード線電位印加制御回路の書込み
時の動作を図１７を参照しつつ説明する。なお、ここで
はワード線ＷＬ１ が選択される場合について説明する
。Ｘアドレスバッファ出力Ｒ０ 〜Ｒ３ ，Ｒ０ （バ
ー）〜Ｒ３ （バー）を基にＸデコーダ及びワード線バ
ッファ回路２２ａが電源電位ＶＤＤを出力する。このと
きワード線放電回路５９ｅは動作せず、第１の電位伝達
回路５９ａが動作する。即ち、昇圧ゲート制御信号ＶＴ
Ｏの電位がＶＤＤ＋ＶＴ （Ｔ３ ）になると、ＭＯＳ
トランジスタＴ１７のソース電位たるノードＰ５ の電
位がＶＤＤ＋ＶＴ （Ｔ３ ）−ＶＴ （Ｔ１７）≒Ｖ
ＤＤの値に設定される。この電位伝達によって昇圧キャ
パシタＣ８ が充電される。次に、昇圧ゲート制御信号
Ｖｇａｔｅの電位が電源電位ＶＤＤの値になると、ノー
ドＰ５ の電位はＶＤＤ＋ＶＣ８にまで昇圧される。但
し、ＶＣ８は昇圧キャパシタＣ８ の昇圧動作による充
電電圧である。このときワード線供給電位ＶＶＯＬ の
値はＶＤＤ＋ＶＣ８−ＶＴ （Ｔ１６）であるので、ワ
ード線ＷＬ１ へ印加する電位はＶＤＤ＋ＶＣ７−ＶＴ
（Ｔ１８）の値である。更に、昇圧ゲート制御信号Ｖ
ｇａｔｅの電位が電源電位ＶＤＤ＋ＶＣ３の値になると
、ノードＰ５ の電位はＶＤＤ＋ＶＣ８＋ＶＣ８８ ま
で昇圧される。但し、ＶＣ８８ は２回目の昇圧動作に
よる電位上昇分である。このときワード線供給電位ＶＶ
ＯＬ の値もまたＶＤＤ＋ＶＣ７＋ＶＣ７７ −ＶＴ
（Ｔ１６）に昇圧されているので、ワード線ＷＬ１ へ
印加する最大電位Ｖｍａｘ はＶＤＤ＋ＶＣ８＋ＶＣ８
８ −ＶＴ （Ｔ１８）の値である。
時の動作を図１７を参照しつつ説明する。なお、ここで
はワード線ＷＬ１ が選択される場合について説明する
。Ｘアドレスバッファ出力Ｒ０ 〜Ｒ３ ，Ｒ０ （バ
ー）〜Ｒ３ （バー）を基にＸデコーダ及びワード線バ
ッファ回路２２ａが電源電位ＶＤＤを出力する。このと
きワード線放電回路５９ｅは動作せず、第１の電位伝達
回路５９ａが動作する。即ち、昇圧ゲート制御信号ＶＴ
Ｏの電位がＶＤＤ＋ＶＴ （Ｔ３ ）になると、ＭＯＳ
トランジスタＴ１７のソース電位たるノードＰ５ の電
位がＶＤＤ＋ＶＴ （Ｔ３ ）−ＶＴ （Ｔ１７）≒Ｖ
ＤＤの値に設定される。この電位伝達によって昇圧キャ
パシタＣ８ が充電される。次に、昇圧ゲート制御信号
Ｖｇａｔｅの電位が電源電位ＶＤＤの値になると、ノー
ドＰ５ の電位はＶＤＤ＋ＶＣ８にまで昇圧される。但
し、ＶＣ８は昇圧キャパシタＣ８ の昇圧動作による充
電電圧である。このときワード線供給電位ＶＶＯＬ の
値はＶＤＤ＋ＶＣ８−ＶＴ （Ｔ１６）であるので、ワ
ード線ＷＬ１ へ印加する電位はＶＤＤ＋ＶＣ７−ＶＴ
（Ｔ１８）の値である。更に、昇圧ゲート制御信号Ｖ
ｇａｔｅの電位が電源電位ＶＤＤ＋ＶＣ３の値になると
、ノードＰ５ の電位はＶＤＤ＋ＶＣ８＋ＶＣ８８ ま
で昇圧される。但し、ＶＣ８８ は２回目の昇圧動作に
よる電位上昇分である。このときワード線供給電位ＶＶ
ＯＬ の値もまたＶＤＤ＋ＶＣ７＋ＶＣ７７ −ＶＴ
（Ｔ１６）に昇圧されているので、ワード線ＷＬ１ へ
印加する最大電位Ｖｍａｘ はＶＤＤ＋ＶＣ８＋ＶＣ８
８ −ＶＴ （Ｔ１８）の値である。
【００３７】式（３） においてＶＷＬの代わりに、こ
の最大電位Ｖｍａｘ を代入して整理すると、
Ｖｍａｘ ＞ＶＴ１＋ＶＴ２＋ＶＢ
（４） である。ここで、半導体技術上、ＶＴ１＝ＶＴ２＝０．
９ｖ，ＶＢ ＝０．６ ｖの値と仮定すると、書込み時
におけるワード線の電位は、Ｖｍａｘ ＞２．４ ｖの
条件を満足しなければならない。ここで最大電位Ｖｍａ
ｘ ＝１．８ ＶＤＤと仮定すると、電源電位ＶＤＤ＞
１．３３ｖであれば良い。この電源電位ＶＤＤの低電圧
化はバッテリー電源の簡素化の利益をもたらす。乾電池
１本で書込み動作が実現できる。
の最大電位Ｖｍａｘ を代入して整理すると、
Ｖｍａｘ ＞ＶＴ１＋ＶＴ２＋ＶＢ
（４） である。ここで、半導体技術上、ＶＴ１＝ＶＴ２＝０．
９ｖ，ＶＢ ＝０．６ ｖの値と仮定すると、書込み時
におけるワード線の電位は、Ｖｍａｘ ＞２．４ ｖの
条件を満足しなければならない。ここで最大電位Ｖｍａ
ｘ ＝１．８ ＶＤＤと仮定すると、電源電位ＶＤＤ＞
１．３３ｖであれば良い。この電源電位ＶＤＤの低電圧
化はバッテリー電源の簡素化の利益をもたらす。乾電池
１本で書込み動作が実現できる。
【００３８】本実施例では最大電位Ｖｍａｘ は２段昇
圧動作により得られるものであるが、これは目的とする
ワード線の電位レベルにより１段階の昇圧回路或いは３
段階以上の多段昇圧回路を用いた場合でも式（４） を
成立させることができる。なお、昇圧手段としてチャー
ジポンプを用いることも可能である。
圧動作により得られるものであるが、これは目的とする
ワード線の電位レベルにより１段階の昇圧回路或いは３
段階以上の多段昇圧回路を用いた場合でも式（４） を
成立させることができる。なお、昇圧手段としてチャー
ジポンプを用いることも可能である。
【００３９】ワード線ＷＬ１ に昇圧電位が印加された
後、タイミング信号ｔＲ が「Ｌ」から「Ｈ」へ変化す
ると、放電タイミング信号ｔＲＯが生成される。このタ
イミング信号ｔＲＯの「Ｈ」の期間中は、昇圧キャパシ
タ放電回路５９ｄが動作して昇圧キャパシタＣ８ の充
電電荷を放電させるので、ノードＰ５ の電位は「Ｌ」
である。
後、タイミング信号ｔＲ が「Ｌ」から「Ｈ」へ変化す
ると、放電タイミング信号ｔＲＯが生成される。このタ
イミング信号ｔＲＯの「Ｈ」の期間中は、昇圧キャパシ
タ放電回路５９ｄが動作して昇圧キャパシタＣ８ の充
電電荷を放電させるので、ノードＰ５ の電位は「Ｌ」
である。
【００４０】次に、読み出し動作について説明する。デ
ータの読み出し時においてもリングオシレータ回路５１
が動作し、変圧タイミング信号発生回路５４から図１３
に示すようなタイミング信号ｔＲ ，ｔ１ ，ｔ２ ，
ｔ３ が発生する。昇圧電位発生回路５６においては、
１段目の電荷注入回路５６ａは動作するものの、ライト
イネーブル信号ＷＥ（バー）が「Ｈ」に設定されている
ので、電位印加回路５６ｂ，５６ｅ，５６ｆは動作しな
い。従って、図１５に示す如く、昇圧電位ＶＰＰの値は
「Ｌ」のままである。
ータの読み出し時においてもリングオシレータ回路５１
が動作し、変圧タイミング信号発生回路５４から図１３
に示すようなタイミング信号ｔＲ ，ｔ１ ，ｔ２ ，
ｔ３ が発生する。昇圧電位発生回路５６においては、
１段目の電荷注入回路５６ａは動作するものの、ライト
イネーブル信号ＷＥ（バー）が「Ｈ」に設定されている
ので、電位印加回路５６ｂ，５６ｅ，５６ｆは動作しな
い。従って、図１５に示す如く、昇圧電位ＶＰＰの値は
「Ｌ」のままである。
【００４１】ワード線電位合成回路５７においては、ラ
イトイネーブル信号ＷＥ（バー）が「Ｈ」で、昇圧電位
ＶＰＰの値は「Ｌ」であるので、図１６に示すように、
ノードＰ３ の電位は「Ｌ」に固定されており、ＭＯＳ
トランジスタＴ１６はオフ状態である。ライトイネーブ
ル信号ＷＥ（バー）が「Ｈ」であると、ＭＯＳトランジ
スタＴ１２のドレイン電位は電源電位ＶＤＤであり、ま
た昇圧ゲート制御信号ＶＴＯがＶＤＤ＋ＶＴ （Ｔ３
）の値になると、ノードＰ４ の電位は電源電位ＶＤＤ
に設定され、昇圧キャパシタＣ６ が充電される。その
後、昇圧ゲート制御信号Ｖｇａｔｅの電位が電源電位Ｖ
ＤＤになると、ノードＰ４ の電位はＶＤＤ＋ＶＣ６の
値に上昇する。但し、ＶＣ６は昇圧キャパシタＣ６ の
充電電圧である。更に、昇圧ゲート制御信号Ｖｇａｔｅ
の電位が電源電位ＶＤＤ＋ＶＣ３になると、ノードＰ４
の電位は一旦ＶＤＤ＋ＶＣ６＋ＶＣ６６の値に昇圧さ
れるが、リミッタ回路５７ａｄの動作によりＶＤＤ＋−
ＶＴ （Ｔ１３）の値に制限される。但し、ＶＴ （Ｔ
１３）はＭＯＳトランジスタＴ１３のしきい値電圧（バ
ックゲート効果による電圧降下分も含む）であり、ＶＣ
６６ は２回目の昇圧動作による電位上昇分である。こ
のリミッタ回路５７ａｄの動作はＭＯＳトランジスタＴ
１４の破壊を防止する。ＭＯＳトランジスタＴ１４のし
きい値電圧（バックゲート効果による電圧降下分も含む
）ＶＴ （Ｔ１４）がＶＴ （Ｔ１４）≦ＶＴ （Ｔ１
３）であれば、図１６に示すように、書込み時に与えら
れるワード線供給電位ＶＶＯＬ の値は電源電位ＶＤＤ
のそれと等しい。
イトイネーブル信号ＷＥ（バー）が「Ｈ」で、昇圧電位
ＶＰＰの値は「Ｌ」であるので、図１６に示すように、
ノードＰ３ の電位は「Ｌ」に固定されており、ＭＯＳ
トランジスタＴ１６はオフ状態である。ライトイネーブ
ル信号ＷＥ（バー）が「Ｈ」であると、ＭＯＳトランジ
スタＴ１２のドレイン電位は電源電位ＶＤＤであり、ま
た昇圧ゲート制御信号ＶＴＯがＶＤＤ＋ＶＴ （Ｔ３
）の値になると、ノードＰ４ の電位は電源電位ＶＤＤ
に設定され、昇圧キャパシタＣ６ が充電される。その
後、昇圧ゲート制御信号Ｖｇａｔｅの電位が電源電位Ｖ
ＤＤになると、ノードＰ４ の電位はＶＤＤ＋ＶＣ６の
値に上昇する。但し、ＶＣ６は昇圧キャパシタＣ６ の
充電電圧である。更に、昇圧ゲート制御信号Ｖｇａｔｅ
の電位が電源電位ＶＤＤ＋ＶＣ３になると、ノードＰ４
の電位は一旦ＶＤＤ＋ＶＣ６＋ＶＣ６６の値に昇圧さ
れるが、リミッタ回路５７ａｄの動作によりＶＤＤ＋−
ＶＴ （Ｔ１３）の値に制限される。但し、ＶＴ （Ｔ
１３）はＭＯＳトランジスタＴ１３のしきい値電圧（バ
ックゲート効果による電圧降下分も含む）であり、ＶＣ
６６ は２回目の昇圧動作による電位上昇分である。こ
のリミッタ回路５７ａｄの動作はＭＯＳトランジスタＴ
１４の破壊を防止する。ＭＯＳトランジスタＴ１４のし
きい値電圧（バックゲート効果による電圧降下分も含む
）ＶＴ （Ｔ１４）がＶＴ （Ｔ１４）≦ＶＴ （Ｔ１
３）であれば、図１６に示すように、書込み時に与えら
れるワード線供給電位ＶＶＯＬ の値は電源電位ＶＤＤ
のそれと等しい。
【００４２】次に、ワード線電位印加制御回路の読み出
し動作を図１７を参照しつつ説明する。なお、ここでも
ワード線ＷＬ１ が選択される場合について説明する。 Ｘアドレスバッファ出力Ｒ０ 〜Ｒ３ ，Ｒ０ （バー
）〜Ｒ３ （バー）を基にＸデコーダ及びワード線バッ
ファ２２ａが電源電位ＶＤＤを出力する。このときワー
ド線放電回路５９ｅは動作せず、第１の電位伝達回路５
９ａが動作する。即ち、昇圧ゲート制御信号ＶＴＯの電
位がＶＤＤ＋ＶＴ （Ｔ３ ）になると、ＭＯＳトラン
ジスタＴ１７のソース電位たるノードＰ５ の電位がＶ
ＤＤ＋ＶＴ （Ｔ３ ）−ＶＴ （Ｔ１７）≒ＶＤＤの
値に設定され、この電位伝達によって昇圧キャパシタＣ
８ が充電される。次に、昇圧ゲート制御信号Ｖｇａｔ
ｅの電位が電源電位ＶＤＤの値になると、ノードＰ５
の電位はＶＤＤ＋ＶＣ８の値まで昇圧される。このとき
ワード線供給電位ＶＶＯＬ の値がＶＤＤに設定される
。このように読み出し動作時においては選択されたワー
ド線へ電源電位ＶＤＤがそのまま供給される。
し動作を図１７を参照しつつ説明する。なお、ここでも
ワード線ＷＬ１ が選択される場合について説明する。 Ｘアドレスバッファ出力Ｒ０ 〜Ｒ３ ，Ｒ０ （バー
）〜Ｒ３ （バー）を基にＸデコーダ及びワード線バッ
ファ２２ａが電源電位ＶＤＤを出力する。このときワー
ド線放電回路５９ｅは動作せず、第１の電位伝達回路５
９ａが動作する。即ち、昇圧ゲート制御信号ＶＴＯの電
位がＶＤＤ＋ＶＴ （Ｔ３ ）になると、ＭＯＳトラン
ジスタＴ１７のソース電位たるノードＰ５ の電位がＶ
ＤＤ＋ＶＴ （Ｔ３ ）−ＶＴ （Ｔ１７）≒ＶＤＤの
値に設定され、この電位伝達によって昇圧キャパシタＣ
８ が充電される。次に、昇圧ゲート制御信号Ｖｇａｔ
ｅの電位が電源電位ＶＤＤの値になると、ノードＰ５
の電位はＶＤＤ＋ＶＣ８の値まで昇圧される。このとき
ワード線供給電位ＶＶＯＬ の値がＶＤＤに設定される
。このように読み出し動作時においては選択されたワー
ド線へ電源電位ＶＤＤがそのまま供給される。
【００４３】本実施例では、書込み動作時においてはリ
ングオシレータ回路５１の動作によって最大電位まで多
数回の昇圧動作が実行されており、同一メモリセル１に
対する同一データの書込み動作が多数回試みられている
。 このことにより、１回目の書込み動作においてメモリセ
ル１に充分なデータが書き込めなくても、２回目以降の
書込み動作によって再度充分なデータの書込みが実行さ
れるので、安定した書込み動作が保証されている。
ングオシレータ回路５１の動作によって最大電位まで多
数回の昇圧動作が実行されており、同一メモリセル１に
対する同一データの書込み動作が多数回試みられている
。 このことにより、１回目の書込み動作においてメモリセ
ル１に充分なデータが書き込めなくても、２回目以降の
書込み動作によって再度充分なデータの書込みが実行さ
れるので、安定した書込み動作が保証されている。
【００４４】ところで、昇圧動作開始時点から最大昇圧
電位を生成するまでにはタイムラグが存在し、メモリセ
ルのアクティブ状態においてワード線の電位が一時的に
低電位状態におかれる期間がある。即ち、ワード線の非
選択（０ｖのとき）と選択（電源電位ＶＤＤ以上のとき
）との間にはいずれの状態にも属さない昇圧過程の期間
が存在する。図１７に示すように、書込み時における昇
圧動作期間は、ワード線ＷＬ１ の電位が０ｖ→ＶＤＤ
＋ＶＣ８−ＶＴ （Ｔ１８）に到る期間で、読み出し時
における昇圧動作期間は、ワード線ＷＬ１ の電位が０
ｖ→ＶＤＤ−ＶＴ （Ｔ１８）に到る期間である。ここ
で、読み出し動作における昇圧動作期間に関し、図１８
に示すようにワード線ＷＬの電位が完全な昇圧を完了す
る前に、センスアンプ制御信号φＳＡが内部同期回路３
１の制御で作成される場合について考える。ワード線Ｗ
Ｌの昇圧過程においてノイズが発生した場合、データ線
ＤＢ上の電位がそのノイズ影響を受ける虞れがあるので
、データ線ＤＢに読み出されるデータが反転データＤＩ
ＮＶ として設定されてしまう危険性がある。仮に、デ
ータ線ＤＢ上に反転データＤＩＮＶ が設定されてしま
うと、センスアンプ３３は既にセンスアンプ制御信号φ
ＳＡの入来により能動状態にあるので、反転データＤＩ
ＮＶ の電位を増幅する。この後、データ線ＤＢ上に正
常のデータＤが現れても、センスアンプ３３の出力は既
に反転データＤＩＮＶ の電位を増幅した反転信号ＯＩ
ＮＶ であるため、この増幅した反転信号ＯＩＮＶ の
電位を相殺緩和して正常の出力データＯがセンスアンプ
３３の出力ＳＯ，ＳＯ（バー）に現れるまでに、かなり
の遅れ時間ｔｄ を要する。そこで本実施例ではワード
線の昇圧過程におけるデータ線上でのノイズ発生による
データ転送の遅れ時間を改善するために以下に述べるよ
うな回路構成が採用されている。
電位を生成するまでにはタイムラグが存在し、メモリセ
ルのアクティブ状態においてワード線の電位が一時的に
低電位状態におかれる期間がある。即ち、ワード線の非
選択（０ｖのとき）と選択（電源電位ＶＤＤ以上のとき
）との間にはいずれの状態にも属さない昇圧過程の期間
が存在する。図１７に示すように、書込み時における昇
圧動作期間は、ワード線ＷＬ１ の電位が０ｖ→ＶＤＤ
＋ＶＣ８−ＶＴ （Ｔ１８）に到る期間で、読み出し時
における昇圧動作期間は、ワード線ＷＬ１ の電位が０
ｖ→ＶＤＤ−ＶＴ （Ｔ１８）に到る期間である。ここ
で、読み出し動作における昇圧動作期間に関し、図１８
に示すようにワード線ＷＬの電位が完全な昇圧を完了す
る前に、センスアンプ制御信号φＳＡが内部同期回路３
１の制御で作成される場合について考える。ワード線Ｗ
Ｌの昇圧過程においてノイズが発生した場合、データ線
ＤＢ上の電位がそのノイズ影響を受ける虞れがあるので
、データ線ＤＢに読み出されるデータが反転データＤＩ
ＮＶ として設定されてしまう危険性がある。仮に、デ
ータ線ＤＢ上に反転データＤＩＮＶ が設定されてしま
うと、センスアンプ３３は既にセンスアンプ制御信号φ
ＳＡの入来により能動状態にあるので、反転データＤＩ
ＮＶ の電位を増幅する。この後、データ線ＤＢ上に正
常のデータＤが現れても、センスアンプ３３の出力は既
に反転データＤＩＮＶ の電位を増幅した反転信号ＯＩ
ＮＶ であるため、この増幅した反転信号ＯＩＮＶ の
電位を相殺緩和して正常の出力データＯがセンスアンプ
３３の出力ＳＯ，ＳＯ（バー）に現れるまでに、かなり
の遅れ時間ｔｄ を要する。そこで本実施例ではワード
線の昇圧過程におけるデータ線上でのノイズ発生による
データ転送の遅れ時間を改善するために以下に述べるよ
うな回路構成が採用されている。
【００４５】即ち、本実施例においては、上述したよう
に、ワード線電位変圧回路５０からのタイミング信号ｔ
３ を基に昇圧完了時点を検出し、検知信号ｔ５ （バ
ー）を出力する電位設定検出手段たる昇圧検出回路３９
と、その検知信号ｔ５ （バー）を加味してワード線昇
圧完了後にセンスアンプ回路３３を能動化させるセンス
アンプ制御回路３８とを有している。図１４から明らか
なように、昇圧ゲート制御信号Ｖｇａｔｅはタイミング
信号ｔ３ の「Ｈ」の時点で最大昇圧電位の値に設定さ
れる。そしてワード線はこの昇圧ゲート制御信号Ｖｇａ
ｔｅが最大昇圧電位の値のときに昇圧印加電位ＶＤＤ＋
ＶＣ８＋ＶＣ８８ −ＶＴ （Ｔ１８）の値となる。一
方、読み出し時においてはタイミング信号ｔ３ の「Ｈ
」の時点より以前にワード線が電源電位ＶＤＤに設定さ
れる。このため、本実施例においては、書込み動作及び
読み出し動作では共通してタイミング信号ｔ３ が「Ｌ
」から「Ｈ」へ変化した時点以降にセンスアンプ制御信
号φＳＡを生成させている。昇圧検出回路３９は、図１
９に示すように、タイミング信号ｔ３ の立ち上がり時
点から所定時間遅延した時点で立ち下がってタイミング
信号ｔ３ の立ち下がりと同時に立ち上がる検出信号ｔ
５ （バー）を発生する。
に、ワード線電位変圧回路５０からのタイミング信号ｔ
３ を基に昇圧完了時点を検出し、検知信号ｔ５ （バ
ー）を出力する電位設定検出手段たる昇圧検出回路３９
と、その検知信号ｔ５ （バー）を加味してワード線昇
圧完了後にセンスアンプ回路３３を能動化させるセンス
アンプ制御回路３８とを有している。図１４から明らか
なように、昇圧ゲート制御信号Ｖｇａｔｅはタイミング
信号ｔ３ の「Ｈ」の時点で最大昇圧電位の値に設定さ
れる。そしてワード線はこの昇圧ゲート制御信号Ｖｇａ
ｔｅが最大昇圧電位の値のときに昇圧印加電位ＶＤＤ＋
ＶＣ８＋ＶＣ８８ −ＶＴ （Ｔ１８）の値となる。一
方、読み出し時においてはタイミング信号ｔ３ の「Ｈ
」の時点より以前にワード線が電源電位ＶＤＤに設定さ
れる。このため、本実施例においては、書込み動作及び
読み出し動作では共通してタイミング信号ｔ３ が「Ｌ
」から「Ｈ」へ変化した時点以降にセンスアンプ制御信
号φＳＡを生成させている。昇圧検出回路３９は、図１
９に示すように、タイミング信号ｔ３ の立ち上がり時
点から所定時間遅延した時点で立ち下がってタイミング
信号ｔ３ の立ち下がりと同時に立ち上がる検出信号ｔ
５ （バー）を発生する。
【００４６】センスアンプ制御回路３８は検出信号ｔ５
（バー）の立ち下がり同時に立ち上がってり検出信号
ｔ５ （バー）の立ち上がり同時に立ち下がるセンスア
ンプ制御信号φＳＡをセンスアンプ３３へ供給する。セ
ンスアンプ制御信号φＳＡを受けたセンスアンプ３３は
能動状態となりデータ線の差電位を差動増幅する。昇圧
過程においてデータ線上にノイズが乗り、図１８図に示
すように、データ線上に反転データＤＩＮＶ が現れる
虞れがあるが、ワード線の昇圧完了時点以後にセンスア
ンプ３３が能動状態となるので、そのノイズ発生に伴う
反転データＤＩＮＶ の電位の増幅は行われない。ワー
ド線の昇圧完了時点以後に正常のデータＤがデータ線に
現れ、このデータＤがセンスアンプ３３によって増幅出
力される。ノイズ発生による反転データの増幅電圧はラ
ンダムであるので、これを相殺緩和する時間もランダム
になるが、上述のように、昇圧完了後にセンスアンプ３
３を能動化させると、ランダムな相殺緩和時間を無くす
ことができ、誤り読み出しの発生の抑制やセンスアンプ
３３の後段回路における各種信号のタイミング調整が容
易になる。なお、本実施例ではビット線・データ線負荷
コントロール回路３６のからの制御信号も検出信号ｔ５
（バー）を基に作成される。
（バー）の立ち下がり同時に立ち上がってり検出信号
ｔ５ （バー）の立ち上がり同時に立ち下がるセンスア
ンプ制御信号φＳＡをセンスアンプ３３へ供給する。セ
ンスアンプ制御信号φＳＡを受けたセンスアンプ３３は
能動状態となりデータ線の差電位を差動増幅する。昇圧
過程においてデータ線上にノイズが乗り、図１８図に示
すように、データ線上に反転データＤＩＮＶ が現れる
虞れがあるが、ワード線の昇圧完了時点以後にセンスア
ンプ３３が能動状態となるので、そのノイズ発生に伴う
反転データＤＩＮＶ の電位の増幅は行われない。ワー
ド線の昇圧完了時点以後に正常のデータＤがデータ線に
現れ、このデータＤがセンスアンプ３３によって増幅出
力される。ノイズ発生による反転データの増幅電圧はラ
ンダムであるので、これを相殺緩和する時間もランダム
になるが、上述のように、昇圧完了後にセンスアンプ３
３を能動化させると、ランダムな相殺緩和時間を無くす
ことができ、誤り読み出しの発生の抑制やセンスアンプ
３３の後段回路における各種信号のタイミング調整が容
易になる。なお、本実施例ではビット線・データ線負荷
コントロール回路３６のからの制御信号も検出信号ｔ５
（バー）を基に作成される。
【００４７】上述した図１に示すＳＲＡＭは例えば図２
０に示す電子メモ帳に用いられる。
０に示す電子メモ帳に用いられる。
【００４８】この電子メモ帳はキーマトリクス７１から
マイクロ・プロセッサ・ユニット（ＭＰＵ）７２入力さ
れたデータ（ 年月日， 時刻， メモ内容）をＳＲＡ
Ｍ７３へ書込み記憶し、またキーマトリクス７１から入
力した指令に基づいてＳＲＡＭ７３内のデータを液晶（
ＬＣＤ）パネル７４に表示するものである。この種の装
置はデータの高速処理を厳格には要求されず、むしろ小
型軽量化及び電池の長寿命化が要請される。
マイクロ・プロセッサ・ユニット（ＭＰＵ）７２入力さ
れたデータ（ 年月日， 時刻， メモ内容）をＳＲＡ
Ｍ７３へ書込み記憶し、またキーマトリクス７１から入
力した指令に基づいてＳＲＡＭ７３内のデータを液晶（
ＬＣＤ）パネル７４に表示するものである。この種の装
置はデータの高速処理を厳格には要求されず、むしろ小
型軽量化及び電池の長寿命化が要請される。
【００４９】このような装置に図１に示す低圧電源で書
込み可能なＳＲＡＭを適用すると、電池１本の搭載や小
型電池の使用が可能となる。
込み可能なＳＲＡＭを適用すると、電池１本の搭載や小
型電池の使用が可能となる。
【００５０】
【発明の効果】以上説明したように、本発明は、メモリ
セルを備えたスタティック型半導体記憶装置において情
報書込み動作時に選択さるべきワード線の電位を例えば
高電源電位よりも高い値の昇圧電位に実質的に設定する
ワード線電位変圧手段を設けた点に特徴を有するので、
次の効果を奏する。
セルを備えたスタティック型半導体記憶装置において情
報書込み動作時に選択さるべきワード線の電位を例えば
高電源電位よりも高い値の昇圧電位に実質的に設定する
ワード線電位変圧手段を設けた点に特徴を有するので、
次の効果を奏する。
【００５１】■ 書込み動作時においてはメモリセル
のアクセス用絶縁ゲート型電界効果トランジスタのゲー
ト電位が電源電位よりも例えば高い昇圧電位に設定され
るので、低電圧の電源の使用時も書込み動作を正常に行
うことが可能となる。例えば記憶装置の電源電池の本数
を減らすことができる。また電源電圧が低下しても昇圧
電位で書込み動作が実行されるので、電池使用期間を延
ばすことができる。
のアクセス用絶縁ゲート型電界効果トランジスタのゲー
ト電位が電源電位よりも例えば高い昇圧電位に設定され
るので、低電圧の電源の使用時も書込み動作を正常に行
うことが可能となる。例えば記憶装置の電源電池の本数
を減らすことができる。また電源電圧が低下しても昇圧
電位で書込み動作が実行されるので、電池使用期間を延
ばすことができる。
【００５２】■ ワード線電位変圧手段としては情報
書込み時において昇圧電位と低電源電位との間で昇圧・
降圧動作を繰り返す変圧繰り返し手段を有する構成とす
る場合には、書込み期間中、複数回の書込み動作が行わ
れるので、１回目の書込み動作でメモリセルに充分な書
込み電位が供給されなくても、２回目以降でメモリセル
へ充分な書込みが行われ、安定な書込み動作を保証でき
る。
書込み時において昇圧電位と低電源電位との間で昇圧・
降圧動作を繰り返す変圧繰り返し手段を有する構成とす
る場合には、書込み期間中、複数回の書込み動作が行わ
れるので、１回目の書込み動作でメモリセルに充分な書
込み電位が供給されなくても、２回目以降でメモリセル
へ充分な書込みが行われ、安定な書込み動作を保証でき
る。
【００５３】■ ワード線電位変圧手段が昇圧電位を
２回以上の昇圧操作で逓増して生成する多段昇圧手段を
有する場合には、充分高い昇圧電位を確保することがで
きる。
２回以上の昇圧操作で逓増して生成する多段昇圧手段を
有する場合には、充分高い昇圧電位を確保することがで
きる。
【００５４】■ 上述の構成において、ワード線が各
電位に設定される時点を検出する電位設定検出手段と、
該電位設定検出手段の出力に基づいてセンスアンプを能
動化すべきセンスアンプ制御信号を送出するセンスアン
プ制御手段とを有する構成の場合には、ワード線の電位
が所定の値に設定された後、センスアンプが能動化され
ることになる。従って、昇圧過程においてデータ線上に
乗るノイズによりデータ線上に反転データが現れていて
も、センスアンプがそれを増幅しないので、反転データ
の増幅電位を相殺緩和するに要する時間を無くすことが
できる。これにより、誤り読み出しの発生の抑制やセン
スアンプの後段回路における各種信号のタイミング調整
が容易になる。
電位に設定される時点を検出する電位設定検出手段と、
該電位設定検出手段の出力に基づいてセンスアンプを能
動化すべきセンスアンプ制御信号を送出するセンスアン
プ制御手段とを有する構成の場合には、ワード線の電位
が所定の値に設定された後、センスアンプが能動化され
ることになる。従って、昇圧過程においてデータ線上に
乗るノイズによりデータ線上に反転データが現れていて
も、センスアンプがそれを増幅しないので、反転データ
の増幅電位を相殺緩和するに要する時間を無くすことが
できる。これにより、誤り読み出しの発生の抑制やセン
スアンプの後段回路における各種信号のタイミング調整
が容易になる。
【図１】本発明を適用した実施例に係るポリシリコン高
抵抗負荷型メモリセルを備えたスタティックＲＡＭの概
略全体構成を示すブロック図である。
抵抗負荷型メモリセルを備えたスタティックＲＡＭの概
略全体構成を示すブロック図である。
【図２】同半導体記憶装置の周辺回路における新規な回
路構成のうち主に書込み動作に関連する部分を示すブロ
ック図である。
路構成のうち主に書込み動作に関連する部分を示すブロ
ック図である。
【図３】同周辺回路におけるリングオシレータ回路及び
変圧タイミング信号発生回路を示す回路図である。
変圧タイミング信号発生回路を示す回路図である。
【図４】同リングオシレータ回路におけるリングオシレ
ータの詳細を示す回路図である。
ータの詳細を示す回路図である。
【図５】同周辺回路における昇圧ゲート制御信号発生回
路の詳細を示す回路図である。
路の詳細を示す回路図である。
【図６】同周辺回路における昇圧電位発生回路の詳細を
示す回路図である。
示す回路図である。
【図７】同周辺回路におけるワード線供給電位合成回路
の詳細を示す回路図である。
の詳細を示す回路図である。
【図８】同周辺回路におけるＸデコーダ及びワード線バ
ッファ回路とワード線電位印加制御回路の詳細を示す回
路図である。
ッファ回路とワード線電位印加制御回路の詳細を示す回
路図である。
【図９】同周辺回路における昇圧検出回路の詳細を示す
回路図である。
回路図である。
【図１０】同周辺回路におけるセンスアンプ制御回路の
詳細を示す回路図である。
詳細を示す回路図である。
【図１１】同周辺回路におけるビット線・データ線負荷
コントロール回路の詳細を示す回路図である。
コントロール回路の詳細を示す回路図である。
【図１２】同周辺回路におけるデータ線負荷回路及びビ
ット線負荷回路の詳細を示す回路図である。
ット線負荷回路の詳細を示す回路図である。
【図１３】同リングオシレータ回路及び変圧タイミング
信号発生回路における各信号波形を示すタイミング図で
ある。
信号発生回路における各信号波形を示すタイミング図で
ある。
【図１４】同昇圧ゲート制御信号発生回路における各信
号波形を示すタイミング図である。
号波形を示すタイミング図である。
【図１５】同昇圧電位発生回路における各信号波形を示
すタイミング図である。
すタイミング図である。
【図１６】同ワード線供給電位合成回路における各信号
波形を示すタイミング図である。
波形を示すタイミング図である。
【図１７】同ワード線電位印加制御回路における各信号
波形を示すタイミング図である。
波形を示すタイミング図である。
【図１８】同装置における読み出し時のノイズ発生に伴
う不都合を説明するための読み出し回路系における各信
号波形を示すタイミング図である。
う不都合を説明するための読み出し回路系における各信
号波形を示すタイミング図である。
【図１９】同装置における読み出し時のノイズ発生に伴
う不都合を改善した読み出し回路系における各信号波形
を示すタイミング図である。
う不都合を改善した読み出し回路系における各信号波形
を示すタイミング図である。
【図２０】同装置を応用例に係る電子メモ帳の構成を示
すブロック図である。
すブロック図である。
【図２１】スタティックＲＡＭの一般的な概略全体構成
を示すブロック図である。
を示すブロック図である。
【図２２】従来のスタティックＲＡＭの周辺回路を示す
ブロック図である。
ブロック図である。
【図２３】同従来例におけるＸデコーダ及びワード線バ
ッファ回路の詳細を示す回路図である。
ッファ回路の詳細を示す回路図である。
【図２４】スタティックＲＡＭにおける高抵抗負荷型メ
モリセルを示す回路図である。
モリセルを示す回路図である。
１・・・ポシシリコン高抵抗負荷型メモリセル２０ 〜
２１５・・・メモリセルアレイ（ブロック）２１・・・
チップコントロール回路 ２２・・・Ｘデコーダ及びワード線バッファ回路２３・
・・トランスファーゲート回路 ２４・・・Ｙデコーダ ２５・・・Ｚデコーダ ２６・・・Ｘアドレスバッファ回路 ２７・・・Ｙアドレスバッファ回路 ２８，２９，３０・・・アドレス遷移検出回路３１・・
・内部同期回路 ３２・・・データ線負荷回路 ３３・・・センスアンプ回路 ３４・・・書込みドライバー回路 ３５・・・ビット線負荷回路 ３６・・・ビット線・データ線負荷コントロール回路３
７・・・Ｉ／Ｏバッファ回路 ３８・・・センスアンプ制御回路 ３９・・・昇圧検出回路 ３９ａ・・・遅延回路 ３９ｂ・・・タイミング回路 ５０・・・ワード線電位変圧回路 ５１・・・リングオシレータ回路 ５２・・・リングオシレータ ５３・・・選択駆動回路 ５４・・・変圧タイミング信号発生回路５５・・・昇圧
ゲート制御信号作成回路５５ａ・・・第１の昇圧ゲート
制御信号作成回路５５ａａ，５５ｂａ，５６ａ・・・電
荷注入回路５５ａｂ，５５ｂｂ，５５ｂｅ，５６ｂ，５
６ｆ・・・電位印加回路 ５５ａｃ，５５ｂｃ，５６ｃ・・・リミッタ回路５５ｂ
・・・第２の昇圧ゲート制御信号作成回路５５ｂｄ，５
６ｄ，５７ａｂ，５７ａｃ，５７ａｄ，５７ｂｂ，５７
ｂｃ，５９ａ，５９ｂ・・・電位伝達回路５５ｂｆ・・
・放電回路 ５６・・・昇圧電位発生回路 ５７・・・ワード線供給電位合成回路 ５７ａ・・・電源電位供給系 ５７ｂ・・・昇圧電位供給系 ５７ａａ・・・バッファ回路 ５７ｂａ・・・タイミング及びバッファ回路５９・・・
ワード線電位印加制御回路 ５９ｃ・・・放電タイミング回路 ５９ｄ・・・昇圧キャバシタ放電回路 ５９ｅ・・・ワード線放電回路
２１５・・・メモリセルアレイ（ブロック）２１・・・
チップコントロール回路 ２２・・・Ｘデコーダ及びワード線バッファ回路２３・
・・トランスファーゲート回路 ２４・・・Ｙデコーダ ２５・・・Ｚデコーダ ２６・・・Ｘアドレスバッファ回路 ２７・・・Ｙアドレスバッファ回路 ２８，２９，３０・・・アドレス遷移検出回路３１・・
・内部同期回路 ３２・・・データ線負荷回路 ３３・・・センスアンプ回路 ３４・・・書込みドライバー回路 ３５・・・ビット線負荷回路 ３６・・・ビット線・データ線負荷コントロール回路３
７・・・Ｉ／Ｏバッファ回路 ３８・・・センスアンプ制御回路 ３９・・・昇圧検出回路 ３９ａ・・・遅延回路 ３９ｂ・・・タイミング回路 ５０・・・ワード線電位変圧回路 ５１・・・リングオシレータ回路 ５２・・・リングオシレータ ５３・・・選択駆動回路 ５４・・・変圧タイミング信号発生回路５５・・・昇圧
ゲート制御信号作成回路５５ａ・・・第１の昇圧ゲート
制御信号作成回路５５ａａ，５５ｂａ，５６ａ・・・電
荷注入回路５５ａｂ，５５ｂｂ，５５ｂｅ，５６ｂ，５
６ｆ・・・電位印加回路 ５５ａｃ，５５ｂｃ，５６ｃ・・・リミッタ回路５５ｂ
・・・第２の昇圧ゲート制御信号作成回路５５ｂｄ，５
６ｄ，５７ａｂ，５７ａｃ，５７ａｄ，５７ｂｂ，５７
ｂｃ，５９ａ，５９ｂ・・・電位伝達回路５５ｂｆ・・
・放電回路 ５６・・・昇圧電位発生回路 ５７・・・ワード線供給電位合成回路 ５７ａ・・・電源電位供給系 ５７ｂ・・・昇圧電位供給系 ５７ａａ・・・バッファ回路 ５７ｂａ・・・タイミング及びバッファ回路５９・・・
ワード線電位印加制御回路 ５９ｃ・・・放電タイミング回路 ５９ｄ・・・昇圧キャバシタ放電回路 ５９ｅ・・・ワード線放電回路
Claims (37)
- 【請求項１】 第１の電源電位と第２の電源電位との
間に直列接続された第１の負荷手段及び第１の絶縁ゲー
ト型電界効果トランジスタ並びに第１の電源電位と第２
の電源電位の間とに直列接続された第２の負荷手段及び
第２の絶縁ゲート型電界効果トランジスタを有するフリ
ップフロップと、該フリップフロップの記憶ノードとビ
ット線との間に接続され、ワード線の電位をゲート入力
とするアクセス用絶縁ゲート型電界効果トランジスタと
で構成されるメモリセルを備えた半導体記憶装置であっ
て、情報書込み動作時において選択されるべき前記ワー
ド線を両電源電位間に属さず第１の電源電位を超える値
の書込み電位に実質的に設定するワード線電位変圧手段
を有することを特徴とする半導体記憶装置。 - 【請求項２】 請求項第１項において、前記ワード線
電位変圧手段は、前記情報書込み時において前記電源の
電圧間に属する値の電位と前記書込み電位との間で昇降
圧動作を繰り返す変圧繰り返し手段を有することを特徴
とする半導体記憶装置。 - 【請求項３】 請求項第１項又は第２項において、前
記ワード線電位変圧手段は、前記書込み電位値を２回以
上の昇圧操作で逓増して生成する多段昇圧手段を有する
ことを特徴とする半導体記憶装置。 - 【請求項４】 請求項第１項において、前記ワード線
電位変圧手段は、少なくとも前記情報書込み動作時にお
いて繰り返しパルスを発振する発振手段と、この発振パ
ルスを基に複数の所要のタイミング信号を生成する変圧
タイミング信号発生手段と、該タイミング信号の所定信
号を基に前記電源の電位間に属さず第１の電源電位を超
える値の昇圧電位を生成する昇圧電位発生手段と、 該タイミング信号の所定信号を基に前記電源の電圧間に
属さず第１の電源電位を超える値の昇圧制御信号を作成
する昇圧制御信号作成手段と、 該昇圧電位発生手段から供給される該昇圧電位と前記電
源から供給されるいずれかの電位とを該昇圧制御信号に
基づいてシリアル出力たるワード線供給電位として選択
的に出力するワード線供給電位合成手段と、前記タイミ
ング信号の所定信号及び前記昇圧ゲート制御信号に基づ
いて前記選択さるべきワード線への該ワード線供給電位
の印加を制御するワード線電位印加制御手段とを有する
ことを特徴とする半導体記憶装置。 - 【請求項５】 請求項第４項において、前記発振手段
はリングオシレータ手段であることを特徴とする半導体
記憶装置。 - 【請求項６】 請求項第５項において、前記リングオ
シレータ手段は、複数の論理回路で構成されるリングオ
シレータと、内部信号に基づき該リングオシレータを選
択的に能動化する選択駆動手段とを有することを特徴と
する半導体記憶装置。 - 【請求項７】 請求項第４項乃至第６項のいずれか一
項において、前記変圧タイミング信号発生手段は、複数
の論理手段と複数の遅延手段とを有することを半導体記
憶装置。 - 【請求項８】 請求項第４項乃至第７項のいずれか一
項において、前記昇圧電位発生手段は，前記タイミング
信号の所定信号を基に第１の昇圧キャパシタを充電する
充電手段と、前記タイミング信号の所定信号を基に該昇
圧キャパシタの極電位値を変化させる第１の電位印加手
段とを有することを特徴とする半導体記憶装置。 - 【請求項９】 請求項第８項において、前記充電手段
は、前記タイミング信号の所定信号を基に第２の昇圧キ
ャパシタを充電する電荷注入手段と、前記タイミング信
号の所定信号を基に第２の昇圧キャパシタの極電位値を
変化させる第２の電位印加手段と、前記タイミング信号
の所定信号を基に第２の昇圧キャパシタの昇圧電位を制
御入力とする電位伝達手段と、前記タイミング信号の所
定信号を基に該電位伝達手段に前記電源電位のいずれか
を印加する第３の電位印加手段とを有することを特徴と
する半導体記憶装置。 - 【請求項１０】 請求項第４項乃至第９項のいずれか
１項において、前記昇圧電位発生手段は、昇圧操作によ
る昇圧電圧の増昇を制限するリミッタ手段を有すること
を特徴とする半導体記憶装置。 - 【請求項１１】 請求項第４項乃至第１０項のいずれ
か一項において、前記昇圧ゲート制御信号作成手段は、
第１の昇圧制御信号を作成する第１の昇圧制御信号作成
手段と、第２の昇圧制御信号を作成する第２の昇圧制御
信号作成手段とを有することを特徴とする半導体記憶装
置。 - 【請求項１２】 請求項第１１項において、前記第１
の昇圧制御信号作成手段は、前記タイミング信号の所定
信号を基に昇圧キャパシタを充電する電荷注入手段と、
前記タイミング信号の所定信号を基に該昇圧キャパシタ
の極電位値を変化させる電位印加手段とを有することを
特徴とする半導体記憶装置。 - 【請求項１３】 請求項第１１項又は第１２項におい
て、前記第１の昇圧制御信号作成手段は、昇圧操作によ
る昇圧電圧の増昇を制限するリミッタ手段を有すること
を特徴とする半導体記憶装置。 - 【請求項１４】 請求項第１１項乃至第１３項のいず
れか一項において、前記第２の昇圧制御信号作成手段は
、前記タイミング信号の所定信号を基に第１の昇圧キャ
パシタを充電する充電手段と、前記タイミング信号の所
定信号を基に第１の昇圧キャパシタの極電位値を変化さ
せる第１の電位印加手段とを有することを特徴とする半
導体記憶装置。 - 【請求項１５】 請求項第１４項において、前記充電
手段は、前記タイミング信号の所定信号を基に第２の昇
圧キャパシタを充電する電荷注入手段と、前記タイミン
グ信号の所定信号を基に第２の昇圧キャパシタの極電位
値を高める第２の電位印加手段と、前記タイミング信号
の所定信号を基に第２の昇圧キャパシタの昇圧電位を制
御入力とし該極電位を伝達する電位伝達手段とを有する
ことを特徴とする半導体記憶装置。 - 【請求項１６】 請求項第４項又は請求項第１５項乃
至第１６項のいずれか一項において、ワード線供給電位
合成手段は、情報読み出し時に前記電源電位のいずれか
を前記ワード線電位印加制御手段へ供給する電源電位供
給系と、情報書込み時に前記書込み電位を前記ワード線
電位印加制御手段へ供給する昇圧電位供給系とを有する
ことを特徴とする半導体記憶装置。 - 【請求項１７】 請求項第１６項において、電源電位
供給系は、内部信号に基づいて前記第１の昇圧制御信号
で制御される第１の電位伝達手段と、前記第２の昇圧制
御信号の到来を契機に昇圧する昇圧キャパシタと、その
充電電位で制御されて前記電源電位のいずれかを伝達す
る第２の電位伝達手段とを有することを特徴とする半導
体記憶装置。 - 【請求項１８】 請求項第１６項又は第１７項におい
て、前記電源電位供給系は、昇圧動作による昇圧電圧の
増昇を制限するリミッタ手段を有することを特徴とする
半導体記憶装置。 - 【請求項１９】 請求項第１６項乃至第１８項におい
て、前記昇圧電位供給系は、内部信号及び前記タイミン
グ信号の所定信号に基づいて前記第１の昇圧制御信号で
制御される第１の電位伝達手段と、前記第２の昇圧制御
信号の到来を契機に昇圧する昇圧キャパシタと、その充
電電位で制御されて昇圧電位を伝達する第２の電位伝達
手段とを有することを特徴とする半導体記憶装置。 - 【請求項２０】 請求項第１６項乃至第１９項のいず
れか一項において、前記昇圧電位供給系は、昇圧動作に
よる昇圧電圧の増昇を制限するリミッタ手段を有するこ
とを特徴とする半導体記憶装置。 - 【請求項２１】 請求項第１１項乃至第２０項におい
て、前記ワード線電位印加制御手段は、前記第１の昇圧
制御信号で制御されて行デコーダ及びワード線バッファ
手段の選択電位を伝達する第１の電位伝達手段と、前記
第２の昇圧制御信号の印加の契機で昇圧する昇圧キャパ
シタと、その昇圧電位による制御で前記ワード線供給電
位を前記ワード線へ伝達する第２の電位伝達手段とを有
することを特徴とする半導体記憶装置。 - 【請求項２２】 請求項第２１項において、前記ワー
ド線電位印加制御手段は、内部信号及び前記タイミング
信号の所定信号に基づいて放電タイミング信号を作成す
る放電タイミング回路と、その放電タイミング信号に基
づいて前記昇圧キャパシタを放電させる放電手段とを有
することを特徴とする半導体記憶装置。 - 【請求項２３】 請求項第２１項又は第２２項におい
て、前記ワード線電位印加制御手段は、前記行デコーダ
及びワード線バッファ手段の非選択電位に基づいて前記
ワード線の電荷を放電させるワード線放電手段を有する
ことを特徴とする半導体記憶装置。 - 【請求項２４】 請求項第８項乃至第２３項のいずれ
か一項において、前記昇圧キャパシタは、第１の電極層
と、この第１の電極層の上に絶縁層を介して形成された
第２の電極層との間で構成されていることを特徴とする
半導体記憶装置。 - 【請求項２５】 請求項第２４項において、前記昇圧
キャパシタの負極が前記第２の電極層で、その正極が前
記第１の電極層であることを特徴とする半導体記憶装置
。 - 【請求項２６】 請求項第１項乃至第２５項において
、情報読み出し時において前記ワード線が読み出し電位
に設定される時点を検出する電位設定検出手段と、該電
位設定検出手段の出力に基づいてセンスアンプ手段を能
動化すべきセンスアンプ制御信号を送出するセンスアン
プ制御手段とを有することを特徴とする半導体記憶装置
。 - 【請求項２７】 請求項第１項乃至第２６項において
、前記第１及び第２の負荷手段は高抵抗型負荷素子であ
ることを特徴とする半導体記憶装置。 - 【請求項２８】 請求項第２７項において、前記高抵
抗型負荷素子はポリシリコン高抵抗であることを特徴と
する半導体記憶装置。 - 【請求項２９】 請求項第２７項において、前記高抵
抗型負荷素子は負荷ＭＯＳであることを特徴とする半導
体記憶装置。 - 【請求項３０】 第１及び第２の電源電位間に挿入し
た第１の直列負荷手段を持つ第１の絶縁ゲート型電界効
果トランジスタ並びに第１及び第２の電源電位間に挿入
した第２の直列負荷手段を持つ第２の絶縁ゲート型電界
効果トランジスタとからなるフリップフロップと、ワー
ド線の電位をゲート入力とし、該フリップフロップの記
憶ノードとビット線との間に接続され、ワード線の電位
をゲート入力とするアクセス用絶縁ゲート型電界効果ト
ランジスタとで構成されるメモリセルを備えた半導体記
憶装置であって、情報書込み動作時において選択される
べき前記ワード線を両電源電位間に属さず第１の電源電
位を超える値の書込み電位に実質的に設定するワード線
電位変圧手段を有することを特徴とする半導体記憶装置
。 - 【請求項３１】 請求項第３０項において、前記第１
の電源電位は電源電圧の高電位で、前記第２の電源電位
は該電源電圧の低電位であることを特徴とする半導体記
憶装置。 - 【請求項３２】 請求項第３１項において、前記ワー
ド線電位変圧手段は、少なくとも書込み動作時において
前記第１の電位を超える昇圧電位を発生する昇圧電位発
生手段と、書込み動作時において該昇圧電位を前記ワー
ド線に印加すると共に読み出し動作時においては前記第
１の電源電位を前記ワード線に印加する電位印加制御手
段とを有することを特徴とする半導体記憶装置。 - 【請求項３３】 請求項第３１項又は第３２項のいず
れか一項において、情報読み出し時において前記ワード
線が読み出し電位に設定される時点を検出する電位設定
検出手段と、該電位設定検出手段の出力に基づいてセン
スアンプ手段を能動化すべきセンスアンプ制御信号を送
出するセンスアンプ制御手段とを有することを特徴とす
る半導体記憶装置。 - 【請求項３４】 データの論理演算を実行する論理演
算手段、該データの入出力を行う入出力手段と、該デー
タの記憶を行う記憶手段とを有するデータ処理装置にお
いて、記憶手段は、第１の電源電位と第２の電源電位と
の間に直列接続された第１の負荷手段及び第１の絶縁ゲ
ート型電界効果トランジスタ並びに第１の電源電位と第
２の電源電位の間とに直列接続された第２の負荷手段及
び第２の絶縁ゲート型電界効果トランジスタを有するフ
リップフロップと、該フリップフロップの記憶ノードと
ビット線との間に接続され、ワード線の電位をゲート入
力とするアクセス用絶縁ゲート型電界効果トランジスタ
とで構成されるメモリセルを備えた半導体記憶装置であ
って、情報書込み動作時において選択されるべき前記ワ
ード線を両電源電位間に属さず第１の電源電位を超える
値の書込み電位に実質的に設定するワード線電位変圧手
段を有することを特徴とするデータ処理装置。 - 【請求項３５】 請求項第３４項において、前記ワー
ド線電位変圧手段は、前記情報書込み時において前記電
源の電圧間に属する値の電位と前記書込み電位との間で
昇降圧動作を繰り返す変圧繰り返し手段を有することを
特徴とするデータ処理装置。 - 【請求項３６】 請求項第３４項又は第３５項におい
て、前記ワード線電位変圧手段は、前記書込み電位値を
２回以上の昇圧操作で逓増して生成する多段昇圧手段を
有することを特徴とするデータ処理装置。 - 【請求項３７】 請求項第３４項乃至第３６項のいず
れか一項において、情報読み出し時において前記ワード
線が読み出し電位に設定される時点を検出する電位設定
検出手段と、該電位設定検出手段の出力に基づいてセン
スアンプ手段を能動化すべきセンスアンプ制御信号を送
出するセンスアンプ制御手段とを有することを特徴とす
るデータ処理装置。
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