JPH0437514B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置、主としてダイナミツ
クアクセスメモリー（以下DRAMと略す）の新
規な構成のメモリ構成に関するものである。

従来の技術 第３図に従来のDRAMのメモリセルアレイの
構成を示す図である。ビツト線bit１と１，bit
２と２，bit３と３、……bitiと
はメモリ
セルアレイの片側に配置されたセンスアンプSA
１，SA２，SA３，……SAiに順次接続されてい
る。ここで、第３図中に示すメモリセル１，２，
３，……ｉはワード線１０に接続されており、各
メモリセルは第４図に示すように、信号電荷蓄積
用コンデンサ２１が、ワード線１０によつて制御
されるゲート電極を有する読み出し用MOSトラ
ンジスタ２０を介してbit（ビツト線）に接続され
ている。

次に、一例としてメモリセル１からの情報を読
み出す場合の回路動作を説明する。まず、ワード
線１０が選択され、メモリセル１内の読み出し用
MOSトランジスタ２０が導通し信号電荷がビツ
ト線bit１に読み出される。その結果ビツト線対
bit１と１の間に微小な電位差が生じる。これ
をセンスアンプSA１で増幅し、デコーダーによ
り指定されるMOSトランジスタ３１，４１を介
して各々データ線Ｄ，に信号電圧が読み出され
ることになる。

発明が解決しようとする問題点 以上のような従来の構成をとると次のような問
題点を生じる。

メモリセル１，２，３，……，ｉが高密度化す
るにつれ、センスアンプSA１，SA２，SA３，
……SAiのＹ方向のピツチ（第３図中の）SAyが
小さくなつていき、比較的占有面積が大きく十分
安定な動作をするセンスアンプSA１，SA２，
SA３，……SAiをこのピツチ中に収めることが
困難になる。また、半導体メモリに要求される記
憶容量が増大するにつれ１つのビツト線bit１，
bit１，bit２，２，bit３，３，……biti
，
bitiに接続されるメモリセル１，２，３，……ｉ
の数は増大し、そのためビツト線容量の増大を招
き効果的にメモリ全体の動作余裕を低下させてし
まう。なぜなら、メモリセル１，２，３，……ｉ
から信号電荷がビツト線bit１，１，bit２，
bit２，bit３，３，……biti，に読み込
まれ
場合、ビツト線容量（Cbit）とメモリセル内の信
号蓄積用コンデンサの容量（Cs）との比Cbit／
Csが増大するほどビツト線間に生じる電位差が
小さくなるからである。

そこで従来はこの比Cbit／Csを減少させるた
めに、ビツト線bit１，１，bit２，２，bi
t
３，３，……biti，を分割する必要があ
る
わけであるが、第５図に示すようにメモリセルア
レイiL，iRをビツト線方向に垂直に複数分割し
て、この分割されたサブアレイｉ毎にコラムデコ
ーダｉを設けて各々独立にデコードを行うもので
ある。

しかしながら、このような構成ではコラムデコ
ーダをサブアレイｉ毎に設けるためにチツプサイ
ズが大きくなるとゆう問題点がある。この点に関
して更に以下で考察を加える。

第５図において、ビツト線に平行な方向をｘ方
向、ビツト線に垂直つまりワード線に平行な方向
をｙ方向とする。コラムデコーダｉのｘ方向の大
きさをCOLx、センスアンプのｘ方向の大きさを
SAx、またサブアレイｉに分割する際の分割数
をＮとする。この分割では、その分割数が１即ち
分割しない場合に比べてチツプサイズがｘ方向
に、 Δx＝（COLx＋2SAx）・（Ｎ−１） ……(1) だけ増加することになる。

また、各サブアレイｉの中間にコラムデコーダ
ｉを配置した場合はビツト線の分割数Mbとサブ
アレイｉの分割数Ｎとの間には Ｎ＝（１／２）Mb なる関係がある。

従つて、(1)式は以下のようになる。

Δx＝（COLx＋2SAx） ・｛（１／２）Mb−１｝ ……(1)′ これからわかるように、ｘ方向の増加分；Δx
の要因として（１／２）・COLx・Mbがあるため
にビツト線を分割すればする程チツプ面積の増大
が著しいことになる。

第６図にこのｘ方向の増加分；Δxとビツト線
の分割数Mbの関係を示す。

ここで COLx＝2s SAx＝ｓ と仮定して、特に一例として4MDRAM相当のメ
モリセルの場合を考え、ｓ＝150μmとして概略計
算したものをYRとして同図右側の軸に示した。

これからわかるように、ビツト線の分割数Mb
が16以上の時はその増加分；Δxが３mm以上にも
なり、従来の構成のメモリでは極めて重大な問題
点となる。

さらに、従来の技術では、第７図ａに示すよう
に、分割された各サブアレイ７１ｉ毎にコラムデ
コーダ７２ｉを設けており、このため同図の下方
向にしかデータの転送を行なうことができない。
従つて、並列に下方向に出力できるデータ数はせ
いぜいサブアレイの分割数の数倍程度であり、32
または64ビツト程度が限度となる。このように従
来の技術では、512ビツトや1024ビツトといつた、
超多ビツトの取り扱いが困難であるという問題点
がある。

本発明はこのような問題点に鑑みてなされたも
ので、新規なメモリ構成を有し、メモリ部から同
時に読み出せるデータの数をメモリアレイの分割
数より大きくすることができ、超多ビツトの取り
扱いを可能とする半導体記憶装置を提案するもの
である。さらに本発明は超多ビツトの取り扱いを
可能とすると同時に極めて高密度、高速でかつ低
消費電力な半導体記憶装置を提案するものであ
る。

問題点を解決するための手段 本発明は、ビツト線を介してメモリセルの電位
を検出するセンスアンプを前記ビツト線の端部に
配置し、各前記センスアンプからの一対の相補出
力を各読みだしトランジスタを介して前記ビツト
線と同一方向に配置された一対の副ビツト線に接
続し、この副ビツト線が中間アンプに接続され、
この中間アンプの出力を超多ビツトとして並列に
取り出すことを特徴とする半導体記憶装置であ
る。

また上記センスアンプをビツト線の異なる方向
の端部に交互に対向して配置することを特徴とす
る。

作 用 本発明は、メモリ部から同時に読み出せるデー
タの数をメモリアレイの分割数より大きくするこ
とができ、超多ビツトの取り扱いを可能とする。
また、このセンスアンプからの信号を読み出しト
ランジスタを介して副ビツト線に接続することに
より、ビツト線の容易な分割を可能とすることが
出来る。従つて、一つのビツト線に接続されるメ
モリセル数を少なくし、ビツト線容量の低減をは
かり高密度化に伴うリフレツシユ時間、読み出し
時間の低下および低消費電力化をおこなうもので
ある。

さらに各ビツト線から電位を検出するセンスア
ンプを対向して複数個配置することにより、セン
スアンプのピツチを確保することが出来る。

実施例 第１図に本発明の第１の実施例における半導体
記憶装置の要部回路図を示す。メモリセルアレイ
の第１の配線層からなるビツト線１と１，２と
２，３と３，ｉとは各々メモリセルアレイの両
側に配置されたセンスアンプSA１，SA２，SA
３，SAiに交互に接続されている。さらに、この
隣接する２対のビツト線１と１およびビツト線２
と２は、２つのセンスアンプSA１とセンスアン
プSA２と各々読み出しトランジスタ部５０，５
１を介して第２の配線層からなる１対の副ビツト
線Ｓ１，１に接続されている。また、この１対
の副ビツト線Ｓ１，１は中間アンプMA１に接
続されている。

次に、この第１の実施例の回路動作について以
下で説明する。

一例として、メモリセルＣ１の情報を読み出す
場合には、まずワード線Ｗ１が選択されメモリセ
ルＣ１内のスイツチングトランジスタが導通し、
信号電荷がビツト線１に読み出され、その結果ビ
ツト線１とビツト線１の間に微小な電位差が生
じ、これをセンスアンプSA１で増幅する。

次に、このセンスアンプSA１で増幅された信
号電圧を読み出しトランジスタ部５０を介して副
ビツト線対Ｓ１，１に読み出す。更に、これを
中間アンプMA１によりさらに増幅し、デコーダ
ーにより指定されるMOSトランジスタ３１，４
１を介してデータ線Ｄ，に信号電圧を読み出
す。

同様にメモリセルＣ２の情報を読み出す場合
は、読み出しトランジスタ部５１を介して副ビツ
ト線対Ｓ１，１によりセンスアンプSA２に送
られ、そこでより増幅された信号電圧データ線
Ｄ，に出力する。

また、第２図にこの実施例におけるチツプレイ
アウト図の一例を示す。チツプ内はｎコのブロツ
クｂ１〜bnに分割されている。各ブロツクは、
第１図に示すようにメモリセルアレイおよび両側
に配置されたセンスアンプと読み出しトランジス
タ部を含んでいる。３００は中間アンプ群、４０
０はコラムデーコーダーを示す。

ｉ番目のブロツクbiのメモリセルの信号を読み
出そうとする場合、対応するワード線Ｗが選択さ
れ、信号電荷がブロツクbiのなかのビツト線に接
続されたセンスアンプのみが動作し、信号電圧を
増幅する。この時、他のブロツクのセンスアンプ
は動作しない。これにより読み出し動作時におけ
る瞬間電流の低減をはかつている。ブロツクbiの
センスアンプにより増幅された信号電圧は、ブロ
ツクbiの読み出しトランジスタ部を介して副ビツ
ト線に読み出され、第２図右方向に配置された中
間アンプ３００に転送され、更に増幅された後、
コラムデコーダー４００により選択出力される。

以上本発明の第１の実施例の構成およびその回
路動作について述べてきたわけであるが、次いで
この実施例の半導体記憶装置の効果について従来
のものと比較しながら述べる。

まず、第１の効果はセンスアンプSAiのピツチ
を緩和できるとゆ点にある。即ち、ビツト線ｉ，
ｉの左右にセンスアンプSAiを設けることにより
センスアンプピツチをビツト線ピツチよりも大き
く構成出来る。このため、比較的占有面積は大き
いが対称性の良い高密度なセンスアンプを構成す
ることが出来る。これによりメモリの高密度化に
伴う信号対雑音比（Ｓ／Ｎ）の大幅な改善が図ら
れる。

また、第２の効果は分割されたメモリセルのサ
ブアレイ毎にコラムデコーダーを設ける必要がな
いとゆう点である。このため、メモリセルの分割
数が増加しても従来のように著しいチツプサイズ
の増加を防ぐことが出来る。

更に、第３の効果はメモリ全体の高速化が図ら
れるとゆう点である。この点について以下で詳し
く述べる。

まず、従来のメモリ構成ではなぜ高速動作が困
難であつたかとゆう点を振りかえつてみる。第３
図に示される従来の構成においてデータ線Ｄ，Ｄ
にMOSトランジスタ３１，３２、……が多数接
続されている。このためデータ線Ｄ，の浮遊容
量が大きくなる。この条件で、読み出し動作は、
メモリセルｉから読み出されたデータがセンスア
ンプSAiによつて増幅される。この増幅された電
位が、MOSトランジスタ３１，３２……のうち
のひとつを介してデータ線Ｄ，に読み出され
る。このデータ線Ｄ，への読み出しは、実際に
はデータ線Ｄ，の電荷をメモリセルｉにより
MOSトランジスタ３１，３２……のうち一つと
センスアンプSAiとを介して電源線あるいは接地
線の電位にひきぬくことによつて行われる。

ここで、従来の構成では各サブアレイ毎にデー
タ線Ｄ，の電荷を引き抜くMOSトランジスタ
３１，３２、……を用意する必要がある。従つ
て、面積的な制限からこのMOSトランジスタ３
１，３２、……のサイズを大きくすることが出来
ない。また、従来の構成では各サブアレイのセン
スアンプSAiは、読み出したメモリセルの再書き
込みとデータ線の電荷の引き抜きの両方を行つて
おり、上述の制約のために実効的にデータ線Ｄ，
Ｄの電荷の引き抜きのための駆動能力が低下す
る。即ち、従来のメモリの構成では浮遊容量の大
きなデータ線Ｄ，の電荷を駆動能力の十分でな
いMOSトランジスタ３１，３２、……とセンス
アンプSAiで駆動しており、高密度化に伴い高速
動作が極めて困難であつた。

そこで、次にこの第１の実施例の半導体記憶装
置の場合について考察する。

第１図に示される構成によれば、各サブアレイ
毎に読み出しトランジスタ３１，４１、……およ
びデータ線Ｄ，を配置する必要がない。このた
めチツプサイズにあまり影響を与えずに読み出し
トランジスタ３１，４１、……のサイズおよび中
間アンプMAiを構成するトランジスタのサイズ
を大きくすることが出来る。

また、データ線Ｄ，を複数対配置し、これに
よりデータ線Ｄ，の１対当りに接続される読み
出しトランジスタ３１，４１、……の数を減らし
浮遊容量を小さくすることも可能である。従つ
て、面積効率の劣化をまねくことなくデータ線
Ｄ，を複数化することも従来の構成より容易と
なる。

更に、この実施例の他の重要な特徴の一つとし
て、メモリセルの再書き込みは各サブアレイのセ
ンスアンプiL，iRが行い、データ線電荷の引き
抜きは副ビツト線Si，の端に配置された中間ア
ンプMAiが行う。このため、実効的なデータ線
Ｄ，Ｄの電荷の引き抜きが中間アンプMAiによ
つて行われ、その駆動能力は従来の構成をとつた
場合よりも格段に大きくできる。

即ち、この構成では、浮遊容量の小さなデータ
線Ｄ，の電荷を駆動能力の高いMOSトランジ
スタで駆動することが可能となり高速な動作を容
易に実現できる。

また、この実施例ではセンスアンプiL，iRか
ら副ビツト線Si，にデータを転送する必要があ
る。しかし、副ビツト線Si，に接続されている
転送用の読み出しトランジスタ部の数は従来の構
成のメモリに比較して少なく、また副ビツト線
Si，は最も上層の配線層を利用出来るために、
この浮遊容量も小さくすることが出来る。このた
め、センスアンプiL，iRから副ビツト線Si，へ
のデータ転送を極めて高速に行うことが出来、高
密度化に伴うメモリセルの読み出し書き込み動作
速度の低下をまねくことはない。

更に、第４の効果として、従来のメモリには極
めて困難であつた超多重ビツトの取り扱いを可能
とした点である。ここであえて超と言う言葉を使
用したのは、従来、一般に多重ビツトと称されて
いるのはせいぜい32ビツトあるいは64ビツトであ
るのに比べ、ここでは512ビツトや1024ビツトさ
えも取り扱い可能となるからである。

第７図ａは、従来の構成による多重ビツトの扱
いを説明したものである。分割された各サブアレ
イ７１ｉ毎にコラムデコーダー７２ｉを設けてお
り、このため同図の下方向にしかデータの転送を
行うことができない。従つて、並列に下方向に出
力できるデータ数はせいぜいサブアレイ７１ｉの
分割数の数倍程度であり、結局32あるいは64ビツ
ト程度が限度となる。

一方、本発明の実施例の場合は第７図ｂに示さ
れるように、分割された各サブアレイの間にまた
がつて副ビツト線７３ｉ，７３が設けられ、こ
の副ビツト線７３ｉ，７３の端に中間アンプ７
４が配置されているものである。このため、副ビ
ツト線７３ｉ，７３のデータを同図面上横方向
に並列に複数個出力し、512あるいは1024ビツト
のデータの取り扱いが可能となる。

このような超多重ビツトの取り扱いは、
DRAMの画像用途など種々のLSIへの今後の展
開を考えるとき極めて重要となつてくる。従つ
て、この点でも本発明のこの実施例は非常に有用
な半導体記憶装置を提供するものである。

尚、上記実施例の展開の一つとして、第８図に
示されるメモリセルの部分をオープンビツトタイ
プ（ペアをなすビツト線が共通のセンスアンプに
対して左右に分かれているもの）にしメモリセル
の高密度化を図り、第１の実施例のホールデイツ
ドビツトタイプ（ペアをなすビツト線が共通のセ
ンスアンプに対して上下に分かれているもの）が
あまり高密度なメモリセルの配置に適していない
点を補うことも十分考えられる。

次ぎに、本発明の第２の実施例における半導体
記憶装置の構成図を第９図に示す。メモリセルア
レイの第１の配線層からなるビツト線１と１，２
と２，３と３，……ｉとは各々メモリセルアレ
イの両側に配置されたセンスアンプSA１，SA
２，SA３，……SAiに交互に接続されている。
さらに、この隣接する４対のビツト線１と１，２
と２，３と３，４と４に接続された４つのセンス
アンプSA１，SA２，SA３とSA４が各々読み出
しトランジスタ部５１，５２，５３，５４を各々
介して第２の配線層からなる１対の副ビツト線Ｓ
１と１に接続されている。さらに、この１対の
副ビツト線Ｓ１と１は中間アンプMA１に接続
された構成となつている。

即ち、第１の実施例とでは２対のビツト線のピ
ツチに対して１対の副ビツト線が構成されていた
が、この第２の実施例では４対のビツト線１，
１，２，２，３，３，４，４に対して１対の副ビ
ツト線Ｓ１，１が配置されている点が異なる。
このように副ビツト線のピツチを大きくすること
によつて、副ビツト線端により複雑で高度な回路
を接続することが可能となる。例えば、副ビツト
線の電位検出における高感度アンプの振幅制限回
路等が考えられる。この点が、第１の実施例と異
なるメリツトである。

この第２の実施例の効果は、上述した以外は第
１のものと完全に同じである。また、このように
複数のビツト線に対して１対の副ビツト線を割り
当てることは一般のＮ対のビツト線に対しても成
り立つことはゆうまでもない。

発明の効果 以上請求項１記載の本発明によれば、メモリ部
から同時に読み出せるデータの数をメモリアレイ
の分割数より大きくすることができ、超多ビツト
の取り扱いを可能とする。また、副ビツト線と読
み出しトランジスタ部を設けたことにより、ビツ
ト線を容易に多数に分割することが可能となる。
そのため、各ビツト線に接続されるメモリセル数
を減少せしめ、浮遊容量を小さくして極めて高速
な動作を可能とする。また、ビツト線の分割と読
み出しトランジスタ部によるこのビツト線の切り
離しにより、一部のブロツクのみを読み出すこと
が可能となり、瞬間電流の低減や低消費電力化が
容易に実現できる。

また請求項２記載の本発明によれば、メモリセ
ルアレイの両側にセンスアンプを配置しているた
めに、このセンスアンプのピツチの十分な確保が
容易となる。従つて、安定な動作のセンスアンプ
を比較的容易に構成することが可能となる。つま
り、本発明は非常に高密度で、それでいて高速で
低消費電力な半導体記憶装置を実現するもので工
業上の価値は極めて大きい。

【図面の簡単な説明】

第１図は、本発明の第１の実施例における半導
体記憶装置の要部回路図、第２図は、同実施例の
チツプレイアウト図、第３図は、従来の半導体記
憶装置の要部回路図、第４図は、メモリセルの構
成図、第５図は、従来の半導体記憶装置のメモリ
セルアレイの分割図、第６図は、従来の半導体記
憶装置のアレイ分割数と分割によるチツプサイズ
のｘ方向への増分の相関図、第７図ａ，ｂは、
各々従来の半導体記憶装置の多重ビツトデータの
出力方法の説明図ならびに本発明の半導体記憶装
置の多重ビツトデータの出力方法の説明図、第８
図は、本発明のオープンビツトタイプのメモリセ
ルを有する実施例の要部回路図、第９図は、本発
明の第２の実施例における半導体記憶装置の要部
回路図である。 SAi……センスアンプ、ｉ，……ビツト線、
Ｓ１，１，Ｓ２，２……副ビツト線、５０，
５１……読み出しトランジスタ部、Ｃ１，Ｃ２…
…メモリセル、MA１，MA２……中間アンプ、
Ｄ１，１……データ線、３１，４１……MOS
トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ ビツト線を介してメモリセルの電位を検出す
   るセンスアンプを前記ビツト線の端部に配置し、
   各前記センスアンプからの一対の相補出力を各読
   みだしトランジスタを介して前記ビツト線と同一
   方向に配置された一対の副ビツト線に接続し、こ
   の副ビツト線が中間アンプに接続され、この中間
   アンプの出力を超多ビツトとして並列に取り出す
   ことを特徴とする半導体記憶装置。 ２ センスアンプをビツト線の異なる方向の端部
   に交互に対向して配置することを特徴とする特許
   請求の範囲第１項記載の半導体記憶装置。 ３ 一対の副ビツト線をＮ対のビツト線（Ｎは自
   然数）毎に設けることを特徴とする特許請求の範
   囲第１項記載の半導体記憶装置。