JPH0456514A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【産業上の利用分野１ 本発明は、ユーザが手元において、記憶素子を含む任意
の論理素子を、選択して接続することによりプログラム
可能な半導体集積回路に係り、特に、ユーザがプログラ
ムする電子回路の集積度や動作速度の向上に関するもの
である。 【従来の技術】 従来、ユーザか手元において任意の論理回路を実現可能
に構成された集積回路であるプログラマブル論理素子と
呼ばれる半導体集積回路（以後、Ｐ　Ｌ　Ｄ　（ｏｒｏ
ａｒａＩｌｎａｂｌｅ　ｔｏｐｉｃ　ｄｅｖｉｃｅ　）
と呼ぶ）が広く使われており、様々な種類のＰＬＤがユ
ーザに提供されている。 このようなＰＬＤ　（半導体集積回路）内部の任意の各
記憶素子や各論理素子を、選択して接続し、論理回路を
プログラムするために用いられている手段（素子）とし
ては、Ｎ−ＭＯＳトランジスタやＰ−ＭＯＳトランジス
タがスイッチング素子として用いられている。以後、こ
のような選択して接続し、論理回路をプログラムする手
段を、Ｓ／Ｓ素子と呼ぶ。 電子機器の半導体集積回路化は、電子機器全体の大きさ
を小型化することができるだけでなく、電子機器の信頼
性の向上や消費電力の低減等多くの利点を有している。 従って、多くのユーザは、このようなＰＬＤを活用する
ことにより、半導体集積回路の回路設計を容易化しなが
ら、電子機器の半導体集積回路化を図っている。これに
従って、様々な電子機器の電子回路をターゲットとした
様々な種類のＰＬＤが開発され提供されている。 第５図は、従来の、記憶素子をも含む任意の論理素子を
選択して接続することによりプログラム可能な半導体集
積回路の構成図である。 この第５図において、半導体集積回路１の外部から記憶
素子３へのデータ書込み経路、及び記憶素子３から半導
体集積回路１の外部へのデータ読出経路上には、論理素
子７が介在している。 半導体集積回路の入力端子Ｉ３から入力されたデータは
、単一方向バッファ１０を通して、論理素子７へ入力さ
れる。半導体集積回路の出力端子０３からは、論理素子
７からのデータが、単一方向バッファ１０を通じて出力
される。又、半導体集積回路の入出力用端子ｌ１０２に
おいては、双方向バッファ５ａを介して、論理素子７の
データの半導体集積回路の外部との入力及び出力が行わ
れる。 この第５図に示される半導体集積回路１においては、記
憶素子３にデータを書込む方法や、この記憶素子３から
データを読出す方法も、ユーザが手元においてプログラ
ムすることが可能になる。 又、特願平１−３９７８７では、ビット数及びワード数
が可変な半導体メモリ回路であって、更に、この半導体
メモリ回路をランダム・アクセス・メモリの機能として
もファーストイン・ファーストアウト・メモリの機能と
しても切換えられるようにした半導体集積回路に関する
技術が提案されている。 このように、近年、ユーザに提供されている半導体集積
回路の中には、ユーザが手元においてプログラム可能な
論理回路が、単純な組合せ論理回路のみならず、例えば
多数の記憶素子を用いたような複雑な論理回路をもプロ
グラム可能になっている。従来、このような半導体集積
回路においては、論理回路の一部分を１つの半導体集積
回路に置換えるというような使用方法にしか用いること
ができなかった。しかしながら、近年においては、１つ
のまとまった機能を有する論理回路をも、１つの半導体
集積回路内部にプログラム可能な半導体集積回路が提供
されている。 例えば、前述の特願平１−３９７８７で提案されている
技術に基づいた半導体集積回路は、１つの半導体集積回
路でＦＩＦＯバッファ装置を利用した回路を構成するこ
とができる。

【発明が達成しようとする課題】

しかしながら、前述の第５図において、論理素子７内で
構成される論理回路により実行される処理を、単なる記
憶素子３と半導体集積回路１外部とのインターフェイス
に係る処理だけでなく、より複雑で高度な処理を行い、
更に、この記憶素子３と論理素子７どの間の、半導体集
積回路１内部間のデータの授受をより密にするような高
度な処理を行う場合には、この論理素子７内で必要とさ
れるＳ／Ｓ素子を数多く必要としてしまうという問題が
ある。 更に、前述の特願平１−３９７８７で提案された技術に
基づいた半導体集積回路においては、半導体集積回路内
部におけるデータ線の接続（記憶素子や論理素子間）は
通常の１対１接続となっているため、半導体集積回路内
部間におけるデータの授受を効率良く行うことができな
い、半導体集積回路内部において、データの授受を主に
行う部分が記憶素子以外にも存在する場合には、この半
導体集積回路内部におけるデータの流れが複雑になる。 従って、このような論理回路をプログラミングするため
には、論理素子や、該論理素子を選択して接続するＳ／
Ｓ素子を多数用いなければならないという問題がある。 本発明は、前記従来の問題点を解決するべくなされたも
ので、ユーザが手元において、記憶素子をも含む任意の
論理素子を、選択して接続することによりプログラム可
能な半導体集積回路において、半導体集積回路内部バス
を効果的に活用することにより、１つの半導体集積回路
内でのデータの授受を効率良く行い、又、前記論理素子
や該論理素子を選択して接続するＳ／Ｓ素子の利用効率
を向上させ、よって、ユーザがプログラムする電子回路
の集積度の向上や動作速度の向上を図ることができる半
導体集積回路を提供することを目的とする。

【課題を達成するための手段】

本発明は、ユーザが手元において、記憶素子をも含む任
意の論理素子を、選択して接続することによりプログラ
ム可能な半導体集積回路において、双方向バスとして使
用可能な半導体集積回路内部バスと、該バスに直接接続
された、双方向バッファとして機能する少なくとも１つ
の論理素子を備えたことにより、前記課題を達成したも
のである。

【作用】

多くのコンピュータシステムにおいて、これらのコンピ
ュータシステムを構成する演算制御部（ＣＰＵ）や主記
憶部や補助記憶装置等の間のデータ転送を効率良く行う
ために、このコンピュータシステム内に複数のデータバ
スをもつ構造が構成されている。このようなバス構造は
、このようなコンピュータシステム内におけるデータ転
送を確実に行えるようにすると共に、このようなコンピ
ュータシステム全体のデータ処理のスループットを高め
るものとなっている。 本発明は、ユーザが手元において、記憶素子をも含む任
意の論理素子を、選択して接続することによりプログラ
ム可能な半導体集積回路において、このような多くの特
徴をもったバス構造を効果的に構成できるようにするな
めに、特に、双方向バスとして使用可能なデータバスに
、Ｓ／Ｓ素子等を介さず、双方向バッファとして機能す
る論理素子を直接接続している。 第１図は、本発明の要旨を示すブロック図である。 この第１図において、半導体集積回路は、記憶素子部３
とプログラマブル論理素子部７とにより構成されている
が、更に、双方向に用いることのできるデータバス９と
双方向バッファ５とにより構成されている。又、この双
方向バッファ５は、双方向に用いることのできるデータ
バス９に直接接続されている。 このように直＃＃続されているのは、半導体集積回路１
の集積度を向上させるためと、動作速度の向上を図るた
めである。 これら双方向バスとして用いることの可能なデータバス
や、該データバスに直接接続された双方向バッファの半
導体集積回路レイアウトにおける配置位置は、この半導
体集積回路１の使用目的の電子回路等を考慮して検討す
ることが好ましい。 このようにすることにより、１つの半導体集積回路内で
のデータの授受を効率良く行い、又、前記論理素子や該
論理素子を選択して接続するＳ／Ｓ素子の利用効率を向
上させ、よってユーザがプログラムする電子回路の集積
度の向上や動作速度の向上を図ることができるという優
れた効果を得ることができる。

【実施例】

以下、図を用いて本発明の実施例を詳細に説明する。 第２図は、本発明が適用された半導体集積回路の実施例
を示す構成図である。 この第２図において、半導体集積回路１は、主に、記憶
素子部３と、双方向バッファ５．５ａと、論理素子部７
ａ〜ｄと、双方向に用いられているデータバスつと、単
一方向に用いられているデータバス９ａ　、９ｂと、単
一方向バッファ１ｏとにより構成されている。 この半導体集積回路１には、入出力用端子■１０１と、
入力用端子Ｉ１．Ｉ２と、出力用端子０１．０２とが設
けられており、これらの端子によりデータの入出力を行
うものである。 この第２図において、論理素子部７ａは、方向の異なる
２つの単一方向バッファ１０と入力用端子１１と出力用
端子０１とにより、半導体集積回路１外部とのデータの
授受を行う、又、この論理素子部７ａは、２つの方向の
異なる単一方向バッファ１０により、双方向に用いられ
ているデータバス９とデータの授受を行う。 同様に、論理素子部７ｂは、方向の異なる２つの単一方
向バッファ１０と入力用端子Ｉ２と出力用端子０２とに
より、半導体集積回路１外部とデータの授受を行う、又
、この論理素子部７ｂは、単一方向バッファ１０を介し
て単一方向に用いられているデータバス９ａにデータの
出力を行うと共に、もう１つの方向の異なる単一方向バ
ッファ１０により単一方向に用いられているデータバス
９ｂからのデータを入力する。 論理素子部７Ｃは、双方向バッファ５ａにより双方向に
用いられているデータバス９と、双方向のデータの授受
を行う、又、この論理素子部７Ｃは、この論理素子部７
Ｃ内部のそれぞれの論理素子とＳ／Ｓ素子により接続さ
れている記憶素子部３内部の各記憶素子とのデータの授
受を行うものである。 論理素子部７ｄは、単一方向バッファ１０により単一方
向に用いられているデータバス９ａからデータの入力を
行うと共に、双方向バッファ５ａによりこの単一方向に
用いられているデータバス９ａと双方向にデータの授受
を行う、又、この論理素子部７ｄは、単一方向バッファ
１０により単一方向に用いられているデータバス９ｂへ
データの出力を行うと共に、双方向バッファ５ａにより
この単一方向に用いられているデータバス９ｂと双方向
にデータの授受を行う、又、この論理素子部７ｄは、こ
の論理素子部７ｄ内部のそれぞれの論理素子とＳ／Ｓ素
子により接続されている記憶素子３内部の各記憶素子と
のデータの授受を行うものである。 又、双方向に用いられているデータバス９は、双方向バ
ッファ５により直接半導体集積回路１外部とデータの授
受を行うことができると共に、もう１つの双方向バッフ
ァ５により記憶素子部３とも直接データの授受を行うこ
とができる。この２つの論理素子部を介さず直接接続さ
れた双方向バッファ５により、記憶素子部３は、高速に
、双方向に用いられるデータバス９を介して、半導体集
積回路１外部とのデータの授受を行うことができる。 このような内部バスを備えた半導体集積回路１において
、ユーザが手元において、記憶素子をも含む任意の論理
素子を、選択して接続することによりプログラム可能な
構成となっている。 この第２図において、論理素子部７ａ〜７ｄ内部の各論
理素子はプログラム可能になっている。 更に、双方向バッファ５ａ及び単一方向バッファ１０内
の各バッファゲートと、論理素子部７ａ〜７ｄ内の各論
理素子との接続もプログラム可能になっている。又、記
憶素子部３内部の各記憶素子と、論理素子部７ｃ　、７
ａ内部の各論理素子との接続もプログラム可能になって
いる。又、双方向バッフアゲート５内部の各バッファゲ
ートと、記憶素子部３内部の各記憶素子との接続もプロ
グラム可能になっている。 ノさ 又、この記憶素子部３内部の構造は、前述の特願平１−
３９７８７で開示されている半導体メモリ回路と同様に
、ビット数及びワード数を可変することが可能な構造で
あり、ランダム・アクセス・メモリの機能とファースト
イン・ファーストアウト・メモリの機能とを切替えるこ
とができるものである。 このような内部にデータバスを有する半導体集積回路１
においては、特に、この内部バスと、論理素子部７ａ〜
７ｄ内部の各論理素子及び、記憶素子部３内部の各記憶
素子との接続をする、双方向バッファ５．５ａ及び単一
方向バッファ１０とが、それぞれのデータバス９．９ａ
、９ｂにＳ／Ｓ素子等を介さず直接接続されている。 このように用いられている双方向バッファ５．５ａ及び
単一方向バッファ１０は、第２図におけるデータバス９
．９ａ、９ｂ自体の負荷や、このデータバスの各データ
バスラインに接続されている各素子の駆動のための負荷
の合計負荷をドライブするためのものである。このよう
にデータバスに記憶素子部３や論理素子部７ａ〜７ｄを
接続するためにバッファが必要なのは、これら記憶素子
部３内の各記憶素子や、論理素子部７ａ〜７ｄ内の各論
理素子や、更にはこれら記憶素子や論理素子を選択して
接続するＳ／Ｓ素子のドライブ容量（ファンアウト）が
比較的小さいためである。 又、このように双方向バッファ５．５ａ及び単一方向バ
ッファ１０を内部データバス９．９ａ、９ｂに直接接続
することにより、これらバッファ内の各バッファゲート
を選択して接続するＳ／Ｓ素子を用いる必要がなくなる
。 例えば、これらバッファ５．５ａ、１０をデータバス９
．９ａ　、９ｂに直接には接続せず、ユーザがＳ／Ｓ素
子によりバッファとデータバスとの間の接続を自由にプ
ログラムできるようにすることもできる。これにより、
バッファや、データバスの各パスラインを最大限に活用
できるように思われる。しかしながら、用いられるＳ／
Ｓ素子のドライブ容量は大きくしなければならなくなり
又データバスへの信号遅延特性を有効に保つためにはオ
ン抵抗も低く抑えなければならず、このＳ／Ｓ素子の１
素子当たりのレイアウト面積が大きくなってしまうとい
う問題がある。又、双方向バッファ５．５ａ及び単一方
向バッファ１０をデータバスに接続するためには必ずＳ
／Ｓ素子を介して接続しなければならないとすると、こ
のＳ／Ｓ素子の信号が伝達する分だけ（１ゲ一ト分）信
号遅延特性が悪化してしまうという問題がある。 従って、半導体集積回路１の一部の（最適な比率の）デ
ータバスを双方向バスとして用いられるようにし、該デ
ータバスに最適な数の双方向バッファとして機能する論
理素子を直接接続することが好ましい。 第２図に示される実施例では、半導体集積回路１内部に
、独立した３つのデータバス９．９ａ、９ｂを備えてい
る。このように半導体集積回路１内部の独立したデータ
バスを備えることにより、同時に２種票のデータの受は
渡しを行うことを、半導体集積回路１内部においても、
外部に対しても、効率良く行うことができる（この独立
した３つのデータバス９．９ａ、９ｂへのパスラインの
分は方は、プログラム可能としてもよい）。 例えば、前述の特願平１−３９７８７に示されるように
記憶素子部３内部の記憶素子によりファーストイン・フ
ァーストアウト・メモリやスタック等のデータバッファ
を構成した場合には、独立したデータの書込とデータの
読出を同時に行うことができる。 又、記憶素子部３内部の記憶素子を２つ以上のグループ
に分け、例えば、１つのグループの記憶素子をランダム
・アクセス・メモリとして用い、他方のグループの記憶
素子をフィーストイン・ファーストアウト・メモリとし
て用い、互いに全く独立した目的に用いることができる
。 以上説明したように、ユーザが手元においてプログラム
可能な半導体集積回路１において双方向バッファとして
機能する論理素子と双方向バスとして使用可能な内部バ
スとを備えることにより、このような半導体集積回路１
内部における多量のデータの授受を効率良く行うことが
できるようになる。従って、この半導体集積回路１内部
における論理素子部７ａ〜７ｄにより、この半導体集積
回路１外部からの信号には依存せずに、記憶素子部３内
部の多量のデータを積極的に処理することもできる。更
には、演算制御部（ＣＰＵ）等、この半導体集積回路１
外部からの制御信号には依存せずに、これら論理素子部
７ａ〜７ｄ内部にユーザがプログラムした論理回路によ
り、この半導体集積回路１外部の電子機器と、この半導
体集積回路１内部の例えば記憶素子部３との間の多量の
データの授受を制御することができる。 これにより、例えば、ユーザが求める機能を持ったＤ　
ＭＡ　（ｄｉｒｅｃｔ　ｌｅｍｏｒｙ　ａｃｃｅｓｓ）
コントローラと、ＤＭＡコントローラがデータ書込を行
う記憶装置とを共に備えた電子装置を、本発明が適用さ
れた１つの半導体集積回路１内部において、ユーザが手
元において容易にプログラムして構成することができる
。又、このような半導体集積回路１によれば、コンピュ
ータのＩ１０制御装置、例えば、高速シリアルＩ１０制
御装置やハードディスクｌ１０ｉｌＪ御装置やＬ　Ａ　
Ｎ　（１ｏｃａｌ　ａｒｅａ　ｎｅｔｌｒｋ）インター
フェイス制御装置等を１つの半導体集積回路１内部にお
いて、ユーザが容易にプログラムして構成することがで
きる。 なお、これまで、この第２図において、データバス９は
、双方向に用いられていると述べているが、これはこの
データバスが記憶素子部３のデータの入力にも出力にも
用いられているということである。ス、データバス９ａ
及び９ｂは、単一方向のデータバスとして用いられてい
ると述べているが−これはこれらのデータバスがそれぞ
れ記憶素子部３へのデータの入力、又はこの記憶素子部
３からのデータの出力のうちのいずれか一方のみに用い
られているという意味である。これら単一方向に用いら
れているデータバス９ａ及び９ｂは、共に、それぞれ論
理素子部７ｄについては双方向にデータの受は渡しを行
っている。 第３図（Ａ）、（Ｂ）は、前述の第２図に示された本発
明の実施例に用いられる双方向バッファゲートを示す論
理回路図である。 第３図（Ａ）において、ＤＢは、データバスに接続され
るデータ線である。Ｄは、記憶素子部３側に接続される
。２０はトライステートバッファゲートであり、２２は
インバータゲートであり、２４はＮＡＮＤゲートである
。 Ｅは入出力要求信号であり、この入出力要求信号ＥがＨ
状態にあるときにデータバス側り日と記憶素子部ＩＮ！
ＩＤとの間の入力又は出力が有効になる。 又、ＷＥは書込要求信号であり、この書込要求信号ＷＥ
がＨ状態であり且つ前述の入出力要求信号ＥもＨ状態で
あるときにデータバス側り日から記憶素子部側りへのデ
ータの入力（書込）が行われる。 ２つのＮＡＮＤゲート２４は、それぞれの２つの入力に
この入出力要求信号Ｅと書込要求信号ＷＥとが入力され
ているが、一方のＮＡＮＤゲート２４に入力される書込
要求信号ＷＥはインバータゲート２２を介して入力され
る。これら２つのＮＡＮＤゲート２４の出力は、それぞ
れ２つのトライステートバヅファ２０に出力される。従
って、これら２つのトライステートバッファゲート２０
は、同時にアクティブ状態になることはない。 第３図（Ｂ）において、ＤＢはデータバス側に接続され
る。この第３図（Ｂ）においては、記憶素子部３側に接
続される２つのトライステートバッファゲート２０のそ
れぞれの一方の接Ｉ＆ｆｆ１（入力又は出力）は、独立
している。即ち、これら２つのトライステートバッファ
ゲート２０の記憶素子部３１ＦＩにおいて、書込（入力
）のためのＷＤと、読出（出力）のためのＲＤとが分離
されている。 このように分離されているのは、接続対象となる、記憶
素子部３内の入力と出力とが独立している記憶素子との
接続を容易にするためである。 この第３図（Ｂ）のインバータゲート２２と２つのＮＡ
ＮＤゲート２４とは、前述の第３図（Ａ）におけるイン
バータゲート２２と２つのＮＡＮＤゲート２４と同様の
機能と目的に用いられている。 従って、この第３図（Ｂ）におけるトライステートバッ
ファゲート２０の動作タイミングは、前述の第３１ｐ（
Ａ）における２つのトライステートバッファゲート２０
と同様の動作タイミングとなる。 第４図は、前述の第２図の実施例の記憶素子部３に用い
られる記憶素子の１ビット分を示す論理回路図である。 この第４図において、２つのインバータゲート２２のそ
れぞれの出力は、それぞれ他方の入力に入力されている
。このように接続された２つのインバータゲート２２に
より、ビットデータが記憶される。 選択側トランジスタ４４は＊ｏｒｄ−ｖがＨ状態のとき
にオン状態となり、このオン状態のときにｂ＋ｔ−Ｗに
セットされたビットデータが、２つのインバータゲート
２２に記憶される。又、選択用トランジスタ４６は、ｗ
ｏｒｄ−ｒがＬ状態のときにオン状態となり、このオン
状態のときにｂｉｔ−ｒの状態を読出すことにより、２
つのインバータゲート２２に記憶されるビットデータを
読出すことができる。 選択用トランジスタ４８は前記ｗｏｒｄ−＊がＨ状態の
ときにオン状態となり、このオン状態のときにｂｔ−ｗ
にセットされたビットデータが２つのインバータゲート
２２に記憶させる。しかしながら、この選択用トランジ
スタ４８で書込を行った後に選択用トランジスタ４６を
通して記憶されているビットデータを読出した場合には
、書込ビットデータと読出ビットデータの論理極性は反
対になる（Ｈ状態はＬ状態に、し状態はＨ状態になる）
。 この第４図に示される、記憶素子の書込用ビット線ｂｉ
ｔ−ｗ　、　ｂｉｔ−ｗと、続出用ビット線ｂｉｔ−ｒ
とが独立しているので、必要に応じて書込と続出を同時
に行うこともできる。 このように、この第２図に示される実施例によれば、１
つの半導体集積回路内でのデータの授受を効率良く行う
ことができる。

【発明の効果】

以上説明した通り、本発明によれば、ユーザが手元にお
いて、記憶素子をも含む任意の論理素子を、選択して接
続することによりプログラム可能な半導体集積回路にお
いて、半導体集積回路内部バスを効果的に活用すること
により、１つの半導体集積回路内でのデータの授受を効
率良く行い、又、前記論理素子や該論理素子を選択して
接続するＳ／Ｓ素子の利用効率を向上させ、よってユー
ザがプログラムする電子回路の集積度の向上や動作速度
の向上を図ることができるという優れた効果を得ること
ができる。

【図面の簡単な説明】

第１図は、本発明の要旨を示すブロック図、第２図は、
本発明が適用された半導体集積回路の実施例を示す構成
図、 第３図（Ａ）、（Ｂ）は、前記実施例に用いられる双方
向バッファゲートを示す論理回路図、第４図は、前記実
施例に用いられる記憶素子の１ビット分を示す論理回路
図、 第５図は、従来の、ユーザが手元において、記憶素子を
も含む任意の論理素子を、選択して接続することにより
プログラム可能な半導体集積回路の構成図である。 １・・・半導体集積回路、 ３・・・記憶素子部、 ５．５ａ・・・双方向バッファ、 ７・・・論理素子部、 ９・・・双方向に用いられているデータバス、９ａ　、
９ｂ・・・単一方向に用いられているデータバス １０・・・単一方向バッファ、 ２０・・・トライステートバッファゲート、２２・・・
インバータゲート、 ２４・・・ＮＡＮＤゲート、 １１０＋　、ｌ１０２・・・半導体集積回路の入出力用
端子、 ■１〜工３・・・半導体集積回路の入力用端子、０１〜
０３・・・半導体集積回路の出力用端子、Ｄｅ・・・双
方向バッファのデータバス側、１）、ＷＤ、ＲＤ・・・
双方向バッファの記憶素子部側、Ｅ・・・入出力要求信
号、 ＷＥ・・・書込要求信号。 Ｌ（不導…回路）

Claims (1)

【特許請求の範囲】
1. （１）ユーザが手元において、記憶素子をも含む任意の
   論理素子を、選択して接続することによりプログラム可
   能な半導体集積回路において、双方向バスとして使用可
   能な半導体集積回路内部バスと、 該バスに直接接続された、双方向バッファとして機能す
   る少なくとも１つの論理素子を備えたことを特徴とする
   半導体集積回路。