CN102859878B

CN102859878B - 集成电路和使用该集成电路的方法

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Publication number: CN102859878B
Application number: CN201180009785.3A
Authority: CN
Inventors: 伊藤智康
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2010-02-16
Filing date: 2011-02-16
Publication date: 2015-09-02
Anticipated expiration: 2031-02-16
Also published as: WO2011102362A1; DE112011100551T5; US8884647B2; JPWO2011102362A1; US20120306532A1; JP5565456B2; CN102859878A

Abstract

一种集成电路，其中可以改进诸如芯片面积、成本、用于改变逻辑的功能、运算频率、灵活性、吞吐量和电功耗等全部因素；并且提供了其中可以改变指令功能的可重构处理器。定义高密度逻辑可重构叶单元。该集成电路的特征在于：集成了逻辑可重构叶单元模块和可重构处理器，其中通过规则地布置多个叶单元以便将叶单元之间的信号的连接通道面积最小化而以高密度集成所述逻辑可重构叶单元模块，并且其中所述可重构处理器可以通过将逻辑可重构叶单元模块插入指令执行处理电路的数据路径而改变指令集的功能。

Description

集成电路和使用该集成电路的方法

技术领域

本发明一般地涉及集成电路和使用该集成电路的方法。具体地，本发明涉及能够重构逻辑的集成电路、具有能够改变功能的指令集的可重构处理器和编译处理方法。

背景技术

通常，在半导体集成电路中，通过设计专用LSI实现高性能和小芯片面积，并且通过大批量生产实现低制造成本。然而，需要根据每种应用独立地开发集成电路。用于开发的成本增加。而且，不容易改变专用LSI的功能。通常，当需要LSI改变功能时，必须重建部分或全部的设计和制造过程。

当改变FPGA（现场可编程门阵列）的功能时，不需要重新执行制造工艺，而是在RTL设计之后需要重新执行设计过程。具体地，在时序设计中，直到布置了逻辑元件以后，用于连接在逻辑元件之间的布线通道的长度才是清楚的。通常，由于布线通道路径的迂回量（roundabout amount）较大，所以与专用LSI和ASIC相比，FPGA的运算频率较低。因此，出现困难，使得FPGA的最大运算频率可以在每次重新设计FPGA时改变。而且，由于大通道区域需要耦合在逻辑元件之间，所以FPGA的芯片面积为专用LSI的几倍或十倍，则因此难以减小FPGA的成本。

处理器或DSP的功能改变在由软件执行的过程中是灵活可能的，并且一般的多功能性较高，使得大批量生产成为可能，并且成本通常较低。然而，与每一个寄存器单元的逻辑运算和积-和运算相比，处理器和DSP执行每一个位单元的计算的性能较差。而且，与专用LSI相比，很难获得执行复杂通信处理和高级图像处理的足够性能。为了增加性能，一般使用增加运算频率的方法。然而，出现困难，使得该方法导致电功耗增加。

对于DRP（动态可重构处理器）而言可以管理功能改变，使得与使用常规处理器的软件处理相比，DRP有利于执行高速处理。然而，用于在DRP的先前产品中提供逻辑重构单元的元件数量是16至1024，因此元件数量小于FPGA。因此，DRP具有灵活性方面的困难。而且，需要用于耦合在逻辑重构元件之间的相对较大布线通道区域。在一些情况下，用于经由布线通道耦合的布线的迂回量可以较大。因此，依照关键路径的信号的传输延迟较大，导致出现困难，使得与专用LSI相比，难以增大运算频率。而且，需要用于耦合在逻辑重构元件的配置存储器与逻辑重构元件之间的布线通道区域。因此，通常，面积大于专用LSI和ASIC。因此，出现困难，使得难以减小成本。

[现有技术文献]

[专利文献]

[专利文献1]JP-A-2000-232162

[专利文献2]JP-A-2000-138579

[专利文献3]JP-A-H09-74351

[专利文献4]JP-A-H05-74935

发明内容

[待由发明解决的目标]

在常规集成电路中，以下困难出现在一些情况下。

（1）专用LSI，其要求重新设计以及根据功能改变的要求而改变半导体制造工艺，尽管获得了高吞吐量。

（2）FPGA，其具有关于运算频率和成本的困难，尽管不需要在每种应用中改变半导体制造工艺。

（3）处理器和DSP，其具有关于每一个位单元的运算效率、吞吐量和电功耗的困难，尽管处理器和DSP具有一般的多功能性并且能够灵活地管理功能改变。

（4）DRP，其具有关于灵活性和运算频率的困难，尽管DRP能够灵活地管理功能室（function chamber）。

上述装置分别具有关于逻辑元件的逻辑可变性、逻辑重构单元中的元件数量、运算频率、芯片面积、一般的多功能性、电功耗和成本的优点和缺点。因此，必须根据应用、开发成本和经营环境而适当地选择集成电路的产品类型。提供本发明以便解决上述困难。

[用于解决目标的方案]

本发明具有主要结构单元，该主要结构单元包括多个逻辑重构元件、多个用于分别定义逻辑重构元件的逻辑的逻辑配置的存储器元件、数据信号通道、存储器元件控制信号通道和信号端子。根据人工设计方法或使用CAD工具的设计方法将信号的传输延迟、电功耗和该单元的芯片面积最优化。因此，定义了具有逻辑重构能力的高密度叶单元（leaf cell）。以预定规则布置多个叶单元以便将叶单元之间的信号的连接通道面积最小化。以高密度集成的集成电路模块和通过将集成电路模块插入指令执行处理电路的数据总线中而能够改变指令集功能的可重构处理器经由总线接口电路分别与系统总线和局部总线耦合。然后，重写关于逻辑配置的存储器元件中的信息，从而提供了能够改变功能而不需要重新设计电路的集成电路。

[发明效果]

本发明开发了一种能够将集成电路和可重构处理器中的一者或两者集成的集成电路。该集成电路的特征在于该集成电路可以改变功能而不需要重新设计电路，具有高灵活性、可靠的高运算频率和低电功耗，并且提供高密度。与常规处理器相比，可重构处理器的特征在于工艺的吞吐量能够增大。

附图说明

图1示出根据本发明的叶单元的电路的示例。

图2示出根据本发明的叶单元模块的电路的示例，其中以预定规则布置多个叶单元。

图3示出根据本发明的以预定规则布置的多个叶单元的电路和多个反馈电路的示例。

图4示出经由根据本发明的接口电路的复杂叶单元模块的示例。

图5示出根据本发明的与连接到总线的叶单元模块耦合的集成电路的示例。

图6示出根据本发明的可重构处理器的架构的示例。

图7示出根据本发明的具有连接到总线的可重构处理器和叶单元模块的集成电路的示例。

图8示出根据本发明的可重构处理器的编译过程。

图9示出根据本发明的集成电路的说明性实施例。

图10示出用于解释本发明原理的逻辑等式。

图11示出用于提供根据本发明的逻辑等式的逻辑模块。

图12示出用于提供根据本发明的逻辑等式的基本单元（unit cell）。

图13是解释基本单元的运算的示图。

图14是解释基本单元的运算的示图。

图15是解释基本单元的运算的示图。

图16是解释根据本发明的阵列及其功能的示图。

图17是示出根据本发明实施例的逻辑模块的门级的电路图。

图18示出根据本发明实施例的逻辑模块的真值图。

图19是示出根据本发明实施例的基本单元的门级的电路图。

图20是示出根据本发明实施例的基本单元的晶体管级的电路图。

图21是示出根据本发明实施例的阵列的晶体管级的电路图。

图22是示出根据本发明实施例的阵列的晶体管级的电路图。

图23是示出根据本发明的改型的基本单元的门级的电路图。

图24是示出根据本发明的改型的基本单元的晶体管级的电路图。

图25是示出根据本发明的改型的阵列的晶体管级的电路图。

图26是示出根据本发明的改型的阵列的晶体管级的电路图。

图27是示出根据本发明的改型的阵列的晶体管级的电路图。

图28是示出根据本发明实施例的阵列和子阵列的n布置图。

图29示出根据本发明实施例的使用的示例。

图30示出根据本发明实施例的使用的示例。

图31示出根据本发明实施例的使用的示例。

具体实施方式

[用于执行发明的实施例]

1-1.发明概述

将按如下说明本发明的概述。

如图1所示，定义为根据本发明的叶单元的集成电路的结构基本单元包括多个逻辑重构元件1、多个用于逻辑配置的存储器元件2、逻辑数据信号通道3、用于逻辑配置的数据通道4、用于逻辑配置的存储器元件的控制信号通道5和输入/输出信号端子6。每个逻辑重构元件1都由诸如积-和逻辑电路、和-积逻辑电路和环-和逻辑电路等电路提供。用于逻辑配置的每个存储器元件2都由诸如锁存器元件、触发器元件、SRAM、DRAM和闪速存储器等存储器元件提供，以定义逻辑重构元件的逻辑。结构基本单元根据人工设计方法或使用CAD工具的设计方法而以高密度集成。因此，逻辑数据信号的传输延迟、电功耗和芯片面积被最优化。当全部逻辑数据输入信号分别输入到全部逻辑重构元件时，执行叶单元的输入端子与输出端子之间的信号路径的改变和划分。当重写用于逻辑配置的存储器元件中的信息时，执行逻辑重构元件的逻辑的改变。

以诸如砖块铺设（brick lay）等预定规则布置人工设计并且逻辑可重构的多个叶单元7。将在上-下方向上彼此相邻的逻辑可重构的叶单元的逻辑数据信号端子之间的传输延迟时间最小化，并且也将用于逻辑配置的存储器元件的数据信号端子之间的距离最小化。当重写以诸如砖块铺设等预定规则布置的叶单元中的逻辑配置的存储器元件中的信息时，逻辑的改变与信号路径的改变和划分是可执行的。

在图3中，信号选择器和诸如触发器电路和锁存器电路等存储器元件布置在逻辑可重构叶单元模块的上游侧和下游侧上的每个逻辑数据信号中，所述逻辑可重构叶单元模块由以预定规则布置的多个逻辑可重构叶单元7提供。叶单元模块的逻辑数据输出信号经由逻辑数据信号选择器8而输入到诸如触发器电路和锁存器电路等存储器元件9的逻辑数据输入端子中。诸如触发器电路和锁存器电路等存储器元件的逻辑数据输出信号经由反馈信号选择器10反馈到先前反馈信号选择器11。而且，逻辑数据输出信号经由先前逻辑数据信号选择器12反馈到诸如触发器电路和锁存器电路等先前存储器元件13的逻辑数据输入端子。因此，在每个叶单元模块中以可扩展方式执行逻辑数据信号的存储和逻辑数据的反馈。可以根据以预定规则布置的逻辑可重构叶单元与诸如触发器电路和锁存器电路等存储器元件之间的结构比而将用于存储逻辑数据信号的存储器容量设置为任何值。

根据本发明的集成电路可以通过重写用于逻辑配置的存储器元件的信息而同时重构信号路径和逻辑。这意味着可以重构测试电路而不需要专用测试电路，并且通过重构自诊断电路可以执行电路的自测试。当根据电路测试的结果检测失效时，通过重写用于逻辑配置的存储器元件的信息而重构用于绕过失效电路的信号路径。因此，即使存在失效部分，电路也正常工作。

多个逻辑可重构叶单元模块14（其中的每个都由规则布置的多个逻辑可重构叶单元提供）经由叶单元模块接口电路15而依次彼此耦合，从而扩展了功能。该系统将作为示例示出。图4是在两个逻辑可重构叶单元模块14彼此耦合情况下的复杂模块的示例。每个逻辑可重构叶单元模块14与逻辑配置控制电路16耦合。控制电路165控制叶单元中的配置存储器元件以便写入、存储和删除关于逻辑配置的信息。而且，由于在叶单元模块中在结构上分离地布置配置存储器元件，所以逻辑配置控制电路与叶单元模块之间的信号通道区域可以小于常规FPGA和DRP。

一个或多个逻辑可重构叶单元模块可以经由总线接口电路18和叶单元模块接口电路连接到系统总线或局部总线。图5示出电路结构的示例，其中两个逻辑可重构叶单元模块提供复杂模块，并且该复杂模块连接到总线。

以预定规则布置的逻辑可重构叶单元模块可以用于处理器。图6示出可重构处理器的架构的示例，该可重构处理器可以通过将逻辑可重构叶单元模块19插入处理器的指令执行处理电路的数据总线而改变指令集的功能，以便重写在每个叶单元中布置的逻辑配置的存储器元件的信息。这是具有由ALU20执行的指令和可通过使用叶单元模块而改变功能的指令集二者的处理器架构。在根据由控制单元21解码的指令的架构的该示例中，当其为功能可改变指令时，指令功能改变控制电路22产生功能改变信息和关于功能改变的时序信息。根据该信息，叶单元模块配置控制电路23重构叶单元模块的逻辑结构。而且，通过由ALU20执行不提供功能改变的正常指令。

以预定规则布置的一个或多个逻辑可重构叶单元模块和具有功能可改变指令集的一个或多个可配置处理器中的每个都经由总线接口电路而分别连接到系统总线和局部总线。图7示出系统结构的示例，其中系统总线24连接到具有功能可改变指令集的可重构处理器25、3个复杂叶单元模块26和存储器控制器27，并且进一步地局部总线29连接到逻辑可重构叶单元模块30和外围电路31。

图8是具有功能可改变指令集的处理器中的编译系统的流程图。由一次编译器33编译以诸如C++计算机语言和JAVA语言（注册商标）等高级计算机语言32编程的源程序代码，在编译器33中仅使用定义为默认的可重构处理器的正常指令集或功能可改变指令集的指令集。因此，产生一次目标34。执行目标代码分析过程35以分析：关于一次目标中出现的目标代码的出现频率、功能、组合、出现顺序等的信息；关于可配置处理器中每个寄存器的信息；关于堆栈的信息；关于寄存器文件的信息；关于程序计数器的信息；以及关于管线状态的信息，等等。因此，产生功能可改变指令的最优指令代码36。可替代地，可以将第三方一次目标37用作目标代码分析的输入。二次编译器38利用具有少量步骤的最优目标代码来替换最优指令代码36（其功能被最优地改变）和一次目标34或第三方一次目标37，作为输入。在最优目标代码中，使用最优指令代码36，并且最优地定义功能。而且，对应于替换过程中删除的代码的地址，二次编译器38执行诸如相对转移地址、绝对转移地址和参考数据地址等地址的重定位。

因此，产生二次目标39。最后，链接器40链接二次目标39，以便产生可执行二进制代码41。在此，所产生的二次目标的特征在于二次目标在目标代码中具有小于一次目标的步骤数量。因此，提高了处理器的吞吐量。

图9示出根据本发明的具体SoC的示例。在该示例中，系统总线连接到具有功能可改变指令集的一个可重构处理器、两个逻辑可配置叶单元模块、存储器控制器、USB控制器和以太网（注册商标）。而且，逻辑可重构叶单元模块、作为外围电路的闪速存储器接口、12C接口和GPIO接口经由总线桥而与局部总线集成。

1-2.基于另一方面的本发明的描述

以下将基于另一方面解释本发明。

根据本发明的集成电路是具有阵列的集成电路，该阵列由具有预定形状并且以矩阵方式布置的基本单元提供。该基本单元包括：其中输入第一信号的第一输入端子；其中输入第二信号的第二输入端子；分别设置在与第一和第二输入端子的相对位置处的第一和第二输出端子；用于接收第一信号和第二信号并且用于将作为第一信号和第二信号的逻辑计算结果的信号输出到第一输出端子的第一逻辑模块；第一信号和该第一信号的反转信号；或者根据第一设置信息的第二信号和该第二信号的反转信号；以及用于接收第一信号和第二信号并且将作为第一信号和第二信号的逻辑计算结果的信号输出到第二输出端子的第二逻辑模块；第一信号和该第一信号的反转信号；或根据第二设置信息，第二信号和该第二信号的反转信号。

优选地，基本单元还可以包括用于存储第一设置信息的第一存储器元件组和用于存储第二设置信息的第二存储器元件组。

第一存储器元件组和第二存储器元件组由多个触发器电路提供。优选地在这些触发器电路中，用于提供第一设置信息和第二设置信息的数据布线组可以在列方向上形成。而且，优选地，在这些触发器电路中，用于锁存第一设置信息和第二设置信息的控制信号布线可以在行方向上形成。

优选地，第一逻辑块可以包括4个三输入逻辑门以及一四输入逻辑门，来自三输入逻辑门的输出被输入该四输入逻辑门。第一设置信息、第一信号或该第一信号的反转信号、以及第二信号或该第二信号的反转信号输入到每个三输入逻辑门。优选地，第二逻辑块可以包括4个三输入逻辑门以及一四输入逻辑门，来自三输入逻辑门的输出被输入该四输入逻辑门。第二设置信息、第一信号或该第一信号的反转信号、以及第二信号或该第二信号的反转信号输入每个三输入逻辑门。

优选地，在阵列中，基本单元可以在第一行中以预定节距（pitch）而布置，并且基本单元在与第一行相邻的第二行中以预定节距布置并且偏移节距的一半。因此，以如下方式布置基本单元：第一行中的基本单元的第二输出端子连接到第二行中的基本单元的第一输入端子，并且第一行中的基本单元的第一输出端子连接到第二行中的基本单元的第二输入端子。

优选地，在阵列中，基本单元可以布置为N行。奇数行（即，第一行、第三行、…、和第（N-1）行）中的基本单元以预定节距布置，并且偶数行（即，第二行、第四行、…、和第N行）中的基本单元偏移节距的一半并且以预定节距布置。因此，以如下方式布置基本单元：奇数行中的基本单元的第二输出端子连接到耦数行中的基本单元的第一输入端子，并且奇数行中的基本单元的第一输出端子连接到偶数行中的基本单元的第二输入端子，使得阵列具有子阵列。由用于锁存第N行中每个基本单元的输出的锁存器电路提供的锁存器电路行设置在子阵列的一个端部。

优选地，阵列还可以包括用于将锁存器电路的输出返回到第一行中的基本单元的第一输入端子或第二输入端子。

在阵列中，基本单元布置为M行。而且，优选地，集成电路可以包括：用于传输数据的总线；第一总线接口电路，其沿着阵列的第一侧形成并且将从总线提供的数据发送到阵列的第一行中的基本单元的第一输入端子和第二输入端子中的一个或两个；以及第二总线接口电路，其将阵列第M行中的基本单元的第一输出端子和第二输出端子的一个或两个提供的数据发送到总线。

优选地，集成电路还可以包括与总线耦合并且具有预定功能的功能模块。

阵列具有设置为M行的基本单元。此外，优选地，集成电路可以包括传输数据的第一数据总线、第二数据总线和第三数据总线。第一数据总线和第二数据总线用于输入数据。电路还可以包括用于将逻辑运算结果输出到第三数据总线的逻辑运算电路。阵列的第一行中的基本单元的第一输入端子和第二输入端子中的一个或两个与第一数据总线或第二数据总线耦合。阵列的第M行中的基本单元的第一输出端子和第二输出端子中的一个或两个与第三数据总线耦合。

优选地，集成电路还可以包括用于动态地重构第一设置信息和第二设置信息的控制电路。

此外，为了实现以上目标，本发明还提供了使用该集成电路的方法。

在使用以上描述的集成电路的方法中，优选地，可以以如下方式设置第一设置信息：第一逻辑模块将第二信号或该第二信号的反转信号提供到第一输出端子，或者第二逻辑模块将第一信号或该第一信号的反转信号提供到第二输出端子。因此，第一逻辑模块或第二逻辑模块大体上提供与沿着倾斜方向布置的布线相同的操作。在使用以上描述的集成电路的方法中，优选地，可以动态地重构第一设置信息和第二设置信息。

在使用以上描述的集成电路的方法中，优选地，可以以如下方式设置第一设置信息和第二设置信息：通过测试基本单元的操作而检测失效单元，并且绕过根据所述检测而定义为失效单元的基本单元。

1-3.与本发明的数学基础和本发明的原理相关的解释

在布尔代数中，通过在图10中定义的逻辑等式中选择合适的S₀、S₁、S₂和S₃而实现全部逻辑运算。

如图11所示，可以安装逻辑模块，该逻辑模块用于在该模块接收输入信号x₁（输入x₁）和输入信号x₂（输入x₂）时，输出输出信号f₁（x₁，x₂）。当选择S₀=0、S₁=1、S₂=0和S₃=1时，获得输出信号f₁（x₁，x₂）=x₂。当执行该选择时，输入信号x₂链接到输出信号，即输出信号f₁（x₁，x₂），输入信号x₂好像是布线。换句话说，当合适地选择S₀、S₁、S₂和S₃时，逻辑模块可以起到布线作用。

图12示出基本单元，通过使用图10中的两个逻辑等式，该基本单元根据两个输入信号而输出两个输出信号。当合适地选择S₀₀、S₀₁、S₀₂、S₀₃、S₁₀、S₁₁、S₁₂、S₁₃时，实现逻辑运算的全部组合。

如图13所示，当接收到输入信号x₁（输入x₁）和输入信号x₂（输入x₂）时，基本单元通过使用两个逻辑模块，可以提供用于输出输出信号f₁（x₁，x₂）和输出信号f₂（x₁，x₂）的逻辑运算。在这里，当选择S₀₀=0、S₀₁=1、S₀₂=0和S₀₃=1，并且选择S₁₀=0、S₁₁=0、S₁₂=1和S₁₃=1时，获得输出信号f₁（x₁，x₂）=x₂和输出信号f₂（x₁，x₂）=x₁。当执行这些选择时，输入信号x₂链接到输出信号，即输出信号f₁（x₁，x₂），输入信号x₂好像是布线，并且输入信号x₁链接到输出信号，即输出信号f₂（x₁，x₂），输入信号x₁好像是布线。换句话说，当合适地选择S₀₀、S₀₁、S₀₂、S₀₃、S₁₀、S₁₁、S₁₂、S₁₃时，逻辑模块可以起到两个逻辑模块交叉布线的作用。

图14示出用于通过使用两个逻辑模块而获得输出信号f₁（x₁，x₂）=x₂和输出信号f₂（x₁，x₂）=x₁的示例。当选择S₀₀=0、S₀₁=1、S₀₂=0和S₀₃=1，并且选择S₁₀=1、S₁₁=1、S₁₂=0和S₁₃=0时，实现以上逻辑。换句话说，当合适地选择S₀₀、S₀₁、S₀₂、S₀₃、S₁₀、S₁₁、S₁₂、S₁₃时，两个逻辑模块可以起到输入信号x₂的划分布线的作用。

图15示出用于通过使用两个逻辑模块而获得输出信号f₁（x₁，x₂）=x₁和输出信号f₂（x₁，x₂）=x₁的示例。当选择S₀₀=0、S₀₁=1、S₀₂=1和S₀₃=1，并且选择S₁₀=0、S₁₁=0、S₁₂=1和S₁₃=1时，实现以上逻辑。换句话说，当合适地选择S₀₀、S₀₁、S₀₂、S₀₃、S₁₀、S₁₁、S₁₂、S₁₃时，两个逻辑模块可以起到输入信号x₁的划分布线的作用。

图16示出以阵列方式布置图12和13中示出的多个基本单元的结构的示例。在该阵列中，以预定节距在第一行和奇数行中布置基本单元。通过偏移节距的一半而以预定节距在第二行和偶数行中布置基本单元。

以如下方式布置基本单元：第一行和奇数行中的基本单元的输出信号f₂（x₁，x₂）提供第二行和偶数行中的基本单元的输入信号x₁，并且第一行和奇数行中的基本单元的输出信号f₁（x₁，x₂）提供第二行和偶数行中的基本单元的输入信号x₂。

当执行以上结构，并且合适地选择基本单元中的S₀₀、S₀₁、S₀₂、S₀₃、S₁₀、S₁₁、S₁₂和S₁₃时，基本单元起到交叉布线（在图13中示出）、划分布线（在图14和15中示出）、倾斜布线等的作用，使得基本单元可以在倾斜方向上传输信号。因此，可以消除对于FPGA等而言必不可少的基本单元之间的布线区域。因此，可以减小面积。

[实施例]

2-1.逻辑模块的结构

图17是存储设置信息的存储器元件组的门级电路结构的示图，其设置上述逻辑模块和逻辑模块的上述功能。

逻辑模块110包括4个三输入NAND门101、102、103、104，和用于接收来自三输入NAND门101、102、103、104的全部输出的四输入NAND门105。

在图17中示出来自逻辑模块110的输出的逻辑等式。具体地，根据提供到端子C₀、C₁、C₂、C₃，端子A和端子B的信号c₀、c₁、c₂、c₃、a、b的逻辑运算的输出x提供到端子X。在这里，分别地，信号c₀、c₁、c₂、c₃对应于S₀、S₁、S₂、S₃，信号a对应于输入x₁，并且信号b对应输入x₂。

存储器元件组111包括4个触发器电路106、107、108、109。在每个电路中，当待提供到端子L的控制信号从“1”（即，高电平）转换到“0”（即，低电平）时，作为端子C₀、C₁、C₂、C₃的数据的数据c₀、c₁、c₂、c₃（即，设置信息）被引入4个触发器电路106、107、108、109。引入的数据c₀、c₁、c₂、c₃被传输到逻辑模块110。

图18是示出根据设置信息c₀、c₁、c₂、c₃的组合的由逻辑模块执行的逻辑运算的种类和从输出端子X输出的数据的种类的表格。当设置信息是“0、0、0、0”时，输出总是0。当设置信息是“1、0、0、0”时，输出是a和b的逻辑积。当设置信息是“0、1、0、0”时，输出是非a和b的逻辑积。当设置信息是“1、1、0、0”时，输出是“b”（即，逻辑模块起到布线的作用）。当设置信息是“0、0、1、0”时，输出是a和非b的逻辑积。当设置信息是“1、0、1、0”时，输出是“a”（即，逻辑模块起到布线的作用）。当设置信息是“0、1、1、0”时，输出是a和b的互斥逻辑和。当设置信息是“1、1、1、0”时，输出是a和b的逻辑和。当设置信息是“0、0、0、1”时，输出是a和b的反向逻辑和（即，NOR）。当设置信息是“1、0、0、1”时，输出是a和b的反向互斥逻辑和。当设置信息是“0、1、0、1”时，输出是非a。当设置信息是“1、1、0、1”时，输出是a和非b的逻辑和。当设置信息是“0、1、1、1”时，输出是a和b的反向逻辑积。当设置信息是“1、1、1、1”时，输出总是“1”。

2-2.基本单元的结构

图19是基本单元（即，叶单元）的门级电路结构的示图。

基本单元包括两个逻辑模块121、122和两个存储器元件组123、124。

逻辑模块121、122中的每个都包括4个三输入NAND门和四输入NAND门（其中来自三输入逻辑门的全部输出都输入四输入NAND门）。

逻辑模块121根据待提供到端子C₀、C₁、C₂、C₃，端子A和端子B的信号c₀、c₁、c₂、c₃、a、b的逻辑运算来提供端子X的输出x。

存储器元件组123包括4个触发器电路。在每个电路中，当待提供到端子L的控制信号从“1”（即，高电平）转换到“0”（即，低电平）并且待提供到端子/L的控制信号从“0”转换到“1”时，作为端子C₀、C₁、C₂、C₃的数据的数据c₀、c₁、c₂、c₃（即，设置信息）被分别引入4个触发器电路106、107、108、109。所引入的数据c₀、c₁、c₂、c₃被传输到逻辑模块121。

逻辑模块122根据待提供到端子C₄、C₅、C₆、C₇，端子A和端子B的信号c₄、c₅、c₆、c₇、a、b的逻辑运算来提供端子Y的输出y。

存储器元件组124包括4个触发器电路。在每个电路中，当控制信号L从“1”（即，高电平）转换到“0”（即，低电平）以及控制信号/L从“0”转换到“1”时，作为端子C₄、C₅、C₆、C₇的数据的数据c₄、c₅、c₆、c₇（即，设置信息）分别引入4个触发器电路（该特征不同于图1中的电路）。所引入的数据c₄、c₅、c₆、c₇传输到逻辑模块122。

端子C₀、C₁、C₂、C₃经由在上下方向上穿透基本单元的布线而与端子Q₀、Q₁、Q₂、Q₃耦合。端子Q₀、Q₁、Q₂、Q₃在下一行中分别与基本单元的端子C₄、C₅、C₆、C₇耦合。

端子C₄、C₅、C₆、C₇经由在上下方向上穿过基本单元的布线而与端子Q₄、Q₅、Q₆、Q₇耦合。端子Q₄、Q₅、Q₆、Q₇在下一行中分别与基本单元的端子C₀、C₁、C₂、C₃耦合。

端子L和端子/L经由在右左方向上穿过基本单元的布线而分别与端子N和端子/N耦合。端子N和端子/N分别与同一行中邻近右侧的基本单元的端子L和端子/L耦合。

基本单元具有大体水平的长矩形形状的布图。端子C₀、C₁、C₂、C₃、A、C₄、C₅、C₆、C₇、B布置在大体矩形形状的上边上。端子Q₀、Q₁、Q₂、Q₃、X、Q₄、Q₅、Q₆、Q₇、Y布置在大体矩形形状的下边上。端子L、/L布置在左边上，端子N、/N布置在右边上。

图20是示出图19中的基本单元的晶体管级的电路图。端子A分别与反相器125和反相器126耦合。端子B分别与反相器127和反相器128耦合。反相器125产生信号/a*作为提供到端子A的信号a的反转信号。反相器126产生信号a*，该信号a*通过放大信号a而准备并且具有与信号a相同的相位。反相器127产生信号/b*作为提供到端子B的信号b的反转信号。反相器128产生信号b*，该信号b*通过放大信号b而准备并且具有与信号b相同的相位。信号/a*、a*、/b*、b*选择性地输入到多个三输入NAND门。

2-3.阵列的结构

图21是示出阵列的晶体管级的电路图，其中如图16所示，通过将单元在每行中偏移节距的一半而以矩阵形式布置图20中的基本单元。该结构实现了逻辑电路的各种组合。由于倾斜方向上的布线由逻辑模块实现，所以常规布线区域和常规连接区域不是必需的，从而获得了较小的可重构电路。

图22示出用于将设置信息c₀、c₁、c₂、c₃、c₄、c₅、c₆、c₇提供到每个基本单元的电路。

形成对应于端子C₀、C₁、C₂、C₃、C₄、C₅、C₆、C₇的触发器电路131-138。这些触发器电路131-138提供移位寄存器。从左端CD（即，配置数据）端子连续地提供设置信息。通过切换待提供到附图中未示出的时钟信号端子的控制信号而执行数据移位。

此外，形成对应于每行中的端子L、/L的触发器电路141、142、143…。这些触发器电路提供移位寄存器。以从最后一行开始的顺序，通过从阵列的下边行到上边行依次将脉冲信号从左端CH（配置数据保持）传输到基本单元，而将设置信息中的每个设置在基本单元中。

2-4.基本单元和阵列的改型

图23是示出根据改型的基本单元（即，叶单元）的门级的电路结构的示图。

与图19的电路的差别在于：用于提供信号c₀、c₁、c₂、c₃的端子包括端子C₀、/C₀、C₁、/C₁、C₂、/C₂、C₃、/C₃，以便提供互补信号。而且，用于提供信号c₄、c₅、c₆、c₇的端子包括端子C₄、/C₄、C₅、/C₅、C₆、/C₆、C₇、/C₇，以便提供互补信号。

图24是示出图23中的基本单元的晶体管级的电路图。当通过使用互补信号而提供设置信息时，减少触发器电路中的晶体管数量。

图25是示出阵列的晶体管级的电路图，其中通过在每行中将基本单元偏移节距的一半而以矩阵形式布置图23中的基本单元。

图26示出用于将设置信息c₀、/c₀、c₁、/c₁、c₂、/c₂、c₃、/c₃、c₄、/c₄、c₅、/c₅、c₆、/c₆、c₇、/c₇提供到图23中的每个基本单元的电路。分别提供触发器电路的互补输出。

图27示出用于将设置信息c₀、/c₀、c₁、/c₁、c₂、/c₂、c₃、/c₃、c₄、/c₄、c₅、/c₅、c₆、/c₆、c₇、/c₇提供到图23中的每个基本单元的另一电路。配置数据CONFIGURATION DATA分为用于在基本单元中设置左边存储器元件组的线（CONFIGURATION DATA 1）和用于在基本单元中设置右边存储器元件组的线（CONFIGURATION DATA 2）。该结构用于快速地执行设置信息的更新。

2-5.反馈电路

如图3所示，阵列包括设置在列方向上的多个子阵列。可以将反馈电路插入子阵列之间。

图27示出其中插入反馈电路b00-b31的阵列的示例。

阵列包括子阵列141、142、143…，并且子阵列包括16行的基本单元。反馈电路的数量是基本单元数量的两倍。反馈电路耦合在子阵列的最后一行中的基本单元的输出端子X与输出端子Y之间。反馈电路的结构与图3中示出的电路相同。反馈电路包括触发器电路13、先前步骤的数据信号选择器12和反馈信号选择器11。而且，在反馈电路中，设置用于存储设置信息的元件组和用于发送设置信息的信号线。

图29示出电路的示例，其中基本单元起到垂直布线、倾斜布线、划分布线等的作用，并且也使用反馈电路。

图30示出8位进位的加法器的示例，其中基本单元起到垂直布线、XOR（互斥逻辑和）、AND（逻辑积）、OR（逻辑和）等的作用，并且也使用反馈电路。

图31示出移位寄存器的示例，其中基本单元起到垂直布线和倾斜布线的作用，并且也使用反馈电路。

2-6.使用基本单元（叶单元）的系统

使用图4至9中解释的叶单元的系统类似地用于本实施例。

2-7.对基本单元的测试

优选地，可以按如下方式使用利用了基本单元的上述阵列。

首先，根据以下方法确定是否全部基本单元都起作用。

将设置信息c₀、c₁、c₂、c₃、c₄、c₅、c₆、c₇的每个中的全部图案或退化图案（即，用于大体上检测全部图案的子集的图案）提供到每个基本单元，以便确认每个基本单元的运算。

当运算不同于需要的运算时，根据以上图案与输出之间的关系确定失效单元。这提供了失效单元确定程序。

实际上，当实施电路生产时，以如下方式设置设置信息：绕过定义为失效单元的基本单元。当设置了设置信息后，即使单元阵列包括失效单元，也可以使用单元阵列。

[工业应用性]

可以提供能够改进诸如芯片面积、成本、逻辑改变功能、运算频率、灵活性、吞吐量和电功耗等全部问题，并且提供能够改变指令功能的可重构处理器的集成电路。

[附图标记说明]

1：逻辑重构元件

2：逻辑配置存储器元件

3：逻辑数据信号通道

4：逻辑配置数据通道

5：逻辑配置存储器元件中的控制信号通道

6：输入/输出信号端子

7：逻辑可重构叶单元

8：逻辑数据信号选择器

9：诸如触发器电路或锁存器电路等存储器元件

10：反馈信号选择器

11：先前步骤的反馈信号选择器

12：先前步骤的逻辑数据信号选择器

13：先前步骤的诸如触发器电路或锁存器电路等存储器元件

14：逻辑可重构叶单元模块

15：叶单元模块接口电路

16：逻辑配置控制电路

17：系统总线或局部总线

18：总线接口电路

19：逻辑可重构叶单元模块

20：ALU

21：控制单元

22：指令功能改变控制电路

23：叶单元模块配置控制电路

24：系统总线

25：可重构处理器

26：复杂叶单元模块

27：存储器控制器

28：总线桥

29：局部总线

30：逻辑可重构叶单元模块

31：外围电路

32：高级计算机语言

33：一次编译器

34：一次目标

35：目标代码分析过程

36：功能可改变指令中的最优指令代码

37：第三方一次目标

38：二次编译器

49：二次目标

40：链接器

41：可执行二进制代码

Claims

1.一种集成电路，包括：

阵列(14、19、30)，所述阵列由具有预定形状并且以矩阵方式布置的多个基本单元(7)提供，

所述集成电路的特征在于：

所述基本单元(7)包括：

第一输入端子，第一信号提供到所述第一输入端子；

第二输入端子，第二信号提供到所述第二输入端子；

第一输出端子和第二输出端子(X、Y)，所述第一输出端子和所述第二输出端子设置为分别面对所述第一输入端子和所述第二输入端子；

第一逻辑模块，所述第一逻辑模块用于在接收到所述第一信号和所述第二信号时，将如下信号之一提供到所述第一输出端子(X)：与根据第一设置信息的所述第一信号和所述第二信号的逻辑运算结果相关的信号、所述第一信号或所述第一信号的反转信号、以及所述第二信号或所述第二信号的反转信号；以及

第二逻辑模块，所述第二逻辑模块用于在接收到所述第一信号和所述第二信号时，将如下信号之一提供到所述第二输出端子(Y)：与根据第二设置信息的所述第一信号和所述第二信号的逻辑运算结果相关的信号、所述第一信号或所述第一信号的所述反转信号、以及所述第二信号或所述第二信号的所述反转信号，

所述基本单元(7)还包括：

用于存储所述第一设置信息的第一存储器元件组；以及

用于存储所述第二设置信息的第二存储器元件组，

其中，所述第一存储器元件组和所述第二存储器元件组中的每个都包括多个触发器电路，

其中沿着列方向布置用于将所述第一设置信息和所述第二设置信息提供到所述触发器电路的数据布线组，并且

其中沿着行方向布置用于将所述第一设置信息和所述第二设置信息锁存到所述触发器电路的控制信号布线。

2.根据权利要求1所述的集成电路，其特征在于：

所述阵列(14、19、30)由布置为M行的基本单元(7)提供，

所述集成电路还包括：

用于传输数据的总线(17、24、29)；

第一总线接口电路，所述第一总线接口电路沿着所述阵列(14、19、30)的第一边设置并且将从所述总线(17、24、29)提供的数据输入到所述阵列(14、19、30)的第一行中的基本单元(7)的所述第一输入端子和所述第二输入端子中的一个或两个；以及

第二总线接口电路，所述第二总线接口电路将从所述阵列(14、19、30)的第M行中的基本单元(7)的所述第一输出端子(X)和所述第二输出端子(Y)中的一个或两个提供的数据输入到所述总线(17、24、29)。

3.根据权利要求2所述的集成电路，其特征在于：

所述集成电路还包括：

与所述总线(17、24、29)耦合并且具有预定功能的功能模块(110、121、122)。

4.根据权利要求1所述的集成电路，其特征在于：

所述阵列(14、19、30)由布置为M行的基本单元(7)提供，

所述集成电路还包括：

第一数据总线、第二数据总线和第三数据总线，所述第一数据总线、所述第二数据总线和所述第三数据总线中的每个都传输数据；以及

逻辑运算电路(ALU)，所述逻辑运算电路(ALU)用于接收来自所述第一数据总线和所述第二数据总线的数据并且用于将逻辑运算结果输出到所述第三数据总线，

其中所述阵列(14、19、30)的第一行中的基本单元(7)的所述第一输入端子和所述第二输入端子中的一个或两个与所述第一数据总线或所述第二数据总线耦合，并且

其中所述阵列(14、19、30)的第M行中的基本单元(7)的所述第一输出端子(X)和所述第二输出端子(Y)中的一个或两个与所述第三数据总线耦合。

5.根据权利要求1所述的集成电路，其特征在于：

所述集成电路还包括：

控制电路(1)，所述控制电路用于动态地重构所述第一设置信息和所述第二设置信息。

6.根据权利要求2所述的集成电路，其特征在于：

所述集成电路还包括：

7.根据权利要求3所述的集成电路，其特征在于：

所述集成电路还包括：

8.一种集成电路，包括：

所述集成电路的特征在于：

所述基本单元(7)包括：

第一输入端子，第一信号提供到所述第一输入端子；

第二输入端子，第二信号提供到所述第二输入端子；

其中，所述第一逻辑模块包括四输入逻辑门和4个三输入逻辑门，其中来自三输入逻辑门的输出被输入到所述四输入逻辑门，

其中所述第一设置信息、所述第一信号或所述第一信号的所述反转信号以及所述第二信号或所述第二信号的所述反转信号输入到所述三输入逻辑门中的每个，

其中所述第二逻辑模块包括四输入逻辑门和4个三输入逻辑门，在所述第二逻辑模块中，来自三输入逻辑门的输出输入到所述四输入逻辑门，并且

其中所述第二设置信息、所述第一信号或所述第一信号的所述反转信号以及所述第二信号或所述第二信号的所述反转信号输入到所述第一逻辑模块和所述第二逻辑模块中的每一个的所述三输入逻辑门(101-104)中的每一个。

9.根据权利要求8所述的集成电路，其特征在于：

所述集成电路还包括：

10.一种集成电路，包括：

所述集成电路的特征在于：

所述基本单元(7)包括：

第一输入端子，第一信号提供到所述第一输入端子；

第二输入端子，第二信号提供到所述第二输入端子；

其中，所述阵列(14、19、30)由以如下方式布置的基本单元(7)提供：第一行中的基本单元(7)以预定节距布置，与所述第一行相邻的第二行中的基本单元(7)以所述预定节距布置并且偏移所述节距的一半，使得所述第一行中的基本单元(7)的所述第二输出端子(Y)与所述第二行中的基本单元(7)的所述第一输入端子耦合，并且所述第一行中的基本单元(7)的所述第一输出端子(X)与所述第二行中的基本单元(7)的所述第二输入端子耦合。

11.根据权利要求10所述的集成电路，其特征在于：

所述集成电路还包括：

12.一种集成电路，包括：

所述集成电路的特征在于：

所述基本单元(7)包括：

第一输入端子，第一信号提供到所述第一输入端子；

第二输入端子，第二信号提供到所述第二输入端子；

其中，所述阵列(14、19、30)还包括由以如下方式布置的基本单元(7)提供的子阵列(141-143)：所述基本单元(7)布置为N行，奇数行中的基本单元(7)以预定节距布置，偶数行中的基本单元(7)以所述预定节距布置并且偏移所述节距的一半，使得所述奇数行中的基本单元(7)的所述第二输出端子(Y)与所述偶数行中的基本单元(7)的所述第一输入端子耦合，并且所述奇数行中的基本单元(7)的所述第一输出端子(X)与所述偶数行中的基本单元(7)的所述第二输入端子耦合，

其中所述子阵列(141-143)还包括锁存器电路行并且包括用于锁存来自第N行中的每个基本单元(7)的输出的锁存器电路，所述锁存器电路行设置在所述子阵列(141-143)的一个端部上。

13.根据权利要求12所述的集成电路，其特征在于：

所述阵列(14、19、30)还包括用于将来自所述锁存器电路的输出返回到第一行中的基本单元(7)的所述第一输入端子或所述第二输入端子的反馈布线(17、24、29)。

14.根据权利要求12所述的集成电路，其特征在于：

所述集成电路还包括：

15.根据权利要求13所述的集成电路，其特征在于：

所述集成电路还包括：

16.一种使用根据权利要求1-15中任一项所述的集成电路的方法，使用所述集成电路的所述方法的特征在于：

所述方法包括：

设置所述第一设置信息，使得所述第一逻辑模块将所述第二信号和所述第二信号的所述反转信号中的一个提供到所述第一输出端子(X)，或设置所述第一设置信息，使得所述第二逻辑模块将所述第一信号和所述第一信号的所述反转信号中的一个提供到所述第二输出端子(Y)，从而所述第一逻辑模块或所述第二逻辑模块提供与在倾斜方向上布置的布线相同的功能。

17.一种使用根据权利要求1-15中任一项所述的集成电路的方法，使用所述集成电路的所述方法的特征在于：

所述方法包括：

动态地重构所述第一设置信息和所述第二设置信息。

18.一种使用根据权利要求1-15中任一项所述的集成电路的方法，使用所述集成电路的所述方法的特征在于：

所述方法包括：

通过测试基本单元(7)的运算来检测失效单元；以及

设置所述第一设置信息和所述第二设置信息，以便绕过通过检测而定义为所述失效单元的基本单元(7)。