JP2012119024A - 半導体装置 - Google Patents
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Abstract
【解決手段】外部クロック信号CKに基づいて内部クロック信号LCLK1を生成するDLL回路100と、内部クロック信号LCLK1に基づいて、互いに位相の異なる内部クロック信号LCLK2,LCLK2Bを生成するクロック分割回路200と、内部データ信号CD,CEに基づいて、クロック信号LCLK2,LCLK2Bにそれぞれ同期した内部データ信号DQP,DQNを出力するマルチプレクサ300とを備える。クロック分割回路200に供給される内部電源電圧VPERI2とマルチプレクサ300に供給される内部電源電圧VPERI3は、互いに異なる電源回路82,83によって生成され、且つ、該半導体装置内で分離されている。これにより、相互にノイズの影響を及ぼし合うことがなくなる。
【選択図】図1
Description
2a,2b ウェル
3a,3b トランジスタ
4a,4b コンタクト導体
5a,5b 電源ライン
10 半導体装置
11a,11b クロック端子
12a〜12e コマンド端子
13 アドレス端子
14 データ入出力端子
15a〜15e 電源端子
16 キャリブレーション端子
17a〜17e,18a〜18d 電源ライン
21 クロック入力回路
31 コマンド入力回路
32 コマンドデコーダ
41 アドレス入力回路
42 アドレスラッチ回路
51 ロウ系制御回路
52 カラム系制御回路
53 モードレジスタ
61 ロウデコーダ
62 カラムデコーダ
63 センス回路
64 データアンプ
65 FIFO回路
66 キャリブレーション回路
70 メモリセルアレイ
80 内部電圧生成回路
81〜84 電源回路
100 DLL回路
100a ディレイライン
110 クロックツリー回路
200 クロック分割回路
300 マルチプレクサ
400 レベルシフトブロック
410,420 レベルシフト回路部
500 データ入出力回路
501 出力バッファ
510 インピーダンス制御回路
LV1〜LV4 レベルシフト回路
Claims (8)
- 外部クロック信号に基づいて第1の内部クロック信号を生成するDLL回路と、
前記第1の内部クロック信号に基づいて、互いに位相の異なる第2及び第3の内部クロック信号を生成するクロック分割回路と、
第1の内部データ信号に基づいて、前記第2及び第3のクロック信号の一方に応じて第2及び第3の内部データ信号を出力するマルチプレクサと、を備え、
前記クロック分割回路に供給される内部電源電圧と前記マルチプレクサに供給される内部電源電圧は、互いに異なる電源回路によって生成され、且つ、該半導体装置内で分離されていることを特徴とする半導体装置。 - 前記マルチプレクサは、前記第1の内部データ信号に続いて供給される第2の内部データ信号に基づいて、前記第2及び第3のクロック信号の他方に応じて第4及び第5の内部データ信号を出力することを特徴とする請求項1に記載の半導体装置。
- メモリセルアレイと、
前記メモリセルアレイから読み出された前記第1の内部データ信号を前記マルチプレクサに供給するデータ転送回路と、
外部電源電圧に基づいてそれぞれ第1乃至第3の内部電源電圧を生成する第1乃至第3の電源回路と、をさらに備え、
前記第1乃至第3の内部電源電圧のレベルは互いに等しく、且つ、該半導体装置内で分離されており、
前記データ転送回路は前記第1の内部電源電圧によって動作し、
前記クロック分割回路は前記第2の内部電源電圧によって動作し、
前記マルチプレクサは前記第3の内部電源電圧によって動作する、ことを特徴とする請求項2に記載の半導体装置。 - 前記外部電源電圧に基づいて第4の内部電源電圧を生成する第4の電源回路をさらに備え、
前記第1乃至第4の内部電源電圧のレベルは互いに等しく、且つ、該半導体装置内で分離されており、
前記DLL回路に含まれるディレイラインは前記第4の内部電源電圧によって動作する、ことを特徴とする請求項3に記載の半導体装置。 - 前記DLL回路によって生成された前記第1の内部クロック信号を前記クロック分割回路に供給するクロックツリー回路をさらに備え、前記クロックツリー回路は前記第2の内部電源電圧によって動作することを特徴とする請求項4に記載の半導体装置。
- 前記第2及び第3の内部データ信号を伝送する信号パス上にそれぞれ挿入されたレベルシフト回路部をさらに備えることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
- データ出力端子と、
前記データ出力端子と第3の電源配線との間に接続された前記第1導電型の第1の出力トランジスタと、
前記データ出力端子と第4の電源配線との間に接続された前記第2導電型の第2の出力トランジスタと、をさらに備え、
前記第1の出力トランジスタは、前記レベルシフト回路部を通過した前記第2の内部データ信号によって制御され、
前記第2の出力トランジスタは、前記レベルシフト回路部を通過した前記第3の内部データ信号によって制御される、ことを特徴とする請求項6に記載の半導体装置。 - 前記第1乃至第4の電源配線にそれぞれ接続された第1乃至第4の電源端子をさらに備え、
前記第1の電源端子と前記第3の電源端子には互いに同じ電位が与えられ、
前記第2の電源端子と前記第4の電源端子には互いに同じ電位が与えられ、
前記第1の電源配線と前記第3の電源配線は該半導体装置内で分離されており、
前記第2の電源配線と前記第4の電源配線は該半導体装置内で分離されている、ことを特徴とする請求項7に記載の半導体装置。
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