CN115485772A - 用于堆叠裸片的不同突发长度的设备及方法 - Google Patents

用于堆叠裸片的不同突发长度的设备及方法 Download PDF

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CN115485772A CN202180025996.XA CN202180025996A CN115485772A CN 115485772 A CN115485772 A CN 115485772A CN 202180025996 A CN202180025996 A CN 202180025996A CN 115485772 A CN115485772 A CN 115485772A
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Abstract

在一些实例中，主控裸片可从一或多个从属裸片接收数据。所述主控裸片可将来自所述主控裸片的数据及来自所述一或多个从属裸片的所述数据提供到多个输出端子。来自所述主控裸片的数据可提供给数据突发的部分且来自所述从属裸片的数据可提供给所述数据突发的另一部分，在一些实例中，主控裸片可将数据提供到一或多个从属裸片。所述主控裸片可从多个输入端子将数据提供到所述主控裸片及将所述数据提供到所述一或多个从属裸片。来自所述输入端子的数据可提供到所述从属裸片用于数据突发的部分，且数据可从所述主控裸片提供给所述数据突发的另一部分。

Description

用于堆叠裸片的不同突发长度的设备及方法
相关申请案的交叉参考
本申请案主张2020年4月7日申请的第63/006,195号美国临时申请案的优先权。所述申请案出于任何目的以其全文引用方式并入本文中。
背景技术
近年来，已引入三维(3D)存储器装置。一些3D存储器装置通过垂直堆叠裸片及使用穿硅(或穿衬底)通路(TSV)及/或线接合耦合裸片来形成。因此，3D存储器还可称为“堆叠存储器”。3D存储器可比非3D存储器以更小面积增大来提供更大存储器容量及/或更高带宽。实例3D存储器装置包含混合存储器立方体(HMC)、高带宽存储器(HBM)及主从存储器(MSM)。
MSM可包含在堆叠中彼此耦合的多个动态随机存取存储器(DRAM)裸片。一个裸片可用作主控裸片且剩余裸片可用作从属裸片。主控裸片可控制从属裸片的存储器操作。在一些MSM中，主控裸片及从属裸片可与关于哪一裸片用作主控裸片的硬连线或可编程指定相同。在其它MSM中，主控裸片可具有不同于从属裸片的设计。主控裸片可为MSM的直接对接存储器外部的组件(例如衬底、存储器控制器)的唯一裸片。仅使一个裸片直接耦合到包含MSM的装置(例如包含多个MSM的存储器模块、计算装置)中的MSM外部的组件可降低装置上的负载。然而，此优点可能需要来自从属裸片的所有数据通过主控裸片传输，其会限制MSM的带宽及/或速度。
发明内容
近年来，已引入三维(3D)存储器装置。一些3D存储器装置通过垂直堆叠裸片及使用穿硅(或穿衬底)通路(TSV)及/或线接合耦合裸片来形成。因此，3D存储器还可称为“堆叠存储器”。3D存储器可比非3D存储器以更小面积增大来提供更大存储器容量及/或更高带宽。实例3D存储器装置包含混合存储器立方体(HMC)、高带宽存储器(HBM)及主从存储器(MSM)。
根据本公开的至少一个实例，一种设备可包含：存储器裸片；多个连接器，其邻近于所述存储器裸片或在所述存储器裸片内；及输出端子，其耦合到所述存储器裸片，其中所述输出端子经配置以从所述存储器裸片输出第一数据用于数据突发的部分及从所述多个连接器输出第二数据用于所述数据突发的另一部分。
根据本公开的至少一个实例，一种存储器装置可包含：第一裸片，其包括经配置以提供第一数据用于数据突发的第一部分及提供第二数据用于所述数据突发的第二部分的多个输出端子；第二裸片，其经配置以提供所述第二数据；及多个连接器，其耦合所述第一裸片及所述第二裸片。
根据本公开的至少一个实例，一种方法可包含：在第一裸片处接收读取命令；将所述读取命令从所述第一裸片提供到第二裸片；响应于所述读取命令：将第一数据从所述第一裸片提供到多个输出端子作为数据突发的部分；及将所述第二数据从所述第二裸片提供到所述多个输出端子作为所述数据突发的另一部分。
根据本公开的至少一个实例，一种设备可包含：存储器裸片；多个连接器，其邻近于所述存储器裸片或在所述存储器裸片内；及输入端子，其耦合到所述存储器裸片且经配置以接收数据突发、将第一数据从所述数据突发提供到所述存储器裸片及将第二数据从所述数据突发提供到所述多个连接器。
附图说明
图1是根据本公开的实施例的包含多个裸片的存储器装置的示意图。
图2是根据本公开的实施例的存储器裸片的框图。
图3是根据本公开的实施例的存储器裸片的布局图。
图4是存储器装置的示意图。
图5是根据本公开的实施例的存储器装置的示意图。
图6是根据本公开的实施例的串行器电路600的框图。
图7是根据本公开的实施例的存储器装置的示意图。
图8是根据本公开的实施例的方法的流程图。
图9是根据本公开的实施例的时序图。
图10是根据本公开的实施例的存储器装置的示意图。
具体实施方式
在一些实施例中，本文中公开的设备及方法可允许3D存储器/堆叠存储器(例如主从存储器(MSM))提供及/或接收更长突发长度且无需增加堆叠的裸片之间连接器数目。举例来说，存储器装置可包含多个裸片，其中一者可为主控裸片。主控裸片可包含多个输入及/或输出端子。针对例如读取操作的一些存储器存取操作，存储器装置可从多个裸片检索数据。来自裸片的数据可提供到主控裸片。主控裸片可从多个裸片中的一或多者提供数据用于数据突发(还称为数据的突发)的不同部分。针对例如写入操作的一些存储器存取操作，存储器装置可将数据提供到多个裸片。数据可提供到主控裸片。主控裸片可将数据提供到多个裸片中的一或多者用于数据突发的不同部分。
图1是根据本公开的实施例的包含多个裸片11的存储器装置10的示意图。在图1中展示的实施例中，存储器装置10包含八个裸片11，然而，存储器装置10可包含两个或更多个裸片。在一些实施例中，裸片11可布置成包含主控裸片12及一或多个从属裸片13的堆叠。在一些实施例中，裸片11在电路配置方面可彼此相同。在一些实施例中，通过在裸片11上硬连线(例如熔丝熔断)及/或编程(例如，写入到寄存器)，主控裸片12可指定为主控裸片且从属裸片13可指定为从属裸片。主控裸片(裸片0)12可包含经由一或多个接合线16耦合到封装衬底15的一或多个垫PAD 14。一或多个接合线16可耦合到封装衬底15的着陆点(例如垫)(未展示)。从属裸片13(裸片1到裸片7)中的每一者的接合垫(PAD)可处于浮动状态，与封装衬底15解耦。主控裸片11可通过通路TSV 17(例如穿衬底或穿硅通路)及/或线接合(未展示)与从属裸片13(裸片1到裸片7)中的每一者通信。凸块电极18可安置于封装衬底15的外表面上。凸块电极18可耦合到存储器装置10或包含存储器装置10的装置(未展示)的电源线或信号通道(未展示)。
在一些实施例中，存储器装置10可为主从存储器(MSM)。即，主控裸片12可为MSM的直接对接存储器外部的组件(例如衬底、存储器控制器)的唯一裸片。在一些实例中，外部组件可包含于主机20(例如计算装置、计算系统)中。主控裸片12可从主机20接收命令、地址、数据及/或其它信号且在操作利用从属裸片13中的一或多者时将命令、地址、数据及/或其它信号中继到从属裸片13中的一或多者。
图2是根据本公开的实施例的存储器裸片20的框图。在一些实施例中，存储器裸片20可用于实施图1中展示的裸片11中的一或多者。在一些实施例中，存储器裸片20可为存储器装置。举例来说，存储器裸片20可为易失性存储器装置，例如动态随机存取存储器、静态随机存取存储器或类似物。存储器裸片20可为非易失性存储器装置，例如NOR或NAND快闪存储器装置。存储器裸片还可为存储器装置的其它实例，例如磁阻随机存取存储器、铁电存储器等。如图2中展示，存储器裸片20可包含存储器单元阵列21。存储器单元阵列21包含多个存储体(例如存储体0到存储体15)，每一存储体包含布置于多个字线WL与多个位线BL的相交点处的多个存储器单元MC。然而，为清楚起见，图2中仅展示单个存储器单元MC、字线WL及位线BL。字线WL的选择由行解码器/驱动器22执行且位线BL的选择由列解码器/驱动器23执行。感测放大器SA 28耦合到对应位线BL且连接到局部I/O线对LIOT/B。局部IO线对LIOT/B经由配置为开关的传送门TG 29连接到主IO线对MIOT/B。
转到包含于半导体裸片20中的多个外部端子(或垫)的解释，多个外部端子(或垫)可包含命令/地址端子31、时钟端子38、数据端子37、电力供应端子41及42及层ID端子50。在一些实施例中，多个外部端子可包含于图1的垫14中。命令/地址端子31可接收命令地址信号CA且将命令地址信号CA提供到命令地址输入电路26。命令地址输入电路26可解码命令地址信号CA以产生提供到主控裸片(例如裸片0)中的地址解码器27的地址信号ADD。从属裸片(例如裸片1到裸片7)中的每一从属裸片的地址解码器27可通过地址通路45从主控裸片(例如裸片0)接收地址信号ADD。地址解码器27可将经解码行地址信号XADD提供到行解码器/驱动器22且将经解码列地址信号YADD提供到列解码器/驱动器23。地址解码器27还可将存储体地址信号BADD提供到行解码器/驱动器22。虽然命令地址端子31及命令地址输入电路26也可包含于从属裸片(例如裸片1到裸片7)中的每一从属裸片中，但从属裸片(例如裸片1到裸片7)中的每一从属裸片的地址解码器27可通过地址通路45从主控裸片(例如裸片0)接收地址信号ADD。即，在一些实施例中，命令地址端子31及/或命令地址输入电路26可在从属裸片上停用及/或不使用。
在主控裸片(例如裸片0)中，命令地址输入电路26可将命令信号COM提供到命令解码器34。命令信号COM可包含一或多个单独信号。由命令地址端子31接收的命令信号COM可提供到命令解码器34。命令解码器34可解码命令信号COM且将经解码命令信号提供到内部控制信号产生器35。经解码命令信号可通过命令通路46提供到每一从属裸片(例如裸片1到裸片7)的内部控制信号产生器35。因此，在一些实施例中，从属裸片的命令解码器34可停用及/或不使用。内部控制信号产生器35可产生各种控制信号。举例来说，控制信号可包含用于选择字线的行命令信号及用于选择位线的列命令信号(例如读取命令或写入命令)及可提供到自刷新电路36的自动刷新信号。
当发出行激活命令且及时随激活命令供应行地址且及时随读取命令供应列地址时，响应于在数据端子37的DQS垫处接收的数据选通信号而从存储器单元阵列21中由行地址及列地址指定的一或若干存储器单元MC读取读取数据。读取数据DQ通过读取/写入放大器(RW AMP)24及输入/输出(I/O)电路25及/或通过读取/写入放大器24与输入/输出电路25之间的数据通路48来提供为数据端子37的DQ垫处的输出信号。类似地，当发出行激活命令且及时随激活命令供应行地址且及时随写入命令供应列地址及接着写入数据DQ与数据端子37的DQS垫处的数据选通信号一起供应到DQ垫时，写入数据DQ经由输入/输出电路25及读取/写入放大器24供应到存储器单元阵列21且写入于由行地址及列地址指定的存储器单元MC中。
主控裸片(例如裸片0)中的输入/输出电路25与读取/写入放大器24之间的数据路径可通过数据通路48耦合到从属裸片(例如裸片1到裸片7)中的每一从属裸片中的输入/输出电路25与读取/写入放大器24之间的数据路径。因此，主控裸片(例如裸片0)的输入/输出电路25可从一或多个从属裸片(例如裸片1到裸片7)接收读取数据且写入待写入到一或多个从属裸片(例如裸片1到裸片7)中的数据。在一些实施例中，虽然从属裸片可包含I/O电路25及数据端子37，但I/O电路25及/或数据端子37中的一或多者可停用及/或不使用。在一些实施例中，I/O电路25可包含开关、逻辑电路及/或确定来自主控裸片的数据或来自从属裸片中的一或多者的数据是否提供到数据端子37的DQ垫的其它控制电路系统(未展示)。如将更详细描述，在一些实施例中，主控裸片的I/O电路25可在数据端子37的DQ垫上提供来自主控裸片及一或多个从属裸片的数据。举例来说，数据端子37可包含DQ垫DQ0到7。I/O电路25可在DQ垫上提供来自主控裸片的数据用于数据突发的第一半部且在DQ垫上提供来自从属裸片的数据用于数据突发的第二半部。
时钟端子38可分别接收主控裸片(例如裸片0)的外部时钟信号CK_t及CK_c。这些外部时钟信号CK_t及CK_c彼此互补且供应到时钟输入电路39。时钟输入电路39可接收外部时钟信号CK_t及CK_c且可产生内部时钟信号ICLK。时钟输入电路39可将内部时钟信号ICLK提供到内部时钟及时序信号产生器40且因此相控内部时钟信号LCLK可基于接收到的内部时钟信号ICLK产生。尽管不限于此，但DLL电路可用作内部时钟及时序信号产生器40。相控内部时钟信号LCLK供应到输入/输出电路25且可用作用于确定读取数据DQ的输出时序的时序信号。内部时钟信号ICLK还供应到命令解码器34用于解码命令信号COM以产生各种控制信号。来自主控裸片(例如裸片0)的时钟输入电路39的内部时钟信号ICLK可通过时钟通路47供应到从属裸片(例如裸片1到裸片7)的内部时钟及时序信号产生器40以执行类似于主控裸片(例如裸片0)的内部时钟及时序信号产生器40的操作。在一些实施例中，时钟输入电路39在从属裸片上可不使用及/或停用。
电力供应端子41被供应电力供应电势VDDQ及VSSQ。这些电力供应电势VDDQ及VSSQ供应到输入/输出电路25。电力供应电势VDDQ及VSSQ可为分别相同于供应到电力供应端子42的电力供应电势VDD及VSS的电势。然而，专用电力供应电势VDDQ及VSSQ可用于输入/输出电路25，使得由输入/输出电路25产生的电力供应噪声不传播到其它电路块。
电力供应端子42被供应电力供应电势VDD及VSS。电力供应电势VDD及VSS供应到电力电路43。内部电力电路43可基于电力供应电势VDD及VSS产生各种内部电势VARY、VPERI、VCCP及类似物。内部电势VCCP可为高于由电荷泵浦电路(未展示)产生的电力供应电势VDD的电压且可主要用于行解码器/驱动器22中。内部电势VARY可主要用于包含于存储器单元阵列21中的感测放大器28中，且内部电势VPERI可用于许多其它电路块中。供应到主控裸片(例如裸片0)的电力供应端子42的电力供应电势VDD及VSS可通过电力通路49提供到每一从属裸片(例如裸片1到裸片7)的电力电路43以便产生用于每一从属裸片的内部电势。
存储器裸片20可包含垫及通路。如早先提及，垫可包含命令及地址端子31、数据端子37、时钟端子38及电力端子41及42。举例来说，通路可为穿硅通路且通路可包含地址通路45、命令通路46、时钟通路47、数据通路48、电力通路49及层通路52。如早先提及，存储器裸片20可为图1中多个裸片11中的一者且多个裸片11的垫及多个裸片11的通路可彼此垂直对准。多个裸片11的通路可彼此耦合。因此，用于从外部设备接收及/或传输到外部设备的各种信号(此命令信号、地址信号、数据信号)可通过通路共享于多个裸片之间。在其它实施例中，通路可由线接合取代。在一些实施例中，裸片及/或线接合可不垂直对准(例如，线无需为笔直的)。
在一些实施例中，存储器裸片20可包含层标识符(ID)电路44。层ID电路44可在起动(例如初始化)序列中设置每一存储器裸片20独有的层ID信息。存储器裸片20可进一步包含一组层ID端子50，其可接收层ID信息来指定在存取操作中存取的存储器裸片。虽然端子50处的层ID信息供应到输入电路51，但输入电路51可将层ID信息提供到主控裸片(例如裸片0)的层ID电路44且可同时通过层通路52将层ID信息提供到从属裸片(例如裸片1到裸片7)中的每一从属裸片的层ID电路44。如果层ID信息指示存储器裸片20，那么层ID电路44可响应于层ID信息及在命令地址端子31处接收的命令信号而激活存储器裸片20。在一些实施例中，层ID信息可指示裸片堆叠中的哪一裸片是主控裸片及哪些裸片是从属裸片。然而，在一些实施例中，主从指派及/或层ID信息可硬编码(例如连线、熔丝熔断)于存储器裸片20中，例如，硬编码于层ID电路44内。在一些实施例中，层ID电路44还可激活内部控制信号产生器35及/或其它电路。
图3是根据本公开的实施例的存储器裸片30的布局图。在一些实施例中，存储器裸片30可包含于图2的存储器裸片20及/或图1的一或多个存储器裸片11中。存储器裸片30可包含分成群组的一或多个存储体。举例来说，存储体的数目可为十六(例如存储体0到存储体15)且存储体可分成四个存储体群组(例如存储体群组0到存储体群组3)。因此，每一存储体群组可包含一或多个存储体(例如四个存储体)。
存储器裸片30还可包含外围区域，其包含中央区域及边缘区域。外围区域可包含图2中展示的各种元件。举例来说，一或多个垫(PAD)301可包含于存储器裸片30的中央外围区域中。一或多个通路(例如TSV)302还可包含于中央外围区域中且安置于垫301周围或附近。在一些实施例中，一些或所有通路302可由线接合取代。通路302可用于堆叠的不同裸片之间(例如图1的主控裸片12与从属裸片13之间)的通信。举例来说，通路302可用于在裸片之间传输命令及/或数据。各种电路可安置于存储器裸片30的外围区域中。举例来说，输入/输出电路303及读取/写入放大器304可安置于中央外围区域中。输入/输出电路304及读取/写入放大器304可如先前参考图2描述般操作。图3中的组件布置仅供例示，且在其它实施例中，存储器裸片30的存储体及外围区域的布局可不同。尽管仅展示垫301及通路302、输入/输出电路303及读取/写入放大器304，但如先前所述，外围区域可包含图2中展示的一些或所有元件。此可为通路及/或线接合留出有限空间。
图4是存储器装置400的示意图。存储器装置400包含主控裸片402及从属裸片404。在图4中展示的实例中，存储器装置400是具有16个位(16BL)的突发长度的x4装置。即，IO宽度是4个位(例如，DQ垫406的数目是4)且DQ垫406中的每一者在(例如，读取操作的)突发期间串行输出16个数据位。主控裸片402及从属裸片404可耦合(例如连线)在一起，使得提供到DQ垫406的数据来自主控裸片402或从属裸片404。如参考图2论述，主控裸片402的数据输出电路408可从主控裸片402及/或从属裸片404接收数据且数据输出电路408的数据选择电路410可用于提供到DQ垫406。在一些实施例中，数据选择电路410可包含用于在来自主控裸片402及从属裸片404的数据之间作出选择的多路复用器及/或一或多个OR逻辑门。
尽管主控裸片402与从属裸片404之间仅展示四个连接器412，但主控裸片402与从属裸片404之间存在更多连接器(例如线接合、通路)用于传输数据。继续上述实例，针对x4IO宽度及16BL，64个数据位必须传输到DQ垫406。通常，所有64个位并行提供到数据输出电路408，数据输出电路408接着用串行器电路414使位串行化以输出到DQ垫406。在一些实施例中，串行器电路414可包含先进先出(FIFO)电路。并行地将所有位从从属裸片404提供到主控裸片402需要64个通路及/或线接合。
如果存储器装置400期望32个位(32BL)而非16位(16BL)的突发长度，那么需要128个连接器。在一些应用中，存储器裸片可能无法支持128个连接器。因此，期望支持更长突发长度且无需增加(或无需显著增加)主与从属裸片之间的连接器数目的存储器装置。
在本公开的一些实施例中，存储器装置可包含多个裸片，其中一者可为主控裸片。主控裸片可包含多个输出端子(例如DQ垫)。存储器装置可从多个裸片检索数据(例如，响应于读取命令)，且来自裸片的数据可提供到主控裸片。主控裸片可使来自多个裸片中的每一者的数据串行化且将数据提供到输出端子。来自一个裸片的串行化数据可提供给数据突发的一个部分且来自另一裸片的串行化数据可提供给数据突发的另一部分。通过使用多个裸片提供数据用于数据突发的不同部分，在一些实施例中，可增大存储器装置的突发长度。在一些实施例中，可增大突发长度且无需增加裸片之间的连接器数目或减少所需额外连接器的数目。
图5是根据本公开的实施例的存储器装置500的示意图。在一些实施例中，存储器装置500可包含于图1的存储器装置10中。在一些实施例中，存储器装置500可包含图2的存储器裸片20及/或图3的存储器裸片30。在一些实施例中，存储器装置500可为具有32个位(32BL)的突发长度的x4装置。
存储器装置500可包含主控裸片502及从属裸片504。在一些实施例中，主控裸片502及从属裸片504可具有类似或相同电路布局。举例来说，主控裸片502及从属裸片504两者可包含图2中展示的存储器裸片20中展示的所有组件。在一些实施例中，从属裸片504上的一或多个组件可停用及/或不使用。举例来说，从属裸片504上的命令解码器可停用及/或不使用。主控裸片502及从属裸片504可通过一或多个连接器512耦合。在一些实施例中，连接器512可包含TSV及/或线接合。在其它实施例中，可使用其它合适连接器。如将描述，至少一些连接器512可用于在主控裸片502与从属裸片504之间传输及/或接收数据。
主控裸片502可包含多个输出端子506。在图5中展示的实例中，主控裸片包含四个输出端子506DQ0到3。来自输出端子506中的输出端子中的一或多者可耦合到存储器装置500外部的组件(例如衬底、存储器控制器)。输出端子506可从主控裸片502的数据输出电路508接收数据。在一些实施例中，数据输出电路508可包含于IO电路中，例如IO电路25。在一些实施例中，数据输出电路508可包含串行器电路514及输出缓冲器516。在一些实施例(例如图5中展示的实施例)中，数据输出电路508可包含用于输出端子506中的每一者的串行器电路514及输出缓冲器516。
数据输出电路508可经由数据路径520从主控裸片502的存储器单元阵列(图5中未展示)(例如存储器单元阵列21)接收数据。在一些实施例中，数据路径520可包含读取/写入放大器(图5中未展示)(例如读取/写入放大器24)与IO电路25之间的导电线。数据输出电路508可经由连接器512从从属裸片504的存储器单元阵列(图5中未展示)接收数据。在一些实施例(例如图5中展示的实施例)中，数据可经由数据路径522提供到连接器512。在一些实施例中，数据路径522可包含从属裸片504的读取/写入放大器(图5中未展示)之间的导电线。数据输出电路508从主控裸片502及从属裸片504接收数据且在数据突发期间从两个裸片提供数据。
数据可从主控裸片502及从属裸片504的存储器阵列提供作为并行数据。举例来说，数据路径520及522可包含用于传输每一数据位的导电线。此外，为了将数据从从属裸片504传输到主控裸片502，连接器512的数目可等于数据路径522中导电线的数目。并行数据可提供到串行器电路514。在一些实施例中，串行器电路514可包含一或多个FIFO电路。串行器电路514可接收并行数据且在将数据提供到输出端子506之前使数据串行化。在一些实施例中，串行器电路514可在使来自主控裸片502或从属裸片504的数据串行化之前使来自另一裸片的数据串行化(例如，数据可在不同时间连续串行化)。在一些实施例中，串行器电路514可并发地使来自主控裸片502及从属裸片504的数据串行化(例如，数据可同时或几乎同时串行化)。在一些实施例中，串行化数据可在提供到输出端子506之前提供到输出缓冲器516。
从属裸片502还可包含数据输出电路524。在一些实施例中，输出电路524可包含类似或相同于数据输出电路508的组件。举例来说，输出电路524可包含串行器电路526，其可类似或相同于串行器电路514。然而，数据输出电路524可断开及/或停用。举例来说，从属裸片502的层ID电路(例如层ID电路44)可停用数据输出电路524。在一些实例中，当来自数据路径522的数据提供到主控裸片502的数据输出电路508时，数据输出电路524可停用。在一些实施例中，数据输出电路524可通过硬连线及/或熔丝熔断来断开及/或停用。
在一些实施例中，每输出端子506的16位数据(例如64个位)可从主控裸片502及从属裸片504检索。在一些实施例中，串行器电路514可使来自主控裸片502的数据串行化以提供数据用于数据突发的一个部分且使来自从属裸片504的数据串行化以提供数据用于数据突发的另一部分。因此，每一裸片可提供数据的部分用于数据突发。在图5中展示的实例中，主控裸片502及从属裸片504各自提供16个数据位，使得存储器装置500输出突发长度为32的数据。
除从存储器阵列提供并行数据之外，在一些实施例中，还可并发地存取/检索来自主控裸片502及从属裸片504的数据。即，在一些实施例中，数据可从两个裸片检索且同时及/或几乎同时提供到数据输出电路508。在其它实施例中，数据可首先从主控裸片502或从属裸片504提供且来自另一裸片的数据可稍后提供。在这些实施例中，数据可从一个裸片检索，而来自另一裸片的数据被串行化及/或提供为数据突发的初始部分。因此，在一些实施例中，从属裸片504与主控裸片502之间的数据传输速率可慢于主控裸片502与输出端子506之间的数据传输速率。在一些实施例中，此可降低功耗及/或减小连接器512上的应力。
与图4中展示的实施例相比，代替如同存储器装置400那样从主控裸片502或从属裸片504提供数据用于整个数据突发，在一些实施例中，存储器装置500可提供来自主控裸片502的数据的部分及来自从属裸片504的数据的另一部分用于数据突发。在一些实施例中，提供来自存储器装置500的不同裸片的数据的不同部分用于数据突发可减少支持例如32BL所需的连接器512的数目。举例来说，为了支持32BL，存储器装置500可能仅需64个连接器512，代替存储器装置400需要的128个。
在一些实施例中，连接器512的数目可通过使用双重泵浦来进一步减少。在双重泵浦中，两个位串行提供到数据输出电路508。因此，连接器512的数目可从64减少到32。然而，双重泵浦可能需要以双倍速度传送数据及/或利用更多功率。
本公开的实施例不限于特定数目个裸片(例如图5中展示的两个裸片)或特定突发长度(例如图5中展示的32BL)。确切来说，本文中公开的设备及方法可应用于任何数目个裸片及突发长度。此外，在一些实施例中，不同裸片可提供数据突发的不同比例(例如，主控裸片可提供24个位且从属裸片可提供8个位)。
图6是根据本公开的实施例的串行器电路600的框图。在一些实施例中，串行器电路600可包含于串行器电路514中。在一些实施例中，串行器电路600可包含于IO电路25中。串行器电路600可从主控裸片接收位<DM0:DM15>，例如主控裸片502或主控裸片12。位<DM0:DM15>可从数据路径602接收作为并行数据。在一些实施例中，数据路径602可包含于数据路径520中。串行器电路600可从从属裸片接收位<DS0:DS15>，例如从属裸片504或从属裸片13。位<DS0:DS15>可从数据路径604接收作为并行数据。在一些实施例中，数据路径604可包含于数据路径522及/或连接器512中。在一些实施例中，可并发地接收位<DM0:DM15>及位<DS0:DS15>。在一些实施例中，可在不同时间接收位<DM0:DM15>及位<DS0:DS15>。举例来说，在一些实施例中，位<DM0:DM15>可在位<DS0:DS15>之前接收。
串行器电路600可使位<DM0:DM15>及位<DS0:DS15>串行化以提供32位数据突发608的位<D0:D31>。数据突发608可通过数据路径606提供到输出端子(未展示)，例如输出端子506或输出端子37。在图6中展示的实例中，数据突发608的位<D0:D15>包含来自主控裸片的位<DM0:DM15>且数据突发608的位<D16:D31>包含来自从属裸片的位<DS0:DS15>。然而，在其它实例中，来自主控及从属裸片的位在数据突发608中的布置可不同(例如，数据突发608的位<D0:D15>包含来自从属裸片的位<DS0:DS15>且数据突发608的位<D16:D31>包含来自主控裸片的位<DM0:DM15>；来自主控裸片的数据<DM0:DM15>及来自从属裸片的数据<DS0:DS15>可交错，等等)。替代地或另外，在其它实例中，数据突发608的其它部分可来自其它裸片。举例来说，数据突发608的位<D0:D15>可包含来自从属裸片的位<DS0:DS15>且数据突发608的位<D16:D31>可包含来自主控裸片的位<DM0:DM15>。
图7是根据本公开的实施例的存储器装置700的示意图。在一些实施例中，存储器装置700可包含于图1的存储器装置10中。在一些实施例中，存储器装置700可包含图2的存储器裸片20及/或图3的存储器裸片30。在一些实施例中，存储器装置700可为x4装置。存储器装置700可包含主控裸片702及从属裸片704、705及707。主控裸片702及从属裸片704、705及707可包含分别基本上相同于主控裸片502及从属裸片504的一或多个组件，例如数据输出电路、数据路径及连接器。为简洁起见，此处将不重复这些组件的解释。
在一些实施例中，32BL可由存储器装置700通过提供来自每一裸片702、704、705及707的数据的部分用于数据突发的不同部分来支持。在一些实施例中，每一裸片702、704、705及707可提供8个数据位用于32位数据突发。举例来说，32位突发的位<31:0>可包含来自主控裸片702的位<7:0>、来自裸片704的位<15:8>、来自裸片705的位<23:16>及来自裸片707的位<31:24>。来自所有裸片的用于数据突发的数据从主控裸片702提供到输出端子706。
类似于存储器装置500，数据可从主控裸片702及从属裸片704、705及707的存储器阵列提供作为并行数据，并行数据接着可在主控裸片702上串行化。在一些实施例中，可并发地存取/检索来自主控裸片702及从属裸片704、705及707的数据。即，数据可从所有裸片检索且同时或几乎同时提供到主机裸片702的数据输出电路。然而，在其它实施例中，从裸片检索及/或提供数据可在时间上错开(例如，来自从属裸片704的数据在来自从属裸片705的数据之前提供)。在一些实施例中，存储器装置700可在裸片702、704、705及707之间比从单个裸片获取所有数据的存储器装置需要更少连接器来支持32BL。
图8是根据本公开的实施例的方法800的流程图。在一些实施例中，方法800的部分或全部可由存储器装置10、存储器裸片20、存储器裸片30、存储器装置500及/或存储器装置700执行。
在框802，可执行“接收读取命令”。在一些实施例中，读取命令可在命令解码器处接收，例如命令解码器34。在框804，可执行“提供经解码读取命令”。在一些实施例中，经解码读取命令可由命令解码器提供。在一些实施例中，经解码读取命令可提供到第一裸片及第二裸片。在一些实施例中，第一裸片可为主控裸片，例如主控裸片12、502及/或702。在一些实施例中，第二裸片可为从属裸片，例如从属裸片13、504、704、705及/或707。在一些实施例中，命令解码器位于第一裸片上。
在框806，可执行“检索第一数据”。在一些实施例中，检索响应于经解码读取命令而执行。在一些实施例中，第一数据可从第一裸片的存储器单元阵列检索，例如存储器单元阵列21。在框808，可执行“检索第二数据”。在一些实施例中，检索响应于经解码读取命令而执行。在一些实施例中，第二数据可从第二裸片的存储器单元阵列检索，例如存储器单元阵列21。在一些实施例中，可并发地(例如在相同时间、同时或几乎同时)执行框806及808。在一些实施例中，框806可在框808之前执行。在一些实施例中，框808可在框806之前执行。即，可连续执行框806及808。
在框810，可执行“提供第一数据”。在一些实施例中，第一数据提供到IO电路(例如IO电路25)及/或数据输出电路(例如数据输出电路508)。在框812，可执行“提供第二数据”。在一些实施例中，第二数据提供到IO电路(例如IO电路25)及/或数据输出电路(例如数据输出电路508)。在一些实施例中，可并发地(例如在相同时间、同时或几乎同时)执行框810及812。在一些实施例中，框810可在框812之前执行。在一些实施例中，框812可在框810之前执行。即，可连续执行框810及812。
在框814，可执行“使数据串行化”。在一些实施例中，使数据串行化可包含使第一数据串行化及使第二数据串行化。在一些实施例中，串行化可由串行器电路执行，例如串行器电路514及/或串行器电路600。在一些实施例中，可并发地执行使第一数据串行化及使第二数据串行化。在其它实施例中，可连续执行使第一数据串行化及使第二数据串行化。
在框816，可执行“将数据提供到输出端子”。在一些实施例中，输出端子可为输出端子37、505及/或706。在一些实施例中，第一数据可提供到输出端子作为数据突发的部分。在一些实施例中，第二数据可提供到输出端子作为数据突发的另一部分。举例来说，第一数据可为32BL数据突发的位<15:0>且第二数据可为32BL数据突发的位<31:16>。在另一实例中，第二数据可为位<15:0>且第一数据可为位<31:16>。
图9是根据本公开的实施例的时序图900。时序图900展示使来自第一裸片DM(例如主控裸片)的数据串行化的时序、使来自第二裸片DS(例如从属裸片)的数据串行化的时序及提供串行化数据作为数据的突发(例如数据突发)DQ的时序。在一些实施例中，串行化可由串行器电路执行，例如串行器电路514及/或串行器电路600。然而，时序图900中展示的串行化操作的时序不限于串行器电路514及600。此外，图9中展示的串行化操作的时序仅为实例且串行化操作的时序及串行器电路514及600的操作不限于所提供的实例时序。
在线902上方说明的第一实例(实例A)中，来自第一裸片及第二裸片两者的数据在或约在时间T0开始串行化。在所展示的实例中，可从每一裸片提供16个数据位。在来自第一裸片及第二裸片的数据串行化之后，在或约在时间T2开始，将来自第一裸片及第二裸片的串行化数据提供为数据突发。在图9中展示的实例中，在使数据串行化完成与提供数据突发之间提供1个单位间隔(UI)的延迟。然而，在其它实例中，可存在不同延迟(例如0个、2个、4个UI)。单位间隔可对应于1个数据位的持续时间。在所展示的实例中，突发长度是32个位，其中前16个位包含来自第一裸片的数据且后16个位包含来自第二裸片的数据。然而，在其它实例中，数据突发可包含来自第一裸片及第二裸片的数据的其它布置(例如，数据突发的第一部分可包含来自第二裸片的数据)。在一些实施例中，实例A可提供数据并发地从第一裸片及第二裸片接收的操作时序。在其它实施例中，来自一个裸片的数据可在数据从另一裸片提供之前提供且串行器电路可在并发地使数据串行化之前一直等到接收所有数据。然而，在这些实施例中，读取操作与提供数据用于数据突发之间的延迟可更大。
在线902下方说明的第二实例(实例B)中，来自第一裸片的数据在或约在时间T0开始串行化。来自第二裸片的数据在或约在时间T1开始串行化。在所展示的实例中，可从每一裸片提供16个数据位。在所展示的实例中，时间T1与时间T2之间的延迟是3个UI。然而，在其它实例中，时间T1与时间T2之间可存在不同延迟(例如2个、4个、8个UI)。在本公开的一些实施例中，在来自第一裸片的数据串行化之后但在使来自第二裸片的数据串行化完成之前，在或约在时间T2开始，提供来自第一裸片的串行化数据及接着来自第二裸片的串行化数据作为数据突发。在图9中展示的实例中，在使来自第一裸片的数据串行化完成与提供数据突发之间提供1个UI的延迟。然而，在其它实例中，可存在不同延迟(例如0个、2个、4个UI)。在所展示的实例中，突发长度是32个位，其中前16个位包含来自第一裸片的数据且后16个位包含来自第二裸片的数据。在一些实施例中，实例B可提供数据在不同时间从第一裸片及第二裸片接收的操作时序。在一些实施例中，此可准许第一裸片与第二裸片之间的通信以更慢速率发生。
尽管上文描述已参考其中数据从存储器装置提供的存取操作(例如读取操作)，但本公开的实施例可应用于其中数据提供到存储器装置的存取操作(例如写入操作)。举例来说，数据突发可从存储器控制器提供到存储器装置。数据可在存储器装置的主控裸片处接收。数据突发的部分可存储于主控裸片上且数据突发的另一部分可存储于存储器装置的从属裸片上。举例来说，如果数据突发是32个位，那么前16个位可存储于主控裸片上且后16个位可存储于从属裸片上。
图10是根据本公开的实施例的存储器装置1000的示意图。在一些实施例中，存储器装置1000可包含于图1的存储器装置10及/或图5中的存储器装置500中。在一些实施例中，存储器装置1000可包含图2的存储器裸片20及/或图3的存储器裸片30。在一些实施例中，存储器装置1000可为具有32个位(32BL)的突发长度的x4装置。
存储器装置1000可包含主控裸片1002及从属裸片1004。在一些实施例中，主控裸片1002及从属裸片1004可具有类似或相同电路布局。举例来说，主控裸片1002及从属裸片1004两者可包含图2中展示的存储器裸片20中展示的所有组件。在一些实施例中，从属裸片1004上的一或多个组件可停用及/或不使用。举例来说，从属裸片1004上的命令解码器可停用及/或不使用。主控裸片1002及从属裸片1004可通过一或多个连接器1012耦合。在一些实施例中，连接器1012可包含TSV及/或线接合。在其它实施例中，可使用其它合适连接器。如将描述，至少一些连接器1012可用于在主控裸片1002与从属裸片1004之间传输及/或接收数据。
主控裸片1002可包含多个输入端子1006。在一些实施例中，输入端子1006在其它操作期间还可用作输出端子，例如输出端子506。在图10中展示的实例中，主控裸片1002包含四个输入端子1006DQ0到3。来自输入端子1006的输入端子中的一或多者可耦合到存储器装置1000外部的组件(例如衬底、存储器控制器)。输入端子1006可将数据提供到主控裸片1002的数据输入电路1008。在一些实施例中，数据输入电路1008可包含于IO电路中，例如IO电路25。在一些实施例中，数据输入电路1008可包含解串器电路1014及输入缓冲器1016。在一些实施例(例如图10中展示的实施例)中，数据输入电路1008可包含用于输入端子1006中的每一者的解串器电路1014及输入缓冲器1016。
数据输入电路1008可经由数据路径1020将数据提供到主控裸片1002的存储器单元阵列(图10中未展示)(例如存储器单元阵列21)。在一些实施例中，数据路径1020可包含读取/写入放大器(图10中未展示)(例如读取/写入放大器24)与IO电路25之间的导电线。数据输入电路1008可经由连接器1012将数据提供到从属裸片1004的存储器单元阵列(图10中未展示)。在一些实施例(例如图10中展示的实施例)中，数据可从连接器1012提供到数据路径1022。在一些实施例中，数据路径1022可包含从属裸片1004的读取/写入放大器(图10中未展示)与连接器1012之间的导电线。数据输入电路1008在数据突发期间接收数据且将数据提供到主控裸片1002及从属裸片1004。
数据可提供到主控裸片502及从属裸片504的存储器阵列作为并行数据。举例来说，数据路径520及522可包含用于传输每一数据位的导电线。此外，为了将数据从主控裸片1002传输到从属裸片1004，连接器1012的数目可等于数据路径1022中导电线的数目。并行数据可从解串器电路1014提供。解串器电路1014可从输入端子1006接收串行数据且在将数据提供到主控裸片1002及从属裸片1004之前使数据解串。在一些实施例中，解串器电路1014可使用于主控裸片1002或从属裸片1004的数据解串且在将并行数据提供到裸片中的一者之前开始将并行数据提供到另一者。在一些实施例中，解串器电路1014可使来自主控裸片1002及从属裸片1004的数据解串且并发地将并行数据提供到两个裸片(例如，数据可同时或几乎同时提供)。在一些实施例中，串行化数据可在提供到解串器电路1014之前提供到输入缓冲器1016。
从属裸片1002还可包含数据输入电路1024。在一些实施例中，输入电路1024可包含类似或相同于数据输入电路1008的组件。举例来说，输入电路1024可包含解串器电路1026，其可类似或相同于解串器电路1014。然而，数据输入电路1024可断开及/或停用。举例来说，从属裸片1002的层ID电路(例如层ID电路44)可停用数据输入电路1024。在一些实施例中，数据输入电路1024可通过硬连线及/或熔丝熔断来断开及/或停用。
在一些实施例中，每输入端子1006的16位数据(例如64个位)可提供到主控裸片1002及从属裸片1004。在一些实施例中，解串器电路1014可使在数据突发中接收的数据解串以将用于突发的部分的数据的部分提供到主控裸片1002且将用于数据突发的另一部分的数据的另一部分提供到从属裸片1004。因此，每一裸片可从数据突发接收数据的部分。在图10中展示的实例中，主控裸片1002及从属裸片1004各自接收16个数据位，使得存储器装置1000接收突发长度为32的数据。举例来说，位<D0:15>可提供到主控裸片1002且位<D16:31>可提供到从属裸片1004。
在一些实施例中，本文中公开的设备及方法可允许3D存储器/堆叠存储器(例如主从存储器(MSM))提供及/或接收更长突发长度且无需增加堆叠的裸片之间的连接器数目。举例来说，存储器装置可包含多个裸片，其中一者可为主控裸片。主控裸片可包含多个输入/输出端子。针对例如读取操作的一些存储器存取操作，存储器装置可从多个裸片检索数据。来自裸片的数据可提供到主控裸片。主控裸片可提供来自多个裸片中的一或多者的数据用于数据突发的不同部分。针对例如写入操作的一些存储器存取操作，存储器装置可将数据提供到多个裸片。数据可提供到主控裸片。主控裸片可将数据提供到多个裸片中的一或多者用于数据突发的不同部分。
本文中某些实施例的描述仅具示范性且绝不希望限制本公开或其应用或使用的范围。在本发明设备、系统及方法的详细描述中，参考形成本发明的部分且以说明方式展示其中可实践所描述设备、系统及方法的特定实施例的附图。足够详细地描述这些实施例以使所属领域的技术人员能够实践目前公开的设备及方法，且应理解，可利用其它实施例且可在不背离本公开的精神及范围的情况下进行结构及逻辑改变。此外，为清楚起见，当某些特征对所属领域的技术人员来说是显而易见时，不论述其详细描述以便不使本公开的实施例的描述模糊。因此，详细描述不应被视为意在限制，且本公开的范围仅由所附权利要求书界定。
当然，应了解，本文中描述的实例、实施例或过程中的任一者可与一或多个其它实例、实施例及/或过程组合或可根据本发明系统、装置及方法在单独装置或装置部分之间分离及/或执行。最后，以上论述希望仅具说明性且不应被解释为将所附权利要求书限于任何特定实施例或实施例群组。因此，虽然已特别详细地描述本公开的各种实施例，但也应了解，所属领域的一般技术人员可在不背离所附权利要求书中陈述的本公开的更广泛及预期精神及范围的情况下想出众多修改及替代实施例。因此，说明书及图式应以说明性方式看待且不希望限制所附权利要求书的范围。

Claims (27)

1.一种设备，其包括：
存储器裸片；
多个连接器，其邻近于所述存储器裸片或在所述存储器裸片内；及
输出端子，其耦合到所述存储器裸片，其中所述输出端子经配置以从所述存储器裸片输出第一数据用于数据突发的部分及从所述多个连接器输出第二数据用于所述数据突发的另一部分。
2.根据权利要求1所述的设备，其中为其提供所述第一数据的所述数据突发的所述部分是所述数据突发的第一部分且为其提供所述第二数据的所述数据突发的所述另一部分是所述数据突发的第二部分。
3.根据权利要求1所述的设备，其中所述数据突发的所述部分及所述数据突发的所述另一部分包括相同数目个位。
4.根据权利要求1所述的设备，其中所述存储器裸片包括经配置以使所述第一数据及所述第二数据串行化的串行器电路。
5.根据权利要求4所述的设备，其中所述串行器电路包括先进先出(FIFO)电路。
6.根据权利要求4所述的设备，其中所述存储器裸片包含耦合于所述串行器电路与所述输出端子之间的输出缓冲器。
7.根据权利要求1所述的设备，其中所述多个连接器耦合到第二存储器裸片且经配置以从所述第二存储器裸片接收所述第二数据。
8.根据权利要求7所述的设备，其中所述存储器裸片经配置以从主机接收命令及地址信号及将所述命令及地址信号中继到所述第二存储器裸片。
9.一种存储器装置，其包括：
第一裸片，其包括经配置以提供第一数据用于数据突发的第一部分及提供第二数据用于所述数据突发的第二部分的多个输出端子；
第二裸片，其经配置以提供所述第二数据；及
多个连接器，其耦合所述第一裸片及所述第二裸片。
10.根据权利要求9所述的存储器装置，其中所述第二数据从所述第二裸片提供作为并行数据。
11.根据权利要求10所述的存储器装置，其中所述第一裸片经配置以使所述第二数据串行化。
12.根据权利要求9所述的存储器装置，其中所述第二数据被提供为双泵数据。
13.根据权利要求9所述的存储器装置，其进一步包括：
第三裸片；
第四裸片；
第二多个连接器，其耦合所述第一裸片及所述第三裸片；及
第三多个连接器，其耦合所述第一裸片及所述第四裸片；
其中所述多个输出端子进一步经配置以提供所述第三数据用于所述数据突发的第三部分及提供所述第四数据用于所述数据突发的第四部分。
14.根据权利要求9所述的存储器装置，其中所述第一裸片经配置以从外部组件接收命令且将至少一些所述命令提供到所述第二裸片。
15.根据权利要求14所述的存储器装置，其中所述第二数据响应于从所述第一裸片接收命令而从所述第二裸片提供。
16.根据权利要求9所述的存储器装置，其中所述第二数据以比所述第二数据从所述多个输出端子提供更慢的速率从所述第二裸片提供。
17.一种方法，其包括：
在第一裸片处接收读取命令；
将所述读取命令从所述第一裸片提供到第二裸片；
响应于所述读取命令：
将第一数据从所述第一裸片提供到多个输出端子作为数据突发的部分；及
将所述第二数据从所述第二裸片提供到所述多个输出端子作为所述数据突发的另一部分。
18.根据权利要求17所述的方法，其中所述第一数据及所述第二数据并发地分别从所述第一裸片及所述第二裸片检索。
19.根据权利要求17所述的方法，其中所述第一数据及所述第二数据连续分别从所述第一裸片及所述第二裸片检索。
20.根据权利要求17所述的方法，其进一步包括：
在提供所述第一数据之前使所述第一数据串行化；及
在提供所述第二数据之前使所述第二数据串行化。
21.根据权利要求20所述的方法，其中使所述第一数据串行化及使所述第二数据串行化并发地执行。
22.根据权利要求20所述的方法，其中当所述第一数据的至少一部分从所述多个输出端子提供时，执行所述第二数据的所述串行化的至少一部分。
23.一种设备，其包括：
存储器裸片；
多个连接器，其邻近于所述存储器裸片或在所述存储器裸片内；及
输入端子，其耦合到所述存储器裸片且经配置以接收数据突发、将第一数据从所述数据突发提供到所述存储器裸片及将第二数据从所述数据突发提供到所述多个连接器。
24.根据权利要求23所述的设备，其中所述存储器裸片包括数据输入电路，所述数据输入电路包括经配置以使所述数据突发解串的解串器电路。
25.根据权利要求23所述的设备，其中所述第一数据包含于所述数据突发的第一部分中且所述第二数据包含于所述数据突发的第二部分中。
26.根据权利要求23所述的设备，其进一步包括第二存储器裸片，所述第二存储器裸片耦合到所述多个连接器且经配置以存储所述第二数据。
27.根据权利要求23所述的设备，其中所述多个连接器包含线接合。
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