JPH0366091A - 半導体集積回路装置及びそれを搭載する樹脂封止型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、記憶回路を有する半導体集積回路装置及びそ
れを搭載する半導体装置に適用して有効な技術に関する
ものである。 〔従来の技術〕 本発明者は　ニス４［Ｍｂｉｔ］の大容量を有するＤＲ
Ａ　Ｍ　（Ｄ　ｙｎａｍｉｃ　Ｒａｎｄｏｍ人ｃｃｅｓ
ｓ　Ｍｅｍｏｒｙ）を開発中である。この種のＤＲＡＭ
は一般的にＳＯＪ（Ｓｍａｌｌ　Ｏｕｔ　１ｉｎｅ　Ｊ
−１ｅａｄ）又はＺ　Ｉ　Ｐ（ＺｉｇｚａｇＩｎ　１ｉ
ｎｅ　Ｐａｃｋａｇｅ）構造を採用する樹脂封止型半導
体装置に搭載される。この樹脂封止型半導体装置はＤＲ
ＡＭ（半導体ペレット）及びその外部端子（ポンディン
グパッド）に接続されたインナーリードを樹脂で封止す
る。インナーリードに一体に構成されたアウターリード
は前記樹脂の外部に突出する。 前記樹脂封止型半導体装置は、大容量化に伴うＤＲＡＭ
の平面サイズの大型に伴い、インナーリードの引き回し
に制約を生じる。通常、樹脂封止型半導体装置は標準規
格に基づき規則的に配列されたアウターリードの夫々に
印加される信号が規定される。このため、ＤＲＡＭは信
号の入出力部に対応した位置にその信号処理を行う回路
が配置される０例えば、ＤＲＡＭはアドレス信号を伝達
するインナーリードの近傍にアドレスバッフ７回路を配
置する。また、ＤＲＡＭは記憶情報の出力信号を伝達す
るインナーリードの近傍に出力バッファ回路を配置する
。つまり、ＤＲＡＭに搭載される回路の配置位置は前述
の標準規格に基づきほぼ規定される。 本発明者が開発中のＤＲＡＭはほぼ中央部分に大半の面
積を占有するメモリセルアレイが配置される。このメモ
リセルアレイには複数本のワー゛ド線、複数本の相補性
データ線の夫々が配置される。 ワード線はＤＲＡＭの一端側からその他端側に向ってメ
モリセルアレイ上を延在する。相補性データ線は前記メ
モリセルアレイ上をワード線と直交する方向に延在する
。 前記ワード線はメモリセルの選択速度（アクセスタイム
）の高速化を図る目的でその延在方向に複数本例えば２
本に分割される。この結果、メモリセルアレイは、前記
ワード線の延在する方向ににおいて、ワード線の分割本
数に応じて例えば２個に分割される。この分割されたワ
ード線、前記相補性データ線の交差部には　１　［ｂｉ
ｔ］の情報を記憶するメモリセルが配置される。メモリ
セルはメモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量
素子との直列回路で構成される。 前記分割されたメモリセルアレイ間には基本的にアドレ
スバッファ回路を主体する周辺回路が配置される。アド
レスバッファ回路は、ＤＲＡＭでの占有面積が比較的大
きいので、メモリセルアレイの分割に応じて分割せず、
１個所に集中的に配置される。つまり、アドレスバッフ
ァ回路は、分割した場合に生じる回路量分離領域に相当
する分、集積度を向上することができる。また、メイン
アンプ回路、入出力バッファ回路等を主体とする周辺回
路はＤＲＡＭの一端側（又は他端側）の周辺領域に集中
的に配置される。 前記メモリセルアレイに配置されたメモリセルは、アド
レスバッファ回路、Ｘデコーダ回路の夫々を介在させ、
ワード線により選択される。この選択されたメモリセル
は、共通入出力信号線、相補性データ線の夫々を通して
、情報が伝達され、この情報を記憶する。また、メモリ
セルの記憶情報は、ワード線により選択されると、相補
性データ線を通して共通入出力信号線に出力される。 前記共通入出力信号線はメモリセルアレイ上の複数本の
相補性データ線に共通に接続される。この共通入出力信
号線は、分割されたメモリセルアレイの夫々にも共通で
、メモリセルアレイ上を前記ワード線の延在方向と同一
方向に延在する。共通入出力信号線はＤＲＡＭの一端側
の周辺領域に配置された前記メインアンプ回路を通して
入出力バッファ回路に接続される。この人出力バツファ
回路は外部端子、インナーリードの夫々を通して情報入
出力用アウターリードに接続される。 なお、この種のＤＲＡＭ及びそれを搭載する樹脂封止型
半導体装置については、例えば特願平１−６５８４８号
に記載される。 〔発明が解決しようとする課題〕 本発明者は、開発中のＤＲＡＭについて、次の問題点を
見出した。 前記ＤＲＡＭの共通入出力信号線は分割されたメモリセ
ルアレイの夫々に共通に配置されるので、この共通入出
力信号線はほぼＤＲＡＭの一端側から他端側の全域に延
在する。つまり、共通入出力信号線に付加される寄生容
量が増大する。このため、メモリセルの記憶情報の書込
み動作速度、読出し動作速度の夫々が低下し、結果的に
ＤＲＡＭの動作速度（アクセスタイム）が低下するとい
う問題点を生じる。 また、前記分割されたメモリセルアレイのうち、ＤＲＡ
Ｍの他端側（又は一端側）に配置されたメモリセルアレ
イはメインアンプ回路、入出力バッファ回路の夫々から
遠い位置に配置される。この他端側に配置されたメモリ
セルアレイのメモリセルを選択する場合、ワード線の選
択距離と共通入出力信号線での記憶情報の伝達距離の一
部とが重複する。つまり、Ｘデコーダ回路からワード線
、選択されるメモリセル、相補性データ線、共通入出力
信号線の夫々を通して人出力バツファ回路に至る情報の
アクセス経路を考えると、前記他端側に配置されたメモ
リセルアレイにおいて、ワード線の延在方向に情報が往
復する。このため、メモリセルを選択し、このメモリセ
ルに記憶情報を書込む情報書込み動作又は読出す情報読
出し動作速度が低下し、結果的にＤＲＡＭの動作速度が
低下するという問題点を生じる。 これらの問題点は、高速化を追及するバイポーラトラン
ジスタ及び相補型ＭＩＳＦＥＴで構成されるＤＲＡＭに
おいては動作速度の妨げになる。 本発明の目的は、記憶回路を有する半導体集積回路装置
において、動作速度の高速化を図ることが可能な技術を
提供することにある。 本発明の他の目的は、前記半導体集積回路装置において
、動作速度の高速化を図ると共に、高集積化を図ること
が可能な技術を提供することにある。 本発明の他の目的は、前記半導体集積回路装置を搭載す
る樹脂封止型半導体装置において、動作速度の高速化を
図ることが可能な技術を提供することにある。 本発明の他の目的は、前記樹脂封止型半導体装置におい
て、端子数を低減することが可能な技術を提供すること
にある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔課題を解決するための手段〕 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。 （１）メモリセルアレイ内を延在するワード線、データ
線の夫々に接続されたメモリセルの記憶情報が、前記メ
モリセルアレイ内を延在する複数本のデータ線に共通に
接続された共通入出力信号線を通して伝達される記憶回
路を有する半導体集積回路装置において、前記メモリセ
ルアレイを前記共通入出力信号線の延在方向に複数個に
分割し、この分割されたメモリセルアレイ毎に前記共通
入出力信号線を複数本に分割する。 （２）前記（１）の複数本に分割された夫々の共通入出
力信号線は前記ワード線の延在方向と同一方向に延在さ
れると共に前記データ線の延在方向と交差する方向に延
在され、前記ワード線のメモリセルの選択方向と前記共
通入出力信号線のメモリセルの記憶情報の出力方向とを
前記分割された夫々のメモリセルアレイ内において同一
方向で構成する。 （３）前記（１）の複数に分割されたメモリセルアレイ
間にはアドレスバッファ回路を配置し、このアドレスバ
ッファ回路が配置された側と反対側において前記分割さ
れたメモリセルアレイの夫々の端部にはメインアンプ回
路、出力バッファ回路の夫々を分割して配置する。 （４）半導体集積回路装置の記憶回路のメモリセルアレ
イ内を延在するワード線、データ線の夫々に接続された
メモリセルが、前記メモリセルアレイ内を延在する複数
本のデータ線に共通に接続された共通入出力信号線、人
出力バッファ回路の夫々を順次介在させて前記半導体集
積回路装置の入出力用外部端子に接続され、この入出力
用外部端子と入出力用リードとを接続する樹脂封止型半
導体装置において、前記半導体集積回路装置のメモリセ
ルアレイを前記共通入出力信号線の延在方向に複数個に
分割し、この分割されたメモリセルアレイ毎に前記共通
入出力信号線を複数本に分割し、この分割された共通入
出力信号線毎に前記出力バッファ回路、入出力用外部端
子の夫々を複数個に分割する。 （５）前記（４）の入出力用リードは、前記分割された
入出力用外部端子の夫々と接続され、共通入出力用リー
ドとして構成される。 （６）前記（４）の入出力用リードは、前記半導体集積
回路装置のメモリセルアレイ上を延在するＬＯＣ構造で
構成される。 〔作　　用〕 上述した手Ｒ（１）によれば、前記メモリセルアレイ毎
に分割された共通入出力信号線の夫々に付加される寄生
容量を低減し、前記メモリセルの記憶情報の伝達速度を
速くすることができるので。 動作速度（アクセスタイム）の高速化を図ることができ
る。 上述した手段（２）によれば、前記ワード線のメモリセ
ルの選択距離と前記共通入出力信号線の前記選択された
メモリセルの記憶情報の出力距離との総和（データのア
クセス経路の総和）が、前記分割されたメモリセルアレ
イ内で及び分割された夫々のメモリセルアレイ間で均一
化されるので。 動作速度の高速化を図ることができる。 上述した手段（３）によれば、前記メインアンプ回路、
出力バッファ回路の夫々の面積に比べてアドレスバッフ
ァ回路の面積が大きいので、前記メインアンプ回路、出
力バッファ回路の夫々を分割し、アドレスバッファ回路
の面積を最小限にすることができ、集積度を向上するこ
とができる。 上述した手段（４）によれば、前記半導体集積回路装置
の共通入出力信号線の長さを分割で短くし、この共通入
出力信号線の長さを短くした分。 この共通入出力信号線に比べて抵抗値の小さい入出力用
リードでメモリセルの記憶情報を伝達することができる
ので、記憶情報の伝達速度を速め、動作速度の高速化を
図ることができる。 上述した手段（５）によれば、前記入出力用リードの本
数を低減することができるので、樹脂封止型半導体装置
のり、−ド本数（アウターリードの本数、ピン数）を低
減することができる。 上述した手段（６）によれば、前記ＬＯＧ構造のリード
は前記半導体集積回路装置のメモリセルアレイ上を延在
する構造であるので、前記入出力用リードに相当する分
、リード層数を低減し、樹脂封止型半導体装置の構造を
簡単化することができる。 以下１本発明の構成について１本発明をＤＲＡＭ及びそ
れを搭載する樹脂封止型半導体装置に適用した一実施例
とともに説明する。 なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 〔発明の実施例〕 本発明の一実施例であるＤＲＡＭを搭載した樹脂封止型
半導体装置の概略構成を第２図（部分断面子面図）で示
す。この第２図に示す樹脂封止型半導体装置は組立工程
の樹脂封止後、リードフレームの切断成型工程前の平面
図である。 第２図に示すように、樹脂封止型半導体装置１はＬＯＣ
（Ｌｅａｄ　Ｏｎ　Ｃｈｉｐ）構造で構成される。 つまり、樹脂封止型半導体装置１は平面長方形状のＤＲ
ＡＭ（半導体ペレット）１０及び複数本のインナーリー
ド２Ａを樹脂３で封止する。 前記ＤＲＡＭＩＯは、この容量に限定されないが、１６
　［Ｍｂｉｔｌの大容量で構成される。このＤＲＡＭＩ
Ｏの詳細な構成については後述する。 前記インナーリード２Ａは前記ＤＲＡＭＩＯの素子形成
面上に複数本配置される。インナーリード２Ａ、ＤＲＡ
ＭＩＯの素子形成面の夫々は図示しない絶縁性樹脂フィ
ルムを介在させて接着される。 絶縁性樹脂フィルムは例えば主にポリイミド系樹脂で形
成される。 前記インナーリード２ＡはＤＲＡＭＩＯの長辺側におい
てアウターリード２Ｂと一体に構成される。 このインナーリード２Ａ、アウターリード２Ｂの夫々は
タイバー２０及び内枠２Ｆを介在させてリードフレーム
２の外枠２Ｅに支持される。また、リードフレーム２の
外枠２ＥにはＤＲＡＭＩの短辺側を支持する支持フレー
ム２Ｄが一体に構成される。また、リードフレーム２の
外枠２Ｅにはボンディング工程、樹脂封止工程の夫々に
おいて位置決め或は搬送するための穴部２Ｇ、２Ｈの夫
々が設けられる。 前記リードフレーム２は、打抜き加工又はエツチング加
工により、同第２図の平面形状に示すインナーリード２
Ａ、アウターリード２Ｂ等が形成される。このリードフ
レーム２は、例えばＣｕ又はＣｕ系合金で形成され、約
２００［μｍコ程度の厚さで形成される。また、リード
フレーム２はＦｅ−Ｎｉ系合金で形成してもよい。樹脂
封止型半導体装置１の組立工程が終了した後のリードフ
レーム２は、アウターリード２Ｂが切断され成型され、
外枠２Ｅ、内枠２Ｆ、タイバー２０の夫々が切り落され
る。 前記アウターリード２Ｂは、標準規格に基づき、各端子
に番号が付され、夫々に印加される信号が規定される。 前述のように、インナーリード２Ａはアウターリード２
Ｂと一体に構成されるので、インナーリード２Ａに印加
される信号はアウターリード２Ｂに印加される信号と同
様である。第２図中、樹脂封止型半導体装置１は左上端
から左下端に向って１番端子、・・・、６番端子、９番
端子、・・・　１４番端子の夫々が順次配列される。ま
た、樹脂封止型半導体装置１は右下端から右上端に向っ
て１５番端子、・・・、２０番端子、２３番端子。 ・・・　２８番端子の夫々が順次配列される。つまり、
樹脂封止型半導体装置１は合計２４端子（２４ビン）で
構成される。 前記１番端子（アウターリード２Ｂ）、１４番端子の夫
々には基準電源電圧Ｖｓｓ例えば回路の接地電位０　［
Ｖ］が印加される。２番端子にはアドレス信号Ａ４，３
番端子にはアドレス信号Ａ９，４番端子にはアドレス信
号ＡＧ、５番端子にはアドレス信号Ａ１．６番端子には
アドレス信号Ａ、の夫々が印加される。９番端子にはア
ドレス信号Ａ。 が印加され、１０番端子、１２番端子の夫々は空端子で
ある。１１番端子にはカラムアドレスストローブ信号Ｃ
Ａ８．１３番端子は記憶情報入力信号Ｄｉｎの夫々が印
加される。 １５番端子には記憶情報出力信号Ｄ　ｏｕｔが印加され
、１６番端子、２８番端子の夫々には動作電源電圧Ｖｃ
ｃ例えば回路の動作電圧５［ｖ］が印加される。１７番
端子は空端子である。１８番端子にはライトイネーブル
信号ＷＥ、１９番端子にはロウアドレスストローブ信号
ＲＡＳ、２０番端子にはアドレス信号Ａ　１１の夫々が
印加される。２３番端子にはアドレス信号Ａ工。、２４
番端子にはアドレス信号Ａ、、２５番端子にはアドレス
信号Ａ１．２６番端子にはアドレス信号Ａ、、２７番端
子にはアドレス信号Ａ、の夫々が印加される。 前記インナーリード２Ａの先端（アウターリード２Ｂと
一体に構成される側と反対側）は図示していないがＤＲ
ＡＭＩＯの中央部分に配列された外部端子（ポンディン
グパッド：ＢＰ）に接続される。 このインナーリード２Ａ、ＤＲＡＭＩＯの外部端子の夫
々の接続はボンディングワイヤ（Ｂ　Ｗ）を介在させて
接続される。ボンディングワイヤは例えばＡｕワイヤ、
Ｃｕワイヤ又はＡｕワイヤを使用する。ボンディングワ
イヤは例えば３０［μｍ］程度の直径で構成される。こ
のボンディングワイヤはこれに限定されないがボール・
ボンディング法でボンディングされる。 また、前記ＤＲＡＭＩＯ及びインナーリード２Ａを気密
封止する樹脂３は例えばフェノール硬化型エポキシ系樹
脂で形成される。このフェノール硬化型エポキシ系樹脂
には例えばシリコーンゴム及びフィラーが添加される。 次に、前述の樹脂封止型半導体装置１に搭載されるＤＲ
ＡＭＩＯの具体的な構成について、第１図（チップレイ
アウト図）を用いて簡単に説明する。 第１図に示すように、ＤＲＡＭＩＯの素子形成面の中央
部分にはメモリセルアレイ（ＭＡ）１１が配置される。 このメモリセルアレイ１１は、これに限定されないが、
４分割された４つのメモリセルアレイＩＩＡ〜ＩＩＤで
構成される。第１図中、ＤＲＡＭｌｏの上側に配置され
た２個のメモリセルアレイ１１Ａ、ＩＩＣの夫々は相補
性データ線ＤＬの延在方向において２分割される。ＤＲ
ＡＭｌｏの下側に配置された２個のメモリセルアレイＩ
ＩＢ、ＩＩＤの夫々は同様に相補性データＩ！ＤＬの延
在方向において２分割される。ＤＲＡＭＩＯの左側の上
下に配置されたメモリセルアレイ１１Ａ、ＩＩＢの夫々
はワード線ＷＬ及び共通入出力信号線Ｉｌｏの延在方向
において２分割される。ＤＲＡＭＩＯの右側の上下に配
置されたメモリセルアレイｌＩＣ１１１０の夫々は同様
にワード線ＷＬ及び共通入出力信号線Ｉｌｏの延在方向
において２分割される。この分割されたメモリセルアレ
イＩＩＡ〜１１Ｄの夫々は４［Ｍｂｉｔ］の容量で構成
される。 前記分割されたうちの２個のメモリセルアレイ１１Ａ、
１１Ｃの夫々の間、メモリセルアレイＩＩＢ、１１Ｄの
夫々の間には夫々Ｙデコーダ回路（ＹＤＥＣ）１２が配
置される０図示していないが１分割されたメモリセルア
レイＩＩＡ〜１１Ｄの夫々の一端側とＹデコーダ回路１
２との間にはセンスアンプ回路（ＳＡ）の一部が配置さ
れる。センスアンプ回路は相補型ＭＩＳＦＥＴ（０ＭＯ
８）で構成され、センスアンプ回路の一部はｎチャネル
ＭＩＳＦＥＴで構成される。センスアンプ回路の他部で
あるｐチャネルＭＩＳＦＥＴは前記メモリセルアレイ１
１Ａ〜１１Ｄの夫々の他端側に配置される。前記センス
アンプ回路はメモリセルアレイ１１Ａ〜１１Ｄの夫々に
延在する相補性データ線（２本のデータ線）ＤＬに接続
される６本実施例のＤ　ＲＡ　Ｍｌｏは、これに限定さ
れないが、フォールデッドビットライン方式（２交点方
式）で構成される。 ＤＲＡＭＩＯのメモリセルアレイ１１Ａ及び１１Ｃとメ
モリセルアレイＩＩＢ及びＩＩＤとの間にはアドレスバ
ッファ回路ＡＢを主体とする周辺回路（ＰＨ）１３が配
置される。つまり、周辺回路１３はＤＲＡＭｌｏのほぼ
中央部に配置される。メモリセルアレイ１１Ａ〜１１Ｄ
の夫々と周辺回路１３との間にはＸデコーダ回路（Ｘ　
Ｄ　Ｅ　Ｃ）及びワードドライバ回路（ＷＤ）１４が配
置される。ワードドライバ回路１４はメモリセルアレイ
１１Ａ〜ＩＩＤの夫々においてワードｊｌＷＬに接続さ
れる。 ＤＲＡＭＩＯのメモリセルアレイＩＩＡ、ＩＩＣの夫々
の上側、メモリセルアレイＩＩＢ、１１０の夫々の下側
にはメインアンプ回路（ＭＡＭＰ）１５及び出力バッフ
ァ回路（Ｄｏｕｔ　Ｂ）１６を主体とする周辺回路が配
置される。 前記メインアンプ回路１５は、メモリセルアレイ１１Ａ
〜１１Ｄ毎に配置され、結果的に４分割される。 前記出力バッファ回路１６はＤＲＡＭＩＯのメモリセル
アレイＩＩＡ、ＩＩＣの夫々の上側にメインアンプ回路
１５を介在させて配置される。この出力バッファ回路１
６は上側に配置されたメモリセルアレイ１１Ａ、ＩＩＧ
の夫々のメモリセル（Ｍ）の記憶情報を外部端子ＢＰ、
ボンディングワイヤＢＷの夫々を通してインナーリード
２Ａに出力する。同様に、出力バッファ回路１６はＤＲ
ＡＭｌｏのメモリセルアレイＩＩＢ、ＩＩＤの夫々の下
側にメインアンプ回路１５を介在させて配置される。こ
の出力バラフッ回路１６は下側に配置されたメモリセル
アレイＩＩＢ、１１Ｄの夫々の記憶情報を外部端子ＢＰ
、ボンディングワイヤＢＷの夫々を通してインナーリー
ド２Ａに出力する。つまり、出力バッファ回路１６はＤ
ＲＡＭＩＯの上辺側、下辺側の夫々において２個に分割
され、この分割された出力バッファ回路１６の夫々は共
通（１本）のインナーリード２Ａに接続される。このイ
ンナーリード２Ａは、前記第２図に示すように、ＤＲＡ
ＭＩＯの上辺側から下辺側に向って延在する、基準電源
電圧Ｖｓｓが印加されたインナーリード２Ａと動作電源
電圧Ｖｃｃが印加されたインナーリード２Ａ（バスバー
と称される）との間に、それらに平行に配置される。つ
まり、出力バッファ回路１６に接続されたインナーリー
ド２Ａは、第１図に示すように、ＤＲＡＭＩＯの中央部
分具体的にはＹデコーダ回路１２上又はその近傍を図中
上辺側から下辺側に向って延在する。 次に、前記ＤＲＡＭＩＯのメモリセルアレイ１１の具体
的な構成について、第３図（等価回路図）を用いて説明
する。この第３図に示す等価回路図は前記第１図に示す
ＤＲＡＭＩＯの左側に配置されたメモリセルアレイＩＩ
Ａ又はＩＩＢに対応する。ＤＲＡＭＩＧの右側に配置さ
れたメモリセルアレイ１１Ｃ又は１１Ｄは、左側に配置
されたメモリセルアレイ１１Ａ又はＩＩＢのＹデコーダ
回路１２を中心とした線対称で構成されるので、実質的
に同一であり、ここでの説明は省略する。 第３図に示すように、ＤＲＡＭＩＯのメモリセルアレイ
ＩＩＡ又は１１Ｂは、複数本の相補性データ線（ＤＬ、
ＤＬ）及び複数本のワード線ＷＬを配置する。相補性デ
ータ線ＤＬは、第３図中、横方向に延在し、縦方向に所
定ピッチで複数本配置される。 ワード線ＷＬは、縦方向に延在し、横方向に所定ピッチ
で複数本配置される。 相補性データ線ＤＬ、ワード線ＷＬの交差部の夫々には
１　［ｂｉｔ］の情報を記憶するメモリセルＭが配置さ
れる。メモリセルＭはメモリセル選択用ＭＩＳＦＥＴ（
ｎチャネル型）Ｑと情報蓄積用容量素子Ｃとの直列回路
で構成される。メモリセル選択用ｔＩｓＦＥＴＱの一方
の半導体領域は相補性データ線ＤＬ、他方の半導体領域
は情報蓄積用容量素子Ｃの一方の電極に夫々接続される
。メモリセル選択用ＭＩＳＦＥＴＱのゲート電極はワー
ド＃ＷＬに接続される。情報蓄積用容量素子Ｃの他方の
電極はプレート電位ＰＬＶ例えば１／２Ｖｃｃ電源電圧
に接続される。また、相補性データ線ＤＬ、冗長用ワー
ド線ＲＷＬの夫々の交差部には前記メモリセルＭと実質
的に同一構造の冗長用メモリセルＭが配置される。なお
、このメモリセルＭの具体的構造は１本願出願人により
先に出願された特願平１−６５８４９号に記載されるの
で、ここでの説明は省略する。 第３図中、相補性データ線ＤＬの右側の一端にはｎチャ
ネルＭＩＳＦＥＴで構成されるセンスアンプ回路ＳＡの
一部が接続される。相補性データ線ＤＬの左側の他端に
はｐチャネルＭＩＳＦＥＴで構成されるセンスアンプ回
路ＳＡの他部が接続される。センスアンプ回路ＳＡの一
部にはコそンソース信号Ｃ３（Ｖｃｃ）が供給され、セ
ンスアンプ回路ＳＡの他部にはコモンソース信号ＣＳ　
（Ｖｓｓ）が供給される。 前記相補性データ線ＤＬの一端側は、前記センスアンプ
回路ＳＡ、プリチャージ用ＭＩＳＦＥＴ、Ｙスイッチ用
ＭＩＳＦＥＴの夫々を通して共通入出力信号線Ｉｌｏに
接続される。 前記プリチャージ用ＭＩＳＦＥＴは、プリチャージ信号
ＰＣで制御され、相補性データ＠ＤＬにプリチャージ電
位ＨＶＣを供給する。このプリチャージ電位ＨＶＣは例
えば１　／　２　Ｍｃｃ電源電圧である。 前記共通人出力信号ＪＩＩｌｏは、メモリセルアレイＩ
ＩＡ〜１１Ｄの夫々毎において、複数本の相補性データ
線ＤＬに共通信号線として接続される。 共通入出力信号線Ｉｌｏは情報書込み用共通信号線ｌ（
情報入力用共通信号線）ＷＩｌｏ及び情報読出し用共通
信号線（情報出力用共通信号線）ＲＩｌｏで構成される
０本実施例のＤＲＡＭＩＯは４　［ｂｉｔ］入出力構成
なので、共通信号ＩＩＷＩｌｏ、共通信号線ＲＩｌｏの
夫々は４本づつ配置される。この共通入出力信号線Ｉｌ
ｏは、前記ワード線ＷＬの延在方向と同一縦方向に延在
し、前記第１図に示すように、メモリセルアレイＩＩＡ
〜ＩＩＤ毎に分割される。この分割された夫々の共通入
出力信号線Ｉｌｏの共通信号線ＷＩｌｏは、メモリセル
アレイＩＩＡ〜ＩＩＤ毎に分割されたメインアンプ回路
１５を介在させて図示しない入力バッファ回路に接続さ
れる。同様に、分割された夫々の共通入出力信号線Ｉｌ
ｏの共通信号線ＲＩｌｏは、メモリセルアレイＩＩＡ〜
ＩＩＤ毎に分割されたメインアンプ回路１５を介在させ
て前述の出力バッファ回路１６に接続される。 前記共通入出力信号線Ｉｌｏの共通信号線ＷＩｌｏ、前
記相補性データ線ＤＬの夫々は情報書込み用セレクト信
号ＷＹＳで制御されるＹスイッチ用ＭＩＳＦＥＴを介在
させて接続される。共通信号線ＲＩｌｏ、前記相補性デ
ータ線ＤＬの夫々は情報読出し用セレクト信号ＲＹＳで
制御されるＹスイッチ用ＭＩ　５ＦＥＴを介在させて接
続される。 このＹスイッチ用ＭＩＳＦＥＴは前記第１図に示すＹテ
コ−１回路１２で制御される。 前記ワード線ＷＬはワードドライバ回路及びＸデコーダ
回路１４で制御される。 次に、ＤＲＡＭＩＯの直接周辺回路、間接周辺回路のう
ち、−例としてメインアンプ回路１５及びその選択回路
について、簡単に説明する。メインアンプ回路１５は第
４図（等価回路図）に、メインアンプ選択回路は第５図
（等価回路図）に夫々示す。 第４図に示すように、メインアンプ回路１５は、相補型
ＭＩＳＦＥＴ、バイポーラトランジスタ、ダイオード素
子、抵抗素子及び容量素子を主体として構成される。こ
のメインアンプ回路１５は前述のメモリセルアレイ１１
Ａ〜１１Ｄの夫々に配置された共通入出力信号線Ｉｌｏ
の共通信号線ＲＩｌｏ（又はＷＩｌｏ）が接続される。 同第４図中、Ｒ３Ｄ、Ｒ８，Ｒ８の夫々は初段イコライ
ズ信号、ＡＸ、ＡＸの夫々はメインアンプ切換信号、Ｍ
ＬＴＤはメインアンプラッチ信号である。ＭＯ，ＭＯ。 ＭＥ、ＭＥの夫々は出力段イコライズ信号、ＭＡＳはメ
インアンプ起動信号、ＭＬＴはラッチ信号である。ＶＧ
はリミッタ電源であり、このリミッタ電源ＶＧは例えば
３［ｖ］である。 また、第５図に示すように、メインアンプ選択回路は、
同様に相補型ＭＩＳＦＥＴ、バイポーラトランジスタ等
を主体として構成されたＥＣＬ回路で構成される。同第
５図中、ＤＥはデータイネーブル信号、ＦＢは１　［ｂ
ｉｔコ又は４　［ｂｉｔ］出力構成の切換信号、ＡＺｉ
、ＡＺｊの夫々はアドレス選択信号である。ＤＳ、ＤＳ
の夫々はデータセレクト信号であり、このデータセレク
ト信号ＤＳは前述の出力バッファ回路１６を制御する。 次に、前述のＤ　ＲＡ　ＭＩＯの情報書込み動作、情報
読出し動作の夫々について、前記第１図乃至第３図を用
いて簡単に説明する。

【情報書込み動作】

まず、アドレスバッファ回路ＡＢからのアドレス信号に
基づき、４分割されたメモリセルアレイ１１Ａ〜１１Ｄ
のうち例えばメモリセルアレイＩＩＡを選択する。この
後、選択されたメモリセルアレイ１１Ａにおいて、アド
レス信号に基づき前記Ｘデコーダ回路及びワードドライ
バ回路１４を介在させて所定のワード線ＷＬを選択する
。このワード線ＷＬの選択により、ワード線ＷＬに接続
されたすべてのメモリセルＭが選択される。 次に、Ｙテコ−１回路１２で相補性データ線ＤＬを選択
し、この結果、選択された相補性データ線ＤＬと選択さ
れたワード線ＷＬとの交差部に配置されたメモリセルＭ
を選択する。この後、図示しない入力バッファ回路から
共通入出力信号線工１０の共通信号１１ＡＷＩ１０、選
択された相補性データ線ＤＬの夫々を通して１選択され
たメモリセルＭに情報が記憶される（書込まれる）。

【情報読出し動作】

まず、前述の情報書込み動作と同様に、アドレス信号に
基づき、例えばメモリセルアレイＩＩＡを選択し、所定
のワード線ＷＬを選択する。 次に、相補性データ、ｉ！ＤＬを選択してメモリセルＭ
を選択し、この選択されたメモリセルＭに記憶された情
報を相補性データ線ＯＬに読出す。相補性データ線に読
出された記憶情報は、センスアンプ回路ＳＡで増幅され
、共通入出力信号線工／○の共通信号線ＲＩｌｏを通し
てメインアンプ回路１５に出力される。メインアンプ回
路１５に出力された記憶情報は波形整形及び増幅され、
この記憶情報は出力バッファ回路１６、外部端子ＢＰ、
ボンディングワイヤＢＷの夫々を通してインナーリード
２Ａに出力される。前記第１図に示すように、分割され
たメモリセルアレイＩＩＡ〜１１Ｄの夫々において、選
択されたメモリセルＭの記憶情報は、選択されたメモリ
セルアレイ１１の近傍に配置された出力バッファ回路１
６を介在させて共通のインナーリード２Ａに出力される
。 情報読出し動作において、記憶情報のアクセス経路は、
第１図に矢印α、β、γの夫々に示すように、メモリセ
ルアレイＩＩＡ〜ＩＩＤの夫々において、ワード線ＷＬ
の選択方向（矢印α）、共通信号線ＲＩｌｏの記憶情報
の出力方向（矢印γ）の夫々が同一方向で行われる。こ
のため、相補性データ線ＤＬのアクセス経路を除き、ワ
ード線ＷＬのアクセス経路及び共通信号線ＲＩｌｏのア
クセス経路の総和は、メモリセルアレイＩＩＡ〜ＩＩＤ
の夫々において或はどのメモリセルＭを選択しても実質
的に等しくなる。このアクセス経路は、ワード線ＷＬ又
は共通信号線ＲＩｌｏの延在方向において。 メモリセルアレイ１１の長さにほぼ等しくなる。つまり
、メモリセルアレイ１１上において、アクセス経路に重
複がなくなる。 また、出力バッファ回路１６、外部端子ＢＰの夫々を通
して出力されるＤＲＡＭＩＯの記憶情報は、分割された
出力バッファ回路１６の夫々に共通のインナーリード２
Ａを通して出力される。明細書の末尾に掲載した第１表
に示すように、ＤＲＡＭＩＯのメモリセルアレイＩＩＡ
〜１１０の夫々に配置される共通入出力信号線Ｉｌｏは
アルミニウム配線又はアルミニウム合金配線で形成され
る。この共通入出力信号線Ｉｌｏは例えば２．５［μｍ
］程度の配線幅と　０．８［μｍ］程度の膜厚で形成さ
れる。 これに対して、インナーリード２Ａは、前述したように
Ｃｕ又はＣｕ系合金等の低抵抗値を有する材料で形成さ
れ、しかも例えば２５０［μｍ］程度のリード幅と２０
０Ｃμｍ］程度の厚さで形成される。すなわち、インナ
ーリード２Ａは共通入出力信号線Ｉｌｏに比べて約４０
０００分の１の抵抗比を有し、このインナーリード２Ａ
の抵抗値は実質的に無視できる範囲になる。つまり、第
１図に示すように、ＤＲＡＭＩＯの上側に配置されたメ
モリセルアレイ１１Ａ又はＩＩＧのメモリセルＭの記憶
情報を下側に配置されたメモリセルアレイ１１Ｂ、１１
Ｄの夫々の近傍を通して出力（矢印δ）する場合。 アクセス経路としては重複するが、抵抗値が極めて小さ
いので、高速で出力できる。なお、この効果は、メモリ
セルＭの情報書込み動作についても同様である。 このように、メモリセルアレイ１１内を延在するワード
線ＷＬ、相補性データ線ＤＬの夫々に接続されたメモリ
セルＭの記憶情報が、前記メモリセルアレイ１１内を延
在する複数本の相補性データ線ＤＬに共通に接続された
共通入出力信号線Ｉｌｏを通して伝達されるＤＲＡＭＩ
Ｏにおいて、前記メモリセルアレイ１１を前記共通入出
力信号線Ｉｌｏの延在方向に複数個に分割しく１１八〜
１１Ｄ）、この分割されたメモリセルアレイＩＩＡ〜Ｉ
ＩＤ毎に前記共通入出力信号線Ｉｌｏを複数本に分割す
る。この構成により、前記メモリセルアレイＩＩＡ〜１
１０毎に分割された共通入出力信号線Ｉｌｏの夫々゛に
付加される寄生容量を低減し、前記メモリセルＭの記憶
情報の伝達速度を速くすることができるので、動作速度
（アクセスタイム）の高速化を図ることができる。 また、前記複数本に分割された夫々の共通入出力信号線
Ｉｌｏは前記ワード線ＷＬの延在方向と同一方向に延在
されると共に前記相補性データ線ＤＬの延在方向と交差
する方向に延在され、前記ワード線ＷＬのメモリセルＭ
の選択方向（矢印α）と前記共通入出力信号線Ｉｌｏの
メモリセルＭの記憶情報の出力方向（矢印γ）とを前記
分割された夫々のメモリセルアレイＩＩＡ〜１１０にお
いて同一方向で構成する。この構成により、前記ワード
線ＷＬのメモリセルＭの選択距離と前記共通入出力信号
線Ｉｌｏの前記選択されたメモリセルＭの記憶情報の出
力距離との総和（アクセス経路の総和）が、前記分割さ
れたメモリセルアレイＩＩＡ−１１Ｄの夫々で及び分割
されたメモリセルアレイＩＩＡ〜ＬＩＤの夫々の間で均
一化されるので、動作速度の高速化を図ることができる
。 また、前記ＤＲＡＭＩＯの上側に配置されたメモリセル
アレイ１１Ａ及びＩＩＣとメモリセルアレイ１１Ｂ及び
ＩＩＤとの間にアドレスバッファ回路ＡＢを配置し、こ
のアドレスバッファ回路ＡＢが配置された側と反対側に
おいて前記メモリセルアレイ１１Ａ及びＩＩＧの端部、
メモリセルアレイ１１Ｂ及び１１Ｄの端部の夫々にメイ
ンアンプ回路１５、出力バッファ回路１６の夫々を分割
して配置する。この構成により、前記メインアンプ回路
１５、出力バッファ回路１６の夫々の面積に比べてアド
レスバフフッ回路ＡＢの面積が大きいので、前記メイン
アンプ回路１５、出力バッファ回路１６の夫々の方を分
割し、アドレスバフフッ回路ＡＢの面積を最小限にする
ことができ、集積度を向上することができる。 また、前記ＤＲＡＭＩＯのメモリセルアレイ１１内を延
在するワード線ＷＬ、相補性データ線ＤＬの夫々に接続
されたメモリセルＭが、前記メモリセルアレイ１１内を
延在する複数本の相補性データ線ＤＬに共通に接続され
た共−通入出力信号線Ｉｌｏ、出力バッファ回路１６の
夫々を順次介在させて前記ＤＲＡＭｌｏの外部端子ＢＰ
に接続され、この外部端子ＢＰとインナーリード（Ｄｏ
ｕｔ）２Ａとを接続する樹脂封止型半導体装置１におい
て、前記ＤＲＡＭＩＯのメモリセルアレイ１１を前記共
通入出力信号線Ｉｌｏの延在方向に複数個に分割しく１
１Ａ〜１１Ｄ）、この分割されたメモリセルアレイ１１
Ａ〜）ＩＤ毎に前記共通入出力信号線Ｉ１０＆複数本に
分割し、この分割された共通入出力信号線工／○毎に前
記出力バッファ回路１６、外部端子ＢＰの夫々を複数個
に分割する。この構成により、前記ＤＲＡＭｌｏの共通
入出力信号線Ｉｌｏの長さを分割で短くし、この共通入
出力信号線Ｉｌｏの長さを短くした分、この共通入出力
信号線Ｉｌｏに比べて抵抗値の小さいインナーリード２
ＡでメモリセルＭの記憶情報を伝達することができるの
で、記憶情報の伝達速度を速め、動作速度の高速化を図
ることができる。 また、前記インナーリード（Ｄｏｕｔ　）　２　Ａは、
前記分割された外部端子ＢＰの夫々と接続され、共通の
インナーリード２Ａとして構成される。この構成により
、前記インナーリード２Ａの本数を低減することができ
るので、樹脂封止型半導体装置１のリード本数（アウタ
ーリード２Ｂの本数、ピン数）を低減することができる
。 また、前記インナーリード（Ｄｏｕｔ　）　２　Ａは、
ＤＲＡＭＩＯのメモリセルアレイＩＩＡ〜１１Ｄが配置
された素子形成面上を延在するＬＯＣ構造で構成される
。この構成により、前記ＬＯＧ構造のインナーリード２
ＡはもともとＤＲＡＭＩＯの素子形成面上を延在する構
造であるので、前記インナーリード（Ｄｏｕｔ）２Ａに
相当する分、インナーリード２Ａの層数を低減し、樹脂
封止型半導体装ｗｌの構造を簡単化することができる。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。 例えば、本実施例の樹脂封止型半導体装置１に搭載され
たＤＲＡＭＩＯは動作速度の高速化に最適な相補型ＭＩ
ＳＦＥＴ及びバイポーラトランジスタで周辺回路を構成
する所謂Ｂｉ−ＣＭＯ８で構成されるが、これに限定さ
れず、本発明は、ＤＲＡＭＩＯの周辺回路を相補型ＭＩ
ＳＦＥＴで構成してもよい。 また、本発明は、ＤＲＡＭに限定されず、ＳＲＡＭ、Ｒ
ＯＭ等の半導体記憶装置、或はこれらの記憶回路を搭載
したゲートアレイ、マイクロコンピュータ等に適用する
ことができる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。 記憶回路を有する半導体集積回路装置において、動作速
度の高速化を図ることができる。 また、前記半導体集積回路装置において、動作速度の高
速化を図ると共に、高集積化を図ることができる。 また、前記半導体集積回路装置を搭載する樹脂封止型半
導体装置において、動作速度の高速化を図ることができ
る。 また、前記樹脂封止型半導体装置において、端子数を低
減することができる。 （第１表］ 図中、１・・・樹脂封止型半導体装置、２Ａ・・・イン
ナーリード、２Ｂ・・・アウターリード、３・・・樹脂
、ｌＯ・・・ＤＲＡＭ、１１・・・メモリセルアレイ、
１３・・・周辺回路、１５・・・メインアンプ回路、１
６・・・出力バッファ回路、ＷＬ・・・ワード線、ＤＬ
・・・相補性データ線。 Ｍ・・・メモリセル、Ｉｌｏ・・・共通入出力信号線で
ある。

Claims (1)

1. 【特許請求の範囲】 １、メモリセルアレイ内を延在するワード線、データ線
   の夫々に接続されたメモリセルの記憶情報が、前記メモ
   リセルアレイ内を延在する複数本のデータ線に共通に接
   続された共通入出力信号線を通して伝達される記憶回路
   を有する半導体集積回路装置において、前記メモリセル
   アレイが前記共通入出力信号線の延在方向に複数個に分
   割され、該分割されたメモリセルアレイ毎に前記共通入
   出力信号線が複数本に分割されたことを特徴とする半導
   体集積回路装置。 ２、前記複数本に分割された夫々の共通入出力信号線は
   前記ワード線の延在方向と同一方向に延在すると共に前
   記データ線の延在方向と交差する方向に延在し、前記ワ
   ード線のメモリセルの選択方向と前記共通入出力信号線
   のメモリセルの記憶情報の出力方向とが前記分割された
   夫々のメモリセルアレイ内において同一方向で構成され
   たことを特徴とする請求項１に記載の半導体集積回路装
   置。 ３、前記複数に分割されたメモリセルアレイ間にはアド
   レスバッファ回路が配置され、このアドレスバッファ回
   路が配置された側と反対側において前記分割されたメモ
   リセルアレイの夫々の端部にはメインアンプ回路、出力
   バッファ回路の夫々が分割されて配置されたことを特徴
   とする請求項１又は請求項２に記載の半導体集積回路装
   置。 ４、半導体集積回路装置の記憶回路のメモリセルアレイ
   内を延在するワード線、データ線の夫々に接続されたメ
   モリセルが、前記メモリセルアレイ内を延在する複数本
   のデータ線に共通に接続された共通入出力信号線、入出
   力バッファ回路の夫々を順次介在させて前記半導体集積
   回路装置の入出力用外部端子に接続され、この入出力用
   外部端子と入出力用リードとを接続する樹脂封止型半導
   体装置において、前記半導体集積回路装置のメモリセル
   アレイが前記共通入出力信号線の延在方向に複数個に分
   割され、該分割されたメモリセルアレイ毎に前記共通入
   出力信号線が複数本に分割され、該分割された共通入出
   力信号線毎に前記出力バッファ回路、入出力用外部端子
   の夫々が複数個に分割されたことを特徴とする樹脂封止
   型半導体装置。 ５、前記入出力用リードは、前記分割された入出力用外
   部端子の夫々と接続され、共通入出力用リードとして構
   成されたことを特徴とする請求項４に記載の樹脂封止型
   半導体装置。 ６、前記入出力用リードは、前記半導体集積回路装置の
   メモリセルアレイ上を延在するＬＯＣ構造で構成された
   ことを特徴とする請求項４又は請求項５に記載の樹脂封
   止型半導体装置。