JP2003281881A - 不揮発性強誘電体メモリ装置及びそのメインビットライン負荷制御部の駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 メインビットラインのセンシング電圧マージ
ンを向上させるための不揮発性強誘電体メモリ装置及び
そのメインビットラインとライン負荷制御部の駆動方法
を提供する。 【解決手段】 本発明による不揮発性強誘電体メモリ装
置の特徴は、メインビットライン負荷制御部を配置させ
た構成方法にあり、その実施形態による第１構成方法
は、メインビットラインに一端を接続させ、他端を「ハ
イ」レベル印加端に接続させ、少なくともサブセルアレ
イ部の上側領域と下側領域とに一つずつ配置することで
あり、第２構成方法は、メインビットライン負荷制御部
を前記サブセルアレイ部の最上側と最下側領域だけでな
く、前記サブセルアレイ部の中間領域にもう一つを配置
させることであり、第３構成方法は、メインビットライ
ン負荷制御部を前記サブセルアレイ部の最上側領域と最
下側領域に配置させるだけでなく、前記メインビットラ
イン負荷制御部の間に少なくとも二つ以上のサブセルア
レイ部が備えられるように、前記サブセルアレイ部の間
間に配置させることである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリに関
し、特に、不揮発性強誘電体メモリ装置およびそのメイ
ンビットラインのセンシング電圧マージンを向上させる
ことができるメインビットライン負荷制御部の駆動方法
に関する。

【０００２】

【従来の技術】一般的に不揮発性強誘電体メモリ、つま
りＦＲＡＭはＤＲＡＭ程度のデータ処理速度を有し、電
源のオフ時にもデータが保存される特性のため次世代記
憶素子として注目を浴びている。ＦＲＡＭはＤＲＡＭと
ほぼ同一構造を有する記憶素子であって、キャパシター
の材料として強誘電体を使用して強誘電体の特性である
高い残留分極を用いたものである。このような残留分極
の特性のため電界を除去してもデータが保存される。

【０００３】図１は一般的な強誘電体のヒステリシスル
ープを示す特性図である。図１に示すように、電界によ
り誘起された分極が電界を除去しても残留分極（又は自
発分極）の存在によって消滅されず、一定量（ｄ，ａ状
態）を維持していることが分かる。不揮発性強誘電体メ
モリセルはｄ，ａ状態をそれぞれ１，０に対応させ記憶
素子として応用したものである。

【０００４】図２は従来の不揮発性強誘電体メモリの単
位セル構成図を示すものである。図２に示すように、一
方向に形成されるビットラインＢ／Ｌと、そのビットラ
インと交差する方向に形成されるワードラインＷ／Ｌ
と、ワードラインに一定の間隔をおいてワードラインと
同一の方向に形成されるプレートラインＰ／Ｌと、ゲー
トがワードラインに連結され、ソースはビットラインに
連結されるトランジスタＴ１と、２端中第１端はトラン
ジスタＴ１のドレインに連結され、第２端はプレートラ
インＰ／Ｌに連結される強誘電体キャパシターＦＣ１と
で構成されている。

【０００５】従来の不揮発性強誘電体メモリ素子がメイ
ンビットラインだけでなく、メインビットラインに接続
されて配列されたサブビットラインをも備えている時、
メインビットライン負荷制御部はセンスアンプの近くに
配置する。

【０００６】このように構成された従来の不揮発性強誘
電体メモリ素子のデータ入／出力動作を以下に説明す
る。図３ａは従来の不揮発性強誘電体メモリ素子の書込
みモードの動作タイミング図であり、図３ｂは読出しモ
ードの動作タイミング図である。まず、書込みモードの
場合、外部から印加されるチップイネーブル信号ＣＳＢ
ｐａｄが「ハイ」から「ロー」に活性化され、同時に書
込みイネーブル信号ＷＥＢｐａｄが「ハイ」から「ロ
ー」に印加すると、書込みモードが始まる。次いで、書
込みモードでのアドレスデコードが始まると、ワードラ
インに印加されるパルスが「ロー」から「ハイ」に遷移
され、セルが選択される。

【０００７】このように、ワードラインが「ハイ」状態
を維持している間にプレートラインには順に所定幅の
「ハイ」信号と所定幅の「ロー」信号が印加される。そ
して、選択されたセルにロジック値「１」又は「０」を
書くために、ビットラインに書込みイネーブル信号ＷＥ
Ｂｐａｄに同期した「ハイ」又は「ロー」信号を印加す
る。すなわち、ビットラインに「ハイ」信号を印加し、
ワードラインに印加される信号が「ハイ」状態である期
間でプレートラインの信号が「ロー」に遷移されたと
き、強誘電体キャパシターにはロジック値「１」が記録
される。そして、ビットラインに「ロー」信号を印加す
ると、プレートラインに印加される信号が「ハイ」信号
のとき、強誘電体キャパシターにはロジック値「０」が
記録される。

【０００８】このような書込みモードの動作によりセル
に格納されたデータを読み出すための動作は以下の通り
である。外部からチップイネーブル信号ＣＳＢｐａｄが
「ハイ」から「ロー」に活性化されると、ワードライン
が選択される以前に全てのビットラインは等化信号によ
って「ロー」電圧に等電位化される。

【０００９】そして、各ビットラインを不活性化させた
後アドレスをデコードし、デコードされたアドレスによ
ってワードラインの「ロー」信号が「ハイ」信号に遷移
されセルが選択される。選択されたセルのプレートライ
ンに「ハイ」信号を印加すると、強誘電体キャパシター
（Ｆ１）に格納されたロジック値「１」に対応するデー
タを破壊させる。もし、強誘電体キャパシター（Ｆ１）
にロジック値「０」が格納されていれば、それに対応す
るデータは破壊されない。

【００１０】このように、破壊されたデータと破壊され
てないデータは前述したヒステリシスループの原理によ
って異なる値を出力し、センスアンプはロジック値
「１」又は「０」をセンシングする。すなわち、データ
が破壊された場合は、図１のヒシテリシスループのｄか
らｆに変更される場合であり、データが破壊されていな
い場合は、ａからｆに変更される場合である。したがっ
て、一定の時間が経過した後センスアンプがイネーブル
すると、データが破壊された場合は増幅されロジック値
「１」を出力し、データが破壊されてない場合はロジッ
ク値「０」を出力する。

【００１１】このように、センスアンプからデータを出
力した後に、それぞれのセルは元のデータに戻らなけれ
ばならないので、ワードラインに「ハイ」信号を印加し
た状態でプレートラインを「ハイ」から「ロー」に不活
性化させる。

【００１２】

【発明が解決しようとする課題】しかしながら、上記の
ような従来不揮発性強誘電体メモリ装置は次のような問
題がある。メインビットライン負荷制御部はセンスアン
プの近くに配置するので、メインビットライン自体の抵
抗成分によってメインビットラインセンシング電圧が減
少し、したがって、全体的なセンシングマージンが減る
という問題が生じる。

【００１３】そこで、本発明の目的は、メインビットラ
インのセンシング電圧マージンを向上させることができ
る不揮発性強誘電体メモリ装置及びそのメインビットラ
イン負荷制御部の駆動方法を提供することである。

【００１４】

【課題を解決するための手段】このような目的を達成す
るために、本発明の不揮発性強誘電体メモリ装置は、そ
れぞれ複数の単位セルを含む複数のサブセルアレイ部を
備えた複数のセルアレイ部と、前記セルアレイ部を通し
てカラム単位で一方向に配列された複数のメインビット
ラインと、前記単位セルの電圧が誘起されるように前記
単位セルの一端に連結され、前記メインビットラインと
同方向に構成され、選択的に前記メインビットラインに
接続される複数のサブビットラインと、一端は前記メイ
ンビットラインに接続され、他端は「ハイ」レベル印加
端に接続され、サブセルアレイ部の少なくとも最上部の
領域と最下部の領域とに一つずつ配置されたメインビッ
トライン負荷制御部と、前記メインビットラインの信号
を増幅させるセンスアンプから構成されたセンスアンプ
部と、ゲートが前記サブビットラインに接続され、ドレ
インは前記メインビットラインに接続され、ソースは接
地電圧端に接続されて前記サブビットラインから誘起さ
れた電圧に従って流れる電流量が変化し、前記メインビ
ットラインに伝達される電圧を変化させて、前記単位セ
ルのデータ値を電流センシングするために、サブビット
ライン当たり一つずつ備えられたスイッチングトランジ
スタと、を含むことを特徴とする。

【００１５】かかる構成を有する本発明の不揮発性強誘
電体メモリ装置のメインビットライン負荷制御部の駆動
方法は、複数の単位セルを備えた複数のサブセルアレイ
と、前記複数のサブセルアレイ部の少なくとも最上部と
最下部にメインビットライン負荷制御信号を受けて駆動
するメインビットライン負荷制御部が配置された複数の
セルアレイ部と、を含む不揮発性強誘電体メモリ装置の
メインビットライン負荷制御部の駆動方法であって、駆
動させるためのセル領域を選択する段階と、選択された
駆動セル領域にあるサブセルアレイ部に最も隣接した一
つのメインビットライン負荷制御部をターンオンさせる
か、駆動するセル領域にあるサブセルアレイ部に隣接し
た両側の二つのメインビットライン負荷制御部をターン
オンさせる段階とを備えることを特徴とする。

【００１６】以下、本発明のバックグラウンドを概略的
に説明する。

【００１７】本発明はサブビットライン（ＳＢＬ）とメ
インビットライン（ＭＢＬ）とから構成されたセルアレ
イ構造において、サブビットライン（ＳＢＬ）のセンシ
ング電圧をメインビットライン（ＭＢＬ）に連結された
ＮＭＯＳトランジスタの電流レベルに変化させる。この
変換されたＭＢＬ電流レベルは、ＭＢＬに連結された電
流負荷ＰＭＯＳ素子によってＭＢＬセンシング電圧を誘
起し、その誘起されたＭＢＬセンシング電圧をセンスア
ンプ（Ｓ／Ａ）の入力信号に活用する。ここで、メイン
ビットラインの負荷制御部の構成方法によってメインビ
ットラインセンシング電圧マージンの変化が発生する。
すなわち、メインビットライン負荷制御部をある位置に
どの様に配置するかによってメインビットラインセンシ
ング電圧のマージンが変わる。このように、メインビッ
トラインがメインビットライン負荷制御部の構成位置に
影響を受ける理由は、メインビットライン自体の抵抗成
分のためである。

【００１８】本発明はかかる抵抗成分の影響を最小化さ
せるために、メインビットライン負荷制御部をセンスア
ンプの周りに一つのみ設置するのではなく、セルアレイ
の間間に複数を設置して、セル動作と最も近接したメイ
ンビットライン負荷制御部のみを動作させ、メインビッ
トライン自体の抵抗成分の効果を効率よく減らせるよう
にしたものである。特に、この方法はメインビットライ
ンの自体抵抗が大きい場合に更に効果的である。

【００１９】上記説明したように、本発明はメインビッ
トライン抵抗成分によるメインビットラインセンシング
電圧の減少なく、ある位置でも等価のセンシングマージ
ンを確保できるようにするためのものである。

【００２０】

【発明の実施の形態】以下、添付の図面を参照して、本
発明の不揮発性強誘電体メモリ装置及びそのメインビッ
トライン負荷制御部の駆動方法を説明する。

【００２１】図４ａと図４ｂは本発明を適用した不揮発
性強誘電体メモリ装置の実施形態の構成図である。本発
明を適用させるための不揮発性強誘電体メモリ装置は、
図４ａに示すように、複数のセルアレイ部（４０_１〜
４０_ｎ）と、各セルアレイ部に対応する複数のカラム
セレクタ（４１_１〜４１_ｎ）と、複数のセルアレイ部
に共通に使用される一つのセンスアンプ部４２と、セン
スアンプ部４２内の複数のセンスアンプに共通に連結さ
れる一つの参照信号発生部４３と、各セルアレイのメイ
ンビットラインをプルアップさせるメインビットライン
プルアップ部４４とから構成されている。

【００２２】前記で一つのセルアレイ部は複数のサブセ
ルアレイ部で構成され、サブセルアレイ部には複数のメ
インビットラインと、メインビットライン当たり１本の
サブビットライン（図１２，１３参照）とを対応して構
成させている。各セルアレイ部のメインビットラインは
カラムセレクタ部内のカラムセレクタ（Ｃ／Ｓ）に一つ
ずつ対応して連結され、カラムセレクタを通過した出力
信号は共通の信号バスラインを介して共通のセンスアン
プ部４２内の各センスアンプに連結される。この際、セ
ンスアンプ部４２内のセンスアンプの数はシグナルバス
の数と同一である。

【００２３】上記のような不揮発性強誘電体メモリのア
レイは、図４ｂに示すように、共通のセンスアンプ部４
２と参照信号発生部４３を中心に上側と下側にそれぞれ
複数のセルアレイ部を配置させることができ、また、セ
ルアレイ部に対応するように、それぞれメインビットラ
インプルアップ部４７とカラムセレクタ４５を配置させ
ることができる。なお、本明細書において上下左右とか
の方向を示す用語はいずれも図面上のものであり絶対的
な方向を示すものではない。このとき、シグナルバスラ
インは上側セルアレイ部用と、下側セルアレイ部用にそ
れぞれセンスアンプの数と対応させて配置させる。

【００２４】次に、かかる不揮発性強誘電体メモリ装置
に本発明の実施形態を適用した構成を説明する。

【００２５】本発明は複数のサブセルアレイ部から構成
された各セルアレイ部の上下にメインビットライン負荷
制御部を配置したものである。まず、本発明の第１実施
形態によるセルアレイ部は、図５ａと図５ｂに示すよう
に、メインビットライン負荷制御部をセルアレイ部の上
側と下側とにそれぞれ一つずつ配置したものである。す
なわち、一番目のサブセルアレイ部（０）４８＿１に隣
接した上側に第１メインビットライン負荷制御部（０）
５１を配置させ、最後のサブセルアレイ部（ｎ）４８＿
ｎの下側に第２メインビットライン負荷制御部（１）５
２を配置させている。

【００２６】このとき、図５ｂに示すように、各メイン
ビットライン負荷制御部５１、５２はＰＭＯＳトランジ
スタで構成されるが、ドレイン端はメインビットライン
（ＭＢＬ）に接続され、ソース端は電源電圧（ＶＣＣ）
端やＶＰＰ印加端に接続され、ゲート端はそれぞれのメ
インビットライン負荷制御信号（ＭＢＬＣ（０）〜ＭＢ
ＬＣ（ｎ））が印加されるように構成される。

【００２７】各メインビットライン負荷制御部は、セン
シング時のメインビットライン負荷の役割を果たすため
のもので、メインビットラインセンシング電圧はメイン
ビットライン負荷抵抗と電流レベルにより決定される。

【００２８】図５ａ、ｂは図４ａの一番目のセルアレイ
部を例に示したものである。そして、図５ｂのサブセル
アレイ部の構成は図１１のオープンビットライン構造を
有するセルアレイを例に示したもの（後述する図１１の
構造において１本のメインビットラインを例に挙げて示
したもので、これを参照）である。

【００２９】本発明の第１実施形態では、上側と下側に
それぞれ形成された第１，第２メインビットライン負荷
制御部５１，５２を介して電流が上側の第４スイッチン
グトランジスタ（ＳＴ４）のソース端に集中される。

【００３０】次に、本発明の第２実施形態によるセルア
レイ部は、図６ａと図６ｂに示すように、メインビット
ライン負荷制御部をセルアレイ部の上下だけでなく中間
領域にもそれぞれ一つずつ設けて、全体で３つ設けたも
のである。すなわち、一番目のサブセルアレイ部（０）
４８＿１と隣接した上側に第１メインビットライン負荷
制御部（０）６１を配置させ、中間領域に第２メインビ
ットライン負荷制御部（１）６２を配置させ、最後のサ
ブセルアレイ部（ｎ）４８＿ｎと隣接した下側に第３メ
インビットライン負荷制御部（２）６３を配置させる。

【００３１】上記によれば、第１メインビットライン負
荷制御部（０）６１と第２メインビットライン負荷制御
部（１）６２との間と、第１メインビットライン負荷制
御部（０）６１と第２メインビットライン負荷制御部
（１）６２との間にはそれぞれ（ｎ＋１）／２のサブセ
ルアレイ部が構成されている。

【００３２】次に、本発明の第３実施形態によるセルア
レイ部は、図７ａと図７ｂに示すように、複数のサブセ
ルアレイ部の間に複数のメインビットライン負荷制御部
を備えたものである。すなわち、一番目のサブセルアレ
イ部（０）４８＿１と隣接した上側に第１メインビット
ライン負荷制御部（０）７１を配置させ、中間領域に第
ｋメインビットライン負荷制御部（ｋ）７２を配置さ
せ、最後のサブセルアレイ部（ｎ）４８＿ｎと隣接した
下側に第ｍメインビットライン負荷制御部（ｍ）７３を
配置させる。その際、各メインビットライン負荷制御部
の間には２つ以上のサブセルアレイ部を設ける。したが
ってｍ＜ｎである。

【００３３】説明したように、実施形態による各メイン
ビットライン負荷制御部は全てＰＭＯＳトランジスタか
ら構成されている。上記のようにメインビットライン負
荷制御部を配置させると、メインビットライン抵抗成分
によるメインビットラインセンシング電圧が減少せず
に、あらゆる位置で同じセンシングマージンを確保する
ことができる。

【００３４】次に、本発明の図４ａと図４ｂに示す各メ
インビットラインプルアップ制御部は、図８に示すよう
にＰＭＯＳトランジスタで構成され、そのドレイン端は
メインビットライン（ＭＢＬ）に連結され、ソース端は
電源電圧端に連結されている。ゲート端はメインビット
ラインプルアップ制御信号を受けるように構成されてい
るが、このゲート端にはＶＣＣ又はＶＰＰが供給され
る。このメインビットラインプルアップ部は、プリチャ
ージ時にメインビットラインをプルアップさせる役割を
果たす。

【００３５】次に、本発明の図４ａと図４ｂに示す各カ
ラムセレクタ（Ｃ／Ｓ）は、メインビットライン（ＭＢ
Ｌ）とデータラインとの間に電圧降下が起こらないよう
にするためのものであり、図９に示すように、ドレイン
端はメインビットラインに、ソース端はデータバスに連
結されたＮＭＯＳトランジスタとＰＭＯＳトランジスタ
とから構成されたトランスファゲートで構成されてい
る。

【００３６】上記したように、メインビットライン（Ｍ
ＢＬ）はカラムセレクタ（Ｃ／Ｓ）によってどのライン
が選択されるかが決定され、駆動されない間はメインビ
ットラインプルアップ部によりプルアップされる。

【００３７】次に、本発明のサブセルアレイ部の構成に
ついて説明する。

【００３８】図１０は本発明のサブセルアレイ部の第１
例による回路構成図であり、図１１は本発明のサブセル
アレイ部の第２例による回路構成図である。まず、サブ
セルアレイ部の第１例による回路構成は、電流量によっ
てセルのデータをセンシングするように構成されたもの
で、折り返しビットライン構造として構成され、２本の
ワードラインがその間に１本のプレートラインを共有す
るように構成されている。

【００３９】図１０では各サブセルアレイ部をｎ＋１ロ
ー（Ｒｏｗ）とｎ＋１カラム（Ｃｏｌｕｍｎ）とで構成
した場合を例にして示す。各サブセルアレイ部はそれぞ
れのローとカラム方向に複数のセルが構成されている。
各ロー方向には２列のカラムに一つの単位セルが配置さ
れ、各カラム方向にも２行のローに一つの単位セルが配
置される。したがって、１本のワードラインと１本のプ
レートラインとが活性化されると、奇数番目のビットラ
インか偶数番目のビットラインのいずれかのラインに連
結されたセルのみが選択され、選択されていない偶数／
奇数ビットラインは参照信号ラインとして使用される。

【００４０】各サブセルアレイ部には、一方向に配列さ
れた複数のメインビットライン（ＭＢＬ＜０＞，ＭＢＬ
＜１＞，…，ＭＢＬ＜ｎ＞）があり、各カラムに配置さ
れた単位セルと連結されるように、メインビットライン
（ＭＢＬ＜０＞，ＭＢＬ＜１＞，…，ＭＢＬ＜ｎ＞）と
同方向に配列されたサブビットライン（ＳＢＬ＜０＞，
ＳＢＬ＜１＞，…，ＳＢＬ＜ｎ＞）がある。そして、メ
インビットライン（ＭＢＬ＜０＞，ＭＢＬ＜１＞，…，
ＭＢＬ＜ｎ＞）と直交する方向に複数のワードラインと
複数のプレートラインとが備えられている。この際、２
本のワードライン毎にその間に１本のプレートラインが
共有され配列されている。すなわち、カラム方向に隣接
している単位セルは１本のプレートラインを共有してい
る。

【００４１】そして、いずれもワードラインとプレート
ラインとに同方向に配列された、サブビットラインプル
ダウン信号（ＳＢＰＤ）印加ラインと、サブビットライ
ンプルアップ信号（ＳＢＰＵ）印加ラインと、第１サブ
ビットラインスイッチ信号（ＳＢＳＷ１）印加ライン
と、左／右の第２サブビットラインスイッチ信号（ＳＢ
ＳＷ２＿Ｌ，ＳＢＳＷ２＿Ｒ）印加ラインとがある。

【００４２】そして、ＳＢＰＤ，ＳＢＰＵ、ＳＢＳＷ
１，ＳＢＳＷ２＿Ｌ，ＳＢＳＷ２＿Ｒ印加ラインからの
制御を受け、１本のメインビットラインと１本のサブビ
ットラインとに対応して構成され、選択されたセルがメ
インビットラインと連結されるか、それともサブビット
ラインに連結されるかの可否を制御し、選択されたセル
の強誘電体キャパシタに伝達される電圧を制御するスイ
ッチング制御部（１００，１０２，…）を含んでいる。
このスイッチング制御部１００はそれぞれ第１，２，３
スイッチングトランジスタ（ＳＴ１，ＳＴ２，ＳＴ３）
で構成される。

【００４３】第１スイッチングトランジスタ（ＳＴ１）
はゲートがＳＢＳＷ１印加ラインに連結され、一方の電
極と他方の電極がそれぞれメインビットラインとサブビ
ットラインに連結される。第２スイッチングトランジス
タ（ＳＴ２）はゲートがＳＢＳＷ２＿Ｌ又はＳＢＳＷ２
＿Ｒ印加ラインに連結され、一方の電極はサブビットラ
インに連結され、他方の電極はＳＢＰＵ印加ラインに連
結される。そして、第３スイッチングトランジスタ（Ｓ
Ｔ３）はゲートがＳＢＰＤ印加ラインに連結され、一方
の電極はサブビットラインに連結され、他方の電極は接
地電圧（ＶＳＳ）端に連結される。

【００４４】さらに本サブセルアレイ部は、ゲート端が
サブビットラインに連結され、ドレイン端とソース端は
それぞれメインビットライン（ＭＢＬ）と、第５スイッ
チングトランジスタ（ＳＴ５）を介して接地（ＶＳＳ）
ラインとに連結されるＮＭＯＳトランジスタから構成さ
れた第４スイッチングトランジスタ（ＳＴ４）が設けら
れている。この際、第４スイッチングトランジスタ（Ｓ
Ｔ４）は各サブビットライン当たり一つずつ構成されて
いる。

【００４５】各サブセルアレイ部のサブビットラインに
は、セルに格納されたデータに対応する電圧が伝達され
る。この電圧はサブビットラインを介してＮＭＯＳトラ
ンジスタで構成された第４スイッチングトランジスタの
ゲート電極に印加される。

【００４６】前記したように、セルに格納されたデータ
に対応する電圧の大きさに従って第４スイッチングトラ
ンジスタに流れる電流値が変化し、これにより、第４ス
イッチングトランジスタのドレイン端に連結されたメイ
ンビットラインの電圧を参照信号値と比較して、セルの
データをセンシングすることができる。そして、複数の
サブビットライン（ＳＢＬ）の中で選択的に１回の動作
時に１本のサブビットライン（ＳＢＬ）を連結できるよ
うにする。

【００４７】すなわち、複数のサブビットラインの何れ
か一つを選択するためのＳＢＳＷ１信号の中一つのみを
活性化させ、何れか１本のサブビットラインを選択す
る。これにより、ビットラインにかかる負荷を１本のサ
ブビットラインの負荷の水準に減らすことができる。

【００４８】ＳＢＰＤ信号は、第３スイッチングトラン
ジスタ（ＳＴ３）をオンとさせて、サブビットライン
（ＳＢＬ）を接地へ接続し、ＳＢＬの信号レベルを接地
電圧レベルとするためのものである。ＳＢＰＵ信号はＳ
ＢＬに供給する電圧を調整する信号である。低電圧では
「ハイ」電圧発生時にＶＣＣ電圧より高い電圧を生成し
て供給する。また、ＳＢＳＷ２＿ＬとＳＢＷ２＿Ｒ信号
はＳＢＰＵとＳＢＬ間の信号の流れを調整するスイッチ
ングとしての役割を果たす。そして、それぞれのＳＢＬ
には複数のセルが連結されている。

【００４９】また、データ書込み時の電流漏洩を防止す
るように、ＮＭＯＳトランジスタで構成された第５スイ
ッチングトランジスタ（ＳＴ５）が備えられている。こ
の第５スイッチングトランジスタ（ＳＴ５）はゲート端
がメインビットラインスイッチング信号（ＭＢＳＷ）が
入力されるように連結され、ドレイン端が第４スイッチ
ングトランジスタ（ＳＴ４）の各ソース端に共通に連結
されており、ソース端が接地電圧端（ＶＳＳ）に連結さ
れている。サブセルアレイ部当たり一つが備えられてい
る。

【００５０】次に、本発明のサブセルアレイ部の第２例
による回路構成について説明する。

【００５１】サブセルアレイ部の第２例による回路構成
は、図１１に示すように、ワードラインとプレートライ
ンとが一つずつ対を成して配列され、各セルがワードラ
インとプレートライン対とサブビットラインとに一つず
つ形成されており、各スイッチング制御部の第２スイッ
チングトランジスタ（ＳＴ２）のゲートが一つの第２サ
ブビットラインスイッチング信号（ＳＢＳＷ２）印加ラ
インの制御を受けて動作するように配列されることを除
いては、サブセルアレイ部の第１例による回路構成と同
様である。

【００５２】前記のように、サブセルアレイ部の第２例
による回路は、ビットラインを中心に折ったときに、各
単位セルが重なるように配列された階層的なオープンビ
ットラインセル構造を有する。

【００５３】次に、本発明の不揮発性強誘電体メモリ装
置のメインビットライン負荷制御部の駆動方法について
説明する。この駆動方法をメインビットライン負荷制御
部の駆動電流パス形態に従って説明する。

【００５４】本発明の実施形態によるセルアレイの構成
を用いた駆動電流パスの形成方法の説明に先立って、駆
動電流のパスが形成される二つの方法について簡単に説
明する。第１例は、駆動セルがある領域に最も隣接した
メインビットライン負荷制御部の一つのみをターンオン
させることであり、第２例は駆動セルの領域に隣接した
二つの上，下側のメインビットライン負荷制御部を共に
ターンオンさせる方法である。

【００５５】次に、各セルアレイ部でメインビットライ
ン負荷制御部の配置による駆動電流パスの形成例を説明
する。

【００５６】図１２ａは本発明の第１実施形態による構
造でメインビットライン負荷制御部の第１駆動方法によ
る駆動電流形成の例示図であり、図１２ｂ、図１２ｃ、
図１２ｄは本発明の第１実施形態による構造でメインビ
ットライン負荷制御部の第２駆動方法による駆動電流形
成の例示図である。

【００５７】図１３ａは本発明の第２実施形態による構
造でメインビットライン負荷制御部の第１駆動方法によ
る駆動電流形成の例示図であり、図１３ｂは本発明の第
２実施形態による構造でメインビットライン負荷制御部
の第２駆動方法による駆動電流形成の例示図である。

【００５８】本発明の第１実施形態による構造で第１方
法による駆動電流のパスは、図１２ａに示すように、メ
インビットラインと連結された上側のセル領域を駆動す
る場合、これに最も隣接した第１メインビットライン負
荷制御部５１の一つのみをターンオンさせて形成させ
る。このとき、電流パスは、第１メインビットライン負
荷制御部５１を介して上側のセル領域にある第４スイッ
チングトランジスタ（ＳＴ４）のドレイン方向に形成さ
れる。

【００５９】すなわち、１本のサブビットラインに沿っ
た全体のセル領域を１／２に分けて上側のセル領域を駆
動すると、第１メインビットライン負荷制御部５１をタ
ーンオンさせ、下側のセル領域を駆動すると、第２メイ
ンビットライン負荷制御部５２をターンオンさせる。

【００６０】次に、本発明の第１実施形態による構造で
第２方法による駆動電流のパスは、図１２ｂ，図１２
ｃ、図１２ｄに示すように、上、下双方の第１，第２メ
インビットライン負荷制御部５１，５２を共にターンオ
ンさせて形成される。第１，第２メインビットライン負
荷制御部５１，５２は、セル駆動領域に関係なく共にタ
ーンオンさせたもので、各電流パスは違っても流れる電
流の平均値は同一である。

【００６１】以下より詳しく説明する。図１２ｂは最も
上のセル領域を駆動する時のもので、このとき、電流パ
スは各第１，第２メインビットライン負荷制御部５１，
５２から最も上のセル領域の第４スイッチングトランジ
スタ（ＳＴ４）のドレイン端の方向に形成されるもの
で、この際、第１メインビットライン負荷制御部５１を
介して流れる電流が大きく、第２メインビットライン負
荷制御部５２を介して流れる電流は小さい。

【００６２】そして、図１２ｃは最も下のセル領域を駆
動するときの状態を示すもので、このとき、電流パスは
各第１，第２メインビットライン負荷制御部５１，５２
で最も下のセル領域の第４スイッチングトランジスタ
（ＳＴ４）のドレイン端の方向に形成される。このと
き、第１メインビットライン負荷制御部５１を介して流
れる電流が小さく、第２メインビットライン負荷制御部
５２を介して流れる電流は大きい。

【００６３】そして、図１２ｄは中間のセル領域を駆動
する時を示すもので、この際、電流パスは各第１，第２
メインビットライン負荷制御部５１，５２で中間に位置
するセル領域の第４スイッチングトランジスタ（ＳＴ
４）のドレイン端方向に形成されるが、そのとき、第
１，第２メインビットライン負荷制御部５１，５２を介
して流れる電流の大きさは同一である。すなわち、最上
側と最下側とその中間領域のセル領域のどのセルが駆動
しても、第１，第２メインビットライン負荷制御部５
１，５２が共に駆動する。

【００６４】このように、第１，第２メインビットライ
ン負荷制御部５１，５２を常に共に駆動させることによ
り、各セル領域に流れる電流の和は互いに類似となるか
ら、セル駆動領域が異なってもメインビットラインセン
シング電圧のマージンを同じように維持させることがで
きる。

【００６５】本発明の第２実施形態による構造で第１方
法による駆動電流のパスは、図１３ａに示すように、駆
動セル領域を基準に最も近接している一つのメインビッ
トライン負荷制御部をターンオンさせ、その他のメイン
ビットライン負荷制御部はターンオフさせる。

【００６６】図１３ａでは下側のサブセルアレイ部のセ
ルを駆動する場合の例であって、第３メインビットライ
ン負荷制御部６３がターンオンさせられた例を示すもの
で、この際、電流パスは第１メインビットライン負荷制
御部６３で下側のサブセルアレイ部の方向に現れる。す
なわち、図示していないが、本発明の第２実施形態によ
る構造でサブセルアレイ領域を３等分して、上側の１／
３の領域のサブセルアレイ部を駆動すると、第１メイン
ビットライン負荷制御部６１のみ駆動させ、中間部の１
／３の領域のサブセルアレイ部を駆動すると、第２メイ
ンビットライン負荷制御部６２のみ駆動させ、下側の１
／３の領域のサブセルアレイ部を駆動すると、第３メイ
ンビットライン負荷制御部６３のみ駆動させる。

【００６７】そして、本発明の第２実施形態による構造
で第２方法による駆動電流のパスは、図１３ｂに示すよ
うに、駆動セル領域の上下に近接している２つのメイン
ビットライン負荷制御部をターンオンさせ、その他のメ
インビットライン負荷制御部はターンオフさせる。

【００６８】図１３ｂでは上側のサブセルアレイ部のセ
ルを駆動する場合、第１，第２メインビットライン負荷
制御部６１，６２がターンオンされた例を示すもので、
この際、電流パスは第１，第２メインビットライン負荷
制御部６１，６２でセルが駆動しているサブセルアレイ
部の方向に現れる。すなわち、サブセルアレイ部の領域
を１／２に分けて、上側の領域を駆動するとき、第１，
第２メインビットライン負荷制御部６１，６２をターン
オンさせ、下側のサブセルアレイ領域を駆動するとき、
第２，第３メインビットライン負荷制御部６２，６３を
ターンオンさせる。

【００６９】また、図示していないが、本発明の第３実
施形態による構造でも本発明の第２実施形態による構造
と同様に、二つの方法によってメインビットライン負荷
制御部のターンオン／ターンオフを制御して電流パスを
形成させる。すなわち、一番目に駆動するサブセルアレ
イ部に最も隣接した一つのメインビットライン負荷制御
部のみをターンオンさせ、二番目に駆動するサブセルア
レイ部に隣接した両側の２つのメインビットライン負荷
制御部をターンオンさせる。

【００７０】次に、図１４と図１５を参照して、本発明
による不揮発性強誘電体メモリ装置の書込み動作／読出
し動作について説明する。図１４は本発明による不揮発
性強誘電体メモリ装置の書込み動作タイミング図であ
り、図１５は本発明による不揮発性強誘電体メモリ装置
の読出し動作タイミング図である。

【００７１】本発明はＦＲＡＭメモリのセルアレイで、
セルアレイを複数のサブセルアレイ部に分けて、サブビ
ットラインとメインビットラインとを備えたものであ
る。特に、セルに誘起された電圧をサブビットラインを
介して第４スイッチング（ＳＴ４）のゲート端に印加す
ることにより、セルデータ値に従って第４スイッチング
トランジスタ（ＳＴ４）に流れる電流値を変えるように
して、第４スイッチングトランジスタ（ＳＴ４）のドレ
イン端に連結されたメインビットライン電圧を参照信号
値と比較してセンシングする。

【００７２】以下、本発明による不揮発性強誘電体メモ
リ装置の書込み動作をタイミング図を参照して説明す
る。

【００７３】セル動作の一サイクルは、アクティブ区間
とプリチャージ区間とに分けることができ、アクティブ
区間はＣＳＢが「ロー」レベルの時であり、プリチャー
ジ区間はＣＳＢが「ハイ」レベルの時である。

【００７４】全体の動作タイミングをｔ０〜ｔ７区間に
分けて説明する。ｔ０はプリチャージ区間であり、ｔ１
〜ｔ７は連続するアクティブ区間である。

【００７５】まず、図１４に示すように、ｔ０区間はア
クティブ区間の前のプリチャージ区間であって、サブビ
ットライン（ＳＢＬ）を０Ｖにするために、サブビット
ラインプルダウン（ＳＢＰＤ）印加ラインにＶＣＣを印
加する。このとき、ワードライン（ＷＬ）、プレートラ
イン（ＰＬ）、サブビットライン第１，第２スイッチ信
号（ＳＢＳＷ１，ＳＢＳＷ２）印加ライン、サブビット
ラインプルアップ信号（ＳＢＰＵ）印加ライン、センス
アンプイネーブル信号（ＳＥＮ）印加ライン、メインビ
ットラインプルアップ制御信号（ＭＢＰＵＣ）印加ライ
ン、カラムセレクタのＮＭＯＳトランジスタを制御する
ＣＳＮ（図９参照）には０Ｖ電圧を印加する。そして、
サブビットラインプルダウン（ＳＢＰＤ）とメインビッ
トライン負荷制御信号（ＭＢＬＣ）印加ラインには「ハ
イ」レベルの電圧を印加する。

【００７６】その後、ｔ１区間はアクティブ区間が始ま
る区間であって、ＣＳＢ印加ライン、ＳＢＰＤ印加ライ
ン、メインビットライン負荷制御信号（ＭＢＬＣ）印加
ラインは「ハイ」から「ロー」に遷移させ、メインビッ
トラインプルアップ制御信号（ＭＢＰＵＣ）を「ハイ」
に遷移させ、その他の印加ラインはｔ０区間の信号を維
持する。

【００７７】そして、ｔ２区間にはワードライン（Ｗ
Ｌ）とプレートライン（ＰＬ）にはＶＰＰ電圧を印加
し、その他の印加ラインはｔ１区間の電圧を維持する。
これにより、サブビットライン（ＳＢＬ）は「ハイ」レ
ベルとなり、これにより、第４スイッチングトランジス
タ（ＳＴ４）がターンオンされて、メインビットライン
（ＭＢＬ）はサブビットライン（ＳＢＬ）に対応する
「ロー」レベルに落ちる。

【００７８】ｔ３区間にはＷＬとＰＬはＶＰＰを維持
し、センスアンプはＳＥＮにＶＣＣを印加してイネーブ
ルさせ、他の印加ラインはｔ２区間の信号を維持させ
る。前記でｔ２，ｔ３区間はＳＴ４がターンオンされる
区間であって、センシング動作が行われる区間である。

【００７９】ｔ４区間にはワードライン（ＷＬ）はＶＰ
Ｐを維持し、プレートライン（ＰＬ）はＶＰＰから０Ｖ
に遷移させ、サブビットライン第２スイッチ信号（ＳＢ
ＳＷ２）印加ラインは０ＶからＶＰＰに遷移させ、サブ
ビットラインプルアップ（ＳＢＰＵ）印加ラインは０Ｖ
を維持して、サブビットライン（ＳＢＬ）をローレベル
（０Ｖ）に戻す。ＳＢＳＷ２をｔ４区間に予めＶＰＰに
遷移させる理由は、アクティブ区間の中ｔ５区間にワー
ドラインとＳＢＳＷ２を２ＶＰＰにセルフブーストさせ
て、全単位セルの強誘電体キャパシタにロジック１のデ
ータを書込むためである。

【００８０】次に、ｔ５区間は全セルにロジック「１」
データを書き込む区間であって、ｔ４区間でＳＢＳＷ２
がＶＰＰであり、ＳＢＰＵが０Ｖであり、ＳＢＬがフロ
ートされている時、ＳＢＰＵをＶＰＰに遷移させるとＳ
ＢＬはＶＰＰに遷移し、ＳＢＳＷ２とＷＬは２ＶＰＰに
セルフブーストされる。これにより、ＳＢＬのＶＰＰ信
号を受けて選択されたセルの強誘電体キャパシタにはＶ
ＰＰが伝達される。ｔ４区間で、メインビットラインス
イッチング信号（ＭＢＳＷ）は「ロー」レベルに遷移さ
れ、ＳＴ５がオフとなる。

【００８１】ｔ４とｔ５区間の間ＣＳＮを「ロー」レベ
ルに遷移させ、データバスのデータとは関係なくメイン
ビットライン負荷制御信号（ＭＢＬＣ）印加ラインの
「ロー」信号を用いてメインビットラインを「ハイ」レ
ベルにプルアップさせる。このＭＢＬＣ印加ラインの
「ロー」信号によってターンオンさせるメインビットラ
イン負荷制御部は、駆動電流パスの形成で説明したよう
に、選択されたセルのあるサブセルアレイ部に最も隣接
した一つのメインビットライン負荷制御部であるか、あ
るいは選択されたセルのあるサブセルアレイ部に隣接し
た両側の二つのメインビットライン負荷制御部である。

【００８２】ｔ６区間はロジック「０」データを書き込
む区間である。書込み動作を行う前にメインビットライ
ン負荷制御信号（ＭＢＬＣ）印加ラインに「ハイ」レベ
ルを印加して、メインビットライン負荷制御部をターン
オフさせる。このとき、ＷＬは２ＶＰＰのまま、ＰＬは
ＶＰＰ、ＳＢＳＷ１はＶＣＣ、ＳＢＳＷ２は０Ｖに遷移
され、ＳＢＰＵはＶＰＰレベルを維持し、ＳＥＮはＶＣ
Ｃレベルを維持する。

【００８３】前記したように、ＳＢＳＷ１はこれまでの
区間の間０Ｖを維持していた後、「０」データを書込む
ｔ６区間にのみＶＣＣレベルに遷移され、第１スイッチ
ングトランジスタ（ＳＴ１）（図１０，図１１参照）を
ターンオンさせる。このとき、選択された単位セルのト
ランジスタはターンオンされた状態であるので、ＰＬの
ＶＰＰレベルへの遷移でそのトランジスタに接続されて
いたキャパシタの電荷がＳＴを１介してＭＢＬからセン
スアンプへと放電される。すなわち、「０」データが書
き込まれる。

【００８４】また、第１スイッチングトランジスタ（Ｓ
Ｔ１）はターンオンされているので、サブビットライン
（ＳＢＬ）を介してセルにメインビットライン（ＭＢ
Ｌ）の０Ｖが書込みされる。このように、サブビットラ
イン（ＳＢＬ）はセルから電圧が誘起され、この電圧を
第４スイッチングトランジスタに印加することにより、
メインビットラインに０Ｖを伝達し、ＳＴ１を介してセ
ルにロジック０を書込むことができる。

【００８５】次に、ｔ７区間はｔ０区間と同状態を現
す。

【００８６】前記動作でＳＢＰＵの「ハイ」電圧をＶＣ
Ｃ以上に昇圧した電圧を使用することにより、低電圧動
作モードでセルに使用する電圧が高められるので、１．
０Ｖ以下の低電圧でも動作が可能である。また、従来セ
ンスアンプ増幅後に続けられる「ハイ」データの補強に
必要な時間を、電流パスにより除去することができるの
で、セル動作タイムとサイクルタイムを減らすことがで
きる。また、メインビットライン（ＭＢＬ）に電流セン
シングを用いることにより、メインビットラインのキャ
パシタンス負荷が大きくてもセンシングマージンが良
く、メインビットライン自体のキャパシタンスミスマッ
チがあってもセンシングマージンが優秀である。

【００８７】以下、本発明による不揮発性強誘電体メモ
リ装置の読出し動作をタイミング図を参照して説明す
る。

【００８８】本発明の読出し動作は、書込みイネーブル
バー信号（／ＷＥ）が動作の間中連続してＶＣＣを出力
し続けること、データをセルに書込むのではなく、セル
のデータがデータバスに出力されるということを除いて
は書込み動作とほぼ一致している。

【００８９】本発明のセルデータが「１」と「０」であ
る時における読出し動作について説明する。まず、セル
のデータが「ハイ」であれば、センシング時にＳＢＬの
電圧が高いレベルになることにより、第４スイッチング
トランジスタ（ＳＴ４）の電流が大きくなって、参照信
号レベルよりメインビットラインの電圧レベルが低くな
る。

【００９０】逆に、セルのデータが「０」であれば、読
出し時にＳＢＬの電圧が低いレベルであることにより、
第４スイッチングトランジスタの電流が少なくなり、参
照信号レベルよりメインビットラインの電圧レベルが高
くなる。すなわち、ｔ６区間にＳＢＳＷ１がＶＣＣとな
り、第１スイッチングトランジスタがターンオンされて
いる間に、フィードバックループによってＳＢＬとＭＢ
Ｌとにそれぞれ０Ｖを加えることにより、メモリセルに
０が再格納される。

【００９１】前記再格納動作を行う前にｔ４とｔ５区間
にＣＳＮを「ロー」レベルに遷移させて、データバスの
データとは関係なくメインビットライン負荷制御信号
（ＭＢＬＣ）印加ラインの「ロー」信号を用いて、メイ
ンビットラインを「ハイ」レベルにプルアップさせる。

【００９２】

【発明の効果】以上説明したように、本発明の不揮発性
強誘電体メモリ装置及びそのメインビットライン負荷制
御部の駆動方法によれば、メインビットライン負荷制御
部セルアレイの間に複数設置して、セル動作と最も近接
したメインビットライン負荷制御部のみを動作させるこ
とで、メインビットライン自体の抵抗成分を効率よく減
らすことができる。したがって、メインビットライン抵
抗成分によるメインビットラインセンシング電圧が減少
せず、ある位置においても等価のセンシングマージンを
確保することができる。

【図面の簡単な説明】

【図１】一般的な強誘電体のヒステリシスループ特性図
である。

【図２】一般的な強誘電体メモリの単位セル構成図であ
る。

【図３】強誘電体メモリの書込みモード（ａ）と読出し
モード（ｂ）の動作タイミング図である。

【図４ａ】本発明を適用するための不揮発性強誘電体メ
モリ装置の構成図である。

【図４ｂ】本発明を適用するための不揮発性強誘電体メ
モリ装置の構成図である。

【図５ａ】本発明の第１実施形態によるセルアレイ部の
概略的な構成図である。

【図５ｂ】図５ａの回路構成図である。

【図６ａ】本発明の第２実施形態によるセルアレイ部の
概略的な構成図である。

【図６ｂ】図６ａのブロック構成図である。

【図７ａ】本発明の第３実施形態によるセルアレイ部の
概略的な構成図である。

【図７ｂ】図７ａのブロック構成図である。

【図８】メインビットラインプルアップ制御部の回路図
である。

【図９】カラムセレクタの回路図である。

【図１０】本発明のサブセルアレイ部の第１実施形態に
よる回路構成図である。

【図１１】本発明のサブセルアレイ部の第２方法による
回路構成図である。

【図１２ａ】本発明の第１実施形態による構造でメイン
ビットライン負荷制御部の第１駆動方法による駆動電流
形成の例示図である。

【図１２ｂ】本発明の第１実施形態による構造でメイン
ビットライン負荷制御部の第２駆動方法による駆動電流
形成の例示図である。

【図１２ｃ】本発明の第１実施形態による構造でメイン
ビットライン負荷制御部の第２駆動方法による駆動電流
形成の例示図である。

【図１２ｄ】本発明の第１実施形態による構造でメイン
ビットライン負荷制御部の第２駆動方法による駆動電流
形成の例示図である。

【図１３ａ】本発明の第２実施形態による構造でメイン
ビットライン負荷制御部の第１駆動方法による駆動電流
形成の例示図である。

【図１３ｂ】本発明の第２実施形態による構造でメイン
ビットライン負荷制御部の第２駆動方法による駆動電流
形成の例示図である。

【図１４】本発明による不揮発性強誘電体メモリ装置の
書込み動作タイミング図である。

【図１５】本発明による不揮発性強誘電体メモリ装置の
読出し動作タイミング図である。

【符号の説明】

４０，４６：セルアレイ部 ４１，４５：カラムセレクタ ４２：センスアンプ ４３：参照信号発生部 ４４，４７：メインビットラインプルアップ部 １００，１０１，１１０，１１１：スイッチング制御部 ５１，６１，７１：第１メインビットライン負荷制御部 ５２，６２：第２メインビットライン負荷制御部 ６３：第３メインビットライン負荷制御部 ７２：第Ｋメインビットライン負荷制御部 ７３：第ｍメインビットライン負荷制御部

Claims (20)

【特許請求の範囲】
1. 【請求項１】 それぞれ複数の単位セルを含む複数のサ
   ブセルアレイ部を備えた複数のセルアレイ部と、 前記セルアレイ部を通してカラム単位で一方向に配列さ
   れた複数のメインビットラインと、 前記単位セルの電圧が誘起されるように前記単位セルの
   一端に連結され、前記メインビットラインと同方向に構
   成され、選択的に前記メインビットラインに接続される
   複数のサブビットラインと、 一端は前記メインビットラインに接続され、他端は「ハ
   イ」レベル印加端に接続され、サブセルアレイ部の少な
   くとも最上部の領域と最下部の領域とに一つずつ配置さ
   れたメインビットライン負荷制御部と、 前記メインビットラインの信号を増幅させるセンスアン
   プから構成されたセンスアンプ部と、 ゲートが前記サブビットラインに接続され、ドレインは
   前記メインビットラインに接続され、ソースは接地電圧
   端に接続されて前記サブビットラインから誘起された電
   圧に従って流れる電流量が変化し、前記メインビットラ
   インに伝達される電圧を変化させて、前記単位セルのデ
   ータ値を電流センシングするために、サブビットライン
   当たり一つずつ備えられたスイッチングトランジスタ
   と、を含むことを特徴とする不揮発性強誘電体メモリ装
   置。
2. 【請求項２】 前記メインビットライン負荷制御部は、
   前記サブセルアレイ部の最上部と最下部だけでなく、前
   記サブセルアレイ部の中間領域にも配置されることを特
   徴とする請求項１記載の不揮発性強誘電体メモリ装置。
3. 【請求項３】 前記メインビットライン負荷制御部は前
   記サブセルアレイ部の最上部領域と最下部領域に配置さ
   れるだけでなく、 二つのメインビットライン負荷制御部の間に少なくとも
   二つ以上のサブセルアレイ部が配置されるように、前記
   サブセルアレイ部の間に配置された複数のメインビット
   ライン負荷制御部を含むことを特徴とする請求項１記載
   の不揮発性強誘電体メモリ装置。
4. 【請求項４】 前記メインビットライン負荷制御部はそ
   れぞれのメインビットライン負荷制御信号印加ラインの
   信号制御を受けて駆動するＰＭＯＳトランジスタから構
   成されることを特徴とする請求項１記載の不揮発性強誘
   電体メモリ装置。
5. 【請求項５】 データの書込み時に電流の漏洩を防止す
   るようにソースが接地電圧端に接続され、ゲートはメイ
   ンビットラインスイッチング信号印加ラインに接続さ
   れ、ドレインは前記各スイッチングトランジスタのソー
   ス端と共有されている他のスイッチングトランジスタが
   更に備えられることを特徴とする請求項１記載の不揮発
   性強誘電体メモリ装置。
6. 【請求項６】 それぞれ複数の単位セルを含む複数のサ
   ブセルアレイ部を備えた複数のセルアレイ部と、 前記サブセルアレイ部にカラム単位で一方向に配列され
   た複数のメインビットラインと、 前記単位セルから電圧が誘起されるように、前記単位セ
   ルの一端に連結され、前記メインビットラインと同方向
   に前記メインビットラインに選択的に接続されるように
   構成された複数のサブビットラインと、 前記メインビットラインに一端が接続され、他端は「ハ
   イ」レベル印加端に接続され、少なくともセルアレイ部
   の上側領域と下側領域との一つずつ配置されたメインビ
   ットライン負荷制御部と、 前記メインビットラインそれぞれの信号を増幅させるセ
   ンスアンプから構成されたセンスアンプ部と、 前記サブセルアレイ部に配置され、前記サブビットライ
   ンと前記メインビットラインとの連結可否を制御し、前
   記サブビットラインのプルアップ、プルダウンを制御す
   る第１，第２，第３スイッチングトランジスタから構成
   されたスイッチング制御部と、 前記単位セルから誘起された電圧値を伝達された前記サ
   ブビットラインの制御を受け、前記単位セルのデータ値
   に従って電流値が変化し、前記メインビットラインの電
   圧をセンシングする第４スイッチングトランジスタと、 前記サブセルアレイ部に対応した数のカラムセレクタか
   ら構成されたカラムセレクタ部と、 前記センスアンプに参照信号を供給する参照信号発生部
   と、 前記メインビットラインをプルアップさせるためのメイ
   ンビットラインプルアップ部と、から構成されることを
   特徴とする不揮発性強誘電体メモリ装置。
7. 【請求項７】 前記メインビットライン負荷制御部は、
   前記サブセルアレイ部の上側と下側の領域だけでなく、
   前記サブセルアレイ部の中間領域にもう一つが配置され
   ることを特徴とする請求項６記載の不揮発性強誘電体メ
   モリ装置。
8. 【請求項８】 前記メインビットライン負荷制御部は、
   前記サブセルアレイ部の上下の領域に配置されるだけで
   なく、 前記メインビットライン負荷制御部の間に少なくとも二
   つ以上のサブセルアレイ部が備えられるように、前記サ
   ブセルアレイ部の間に配置された複数のメインビットラ
   イン負荷制御部を更に含むことを特徴とする請求項６記
   載の不揮発性強誘電体メモリ装置。
9. 【請求項９】 前記メインビットライン負荷制御部は、
   それぞれのメインビットライン負荷制御信号印加ライン
   の信号制御を受けて駆動するＰＭＯＳトランジスタから
   構成されることを特徴とする請求項６記載の不揮発性強
   誘電体メモリ装置。
10. 【請求項１０】 データの書込み時に電流の漏洩を防止
    するように、ソースが接地電圧端に接続され、ゲートは
    メインビットラインスイッチング信号印加ラインに接続
    され、ドレインは前記各第４スイッチングトランジスタ
    のソース端と共有されている第５スイッチングトランジ
    スタが更に備えられることを特徴とする請求項６記載の
    不揮発性強誘電体メモリ装置。
11. 【請求項１１】 前記サブセルアレイ部が階層的な折り
    返しビットライン構造である時、前記セルアレイは前記
    メインビットラインを中心に折ると、前記単位セルが互
    いに重ならないようにずれて配列されており、 各ローのセルは２列のカラム毎にそれぞれ配置され、 各カラムのセルも２行のロー毎にそれぞれ配置され、 ２本のワードラインごとにその間に１本のプレートライ
    ンが共有され配置されたことを特徴とする請求項６記載
    の不揮発性強誘電体メモリ装置。
12. 【請求項１２】 ゲートに互いに異なる信号の制御を受
    けて動作し、隣接したカラムを区別して動作させる第２
    スイッチングトランジスタを設けたことを特徴とする請
    求項１１記載の不揮発性強誘電体メモリ装置。
13. 【請求項１３】 前記サブセルアレイ部が階層的なオー
    プンビットライン構造である時、 前記セルアレイを前記メインビットラインを中心に折る
    と、前記単位セルが互いに重なるように配列された、す
    なわち、各ローのセルと各カラムのセルは、各カラムと
    各ロー毎に配置されることを特徴とする請求項６記載の
    不揮発性強誘電体メモリ装置。
14. 【請求項１４】 前記第１〜第５スイッチングトランジ
    スタはそれぞれＮＭＯＳトランジスタから構成されるこ
    とを特徴とする請求項６記載の不揮発性強誘電体メモリ
    装置。
15. 【請求項１５】 前記セルアレイ部と、前記カラムセレ
    クタと、前記メインビットラインプルアップ部とが、前
    記センスアンプ部の上側と下側に配列されることを特徴
    とする請求項６記載の不揮発性強誘電体メモリ装置。
16. 【請求項１６】 複数の単位セルを備えた複数のサブセ
    ルアレイと、前記複数のサブセルアレイ部の少なくとも
    最上部と最下部にメインビットライン負荷制御信号を受
    けて駆動するメインビットライン負荷制御部が配置され
    た複数のセルアレイ部と、を含む不揮発性強誘電体メモ
    リ装置を用い、 駆動させるセル領域を選択する段階と、 選択された駆動セル領域にあるサブセルアレイ部に最も
    隣接した一つのメインビットライン負荷制御部をターン
    オンさせるか、駆動するセル領域にあるサブセルアレイ
    部に隣接した両側の二つのメインビットライン負荷制御
    部をターンオンさせる段階とを備えることを特徴とする
    不揮発性強誘電体メモリ装置のメインビットライン負荷
    制御部の駆動方法。
17. 【請求項１７】 前記メインビットライン負荷制御部が
    前記サブセルアレイ部の最上部と最下部の領域に第１，
    第２メインビットライン負荷制御部として配置される場
    合、 前記サブセルアレイ部の領域を１／２に分けて、上側の
    サブセルアレイ領域を駆動すると、前記第１メインビッ
    トライン負荷制御部をターンオンさせ、 下側のサブセルアレイ領域を駆動すると、前記第２メイ
    ンビットライン負荷制御部をターンオンさせることを特
    徴とする請求項１６記載の不揮発性強誘電体メモリ装置
    のメインビットライン負荷制御部の駆動方法。
18. 【請求項１８】 前記メインビットライン負荷制御部が
    前記サブセルアレイ部の最上部と最下部の領域に第１，
    第２メインビットライン負荷制御部として配置される場
    合、 どの領域のサブセルアレイ部が駆動しても前記第１，第
    ２メインビットライン負荷制御部を全部ターンオンさせ
    ることを特徴とする請求項１６記載の不揮発性強誘電体
    メモリ装置の駆動方法。
19. 【請求項１９】 メインビットライン負荷制御部を前記
    サブセルアレイ部の最上部と最下部の領域に第１，第３
    メインビットライン負荷制御部として配置し、前記サブ
    セルアレイ部の中間領域に第２メインビットライン負荷
    制御部として配置し、 前記サブセルアレイ領域を３等分して、上側の１／３の
    領域のサブセルアレイを駆動するとき、前記第１メイン
    ビットライン負荷制御部のみターンオンさせ、中間の１
    ／３の領域のサブセルアレイを駆動するとき、前記第２
    メインビットライン負荷制御部のみターンオンさせ、 下部の１／３となる領域のサブセルアレイが駆動すると
    き、前記第３メインビットライン負荷制御部のみターン
    オンさせることを特徴とする不揮発性強誘電体メモリ装
    置のメインビットライン負荷制御部の駆動方法。
20. 【請求項２０】 前記サブセルアレイ部の領域を１／２
    に分けて、上側の領域を駆動すると、前記第１，第２メ
    インビットライン負荷制御部をターンオンさせ、 下側のサブセルアレイ領域を駆動すると、前記第２，第
    ３メインビットライン負荷制御部をターンオンさせるこ
    とを特徴とする請求項１９記載の不揮発性強誘電体メモ
    リ装置のメインビットライン負荷制御部の駆動方法。