JP2003263890A - Semiconductor memory device - Google Patents

Semiconductor memory device

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JP2003263890A
JP2003263890A JP2002060640A JP2002060640A JP2003263890A JP 2003263890 A JP2003263890 A JP 2003263890A JP 2002060640 A JP2002060640 A JP 2002060640A JP 2002060640 A JP2002060640 A JP 2002060640A JP 2003263890 A JP2003263890 A JP 2003263890A
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data
addresses
divided word
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Japanese (ja)
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Takayasu Hirai
敬康 平井
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Ricoh Co Ltd
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Ricoh Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory device in which access can be performed simultaneously for a plurality of addresses without increment of circuit area and wiring area. <P>SOLUTION: In a semiconductor memory device of a division word line system in which row selection of each memory cell is performed dividing into two stages of word lines and divided word lines, address input is specified by 3 systems of X [i:0], Y [j:0], Z [k:0], while 2 systems are set as selecting signals selecting divided word line selectors, selecting signals of 2 systems are connected respectively, alternately and row by row to the divided word line selectors arranged in the direction of column, and the divided word line selector is selected by enabling only one system out of paths of selecting signals of 2 systems. And access can be performed simultaneously for 8 addresses by enabling 8 systems of the selecting signals in the device. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体記憶装置、
特に、複数のアドレスに対して同時アクセスが可能な半
導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device,
In particular, it relates to a semiconductor memory device capable of simultaneously accessing a plurality of addresses.

【０００２】[0002]

【従来の技術】デジタルカラーコピア等のデジタル画像
出力装置では、一般的に、読み込み部からＲ（赤），Ｇ
（緑），Ｂ（青）のデータとして画像が取り込まれ、印
刷部に対してＣ（シアン），Ｍ（マゼンタ），Ｙ（イエ
ロー）のデータとして出力される。このため、デジタル
画像出力装置での画像処理においては、画像データに対
して、ＲＧＢ系の色空間からＣＭＹ系の色空間への座標
変換処理が施される。この座標変換処理に際しては、ス
キャナの入力特性とプロッタの出力特性とを考慮する必
要があり、座標変換値が単純な計算では求められないこ
とから、従来、３次元ルックアップテーブル（以下、Ｌ
ＵＴと表記）を用いて座標変換処理を行うことが知られ
ている。しかしながら、ＬＵＴの構成には、Ｒ，Ｇ，Ｂ
データのビット幅次第で、膨大な容量が必要となる場合
がある。例えばＲ，Ｇ，Ｂデータがそれぞれ８ビット幅
で表現される場合、ＬＵＴの容量としては、２８×２8
×２8ビットが必要となる。2. Description of the Related Art Generally, in a digital image output device such as a digital color copier, R (red), G
Images are captured as (green) and B (blue) data, and output as C (cyan), M (magenta), and Y (yellow) data to the printing unit. Therefore, in the image processing in the digital image output device, the coordinate conversion processing from the RGB color space to the CMY color space is performed on the image data. In this coordinate conversion process, it is necessary to consider the input characteristic of the scanner and the output characteristic of the plotter, and the coordinate conversion value cannot be obtained by a simple calculation. Therefore, conventionally, a three-dimensional lookup table (hereinafter, L
It is known that coordinate conversion processing is performed using (UT). However, the configuration of the LUT includes R, G, B
A huge capacity may be required depending on the bit width of the data. For example, when each of R, G, and B data is represented by an 8-bit width, the capacity of the LUT is 2 8 × 2 8
× 2 8 bits are required.

【０００３】従来では、ＬＵＴの容量を削減するため
に、色変換処理が次のように行なわれることが知られて
いる。図１５に、従来の色変換処理部の構成を概略的に
あらわす。この色変換処理部９０は、基本的な構成とし
て、色変換データメモリ領域９１と、補正演算部９２と
を有している。色変換データメモリ領域９１には、あら
かじめ、Ｒ，Ｇ，Ｂの上位４ビットをアドレスとして、
そのアドレスに対応するＣ，Ｍ，Ｙのデータが書き込ま
れている。なお、色変換処理部９０には、Ｃ，Ｍ，Ｙ変
換用に３領域が用意されており、この中の色変換データ
メモリ領域９１が、それぞれＣ変換、Ｍ変換あるいはＹ
変換用のＬＵＴに相当する。Conventionally, it is known that color conversion processing is performed as follows in order to reduce the capacity of the LUT. FIG. 15 schematically shows the configuration of a conventional color conversion processing unit. The color conversion processing section 90 has a color conversion data memory area 91 and a correction calculation section 92 as a basic configuration. In the color conversion data memory area 91, the upper 4 bits of R, G, B are used as addresses in advance,
C, M, and Y data corresponding to the address are written. It should be noted that the color conversion processing unit 90 is provided with three areas for C, M, Y conversion, and the color conversion data memory area 91 therein is C conversion, M conversion, or Y conversion, respectively.
It corresponds to the LUT for conversion.

【０００４】この色変換処理部９０では、スキャナ（不
図示）からそれぞれ２進数で８ビットのデータとして取
り込まれたＲ，Ｇ，Ｂのデータのうち、まず、それぞれ
上位４ビットのデータを用いて、色変換データメモリ領
域９１から、上位４ビットのデータにより指定されるア
ドレス及びそのアドレスを基準として選択される所定数
のアドレスに対応したデータが読み出される。このデー
タ読出しに際して用いる複数のアドレスを、アドレス
（ｚ，ｙ，ｘ）を基準として選択する例を、図１６に示
す。In the color conversion processing section 90, of the R, G, B data captured as 8-bit binary data from a scanner (not shown), the upper 4-bit data is used first. From the color conversion data memory area 91, data corresponding to an address designated by the upper 4-bit data and a predetermined number of addresses selected with reference to the address are read. FIG. 16 shows an example in which a plurality of addresses to be used for reading this data are selected based on the address (z, y, x).

【０００５】Ｒ，Ｇ，Ｂの上位４ビットのデータにより
指定されるアドレス（ｚ，ｙ，ｘ）を基準アドレスとし
て、Ｃ用メモリ領域にアクセスする場合には、まず、基
準アドレス（図１６中の０に対応）と基準アドレスを構
成する値ｘ，ｙ，ｚのいずれか１つ若しくは複数に＋１
加算されてなるアドレス（図１６中の〜に対応）が
選択される。つまり、ここでは、基準アドレス（ｚ，
ｙ，ｘ）を含み、１つの格子を規定するような８つのア
ドレスが選択される。そして、選択された複数のアドレ
スに対応するデータがＣ用メモリ領域から読み出され
る。読み出されたデータは、本来、Ｒ，Ｇ，Ｂデータの
上位４ビットのデータに基づくものであるため、Ｃのデ
ータについての大まかな情報である。When accessing the C memory area using the address (z, y, x) specified by the upper 4 bits of R, G, B as the reference address, first, the reference address (in FIG. 16) is accessed. (Corresponding to 0 of 0) and one of the values x, y, z forming the reference address or a plurality thereof
The added address (corresponding to ~ in FIG. 16) is selected. That is, here, the reference address (z,
Eight addresses are selected, including y, x) to define one grid. Then, the data corresponding to the selected plurality of addresses is read from the C memory area. Since the read data is originally based on the upper 4 bits of R, G, B data, it is rough information about C data.

【０００６】その後、更に詳細な情報を得るために、
Ｒ，Ｇ，Ｂのデータのうちの下位４ビットのデータが用
いられ、補正演算部９２において補正演算処理が行われ
る。これにより、図１６に示すような８つのアドレスで
規定される格子の中に本来含まれる、Ｃのデータについ
ての更に詳細な情報が得られ、色変換済みのデータが算
出される。After that, in order to obtain more detailed information,
The lower 4 bits of the R, G, and B data are used, and the correction calculation unit 92 performs the correction calculation process. As a result, more detailed information about the C data originally included in the lattice defined by eight addresses as shown in FIG. 16 is obtained, and the color-converted data is calculated.

【０００７】なお、Ｍ，Ｙのデータについても、Ｃのデ
ータと同様に、色変換処理部９０において色変換処理が
施される。通常、このように、８つのアドレスに対応す
るデータが用いられるが、これに限定されることなく、
６アドレスのみが用いられる技術も知られている。As with the C data, the M and Y data are also subjected to color conversion processing in the color conversion processing section 90. Normally, data corresponding to eight addresses is used as described above, but the data is not limited to this.
A technique in which only 6 addresses are used is also known.

【０００８】現状では、前述したような色変換データメ
モリ領域が、複数のＲＡＭにより構成されることが一般
的である。図１７に、従来知られたＲＡＭの一例を概略
的に示す。ここでは、ＲＡＭとして、メモリセルの行選
択がワードラインと分割ワードラインとの二段階に分け
て断層的に行われる分割ワードライン方式のスタティッ
クＲＡＭを取り上げる。At present, the color conversion data memory area as described above is generally composed of a plurality of RAMs. FIG. 17 schematically shows an example of a conventionally known RAM. Here, as the RAM, a divided word line type static RAM in which row selection of memory cells is tomographically performed in two steps of a word line and a divided word line will be taken up.

【０００９】このＲＡＭ１００は、互いに同じセル構造
を有する複数（第１〜第ａブロック）のメモリアレイ１
０１を有するもので、各メモリアレイ１０１では、ｃ本
のワードラインＷＬが、それぞれ、分割ワードラインセ
レクタ１０２を通じて分割ワードラインＤＷＬにつなが
り、各分割ワードラインＤＷＬに対して、１ビット単位
をなすｂ個のメモリセル（図中、ＭＣと表記）１０３が
接続されている。メモリセル１０３は、同じ列アドレス
毎に、その一端側でプリチャージ回路１０４に接続され
たビットライン対ＢＬ，ＢＬＢの間に接続されている。
また、ビットライン対ＢＬ，ＢＬＢは、列ゲート１０５
を通じてデータライン対ＤＬ，ＤＬＢと接続されてい
る。更に、データライン対ＤＬ，ＤＬＢは、センスアン
プ１０６及びライトバッファ１０７を通じて、データ入
出力回路１０８につながっている。The RAM 100 includes a plurality of (first to a-th block) memory arrays 1 having the same cell structure.
In each memory array 101, c word lines WL are connected to the divided word line DWL through the divided word line selector 102, and each divided word line DWL forms one bit unit b. Individual memory cells (denoted by MC in the figure) 103 are connected. The memory cell 103 is connected between the pair of bit lines BL and BLB connected to the precharge circuit 104 on one end side for each same column address.
The bit line pair BL, BLB is connected to the column gate 105.
Is connected to the data line pair DL, DLB through. Further, the data line pair DL, DLB is connected to the data input / output circuit 108 via the sense amplifier 106 and the write buffer 107.

【００１０】ＲＡＭ１００では、各メモリアレイ１０１
に含まれるメモリセル１０３に対するデータ読出し・書
込みを含む各種の動作が、外部信号（ＣＥＢ，ＷＥＢ，
ＡＤＤ［ｈ：０］）に応じてアドレス入力回路１１１及
び内部制御回路１１２から行デコーダ１０９及び列デコ
ーダ１１０を介して送られるアドレス及び制御信号に基
づき制御される。これに関連して、列ゲート１０５の開
閉は、列デコーダ１１０から出力される選択信号Ｇ［ａ
‐１：０］によって制御される。動作時には、ゲート信
号として、第１〜ａのメモリアレイ１０１に対し、Ｇ
［０］〜Ｇ［ａ‐１］まで１本ずつ入力される。そし
て、ａ本のゲート信号ラインのうちの１本がイネーブル
となることにより、ａ個のメモリアレイ１０１から１つ
のメモリアレイのみが選択される。In the RAM 100, each memory array 101
Various operations including data read / write with respect to the memory cell 103 included in the external signal (CEB, WEB,
In accordance with ADD [h: 0]), control is performed based on an address and a control signal sent from the address input circuit 111 and the internal control circuit 112 through the row decoder 109 and the column decoder 110. In connection with this, opening / closing of the column gate 105 is performed by selecting the selection signal G [a
-1: 0]. At the time of operation, as a gate signal, G
Each of [0] to G [a-1] is input one by one. Then, by enabling one of the a gate signal lines, only one memory array is selected from the a memory arrays 101.

【００１１】かかる構成を備えたＲＡＭ１００では、各
メモリアレイ１０１について、１本の分割ワードライン
ＤＷＬに接続されるｂ個のメモリセル１０３で１ワード
単位となるため、総容量は、 （ａ×ｃ）ワード×ｂビット となる。図１７では、アドレス入力回路１１１の入力端
子としてＡＤＤ［ｈ：０］が規定されているが、その入
力端子をアドレスＸ［ｉ：０］，アドレスＹ［ｊ：
０］，アドレスＺ［ｋ：０］の３系統で指定することも
可能である（但し、ｈは２以上）。この場合には、例え
ば、アドレスＸを行デコーダ１０９でデコードし、アド
レスＹ，Ｚを列デコーダ１１０でデコードする。In the RAM 100 having such a configuration, since the b memory cells 103 connected to one divided word line DWL form one word unit for each memory array 101, the total capacity is (a × c). ) Word × b bits. In FIG. 17, ADD [h: 0] is defined as the input terminal of the address input circuit 111, but the input terminals are the address X [i: 0] and the address Y [j:
0] and address Z [k: 0] can be designated by three systems (however, h is 2 or more). In this case, for example, the address X is decoded by the row decoder 109 and the addresses Y and Z are decoded by the column decoder 110.

【００１２】ここで、ｉ＝ｊ＝ｋ＝１である場合には、
ｃ＝４，ａ＝１６となるが、これに関連して、図１８の
（ａ）に、それぞれ１ワード単位でブロック化され、
（ａ×ｃ）ワードの記憶領域を構成するＲＡＭに対する
アドレス割付の一例を示す。１ワードに対応する１つの
ブロック１１５は、図１８の（ｂ）に示すように、１個
の分割ワードラインセレクタ１０２と、それに接続する
ｂ個のメモリセルを備えた分割ワードラインＤＷＬとか
らなる構成に相当する。Here, when i = j = k = 1,
Although c = 4 and a = 16, in relation to this, in FIG. 18 (a), each word is divided into blocks,
An example of address allocation to a RAM forming a storage area of (a × c) words is shown. One block 115 corresponding to one word is composed of one divided word line selector 102 and a divided word line DWL having b memory cells connected to it, as shown in FIG. 18B. It corresponds to the configuration.

【００１３】更に、アドレス入力端子Ｘ［ｉ：０］，Ｙ
［ｊ：０］，Ｚ［ｋ：０］から入力されるアドレスを、
（ｚ，ｙ，ｘ）と表わす。アドレス（ｚ，ｙ，ｘ）に基
づき、そのアドレスと、そのアドレスを構成する値ｚ，
ｙ，ｘのうちの１つ若しくは複数が＋１加算されたアド
レスとからなる計８つのアドレス（図１６参照）に対応
するデータを同時に使用する場合、ｉ＝ｊ＝ｋ＝１にお
いて、例えば（ｚ，ｙ，ｘ）＝（００，００，０１）の
ときには、図１８の（ａ）に示す０〜が付された計８
つのブロックに対応するデータが同時に必要とされる。
なお、（ｚ，ｙ，ｘ）＝（００，００，０１）は、Ｚ
［１］＝Ｚ［０］＝０，Ｙ［１］＝Ｙ［０］＝０，Ｘ
［１］＝０，Ｘ［０］＝１を意味する。Further, address input terminals X [i: 0], Y
The addresses input from [j: 0] and Z [k: 0] are
Represented as (z, y, x). Based on the address (z, y, x), the address and the value z that constitutes the address,
When data corresponding to a total of eight addresses (see FIG. 16), in which one or more of y and x are added by +1 are used at the same time, at i = j = k = 1, for example, (z , Y, x) = (00, 00, 01), a total of 8 indicated by 0 in (a) of FIG.
Data corresponding to one block is needed at the same time.
Note that (z, y, x) = (00, 00, 01) is Z
[1] = Z [0] = 0, Y [1] = Y [0] = 0, X
This means that [1] = 0 and X [0] = 1.

【００１４】[0014]

【発明が解決しようとする課題】しかしながら、図１７
に示す構成を備えた従来のＲＡＭ１００では、指定され
た８つのアドレスが互いに隣接したブロック１１５（図
１８の（ａ）参照）に対応し、同じビットライン対Ｂ
Ｌ，ＢＬＢを共有するため、８アドレス分のデータを１
サイクルで同時に読み出すことができない。８アドレス
分のデータを同時に使用可能とするには、例えば、８つ
のＲＡＭを用い、各ＲＡＭの同じアドレスに同じデータ
を書き込み、読出し時には各ＲＡＭのそれぞれ別アドレ
スからデータを出力させることが考えられるが、この場
合には、当然ながら、全体的なチップ面積が大きくな
る。However, as shown in FIG.
In the conventional RAM 100 having the configuration shown in FIG. 8, eight designated addresses correspond to blocks 115 (see FIG. 18A) adjacent to each other, and the same bit line pair B
Since L and BLB are shared, data for 8 addresses is 1
Cannot read simultaneously in cycle. In order to use data for eight addresses at the same time, it is conceivable to use eight RAMs, write the same data to the same address of each RAM, and output the data from different addresses of each RAM when reading. However, in this case, the entire chip area is naturally increased.

【００１５】また、これとは別に、８アドレス分のデー
タを同時に使用可能とするために、それぞれ図１８の
（ａ）に示すＲＡＭの１／８の容量（ａ×ｃ＝４×２）
をもつ図１７で示されるＲＡＭを、８個用いる方法が考
えられる。図１９の（ａ）は、図１８の（ａ）に示す
Ｘ、Ｙ、Ｚアドレスで指定されるブロック１１５を、ａ
×ｃ＝４×２の容量のＲＡＭ８個のブロック１１５に割
り振った図である。このように割り振れば、同時にアク
セスする８アドレスのブロック１１５が、８個のＲＡＭ
に１ブロックずつ配置される。例えば図１９の（ａ）に
示す０〜は、図１８の（ａ）に示す０〜に対応して
いる。これらの８個のＲＡＭに対し、例えば０〜の組
合わせのような８アドレスに同時にアクセスするために
は、図１９の（ｂ）に示すように、８個のＲＡＭの外部
の周辺回路でアドレスをデコードすればよい。Separately from this, in order to make it possible to use data for 8 addresses at the same time, the capacity is 1/8 of the RAM shown in FIG. 18A (a × c = 4 × 2).
A method using eight RAMs shown in FIG. FIG. 19A shows the block 115 designated by the X, Y, and Z addresses shown in FIG.
It is a figure allocated to eight RAM blocks 115 each having a capacity of xc = 4x2. By allocating in this way, the blocks 115 of 8 addresses accessed at the same time have 8 RAMs.
One block is placed in each. For example, 0 shown in (a) of FIG. 19 corresponds to 0 shown in (a) of FIG. In order to simultaneously access 8 addresses such as a combination of 0 to these 8 RAMs, as shown in FIG. Should be decoded.

【００１６】このような構成によれば、ＲＡＭの総容量
を変更することなく、８アドレス分のデータを同時に使
用することが可能である。しかしながら、この場合に
は、ＲＡＭを８つのブロック群に分割するに伴い、各ブ
ロック群には専用の制御回路が必要となり、ＲＡＭ内部
の制御回路が重複する。また、８つのブロック群と外部
のアドレスデコーダとを接続するための配線領域も必要
となるため、全体的な面積が大きくなる。With such a configuration, it is possible to use data for eight addresses at the same time without changing the total capacity of the RAM. However, in this case, as the RAM is divided into eight block groups, each block group requires a dedicated control circuit, and the control circuits inside the RAM are duplicated. In addition, a wiring region for connecting the eight block group and an external address decoder is also required, which increases the overall area.

【００１７】更に、８つのアドレスに同時にアクセスす
るには、データを送受する配線の数が、入力用のみで８
×ｂ本必要であり、出力用も合わせるとその倍となり、
配線面積は非常に大きくなる。Further, in order to access eight addresses at the same time, the number of wires for transmitting and receiving data is only 8 for input.
Xb is required, and the total for output is double that.
The wiring area becomes very large.

【００１８】従来では、複数のアドレスに同時にアクセ
ス可能とする装置として、例えば特開平６−３４９２６
８号に、一回の書込動作で、１つの行アドレスに属する
メモリセルのうち、連続する複数のメモリセルを同時に
かつ任意の範囲で書き込むことを可能とする半導体記憶
装置が開示されており、また、特開平５−１１３９２８
号公報には、アドレスを変換して、同一画素の複数種類
の表示要素に関するデータ若しくは複数の画素の同一種
類の表示要素に関するデータのいずれであっても、一括
アクセス可能とする画像メモリ装置が開示されている。Conventionally, as a device that enables simultaneous access to a plurality of addresses, for example, Japanese Patent Laid-Open No. 6-34926.
No. 8 discloses a semiconductor memory device capable of simultaneously writing a plurality of consecutive memory cells among memory cells belonging to one row address in a single write operation in an arbitrary range. Also, JP-A-5-113928
Japanese Patent Publication discloses an image memory device which converts addresses to enable collective access of data relating to a plurality of types of display elements of the same pixel or data relating to a same type of display elements of a plurality of pixels. Has been done.

【００１９】これらの先行技術は、いずれも複数アドレ
スに同時にアクセスすることが可能な記憶装置である
が、いずれの場合にも、１つの行アドレス上のアドレス
に対してしかアクセスすることができず、また、基準ア
ドレス（ｚ，ｙ，ｘ）に基づき選択される複数アドレス
に対して同時にアクセスを行う本願発明とは目的が異な
る。Each of these prior arts is a storage device capable of simultaneously accessing a plurality of addresses, but in any case, only an address on one row address can be accessed. Moreover, the purpose is different from the present invention in which a plurality of addresses selected based on the reference address (z, y, x) are simultaneously accessed.

【００２０】本発明は、回路面積及び配線面積の増大を
伴わず、複数のアドレスに対し同時にアクセス可能であ
る半導体記憶装置を提供することを目的とする。An object of the present invention is to provide a semiconductor memory device capable of simultaneously accessing a plurality of addresses without increasing the circuit area and wiring area.

【００２１】[0021]

【課題を解決するための手段】本願の請求項１に係る発
明は、複数のメモリセルがマトリクス状に配列されてな
るメモリアレイと、該メモリアレイを構成するメモリセ
ルの各行毎に設けられたワードラインと、行方向に並ぶ
メモリセルを１ワード単位で接続する分割ワードライン
と、各分割ワードライン毎にワードラインに接続され、
該分割ワードラインを選択する分割ワードラインセレク
タと、メモリセルを各列毎に接続するデータ読出し又は
書込み用のビットライン対と、各ビットライン対に対し
て設定される列ゲートと、該列ゲートを介してビットラ
イン対に接続されるデータ伝送用のデータライン対と、
該データライン対に接続する書込み用のライトバッファ
及び読出し用のセンスアンプと、該ライトバッファ及び
センスアンプを介して上記データライン対に接続するデ
ータ入出力回路とを有しており、各メモリセルの行選択
がワードラインと分割ワードラインの二段階に分けて行
われる分割ワードライン方式の半導体記憶装置におい
て、アドレス入力がＸ［ｉ：０］，Ｙ［ｊ：０］，Ｚ
［ｋ：０］の３系統で指定されるとともに、上記分割ワ
ードラインセレクタを選択する選択信号として２系統が
設定され、列方向に並ぶ分割ワードラインセレクタに対
して、２系統の選択信号がそれぞれ１行ずつ交互に接続
されて、２系統の選択信号の経路のうちの１系統のみが
イネーブルすることにより、上記分割ワードラインセレ
クタを選択するように構成されており、上記選択信号が
装置内で計８系統イネーブルすることにより、上記アド
レス入力Ｘ［ｉ：０］，Ｙ［ｊ：０］，Ｚ［ｋ：０］に
より指定されるアドレス（ｚ，ｙ，ｘ）に対して、
（ｚ，ｙ，ｘ）（ｚ，ｙ，ｘ＋１）（ｚ，ｙ＋１，ｘ）
（ｚ，ｙ＋１，ｘ＋１）（ｚ＋１，ｙ，ｘ）（ｚ＋１，
ｙ，ｘ＋１）（ｚ＋１，ｙ＋１，ｘ）（ｚ＋１，ｙ＋
１，ｘ＋１）で表わされる８アドレスに同時にアクセス
可能であることを特徴としたものである。According to a first aspect of the present invention, a memory array in which a plurality of memory cells are arranged in a matrix and a row of the memory cells forming the memory array are provided. A word line, a divided word line that connects memory cells arranged in the row direction in units of one word, and each divided word line is connected to a word line,
A divided word line selector that selects the divided word line, a bit line pair for data reading or writing that connects memory cells for each column, a column gate set for each bit line pair, and the column gate A data line pair for data transmission, which is connected to the bit line pair via
Each memory cell includes a write write buffer connected to the data line pair and a read sense amplifier, and a data input / output circuit connected to the data line pair via the write buffer and sense amplifier. In the divided word line type semiconductor memory device in which the row selection is performed in two stages of the word line and the divided word line, the address input is X [i: 0], Y [j: 0], Z.
In addition to being specified by three systems of [k: 0], two systems are set as selection signals for selecting the divided word line selectors, and two systems of selection signals are respectively provided to the divided word line selectors arranged in the column direction. The divided word line selectors are selected by connecting the rows alternately and enabling only one of the two selection signal paths. By enabling a total of eight systems, for the addresses (z, y, x) specified by the address inputs X [i: 0], Y [j: 0], Z [k: 0],
(Z, y, x) (z, y, x + 1) (z, y + 1, x)
(Z, y + 1, x + 1) (z + 1, y, x) (z + 1,
y, x + 1) (z + 1, y + 1, x) (z + 1, y +
It is characterized in that 8 addresses represented by (1, x + 1) can be simultaneously accessed.

【００２２】また、本願の請求項２に係る発明は、請求
項１に係る発明において、上記ライトバッファに入力さ
れる信号とデータ入出力回路との間、及び、上記センス
アンプから出力される信号とデータ入出力回路との間に
セレクタが設けられており、上記アドレス（ｚ，ｙ，
ｘ）に対し、（ｚ，ｙ，ｘ）（ｚ，ｙ，ｘ＋１）（ｚ，
ｙ＋１，ｘ）（ｚ，ｙ＋１，ｘ＋１）（ｚ＋１，ｙ，
ｘ）（ｚ＋１，ｙ，ｘ＋１）（ｚ＋１，ｙ＋１，ｘ）
（ｚ＋１，ｙ＋１，ｘ＋１）で表わされる８アドレスの
入出力データが、上記セレクタを介して、常時、各アド
レスに１対１で対応したデータ入出力回路から送受され
ることを特徴としたものである。The invention according to claim 2 of the present application is, in the invention according to claim 1, between the signal input to the write buffer and the data input / output circuit, and the signal output from the sense amplifier. And a data input / output circuit, a selector is provided between the address (z, y,
x), (z, y, x) (z, y, x + 1) (z,
y + 1, x) (z, y + 1, x + 1) (z + 1, y,
x) (z + 1, y, x + 1) (z + 1, y + 1, x)
The input / output data of 8 addresses represented by (z + 1, y + 1, x + 1) is constantly transmitted and received through the selector from the data input / output circuit corresponding to each address on a one-to-one basis. is there.

【００２３】更に、本願の請求項３に係る発明は、請求
項１又は２に係る発明において、上記アドレス（ｚ，
ｙ，ｘ）のｚ，ｙ，ｘのうちの１つ又は複数が許容され
る値の最大となる場合に、ｚ＋１，ｙ＋１又はｘ＋１の
代わりに、それぞれ、ｚ＋１→０，ｙ＋１→０又はｘ＋
１→０のアドレスを用いて、８アドレスに同時にアクセ
スすることを特徴としたものである。Further, the invention according to claim 3 of the present application is the same as the invention according to claim 1 or 2, wherein the address (z,
y, x) where one or more of z, y, x is the maximum allowed value, instead of z + 1, y + 1 or x + 1, respectively z + 1 → 0, y + 1 → 0 or x +
The feature is that 8 addresses are simultaneously accessed by using an address of 1 → 0.

【００２４】また、更に、本願の請求項４に係る発明
は、請求項１〜３に係る発明のいずれか一において、８
アドレスに同時にアクセスするか、若しくは、１アドレ
スのみに同時にアクセスするかを選択する選択手段が設
けられていることを特徴としたものである。Further, the invention according to claim 4 of the present application is the same as any one of the inventions according to claims 1 to 8.
It is characterized in that selection means is provided for selecting whether to simultaneously access the addresses or only one address.

【００２５】また、更に、本願の請求項５に係る発明
は、複数のメモリセルがマトリクス状に配列されてなる
メモリアレイと、該メモリアレイを構成するメモリセル
の各行毎に設けられたワードラインと、行方向に並ぶメ
モリセルを１ワード単位で接続する分割ワードライン
と、各分割ワードライン毎にワードラインに接続され、
該分割ワードラインを選択する分割ワードラインセレク
タと、メモリセルを各列毎に接続するデータ読出し又は
書込み用のビットライン対と、各ビットライン対に対し
て設定される列ゲートと、該列ゲートを介してビットラ
イン対に接続されるデータ伝送用のデータライン対と、
該データライン対に接続する書込み用のライトバッファ
及び読出し用のセンスアンプと、該ライトバッファ及び
センスアンプを介して上記データライン対に接続するデ
ータ入出力回路とを有しており、各メモリセルの行選択
がワードラインと分割ワードラインの二段階に分けて行
われる分割ワードライン方式の半導体記憶装置におい
て、アドレス入力がＸ［ｉ：０］，Ｙ［ｊ：０］，Ｚ
［ｋ：０］の３系統で指定されるとともに、上記分割ワ
ードラインセレクタを選択する選択信号として４系統が
設定され、列方向に並ぶ分割ワードラインセレクタに対
して、４系統の選択信号がそれぞれ４行おきに接続され
て、４系統の選択信号の経路のうちの１系統のみがイネ
ーブルすることにより、上記分割ワードラインセレクタ
を選択するように構成されており、上記選択信号が装置
内で計８系統イネーブルすることにより、上記アドレス
入力Ｘ［ｉ：０］，Ｙ［ｊ：０］，Ｚ［ｋ：０］により
指定されるアドレス（ｚ，ｙ，ｘ）に対して、（ｚ，
ｙ，ｘ）（ｚ，ｙ，ｘ＋１）（ｚ，ｙ＋１，ｘ）（ｚ，
ｙ＋１，ｘ＋１）（ｚ＋１，ｙ，ｘ）（ｚ＋１，ｙ，ｘ
＋１）（ｚ＋１，ｙ＋１，ｘ）（ｚ＋１，ｙ＋１，ｘ＋
１）で表わされる８アドレスに同時にアクセス可能であ
ることを特徴としたものである。Further, in the invention according to claim 5 of the present application, a memory array in which a plurality of memory cells are arranged in a matrix, and a word line provided for each row of the memory cells forming the memory array are provided. And divided word lines that connect the memory cells arranged in the row direction in units of one word, and each divided word line is connected to a word line,
A divided word line selector that selects the divided word line, a bit line pair for data reading or writing that connects memory cells for each column, a column gate set for each bit line pair, and the column gate A data line pair for data transmission, which is connected to the bit line pair via
Each memory cell includes a write write buffer connected to the data line pair and a read sense amplifier, and a data input / output circuit connected to the data line pair via the write buffer and sense amplifier. In the divided word line type semiconductor memory device in which the row selection is performed in two stages of the word line and the divided word line, the address input is X [i: 0], Y [j: 0], Z.
In addition to being specified by 3 systems of [k: 0], 4 systems are set as selection signals for selecting the divided word line selectors, and 4 systems of selection signals are respectively provided to the divided word line selectors arranged in the column direction. The divided word line selectors are selected by connecting every four rows and enabling only one of the four selection signal paths, and the selection signals are calculated in the device. By enabling eight systems, (z, y, x) is assigned to the address (z, y, x) specified by the address inputs X [i: 0], Y [j: 0], Z [k: 0].
y, x) (z, y, x + 1) (z, y + 1, x) (z,
y + 1, x + 1) (z + 1, y, x) (z + 1, y, x
+1) (z + 1, y + 1, x) (z + 1, y + 1, x +
The feature is that 8 addresses represented by 1) can be accessed at the same time.

【００２６】また、更に、本願の請求項６に係る発明
は、請求項５に係る発明において、上記ライトバッファ
に入力される信号とデータ入出力回路との間、及び、上
記センスアンプから出力される信号とデータ入出力回路
との間にセレクタが設けられており、上記アドレス
（ｚ，ｙ，ｘ）に対し、（ｚ，ｙ，ｘ）（ｚ，ｙ，ｘ＋
１）（ｚ，ｙ＋１，ｘ）（ｚ，ｙ＋１，ｘ＋１）（ｚ＋
１，ｙ，ｘ）（ｚ＋１，ｙ，ｘ＋１）（ｚ＋１，ｙ＋
１，ｘ）（ｚ＋１，ｙ＋１，ｘ＋１）で表わされる８ア
ドレスの入出力データが、上記セレクタを介して、常
時、各アドレスに１対１で対応したデータ入出力回路か
ら送受されることを特徴としたものである。Furthermore, the invention according to claim 6 of the present application is, in the invention according to claim 5, between the signal input to the write buffer and the data input / output circuit, and output from the sense amplifier. A selector is provided between the signal and the data input / output circuit, and for the address (z, y, x), (z, y, x) (z, y, x +).
1) (z, y + 1, x) (z, y + 1, x + 1) (z +
1, y, x) (z + 1, y, x + 1) (z + 1, y +
1, x) (z + 1, y + 1, x + 1) input / output data of 8 addresses is constantly transmitted and received through the selector from a data input / output circuit corresponding to each address on a one-to-one basis. It is what

【００２７】また、更に、本願の請求項７に係る発明
は、請求項５又は６に係る発明において、上記アドレス
（ｚ，ｙ，ｘ）のｚ，ｙ，ｘに対して、ｚ＋１，ｙ＋
１，ｘ＋１から得られるアドレスがメモリ空間内に存在
しない場合に、ｚ＋１→０，ｙ＋１→０又はｘ＋１→０
として、８アドレスに同時にアクセスすることを特徴と
したものである。Furthermore, the invention according to claim 7 of the present application is the invention according to claim 5 or 6, wherein z + 1, y + is added to z, y, x of the address (z, y, x).
If the address obtained from 1, x + 1 does not exist in the memory space, z + 1 → 0, y + 1 → 0 or x + 1 → 0
Is characterized by simultaneously accessing eight addresses.

【００２８】また、更に、本願の請求項８に係る発明
は、請求項５〜７に係る発明のいずれか一において、８
アドレスに同時にアクセスするか、若しくは、１アドレ
スのみに同時にアクセスするかを選択する選択手段が設
けられていることを特徴としたものである。Further, the invention according to claim 8 of the present application is the same as the invention according to any one of claims 5 to 7,
It is characterized in that selection means is provided for selecting whether to simultaneously access the addresses or only one address.

【００２９】また、更に、本願の請求項９に係る発明
は、複数のメモリセルがマトリクス状に配列されてなる
メモリアレイと、該メモリアレイを構成するメモリセル
の各行毎に設けられたワードラインと、行方向に並ぶメ
モリセルを１ワード単位で接続する分割ワードライン
と、各分割ワードライン毎にワードラインに接続され、
該分割ワードラインを選択する分割ワードラインセレク
タと、メモリセルを各列毎に接続するデータ読出し又は
書込み用のビットライン対と、各ビットライン対に対し
て設定される列ゲートと、該列ゲートを介してビットラ
イン対に接続されるデータ伝送用のデータライン対と、
該データライン対に接続する書込み用のライトバッファ
及び読出し用のセンスアンプと、該ライトバッファ及び
センスアンプを介して上記データライン対に接続するデ
ータ入出力回路とを有しており、各メモリセルの行選択
がワードラインと分割ワードラインの二段階に分けて行
われる分割ワードライン方式の半導体記憶装置におい
て、アドレス入力がＸ［ｉ：０］，Ｙ［ｊ：０］，Ｚ
［ｋ：０］の３系統で指定されるとともに、上記分割ワ
ードラインセレクタを選択する選択信号として２系統が
設定され、列方向に並ぶ分割ワードラインセレクタに対
して、２系統の選択信号がそれぞれ１行ずつ交互に接続
されて、２系統の選択信号の経路のうちの１系統のみが
イネーブルすることにより、上記分割ワードラインセレ
クタを選択するように構成されており、上記選択信号が
装置内で計４系統イネーブルすることにより、上記アド
レス入力Ｘ［ｉ：０］，Ｙ［ｊ：０］，Ｚ［ｋ：０］に
より指定されるアドレス（ｚ，ｙ，ｘ）に対して、
（ｚ，ｙ，ｘ）（ｚ，ｙ，ｘ＋１）（ｚ，ｙ＋１，ｘ）
（ｚ，ｙ＋１，ｘ＋１）で表わされる４アドレスに同時
にアクセス可能であることを特徴としたものである。Further, the invention according to claim 9 of the present application is a memory array in which a plurality of memory cells are arranged in a matrix, and a word line provided for each row of the memory cells forming the memory array. And divided word lines that connect the memory cells arranged in the row direction in units of one word, and each divided word line is connected to a word line,
A divided word line selector that selects the divided word line, a bit line pair for data reading or writing that connects memory cells for each column, a column gate set for each bit line pair, and the column gate A data line pair for data transmission, which is connected to the bit line pair via
Each memory cell includes a write write buffer connected to the data line pair and a read sense amplifier, and a data input / output circuit connected to the data line pair via the write buffer and sense amplifier. In the divided word line type semiconductor memory device in which the row selection is performed in two stages of the word line and the divided word line, the address input is X [i: 0], Y [j: 0], Z.
In addition to being specified by three systems of [k: 0], two systems are set as selection signals for selecting the divided word line selectors, and two systems of selection signals are respectively provided to the divided word line selectors arranged in the column direction. The divided word line selectors are selected by connecting the rows alternately and enabling only one of the two selection signal paths. By enabling a total of four systems, for the addresses (z, y, x) specified by the address inputs X [i: 0], Y [j: 0], Z [k: 0],
(Z, y, x) (z, y, x + 1) (z, y + 1, x)
It is characterized in that four addresses represented by (z, y + 1, x + 1) can be accessed at the same time.

【００３０】また、更に、本願の請求項１０に係る発明
は、請求項９に係る発明において、上記ライトバッファ
に入力される信号とデータ入出力回路との間、及び、上
記センスアンプから出力される信号とデータ入出力回路
との間にセレクタが設けられており、上記アドレス
（ｚ，ｙ，ｘ）に対し、（ｚ，ｙ，ｘ）（ｚ，ｙ，ｘ＋
１）（ｚ，ｙ＋１，ｘ）（ｚ，ｙ＋１，ｘ＋１）で表わ
される４アドレスの入出力データが、上記セレクタを介
して、常時、各アドレスに１対１で対応したデータ入出
力回路から送受されることを特徴としたものである。Furthermore, the invention according to claim 10 of the present application is, in the invention according to claim 9, between the signal input to the write buffer and the data input / output circuit, and output from the sense amplifier. A selector is provided between the signal and the data input / output circuit, and for the address (z, y, x), (z, y, x) (z, y, x +).
1) Input / output data of 4 addresses represented by (z, y + 1, x) (z, y + 1, x + 1) is always transmitted / received from the data input / output circuit corresponding to each address on a one-to-one basis via the selector. It is characterized by being done.

【００３１】また、更に、本願の請求項１１に係る発明
は、請求項９又は１０に係る発明において、上記アドレ
ス（ｚ，ｙ，ｘ）のｚ，ｙ，ｘに対して、ｚ＋１，ｙ＋
１，ｘ＋１から得られるアドレスがメモリ空間内に存在
しない場合に、ｚ＋１→０，ｙ＋１→０又はｘ＋１→０
として、４アドレスに同時にアクセスすることを特徴と
したものである。Further, the invention according to claim 11 of the present application is the invention according to claim 9 or 10 in which z + 1, y + is added to z, y, x of the address (z, y, x).
If the address obtained from 1, x + 1 does not exist in the memory space, z + 1 → 0, y + 1 → 0 or x + 1 → 0
Is characterized in that four addresses are simultaneously accessed.

【００３２】また、更に、本願の請求項１２に係る発明
は、請求項９〜１１に係る発明のいずれか一において、
４アドレスに同時にアクセスするか、若しくは、１アド
レスのみに同時にアクセスするかを選択する選択手段が
設けられていることを特徴としたものである。Further, the invention according to claim 12 of the present application is the invention according to any one of claims 9 to 11, wherein
It is characterized in that selection means for selecting whether to simultaneously access four addresses or only one address is provided.

【００３３】[0033]

【発明の実施の形態】以下、本発明の実施の形態につい
て、添付図面を参照しながら説明する。 実施の形態１．図１は、本発明の実施の形態１に係るＲ
ＡＭを概略的に示すブロック図である。このＲＡＭ１０
は、互いに同じセル構造を有する複数（第１〜ａブロッ
ク）のメモリアレイ１を有するもので、各メモリアレイ
１では、ｃ本のワードラインＷＬが、それぞれ、分割ワ
ードラインセレクタ２を通じて分割ワードラインＤＷＬ
につながり、各分割ワードラインＤＷＬに対して、１ワ
ード単位をなすｂ個のメモリセル（図中、ＭＣと表記）
３が接続されている。メモリセル３は、同じ列アドレス
毎に、その一端側でプリチャージ回路４に接続されたビ
ットライン対ＢＬ，ＢＬＢの間に接続されている。DETAILED DESCRIPTION OF THE INVENTION Embodiments of the present invention will be described below with reference to the accompanying drawings. Embodiment 1. FIG. 1 shows the R according to the first embodiment of the present invention.
It is a block diagram which shows AM roughly. This RAM10
Has a plurality of (first to a-block) memory arrays 1 having the same cell structure. In each memory array 1, c word lines WL are divided word line selectors 2 through divided word line selectors 2, respectively. DWL
Connected to each of the divided word lines DWL, b memory cells forming one word unit (denoted by MC in the drawing)
3 is connected. The memory cell 3 is connected between the bit line pair BL, BLB connected to the precharge circuit 4 at one end side thereof for each same column address.

【００３４】ビットライン対ＢＬ，ＢＬＢは、列ゲート
５を通じて、第１〜８のデータラインセット８を構成す
るデータライン対ＤＬ，ＤＬＢと接続されている。更
に、データライン対ＤＬ，ＤＬＢは、センスアンプ９及
びライトバッファ１１を通じて、データ入力回路１２に
つながっている。The bit line pair BL, BLB is connected to the data line pair DL, DLB forming the first to eighth data line sets 8 through the column gate 5. Further, the data line pair DL, DLB is connected to the data input circuit 12 through the sense amplifier 9 and the write buffer 11.

【００３５】ＲＡＭ１０では、外部信号に応じて、アド
レス入力回路１４及び内部制御回路１３から各メモリア
レイ１に含まれるメモリセル３に対し、行デコーダ７及
び列デコーダ６を介して、アドレス及び制御信号が供給
される。これにより、各メモリアレイ１に含まれるメモ
リセル３に対するデータ読出し・書込みを含む各種の動
作は、アドレス及び制御信号に基づき制御される。In the RAM 10, address and control signals are sent from the address input circuit 14 and the internal control circuit 13 to the memory cells 3 included in each memory array 1 via the row decoder 7 and the column decoder 6 in response to external signals. Is supplied. As a result, various operations including data read / write for the memory cells 3 included in each memory array 1 are controlled based on the address and control signals.

【００３６】また、アドレス入力回路１４の入力端子と
しては、アドレスＸ［ｉ：０］，アドレスＹ［ｊ：
０］，アドレスＺ［ｋ：０］の３系統が規定されてお
り、この場合、行デコーダ７でアドレスＸ，Ｙがデコー
ドされ、列デコーダ６でアドレスＸ，Ｚがデコードされ
る。As input terminals of the address input circuit 14, addresses X [i: 0] and addresses Y [j:
0] and address Z [k: 0] are defined. In this case, the row decoder 7 decodes the addresses X and Y, and the column decoder 6 decodes the addresses X and Z.

【００３７】ところで、図２に、図１８の（ａ）に示さ
れるＲＡＭへのアドレス割付例について、Ｘ［１：
０］，Ｙ［１：０］，Ｚ［１：０］で示されるアドレス
（ｚ，ｙ，ｘ）の各アドレス値ｚ，ｙ，ｘを、それぞ
れ、００→０，０１→１，１０→２，１１→３と変換し
てあらわす。斜線が付されたブロックは、（ｚ，ｙ，
ｘ）＝（１，１，１）を基準として、図１６に示す格子
に基づき決定される８つのアドレスに対応している。こ
れら８つのアドレスに対して同時に読出しを行う場合に
は、斜線が付された８つのアドレスにアクセスする必要
がある。By the way, FIG. 2 shows an example of address allocation to the RAM shown in FIG.
0], Y [1: 0], and Z [1: 0], the respective address values z, y, and x of the address (z, y, x) are 00 → 0, 01 → 1,10 → It is expressed as 2, 11 → 3. The shaded blocks are (z, y,
x) = (1,1,1) as a reference, which corresponds to eight addresses determined based on the grid shown in FIG. When reading out these eight addresses at the same time, it is necessary to access the eight addresses hatched.

【００３８】本発明の目的を実現するには、同時に読出
し動作が行われる８つのアドレスに含まれるメモリセル
３が、それぞれビットライン対ＢＬ，ＢＬＢを共有して
はいけない。これを考慮して、図２に示すアドレス割付
を、図３の(ａ)のように変更する。割付の方法は幾通り
か存在するが、ここでは、横方向の２ブロックにつき１
アドレスが出力されるようなアドレス割付となってい
る。斜線が付されたブロックは、図２と同様に、図１６
に示す格子に基づき決定される８つのアドレスに対応し
ている。なお、図３の（ｂ）には、図３の（ａ）のアド
レス割付を模式化してあらわされたものを示す。In order to realize the object of the present invention, the memory cells 3 included in eight addresses which are simultaneously read out must not share the bit line pair BL and BLB, respectively. In consideration of this, the address allocation shown in FIG. 2 is changed as shown in FIG. There are several allocation methods, but here, one for every two horizontal blocks.
The address is assigned so that the address is output. Blocks with diagonal lines are similar to those in FIG.
It corresponds to eight addresses determined based on the grid shown in. Note that FIG. 3B shows a schematic representation of the address allocation of FIG.

【００３９】図４(ａ)〜(ｄ)には、図３の(ａ)とは異な
る基準アドレスを用いた場合の、８つのアドレスの割付
例を示す。図４の（ａ）〜（ｄ）は、それぞれ、（ｚ，
ｙ，ｘ）＝（０，０，０），（１，１，０），（２，
２，１），（１，１，１）の基準アドレスを用いた場合
のアドレスの割付例である。各図の下側に付された０〜
は、図１８の（ａ）に示す０〜に対応する。これら
の図から分かるように、アクセスされるアドレスの位置
は、大きく２つのタイプに分類される。FIGS. 4A to 4D show an example of allocation of eight addresses when a reference address different from that of FIG. 3A is used. 4A to 4D respectively show (z,
y, x) = (0, 0, 0), (1, 1, 0), (2,
It is an example of address allocation when the reference addresses of (2, 1) and (1, 1, 1) are used. 0 attached to the bottom of each figure
Corresponds to 0 shown in (a) of FIG. As can be seen from these figures, the location of the accessed address is roughly classified into two types.

【００４０】図４の(ａ)及び(ｂ)に示す例では、アクセ
ス対象となるアドレスが行デコーダの左右両側で同じ行
の上に配列されている。この場合には、左右各１本ずつ
ワードラインＷＬが立ち上がる必要がある。他方、図４
の(ｃ)及び(ｄ)に示す例では、アクセスされるアドレス
が行デコーダの左右両側で段違いに配列されている。よ
り詳しくは、図４の（ｃ）に、行デコーダの左右両側で
共に上側２段にアドレスが配列される例が示され、ま
た、図４の（ｄ）には、行デコーダの左側で、上側２段
にアドレスが配列され、行デコーダの右側で、下側２段
にアドレスが配列される例が示されている。図４の
（ｃ）及び（ｄ）の場合には、行デコーダの左右両側
で、各２本ずつワードラインＷＬが立ち上がる必要があ
る。In the example shown in FIGS. 4A and 4B, the addresses to be accessed are arranged on the same row on both the left and right sides of the row decoder. In this case, one word line WL needs to rise on each of the left and right sides. On the other hand, FIG.
In the examples shown in (c) and (d), the addresses to be accessed are arranged in different stages on the left and right sides of the row decoder. More specifically, FIG. 4C shows an example in which addresses are arranged in upper two stages on both left and right sides of the row decoder, and in FIG. 4D, on the left side of the row decoder, An example is shown in which addresses are arranged in the upper two rows and addresses are arranged in the lower two rows on the right side of the row decoder. In the case of (c) and (d) of FIG. 4, it is necessary to raise two word lines WL on each of the left and right sides of the row decoder.

【００４１】ところで、図１７に示すような従来のＲＡ
Ｍ１００では、行デコーダに対して同じ側にある２本の
ワードラインＷＬが同時に立ち上がり、分割ワードライ
ンセレクタ１０２の選択信号Ｇ［ａ−１：０］がイネー
ブルになると、分割ワードラインＤＷＬも２本同時に立
ち上がってしまい、ビットライン対ＢＬ及びＢＬＢを介
してデータが衝突する問題が生じる。かかる問題を解消
すべく、本実施の形態１では、図１に示すように、分割
ワードラインセレクタ２の選択信号として、ＧＡ［ａ−
１：０］及びＧＢ［ａ−１：０］の２系統が設定されて
おり、これらは、メモリアレイ１内で列方向に並ぶ分割
ワードラインセレクタ２に対して、それぞれ１行ずつ交
互に接続されている。かかる構成を用いて、各メモリア
レイ毎に選択信号ＧＡ［ａ−１：０］又はＧＢ［ａ−
１：０］のどちらか１つのみがイネーブルするか、若し
くは、ＧＡ［ａ−１：０］もＧＢ［ａ−１：０］も立ち
上がらないようにすることにより、行デコーダの片側で
最大２本のワードラインＷＬが同時に立ち上がってもデ
ータの衝突を回避することができる。By the way, the conventional RA as shown in FIG.
In M100, when two word lines WL on the same side of the row decoder rise at the same time and the selection signal G [a-1: 0] of the divided word line selector 102 is enabled, two divided word lines DWL are also provided. At the same time, it rises, causing a problem of data collision via the bit line pair BL and BLB. In order to solve such a problem, in the first embodiment, as shown in FIG. 1, as the selection signal of the divided word line selector 2, GA [a-
1: 0] and GB [a-1: 0] are set, and these are alternately connected to the divided word line selectors 2 arranged in the column direction in the memory array 1 one row each. Has been done. Using such a configuration, the selection signal GA [a-1: 0] or GB [a- for each memory array is used.
Only one of the row decoders is enabled, or both GA [a-1: 0] and GB [a-1: 0] are prevented from rising so that a maximum of 2 can be set on one side of the row decoder. Even if the word lines WL of the book rise at the same time, data collision can be avoided.

【００４２】また、図１に示すＲＡＭ１０では、データ
ライン対ＤＬ，ＤＬＢの組を１セットとして、計８組の
データラインセット８をもつ構成が採用されている。こ
れは、図３の（ａ）に示すような横方向の数ブロックか
ら１アドレスだけが出力されるように配置したアドレス
割付を前提とした構成の一例である。ここでは、例えば
ａ＝１６であれば、各データラインセット８に対して、
ｂ列のメモリセル３が２ブロック分接続されており、ま
た、ｂビット分のセンスアンプ９及びライトバッファ１
１も接続されている。Further, the RAM 10 shown in FIG. 1 employs a structure having a total of eight data line sets 8 with one set of the data line pairs DL and DLB as one set. This is an example of a configuration on the premise of address allocation in which only one address is output from several blocks in the horizontal direction as shown in FIG. Here, for example, if a = 16, for each data line set 8,
The memory cells 3 in the b column are connected for two blocks, and the sense amplifier 9 and the write buffer 1 for b bits are connected.
1 is also connected.

【００４３】列ゲート５は、列デコーダ６から出力され
た選択信号ＧＡ［ａ−１：０］又はＧＢ［ａ−１：０］
のいずれかがイネーブルになると、ビットライン対Ｂ
Ｌ，ＢＬＢとデータライン対ＤＬ，ＤＬＢとの間のゲー
トを開放する。プリチャージ回路４は、選択信号ＧＡ
［ａ−１：０］及びＧＢ［ａ−１：０］のいずれもディ
スエイブルであれば、ビットライン対ＢＬ，ＢＬＢをプ
リチャージする。列デコーダ６は、第１〜ａのブロック
のうちのアクセスする８アドレスを含むブロックに入力
されるＧＡ［ａ−１：０］又はＧＢ［ａ−１：０］を、
（ｚ，ｙ，ｘ）の値に応じてイネーブルする。行デコー
ダ７は、（ｚ，ｙ，ｘ）の値に応じて、左右両側１本ず
つ若しくは２本ずつワードラインＷＬを立ち上げる。The column gate 5 outputs the selection signal GA [a-1: 0] or GB [a-1: 0] output from the column decoder 6.
Bit line pair B
The gate between L and BLB and the data line pair DL and DLB is opened. The precharge circuit 4 uses the selection signal GA
If both [a-1: 0] and GB [a-1: 0] are disabled, the bit line pair BL, BLB is precharged. The column decoder 6 inputs GA [a-1: 0] or GB [a-1: 0] to the block including the eight addresses to be accessed among the first to ath blocks,
Enable according to the value of (z, y, x). The row decoder 7 raises one word line WL or two word lines WL on the left and right sides in accordance with the value of (z, y, x).

【００４４】また、本実施の形態１では、行デコーダ７
がメモリアレイ１の中央に、すなわち、左右両側におい
て同数のメモリアレイ１を有するように配置されてい
る。例えば行デコーダ６の片側に全てのメモリアレイ１
があると、行デコーダ７の片側のみで最大４本のワード
ラインＷＬが立ち上がることになり、列デコーダ６から
の選択信号ＧＡ［ａ−１］，ＧＢ［ａ−１］だけでは、
ビットラインＢＬ上でデータが衝突してしまう。これを
回避するために、行デコーダ７が中央に配置される。な
お、図１で左右両側に配置されるメモリアレイ１に対し
て、それぞれ、行デコーダ６を接続するのであれば、メ
モリアレイ１の中央に行デコーダを配置する必要はな
い。Further, in the first embodiment, the row decoder 7
Are arranged in the center of the memory array 1, that is, so as to have the same number of memory arrays 1 on the left and right sides. For example, on one side of the row decoder 6 all memory arrays 1
If so, a maximum of four word lines WL will rise on only one side of the row decoder 7, and with only the selection signals GA [a-1] and GB [a-1] from the column decoder 6,
Data collides on the bit line BL. In order to avoid this, the row decoder 7 is arranged in the center. If the row decoders 6 are connected to the memory arrays 1 arranged on both the left and right sides in FIG. 1, it is not necessary to arrange the row decoders in the center of the memory array 1.

【００４５】続いて、図５及び６には、それぞれ、図３
の（ａ）で示すアドレス割付を行う場合における、列デ
コーダ６及び行デコーダ７の回路構成の例を示す。ま
た、この例では、図１におけるａ，ｃが、それぞれ、ａ
＝１６，ｃ＝４であるとする。かかる回路構成では、ア
ドレス入力Ｘ［１：０］，Ｙ［１：０］，Ｚ［１：０］
のうち、Ｘ［１：０］，Ｚ［１：０］が列デコーダ６に
よりデコードされ、Ｘ［１：０］，Ｙ［１：０］が行デ
コーダ７によりデコードされる。Subsequently, FIGS. 5 and 6 respectively show FIG.
An example of the circuit configuration of the column decoder 6 and the row decoder 7 in the case of performing the address allocation shown in (a) of FIG. In addition, in this example, a and c in FIG.
= 16 and c = 4. In this circuit configuration, the address inputs X [1: 0], Y [1: 0], Z [1: 0]
Among them, X [1: 0] and Z [1: 0] are decoded by the column decoder 6, and X [1: 0] and Y [1: 0] are decoded by the row decoder 7.

【００４６】図３及び４では、それぞれ、基準アドレス
（ｚ，ｙ，ｘ）を構成するｘ，ｙ，ｚの値として２以下
の数をとる場合が取り上げられてきたが、図７〜９に、
それぞれ、アドレス（ｚ，ｙ，ｘ）を構成するアドレス
値ｘ，ｙ，ｚの１つが３の値をとる場合の例を示す。図
７は、図１７に示す従来のＲＡＭ１００に関した（０，
０，０）〜（４，４，４）のアドレス割付の例である。
このとき、アドレス入力端子としては、Ｘ［２：０］，
Ｙ［２：０］，Ｚ［２：０］の各３本が必要とされ、
Ｘ，Ｙ，Ｚの各アドレス値が、０００→０，００１→
１，０１０→２，０１１→３，１００→４と変換され
て、アドレスが（ｚ，ｙ，ｚ）で示されている。左上が
りの斜線が付されたブロックが、（ｚ，ｙ，ｘ）＝
（３，３，３）を基準として図１６に示す格子により決
定される８つのアドレスに対応している。In FIGS. 3 and 4, cases in which the values of x, y, z forming the reference address (z, y, x) are 2 or less have been taken up, but FIGS. ,
An example is shown in which one of the address values x, y, z forming the address (z, y, x) takes a value of 3, respectively. FIG. 7 relates to the conventional RAM 100 shown in FIG. 17 (0,
This is an example of address allocation of (0, 0) to (4, 4, 4).
At this time, as address input terminals, X [2: 0],
3 each of Y [2: 0] and Z [2: 0] are required,
X, Y, Z address values are 000 → 0,001 →
The address is shown as (z, y, z) after being converted into 1,010 → 2, 011 → 3, 100 → 4. The block with a diagonal line rising to the left is (z, y, x) =
It corresponds to eight addresses determined by the grid shown in FIG. 16 with (3, 3, 3) as a reference.

【００４７】しかしながら、この場合にも、図３の
（ａ）に示す場合と同様に、指定された８つのアドレス
が互いに隣接したブロックに対応し、同じビットライン
対ＢＬ，ＢＬＢを共有するため、８アドレス分のデータ
を１サイクルで同時に読み出すことができない。However, also in this case, as in the case shown in FIG. 3A, the eight designated addresses correspond to blocks adjacent to each other and share the same bit line pair BL, BLB. Data for eight addresses cannot be read simultaneously in one cycle.

【００４８】他方、図８は、図７に示すアドレス割付に
対応する、図１に示すＲＡＭ１０に関したアドレス割付
の例である。左上がりの斜線が付されたブロックは、図
７と同様に、（ｚ，ｙ，ｘ）＝（３，３，３）を基準と
して図１６に示す格子により決定される８つのアドレス
に対応する。ここでは、図１におけるａ，ｃが、ａ＝２
４、ｃ＝９であるとし、各データラインセット８に対し
て、それぞれ１列の分割ワードラインＤＷＬを含む３つ
のブロックが接続される。また、複数アドレスへの同時
アクセスを可能とするアドレス割付の都合上、アドレス
値として本来不要な「５」を含むアドレス（右上がりの
斜線が付されたブロック）も必要となる。「５」とは、
Ｘ，Ｙ又はＺのアドレス値が１０１→５と変換されてな
る値である。実際には、「５」を含むアドレスはアクセ
ス対象であるアドレスとしては使用されず、これによ
り、ｚ＝５の列は、レイアウト上で省略可能である。On the other hand, FIG. 8 shows an example of address allocation relating to the RAM 10 shown in FIG. 1 corresponding to the address allocation shown in FIG. Similarly to FIG. 7, the blocks to which the upward-sloping diagonal lines are attached correspond to eight addresses determined by the grid shown in FIG. 16 with (z, y, x) = (3, 3, 3) as a reference. . Here, a and c in FIG. 1 are a = 2
4 and c = 9, three blocks each including one column of divided word lines DWL are connected to each data line set 8. In addition, for the convenience of address allocation that enables simultaneous access to a plurality of addresses, an address (block with a diagonal line rising to the right) including "5" which is originally unnecessary as an address value is also required. "5" means
It is a value obtained by converting the address value of X, Y or Z into 101 → 5. In reality, an address including "5" is not used as an address to be accessed, so that the column of z = 5 can be omitted in the layout.

【００４９】また、図９は、図８に示すアドレス割付を
模式化して示すものである。前述したように、図７に示
すアドレス割付では、従来のＲＡＭ１００において、Ｘ
［２：０］，Ｙ［２：０］，Ｚ［２：０］の各３本のア
ドレス入力端子が必要となるが、図８及び９に示すアド
レス割付では、ＲＡＭ１０において、基準の（ｚ，ｙ，
ｘ）つまり図１６に示す格子において０に相当するアド
レスが、（０，０，０）〜（３，３，３）をとれば、必
要とされる（０，０，０）〜（４，４，４）のアドレス
にアクセスすることが可能となり、このため、アドレス
入力端子は、Ｘ［１：０］，Ｙ［１：０］，Ｚ［１：
０］の各２本で済む。FIG. 9 schematically shows the address allocation shown in FIG. As described above, the address allocation shown in FIG.
Although three address input terminals of [2: 0], Y [2: 0], and Z [2: 0] are required, the address allocation shown in FIGS. , Y,
x) That is, if the address corresponding to 0 in the lattice shown in FIG. 16 is (0,0,0) to (3,3,3), it is required (0,0,0) to (4,4). 4, 4), it becomes possible to access the address input terminals X [1: 0], Y [1: 0], Z [1:].
0] for each two.

【００５０】なお、図８に示すアドレス割付は、図７の
それに比べて大きな面積を有するものとなっている。し
かしながら、例えば従来技術として図１９を参照して説
明したように、それぞれ全容量の一部を構成する容量を
備えた８つのＲＡＭの適用を考えた場合、図７に示すア
ドレス割付を八等分することができず、１／８の容量の
ＲＡＭは存在しない。このため、実際には、それぞれ１
／８よりも大きい容量のＲＡＭを使用する必要がある。
更に、配線領域も合せて考慮すれば、結果として、全体
の面積は、図７に示す場合に比べ、図８に示す場合の方
が小さくなり、面積の点では有利である。The address allocation shown in FIG. 8 has a larger area than that of FIG. However, for example, as described with reference to FIG. 19 as a conventional technique, when the application of eight RAMs each having a capacity that constitutes a part of the total capacity is considered, the address allocation shown in FIG. There is no 1/8 capacity RAM. Therefore, in practice, each
It is necessary to use a RAM having a capacity larger than / 8.
Further, if the wiring region is also taken into consideration, as a result, the entire area is smaller in the case shown in FIG. 8 than in the case shown in FIG. 7, which is advantageous in terms of area.

【００５１】以上のような構成を備えたＲＡＭによれ
ば、８つのアドレスに対し同時にアクセスすること、つ
まりデータの読出し・書込みが可能である。また、この
ＲＡＭを実現する上で、回路面積及び配線面積の増大は
伴わない。According to the RAM having the above configuration, it is possible to simultaneously access eight addresses, that is, read / write data. Further, in realizing this RAM, the circuit area and the wiring area are not increased.

【００５２】次に、本発明の他の実施の形態について説
明する。以下では、上記実施の形態における場合と同じ
ものについては同一の符号を付し、それ以上の説明を省
略する。 実施の形態２．図１６に示す格子に基づき決定される８
つのアドレスは、図４の（ａ）〜（ｄ）における０〜
の位置の違いを見れば分かるように、アドレス（ｚ，
ｙ，ｘ）の値によって、どのブロックに割り当てられる
かが変化する。これに伴い、図１に示すＲＡＭ１０の構
成では、例えば左下のｂビット分のデータ入出力回路１
２から入出力されるデータについても、アドレス（ｚ，
ｙ，ｘ）の値に応じて、（ｚ，ｙ，ｘ）のデータが入出
力される場合もあれば、（ｚ，ｙ，ｘ＋１）のデータが
入出力される場合、更に、その他のアドレスデータが入
出力される場合もある。しかしながら、この状態では、
ＲＡＭ１０を使用する上で扱いにくい。Next, another embodiment of the present invention will be described. In the following, the same components as those in the above embodiment are designated by the same reference numerals, and further description will be omitted. Embodiment 2. 8 determined based on the grid shown in FIG.
The four addresses are 0 to 0 in (a) to (d) of FIG.
As you can see by the difference in the positions of the addresses (z,
Which block is assigned depends on the value of y, x). Along with this, in the configuration of the RAM 10 shown in FIG.
For data input / output from 2 as well, the address (z,
Depending on the value of (y, x), the data of (z, y, x) may be input / output, the data of (z, y, x + 1) may be input / output, and other addresses may be input. Data may be input / output. However, in this state,
It is difficult to handle when using the RAM 10.

【００５３】これを解消すべく、本実施の形態２では、
図１０に示すように、センスアンプ９及びライトバッフ
ァ１１とデータ入出力回路１２との間に、それぞれｂ本
からなる８セットのバスＤＬＳＥＴ＿ＤＩＯが設けられ
ている。また、バスＤＬＳＥＴ＿ＤＩＯとデータ入出力
回路１２との間に、セレクタ１９が設けられている。こ
のセレクタ１９は、アドレス入力回路１４からの入力に
基づき、所定のアドレスに対応するデータを選択して通
過させるものである。かかる構成により、あるｂ個のデ
ータ入出力回路１２には常にアドレス（ｚ，ｙ，ｘ）の
データが入出力され、別のｂ個のデータ入出力回路１２
には常にアドレス（ｚ，ｙ，ｘ＋１）のデータが入出力
され、また、その他のｂ個のデータ入出力回路１２にも
同様に、所定のアドレスのデータが入出力される。In order to solve this, in the second embodiment,
As shown in FIG. 10, between the sense amplifier 9 and the write buffer 11 and the data input / output circuit 12, eight sets of buses DLSET_DIO each consisting of b lines are provided. A selector 19 is provided between the bus DLSET_DIO and the data input / output circuit 12. The selector 19 selects the data corresponding to a predetermined address based on the input from the address input circuit 14 and passes the data. With this configuration, the data of the address (z, y, x) is always input / output to / from one b data input / output circuit 12, and another b data input / output circuit 12
The data of the address (z, y, x + 1) is always input / output to and the data of the predetermined address is similarly input / output to / from the other b data input / output circuits 12.

【００５４】実施の形態３．８つのアドレスの同時読出
し又は書込み可能なＲＡＭ１０（図１参照）に対して、
１つのアドレスのみ書換えを行う必要が生じた場合、他
の７つのアドレスのデータが書き換わらないように、常
時、８つのアドレス分のデータを用意し、書換え対象の
アドレスのみに書換え用のデータを入力し、他の７つの
アドレスには、書き込まれているデータと同じデータを
入力する必要がある。本実施の形態３では、かかる面倒
な制御を解消すべく、８つのアドレスを同時に読み出す
又は書き込むか、若しくは、１つのアドレスのみを読み
出す又は書き込むかを選択可能とする端子が付設され
る。Embodiment 3. For the RAM 10 (see FIG. 1) capable of simultaneously reading or writing eight addresses,
If it becomes necessary to rewrite only one address, always prepare data for eight addresses so that the data at the other seven addresses will not be rewritten, and write the data for rewriting only at the address to be rewritten. It is necessary to input the same data as the written data to the other seven addresses. In the third embodiment, in order to eliminate such troublesome control, a terminal is provided which can select whether to read or write eight addresses at the same time or to read or write only one address.

【００５５】図１１に、本実施の形態３に従い、選択端
子ＳＥＬが図１に示す構成に追加された態様を示す。な
お、ここでは、内部制御回路１３，アドレス入力回路１
４，列デコーダ２６及び行デコーダ２７以外の構成を省
略する。選択端子ＳＥＬは列デコーダ２６及び行デコー
ダ２７に対して接続されており、外部からの選択信号が
選択端子ＳＥＬを介し、列デコーダ２６及び行デコーダ
２７に対して供給される。FIG. 11 shows a mode in which the selection terminal SEL is added to the configuration shown in FIG. 1 according to the third embodiment. Note that, here, the internal control circuit 13 and the address input circuit 1
4, configurations other than the column decoder 26 and the row decoder 27 are omitted. The selection terminal SEL is connected to the column decoder 26 and the row decoder 27, and an external selection signal is supplied to the column decoder 26 and the row decoder 27 via the selection terminal SEL.

【００５６】図１２に、行デコーダ２７の内部構成を示
す。この行デコーダ２７では、８アドレスアクセス用行
デコーダ３７Ａが、ＭＷＬ［ｃ‐１：０］及びＭＷＬ
［ｃ‐１：０］’からそれぞれ１本又は２本の信号を立
ち上げる。他方、１アドレスアクセス用行デコーダ３７
Ｂが、ＳＷＬ［ｃ‐１：０］及びＳＷＬ［ｃ‐１：
０］’からただ１本の信号を立ち上げる。各ＭＷＬ及び
ＳＷＬからの信号は、セレクタ３１に入力される。ここ
では、例えば、ＳＥＬ＝０であれば、ＭＷＬ側の信号が
選択され、また、一方、ＳＥＬ＝１であれば、ＳＷＬ側
の信号が選択される。FIG. 12 shows the internal structure of the row decoder 27. In this row decoder 27, the 8-address access row decoder 37A has MWL [c-1: 0] and MWL
One or two signals are raised from [c-1: 0] '. On the other hand, the 1-address access row decoder 37
B is SWL [c-1: 0] and SWL [c-1:
0] 'raises only one signal. The signals from each MWL and SWL are input to the selector 31. Here, for example, if SEL = 0, the signal on the MWL side is selected, while if SEL = 1, the signal on the SWL side is selected.

【００５７】また、図１３には、列デコーダ２６の内部
構成を示す。この列デコーダ２６では、８アドレスアク
セス用列デコーダ４６Ａが、ＭＧＡ［ａ‐１：０］及び
ＭＧＢ［ａ‐１：０］から、アクセス対象である８アド
レスに対応するブロックにアクセスするための信号を８
本立ち上げる。他方、１アドレスアクセス用列デコーダ
が、ＳＧ［ａ‐１：０］からただ１本の信号を立ち上げ
る。ＭＧＡ及びＭＧＢは、それぞれ、セレクタ４１に入
力される。ＳＧは、［ ］内の番号に等しいＧＡ及び
ＧＢが接続されるセレクタ４１にそれぞれ入力される。
１アドレスアクセスの場合には、１本のワードラインし
か立ち上がらないため、ＧＡ及びＧＢの同じ番号の信号
が同時に立ち上がっても問題ない。ここでは、例えば、
ＳＥＬ＝０であれば、ＭＧＡ及びＭＧＢ側の信号が選択
され、ＳＥＬ＝１であれば、ＳＧ側の信号が選択され
る。FIG. 13 shows the internal structure of the column decoder 26. In the column decoder 26, the 8-address access column decoder 46A uses the signals from MGA [a-1: 0] and MGB [a-1: 0] to access the block corresponding to the 8-address to be accessed. 8
Start up the book. On the other hand, the 1-address access column decoder raises only one signal from SG [a-1: 0]. The MGA and MGB are input to the selector 41, respectively. SG is input to each selector 41 to which GA and GB equal to the number in [] are connected.
In the case of one address access, since only one word line rises, there is no problem even if signals of the same number GA and GB rise at the same time. Here, for example,
If SEL = 0, the MGA and MGB side signals are selected, and if SEL = 1, the SG side signal is selected.

【００５８】このように、選択端子ＳＥＬを設け、更
に、列デコーダ２６及び行デコーダ２７を上記のように
構成することにより、８アドレスアクセス及び１アドレ
スアクセスの選択を任意に行うことが可能となり、必要
に応じて、面倒な制御を伴うことなく、１アドレスアク
セスを実行することができる。As described above, by providing the selection terminal SEL and further configuring the column decoder 26 and the row decoder 27 as described above, 8-address access and 1-address access can be arbitrarily selected. If necessary, one address access can be executed without complicated control.

【００５９】ただし、この実施の形態３では、次のよう
な注意が必要となる。例えば、図３に示すアドレス割付
で１つのアドレスのみにアクセスする場合には、アドレ
ス入力端子として、Ｘ［１：０］，Ｙ［１：０］，Ｚ
［１：０］の各２本ずつで問題がない。これに対して、
図８に示すアドレス割付で８つのアドレスに同時にアク
セスする場合には、基準の（ｚ，ｙ，ｘ）つまり図１６
に示す０に相当するアドレスが最大（３，３，３）をと
れば、＋１加算されたアドレス（４，４，４）までのア
クセスも可能となり、アドレス入力端子としては、Ｘ
［１：０］，Ｙ［１：０］，Ｚ［１：０］の各２本ずつ
で問題がないが、１アドレスのみのアクセスの場合に
は、アドレス入力端子として、Ｘ［２：０］，Ｙ［２：
０］，Ｚ［２：０］の各３本ずつが必要となる。However, the following cautions are required in the third embodiment. For example, when accessing only one address by the address allocation shown in FIG. 3, X [1: 0], Y [1: 0], Z are used as address input terminals.
There are no problems with two [1: 0] each. On the contrary,
When eight addresses are simultaneously accessed by the address assignment shown in FIG. 8, the reference (z, y, x), that is, FIG.
If the address corresponding to 0 in (3) takes the maximum (3, 3, 3), it is possible to access up to the address (4, 4, 4) to which +1 is added, and X is used as the address input terminal.
There is no problem with two each of [1: 0], Y [1: 0], and Z [1: 0]. However, when accessing only one address, X [2: 0] is used as the address input terminal. ], Y [2:
0] and Z [2: 0] are required for each three lines.

【００６０】実施の形態４．図３に示すアドレス割付に
関しては、アドレス値として「４」を含むものは存在し
ておらず、このアドレス割付は、アドレス値として
「３」を含む基準アドレス（ｚ，ｙ，ｘ）には適用され
ない。これに対処すべく、この実施の形態４では、
「４」の代わりに「０」の値をもつアドレスにアクセス
する方法が考えられる。かかるアクセスは、図３に示す
構成に対し、図５及び６にそれぞれ示す列デコーダ及び
行デコーダにおいて、ｘ，ｙ，ｚが「３」の値をとり得
る構成が採用されることにより可能となる。Fourth Embodiment Regarding the address allocation shown in FIG. 3, there is no one including “4” as the address value, and this address allocation is applied to the reference address (z, y, x) including “3” as the address value. Not done. In order to deal with this, in the fourth embodiment,
A method of accessing an address having a value of “0” instead of “4” can be considered. Such access is made possible by adopting a configuration in which x, y, and z can take the value of “3” in the column decoder and the row decoder shown in FIGS. 5 and 6, respectively, in contrast to the configuration shown in FIG. .

【００６１】他方、図８に示すアドレス割付に関して
は、基準アドレス（ｚ，ｙ，ｘ）を構成するアドレス値
ｘ，ｙ，ｚについての許容最大値が「４」である場合
に、基準アドレス（ｚ，ｙ，ｘ）に「４」を含む場合に
おけるｘ＋１，ｙ＋１，ｚ＋１の値（ここでは「５」）
を使用せず、その代わりに、ｘ＋１→０，ｙ＋１→０，
ｚ＋１→０の値をもつアドレスにアクセスする。なお、
かかるアクセスは、図８に示す構成に対し、図５及び６
にそれぞれ示す列デコーダ及び行デコーダにおいて、
ｘ，ｙ，ｚが「４」の値をとり得る構成が採用されるこ
とにより可能となる。On the other hand, regarding the address allocation shown in FIG. 8, when the maximum allowable value for the address values x, y, z forming the reference address (z, y, x) is "4", the reference address ( The value of x + 1, y + 1, z + 1 when "4" is included in z, y, x) (here, "5")
, Instead of x + 1 → 0, y + 1 → 0,
Access an address with a value of z + 1 → 0. In addition,
This access is performed by using the access shown in FIGS.
In the column decoder and row decoder shown in
This is possible by adopting a configuration in which x, y, z can take the value of "4".

【００６２】実施の形態５．また、８つのアドレスの同
時読出し又は書込み可能なＲＡＭを実現するには、前述
した実施の形態とは異なる次のような方法が考えられ
る。前述した実施の形態１に係るＲＡＭ１０では、行デ
コーダの片側のみで最大４本のワードラインＷＬが立ち
上がるようにした場合には、ビットラインＢＬ上でデー
タが衝突してしまう。特に図示しないが、これを解消す
るために、実施の形態４として、列ゲートから出力され
る分割ワードラインセレクタの選択信号を４系統設定
し、列方向に並ぶ分割ワードラインセレクタに対してそ
れらを４行おきに接続する設計が考えられる。また、行
デコーダの片側のみでワードラインＷＬを１本，２本若
しくは４本同時に立ち上がるように設計される。なお、
これらは、図４の（ａ）〜（ｄ）で、行デコーダを外し
た態様に相当する。Fifth Embodiment Further, in order to realize a RAM capable of simultaneously reading or writing eight addresses, the following method different from the above-described embodiment can be considered. In the RAM 10 according to the first embodiment described above, if a maximum of four word lines WL rise on only one side of the row decoder, data will collide on the bit line BL. Although not particularly shown, in order to solve this, as a fourth embodiment, four selection signals of the divided word line selectors output from the column gates are set, and they are set to the divided word line selectors arranged in the column direction. A design that connects every four rows is possible. Further, it is designed such that one, two or four word lines WL rise at the same time only on one side of the row decoder. In addition,
These correspond to the mode in which the row decoder is removed in (a) to (d) of FIG.

【００６３】実施の形態６．例えば動作速度の要求が低
い場合には、８アドレス同時アクセスの代わりとして、
４アドレス同時アクセスを可能とするＲＡＭを用いるこ
とが考えられる。４アドレス同時アクセスを可能とする
ＲＡＭでは、８アドレス同時アクセス時と比較して、デ
ータ伝送用の配線も半分になり、配線面積が減少する。
例えば、図１９に示す場合と同様に、０とを含むＲＡ
Ｍを、ｃ×ａ＝２×８の１つのＲＡＭにまとめるように
構成させ、同様にして、と，と，とを含む
ＲＡＭを１つのＲＡＭに構成させることにより、４アド
レス同時アクセスを可能とする構成が実現可能となる。
しかしながら、この場合、別個のＲＡＭを４つ使用する
ことは、ＲＡＭ内部の制御回路の重複を伴い、また、４
つのＲＡＭと外部のアドレスデコード用回路を接続する
配線領域も必要となるため、チップ面積の増大をもたら
す惧れがある。Sixth Embodiment For example, when the operation speed is low, instead of 8 address simultaneous access,
It is conceivable to use a RAM that enables simultaneous access to four addresses. In the RAM capable of simultaneously accessing four addresses, the wiring for data transmission is halved as compared with the case of simultaneously accessing eight addresses, and the wiring area is reduced.
For example, as in the case shown in FIG. 19, RA including 0 and RA
By configuring M so as to be integrated into one RAM of c × a = 2 × 8, and similarly configuring the RAM including and, and into one RAM, simultaneous access to four addresses becomes possible. It becomes feasible to implement the configuration.
However, in this case, using four separate RAMs involves duplication of the control circuits inside the RAMs, and also four.
Since a wiring area for connecting one RAM and an external address decoding circuit is also required, there is a possibility of increasing the chip area.

【００６４】これに対して、本実施の形態６では、８ア
ドレス同時アクセスを可能とするＲＡＭと同様に、単体
で４つのアドレスの同時読出し又は書込みを可能とする
機能を実現するＲＡＭを設計することを考える。この場
合、回路構成は基本的に図１に示す構成と同様である。
図１に示すＲＡＭと異なる点は、分割ワードラインを選
択する信号が１度にイネーブルになる本数が８本から４
本に変わる点、及び、データラインセットが４セットの
み設けられる点である。On the other hand, in the sixth embodiment, similarly to the RAM which enables the simultaneous access of 8 addresses, a RAM which realizes the function of simultaneously reading or writing four addresses by itself is designed. Think about it. In this case, the circuit configuration is basically the same as that shown in FIG.
The difference from the RAM shown in FIG. 1 is that the number of signals enabling selection of divided word lines is 8 to 4 at a time.
It is different from a book, and only four data line sets are provided.

【００６５】例えば図３に示すようなアドレス割付が採
用された場合、（ｚ，ｙ，ｘ）＝（１，１，１）であれ
ば、（１，１，１），（１，１，２），（１，２，１）
（１，２，２）を含む４行のワードラインＷＬが立ち上
がる。これに対処するために、行デコーダは中央に配置
されるか、若しくは、各メモリアレイに対してそれぞれ
行デコーダが配置される必要がある。これに対して、例
えば図１４の（ａ）及び（ｂ）に示すようなアドレス割
付が採用された場合には、最大２行のワードラインＷＬ
を同時に立ち上げるだけでよく、このため、行デコーダ
の片側にすべてのメモリアレイがあっても問題ない。For example, when the address allocation as shown in FIG. 3 is adopted and (z, y, x) = (1,1,1), (1,1,1), (1,1,) 2), (1, 2, 1)
Four word lines WL including (1, 2, 2) rise. To address this, the row decoder must be centrally located, or a row decoder must be located for each memory array. On the other hand, for example, when the address allocation as shown in (a) and (b) of FIG.
Need only be started at the same time, so there is no problem with having all memory arrays on one side of the row decoder.

【００６６】また、４アドレス同時アクセスを可能とす
るＲＡＭについても、前述した実施の形態３の構成を採
用することにより、あるｂ個のデータ入出力回路には常
時アドレス（ｚ，ｙ，ｘ）のデータが入出力され、別の
ｂ個のデータ入出力回路には常時アドレス（ｚ，ｙ，ｘ
＋１）のデータが入出力され、また、その他のデータ入
出力回路においても常時それに対応したデータのみが入
出力されるようにすることが可能である。更に、４つの
アドレスに同時にアクセスするか、若しくは、１つのア
ドレスのみにアクセスするかを選択する機能は、８アド
レス同時アクセスについて前述した実施の形態３と同様
にして実現することができる。Further, regarding the RAM capable of simultaneously accessing four addresses, by adopting the configuration of the third embodiment described above, certain b data input / output circuits always have addresses (z, y, x). Data is input / output, and the other b data input / output circuits always receive addresses (z, y, x
It is possible to input / output the data of +1) and also to input / output only the data corresponding to it in other data input / output circuits at all times. Furthermore, the function of selecting whether to access four addresses at the same time or to access only one address can be realized in the same manner as in the third embodiment described above for the eight-address simultaneous access.

【００６７】なお、本発明は、例示された実施の形態に
限定されるものでなく、本発明の要旨を逸脱しない範囲
において、種々の改良及び設計上の変更が可能であるこ
とは言うまでもない。Needless to say, the present invention is not limited to the illustrated embodiments, and various improvements and design changes can be made without departing from the gist of the present invention.

【００６８】[0068]

【発明の効果】以上の説明から明らかなように、本願の
請求項１に係る発明によれば、１つのＲＡＭに対して、
８アドレスに同時にアクセスすることが可能であり、こ
れにより、従来の方法で同機能を実現する場合に比べ
て、回路面積及び配線領域を縮小することができる。As is apparent from the above description, according to the invention of claim 1 of the present application, for one RAM,
It is possible to access eight addresses at the same time, which makes it possible to reduce the circuit area and the wiring area as compared with the case where the same function is realized by the conventional method.

【００６９】また、本願の請求項２に係る発明によれ
ば、各データ入出力回路に対して、常時、（ｚ，ｙ，
ｘ）に基づき決定される８アドレスのうちの所定のアド
レスに対応した入出力が割り当てられるため、外部に回
路を追加する必要がなくなり、外部の配線領域の低減化
を図ることができる。Further, according to the invention of claim 2 of the present application, (z, y,
Since the input / output corresponding to a predetermined address of the 8 addresses determined based on x) is allocated, it is not necessary to add a circuit to the outside, and the external wiring area can be reduced.

【００７０】更に、本願の請求項３に係る発明によれ
ば、請求項１に係る発明と同様に、１つのＲＡＭに対し
て、８アドレスに同時にアクセスすることが可能であ
り、これにより、従来の方法で同機能を実現する場合に
比べて、回路面積及び配線領域を縮小することができ
る。Further, according to the invention of claim 3 of the present application, as in the invention of claim 1, it is possible to simultaneously access 8 addresses to one RAM. It is possible to reduce the circuit area and the wiring region as compared with the case where the same function is realized by the above method.

【００７１】また、更に、本願の請求項４に係る発明に
よれば、１アドレスのみ書き換えるような場合に、他の
アドレスが書き換わらないように、他のアドレスには既
に書き込まれているデータを用意するという作業が必要
でなくなり、システム設計が容易となる。Further, according to the invention of claim 4 of the present application, when only one address is rewritten, the data already written to the other address is protected so that the other address is not rewritten. The work of preparing is not necessary, and the system design becomes easy.

【００７２】また、更に、本願の請求項５に係る発明に
よれば、１つのＲＡＭに対して、８アドレスに同時にア
クセスすることが可能である。これにより、従来の方法
で同機能を実現する場合に比べて、回路面積及び配線領
域を縮小することができる。Further, according to the invention of claim 5 of the present application, it is possible to simultaneously access eight addresses to one RAM. As a result, the circuit area and wiring region can be reduced as compared with the case where the same function is realized by the conventional method.

【００７３】また、更に、本願の請求項６に係る発明に
よれば、各データ入出力回路に対して、常時、（ｚ，
ｙ，ｘ）に基づき決定される８アドレスのうちの所定の
アドレスに対応した入出力が割り当てられるため、外部
に回路を追加する必要がなくなり、外部の配線領域の低
減化を図ることができる。Further, according to the invention of claim 6 of the present application, (z,
Since the input / output corresponding to a predetermined address of the 8 addresses determined based on y, x) is allocated, it is not necessary to add a circuit to the outside, and the external wiring area can be reduced.

【００７４】また、更に、本願の請求項７に係る発明に
よれば、請求項５に係る発明と同様に、１つのＲＡＭに
対して、８アドレスに同時にアクセスすることが可能で
あり、これにより、従来の方法で同機能を実現する場合
に比べて、回路面積及び配線領域を縮小することができ
る。Further, according to the invention of claim 7 of the present application, as in the invention of claim 5, it is possible to simultaneously access 8 addresses to one RAM. The circuit area and wiring region can be reduced as compared with the case where the same function is realized by the conventional method.

【００７５】また、更に、本願の請求項８に係る発明に
よれば、１アドレスのみ書き換えるような場合に、他の
アドレスが書き換わらないように、他のアドレスには既
に書き込まれているデータを用意するという作業が必要
でなくなり、システム設計が容易となる。Further, according to the invention of claim 8 of the present application, when only one address is rewritten, the data already written to the other address is protected so that the other address is not rewritten. The work of preparing is not necessary, and the system design becomes easy.

【００７６】また、更に、本願の請求項９に係る発明に
よれば、１つのＲＡＭに対して、４アドレスに同時にア
クセスすることが可能である。これにより、従来の方法
で同機能を実現する場合に比べて、回路面積及び配線領
域を縮小することができる。Further, according to the invention of claim 9 of the present application, it is possible to simultaneously access four addresses to one RAM. As a result, the circuit area and wiring region can be reduced as compared with the case where the same function is realized by the conventional method.

【００７７】また、更に、本願の請求項１０に係る発明
によれば、各データ入出力回路に対して、常時、（ｚ，
ｙ，ｘ）に基づき決定される４アドレスのうちの所定の
アドレスに対応した入出力が割り当てられるため、外部
に回路を追加する必要がなくなり、外部の配線領域の低
減化を図ることができる。Further, according to the invention of claim 10 of the present application, (z,
Since the input / output corresponding to a predetermined address among the four addresses determined based on y, x) is allocated, it is not necessary to add a circuit to the outside, and the external wiring area can be reduced.

【００７８】また、更に、本願の請求項１１に係る発明
によれば、請求項９に係る発明と同様に、１つのＲＡＭ
に対して、４アドレスに同時にアクセスすることが可能
であり、これにより、従来の方法で同機能を実現する場
合に比べて、回路面積及び配線領域を縮小することがで
きる。Further, according to the invention of claim 11 of the present application, one RAM is provided as in the invention of claim 9.
On the other hand, it is possible to simultaneously access four addresses, which makes it possible to reduce the circuit area and the wiring region as compared with the case where the same function is realized by the conventional method.

【００７９】また、更に、本願の請求項１２に係る発明
によれば、１アドレスのみ書き換えるような場合に、他
のアドレスが書き換わらないように、他のアドレスには
既に書き込まれているデータを用意するという作業が必
要でなくなり、システム設計が容易となる。Further, according to the invention of claim 12 of the present application, when only one address is rewritten, the data already written in the other address is protected so that the other address is not rewritten. The work of preparing is not necessary, and the system design becomes easy.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の実施の形態１に係るＲＡＭの構成を
概略的に示すブロック図である。FIG. 1 is a block diagram schematically showing a configuration of a RAM according to a first embodiment of the present invention.

【図２】 ａ×ｃ＝１６×４のメモリアレイに対してア
ドレス割付されたＸ［１：０］，Ｙ［１：０］，Ｚ
［１：０］で示されるアドレス（ｚ，ｙ，ｘ）の各アド
レス値ｚ，ｙ，ｘを、それぞれ、００→０，０１→１，
１０→２，１１→３と変換してあらわす図である。FIG. 2 is X [1: 0], Y [1: 0], Z assigned to a memory array of a × c = 16 × 4.
The address values z, y, x of the address (z, y, x) indicated by [1: 0] are 00 → 0, 01 → 1, respectively.
It is a figure expressed by converting into 10 → 2 and 11 → 3.

【図３】 （ａ）本発明の実施の形態１に従った横方向
の２ブロックにつき１アドレスが出力されるアドレス割
付の一例を示す図である。 （ｂ）図３の（ａ）に示すアドレス割付を模式化してあ
らわす図である。FIG. 3A is a diagram showing an example of address allocation in which one address is output for every two horizontal blocks according to the first embodiment of the present invention. FIG. 4B is a diagram schematically showing the address allocation shown in FIG.

【図４】 （ａ） 図３の（ａ）に示すアドレス割付に
対して、（ｚ，ｙ，ｘ）＝（０，０，０）のときに、８
つのアドレスに同時にアクセスする際のアドレス位置を
示す図である。 （ｂ） 図３の（ａ）に示すアドレス割付に対して、
（ｚ，ｙ，ｘ）＝（１，１，０）のときに、８つのアド
レスに同時にアクセスする際のアドレス位置を示す図で
ある。 （ｃ） 図３の（ａ）に示すアドレス割付に対して、
（ｚ，ｙ，ｘ）＝（２，２，１）のときに、８つのアド
レスに同時にアクセスする際のアドレス位置を示す図で
ある。 （ｄ） 図３の（ａ）に示すアドレス割付に対して、
（ｚ，ｙ，ｘ）＝（１，１，１）のときに、８つのアド
レスに同時にアクセスする際のアドレス位置を示す図で
ある。FIG. 4 (a) is (8) when (z, y, x) = (0, 0, 0) for the address allocation shown in (a) of FIG.
It is a figure which shows the address position at the time of accessing one address at the same time. (B) For the address allocation shown in (a) of FIG.
It is a figure which shows the address position at the time of simultaneously accessing eight addresses, when (z, y, x) = (1, 1, 0). (C) For the address assignment shown in (a) of FIG.
It is a figure which shows the address position at the time of simultaneously accessing eight addresses, when (z, y, x) = (2, 2, 1). (D) For the address allocation shown in (a) of FIG.
It is a figure which shows the address position at the time of simultaneously accessing eight addresses, when (z, y, x) = (1, 1, 1).

【図５】 列デコーダの内部構成を示す図である。FIG. 5 is a diagram showing an internal configuration of a column decoder.

【図６】 行デコーダの内部構成を示す図である。FIG. 6 is a diagram showing an internal configuration of a row decoder.

【図７】 従来のＲＡＭに関したアドレス割付の一例を
示す図である。FIG. 7 is a diagram showing an example of address allocation relating to a conventional RAM.

【図８】 本発明の実施の形態１に係るＲＡＭに関した
アドレス割付の一例を示す図である。FIG. 8 is a diagram showing an example of address allocation regarding the RAM according to the first embodiment of the present invention.

【図９】 図８に示すアドレス割付を模式化してあらわ
す図である。FIG. 9 is a diagram schematically showing the address allocation shown in FIG.

【図１０】 本発明の実施の形態２に係るＲＡＭの一部
を示すブロック図である。FIG. 10 is a block diagram showing a part of a RAM according to a second embodiment of the present invention.

【図１１】 本発明の実施の形態３に係る選択信号経路
を備えたＲＡＭの一部を示すブロック図である。FIG. 11 is a block diagram showing a part of a RAM provided with a selection signal path according to a third embodiment of the present invention.

【図１２】 上記実施の形態３に係る選択信号経路に対
応した行デコーダの構成例を示すブロック図である。FIG. 12 is a block diagram showing a configuration example of a row decoder corresponding to a selection signal path according to the third embodiment.

【図１３】 上記実施の形態３に係る選択信号経路に対
応した列デコーダの構成例を示すブロック図である。FIG. 13 is a block diagram showing a configuration example of a column decoder corresponding to a selection signal path according to the third embodiment.

【図１４】 （ａ）本発明の実施の形態４に係るアドレ
ス割付の一例を示す図である。 （ｂ）図１４の（ａ）に示すアドレス割付を模式化して
あらわす図である。FIG. 14A is a diagram showing an example of address allocation according to the fourth embodiment of the present invention. FIG. 15B is a diagram schematically showing the address allocation shown in FIG.

【図１５】 複数のメモリアレイを用いて構成される色
変換データメモリ領域を示す説明図である。FIG. 15 is an explanatory diagram showing a color conversion data memory area configured by using a plurality of memory arrays.

【図１６】 データへのアクセス時に用いる複数のアド
レスを、アドレス（ｚ，ｙ，ｘ）を基準として選択する
例を示す説明図である。FIG. 16 is an explanatory diagram showing an example in which a plurality of addresses used when accessing data are selected based on an address (z, y, x).

【図１７】 従来のＲＡＭを概略的に示すブロック図で
ある。FIG. 17 is a block diagram schematically showing a conventional RAM.

【図１８】 （ａ）それぞれｂビット単位で模式化さ
れ、（ａ×ｃ）ワードの記憶領域を構成するメモリアレ
イに対するアドレス割付の一例を示す図である。 （ｂ）図１８の（ａ）に示すメモリアレイのうちの１ビ
ットに対応する１ブロックをあらわす図である。FIG. 18 (a) is a diagram schematically showing an address allocation for a memory array, each of which is illustrated in b-bit units and constitutes a storage area of (a × c) words. FIG. 19B is a diagram showing one block corresponding to one bit in the memory array shown in FIG.

【図１９】 （ａ）ａ×ｃ＝４×２のブロックを８つ備
えたＲＡＭにおけるアドレス割付の一例を示す図であ
る。 （ｂ）図１９の（ａ）に示すＲＡＭの回路構成を概略的
に示す図である。FIG. 19 (a) is a diagram showing an example of address allocation in a RAM including eight blocks of a × c = 4 × 2. FIG. 20B is a diagram schematically showing a circuit configuration of the RAM shown in FIG.

【符号の説明】[Explanation of symbols]

１ メモリアレイ，２分割ワードラインセレクタ，３
メモリセル，４ プリチャージ回路，５ 列ゲート，６
列デコーダ，７ 行デコーダ，８ データラインセッ
ト，９ センスアンプ，１０ ＲＡＭ，１１ ライトバ
ッファ，１２データ入出力回路，１３ 内部制御回路，
１４ アドレス入力回路，ＢＬ ビットライン，ＤＷＬ
分割ワードライン，ＧＡ，ＧＢ 分割ワードラインセ
レクタ用の選択信号，ＷＬ ワードライン1 memory array, 2 word line selectors, 3
Memory cell, 4 precharge circuit, 5 column gate, 6
Column decoder, 7 row decoder, 8 data line set, 9 sense amplifier, 10 RAM, 11 write buffer, 12 data input / output circuit, 13 internal control circuit,
14 Address input circuit, BL bit line, DWL
Split word line, GA, GB Select signal for split word line selector, WL Word line

Claims (12)

【特許請求の範囲】[Claims] 【請求項１】 複数のメモリセルがマトリクス状に配列
されてなるメモリアレイと、該メモリアレイを構成する
メモリセルの各行毎に設けられたワードラインと、行方
向に並ぶメモリセルを１ワード単位で接続する分割ワー
ドラインと、各分割ワードライン毎にワードラインに接
続され、該分割ワードラインを選択する分割ワードライ
ンセレクタと、メモリセルを各列毎に接続するデータ読
出し又は書込み用のビットライン対と、各ビットライン
対に対して設定される列ゲートと、該列ゲートを介して
ビットライン対に接続されるデータ伝送用のデータライ
ン対と、該データライン対に接続する書込み用のライト
バッファ及び読出し用のセンスアンプと、該ライトバッ
ファ及びセンスアンプを介して上記データライン対に接
続するデータ入出力回路とを有しており、各メモリセル
の行選択がワードラインと分割ワードラインの二段階に
分けて行われる分割ワードライン方式の半導体記憶装置
において、 アドレス入力がＸ［ｉ：０］，Ｙ［ｊ：０］，Ｚ［ｋ：
０］の３系統で指定されるとともに、上記分割ワードラ
インセレクタを選択する選択信号として２系統が設定さ
れ、列方向に並ぶ分割ワードラインセレクタに対して、
２系統の選択信号がそれぞれ１行ずつ交互に接続され
て、２系統の選択信号の経路のうちの１系統のみがイネ
ーブルすることにより、上記分割ワードラインセレクタ
を選択するように構成されており、 上記選択信号が装置内で計８系統イネーブルすることに
より、上記アドレス入力Ｘ［ｉ：０］，Ｙ［ｊ：０］，
Ｚ［ｋ：０］により指定されるアドレス（ｚ，ｙ，ｘ）
に対して、（ｚ，ｙ，ｘ）（ｚ，ｙ，ｘ＋１）（ｚ，ｙ
＋１，ｘ）（ｚ，ｙ＋１，ｘ＋１）（ｚ＋１，ｙ，ｘ）
（ｚ＋１，ｙ，ｘ＋１）（ｚ＋１，ｙ＋１，ｘ）（ｚ＋
１，ｙ＋１，ｘ＋１）で表わされる８アドレスに同時に
アクセス可能であることを特徴とする半導体記憶装置。1. A memory array in which a plurality of memory cells are arranged in a matrix, a word line provided for each row of the memory cells forming the memory array, and memory cells arranged in the row direction in units of one word. A divided word line connected to each other, a divided word line selector connected to each word line for each divided word line, and a divided word line selector for selecting the divided word line, and a data read or write bit line connecting a memory cell for each column. A pair, a column gate set for each bit line pair, a data line pair for data transmission connected to the bit line pair via the column gate, and a write write connected to the data line pair Buffer and read sense amplifier, and data input / output connected to the data line pair via the write buffer and sense amplifier A divided word line type semiconductor memory device in which row selection of each memory cell is performed in two stages of a word line and a divided word line, address input is X [i: 0], Y [J: 0], Z [k:
0], and two systems are set as selection signals for selecting the above-mentioned divided word line selectors. For the divided word line selectors arranged in the column direction,
The selection signal of two systems is alternately connected to each one row, and the divided word line selector is selected by enabling only one system of the paths of the selection signal of two systems. The selection signals enable a total of eight systems in the device, so that the address inputs X [i: 0], Y [j: 0],
Address (z, y, x) specified by Z [k: 0]
For (z, y, x) (z, y, x + 1) (z, y
+1, x) (z, y + 1, x + 1) (z + 1, y, x)
(Z + 1, y, x + 1) (z + 1, y + 1, x) (z +
1, y + 1, x + 1) is a semiconductor memory device capable of simultaneously accessing eight addresses. 【請求項２】 更に、上記ライトバッファに入力される
信号とデータ入出力回路との間、及び、上記センスアン
プから出力される信号とデータ入出力回路との間にセレ
クタが設けられており、 上記アドレス（ｚ，ｙ，ｘ）に対し、（ｚ，ｙ，ｘ）
（ｚ，ｙ，ｘ＋１）（ｚ，ｙ＋１，ｘ）（ｚ，ｙ＋１，
ｘ＋１）（ｚ＋１，ｙ，ｘ）（ｚ＋１，ｙ，ｘ＋１）
（ｚ＋１，ｙ＋１，ｘ）（ｚ＋１，ｙ＋１，ｘ＋１）で
表わされる８アドレスの入出力データが、上記セレクタ
を介して、常時、各アドレスに１対１で対応したデータ
入出力回路から送受されることを特徴とする請求項１記
載の半導体記憶装置。2. A selector is provided between the signal input to the write buffer and the data input / output circuit, and between the signal output from the sense amplifier and the data input / output circuit. (Z, y, x) for the above address (z, y, x)
(Z, y, x + 1) (z, y + 1, x) (z, y + 1,
x + 1) (z + 1, y, x) (z + 1, y, x + 1)
Input / output data of 8 addresses represented by (z + 1, y + 1, x) (z + 1, y + 1, x + 1) is always transmitted and received from the data input / output circuit corresponding to each address via the selector. The semiconductor memory device according to claim 1, wherein: 【請求項３】 上記アドレス（ｚ，ｙ，ｘ）のｚ，ｙ，
ｘのうちの１つ又は複数が許容される値の最大となる場
合に、ｚ＋１，ｙ＋１又はｘ＋１の代わりに、それぞ
れ、ｚ＋１→０，ｙ＋１→０又はｘ＋１→０のアドレス
を用いて、８アドレスに同時にアクセスすることを特徴
とする請求項１又は２に記載の半導体記憶装置。3. The z, y, of the address (z, y, x)
If one or more of x is the maximum allowed value, use 8 addresses instead of z + 1, y + 1 or x + 1 using the addresses z + 1 → 0, y + 1 → 0 or x + 1 → 0, respectively. 3. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is simultaneously accessed. 【請求項４】 ８アドレスに同時にアクセスするか、若
しくは、１アドレスのみに同時にアクセスするかを選択
する選択手段が設けられていることを特徴とする請求項
１〜３のいずれか一に記載の半導体記憶装置。4. The selection means for selecting whether to simultaneously access eight addresses or only one address at the same time is provided. Semiconductor memory device. 【請求項５】 複数のメモリセルがマトリクス状に配列
されてなるメモリアレイと、該メモリアレイを構成する
メモリセルの各行毎に設けられたワードラインと、行方
向に並ぶメモリセルを１ワード単位で接続する分割ワー
ドラインと、各分割ワードライン毎にワードラインに接
続され、該分割ワードラインを選択する分割ワードライ
ンセレクタと、メモリセルを各列毎に接続するデータ読
出し又は書込み用のビットライン対と、各ビットライン
対に対して設定される列ゲートと、該列ゲートを介して
ビットライン対に接続されるデータ伝送用のデータライ
ン対と、該データライン対に接続する書込み用のライト
バッファ及び読出し用のセンスアンプと、該ライトバッ
ファ及びセンスアンプを介して上記データライン対に接
続するデータ入出力回路とを有しており、各メモリセル
の行選択がワードラインと分割ワードラインの二段階に
分けて行われる分割ワードライン方式の半導体記憶装置
において、 アドレス入力がＸ［ｉ：０］，Ｙ［ｊ：０］，Ｚ［ｋ：
０］の３系統で指定されるとともに、上記分割ワードラ
インセレクタを選択する選択信号として４系統が設定さ
れ、列方向に並ぶ分割ワードラインセレクタに対して、
４系統の選択信号がそれぞれ４行おきに接続されて、４
系統の選択信号の経路のうちの１系統のみがイネーブル
することにより、上記分割ワードラインセレクタを選択
するように構成されており、 上記選択信号が装置内で計８系統イネーブルすることに
より、上記アドレス入力Ｘ［ｉ：０］，Ｙ［ｊ：０］，
Ｚ［ｋ：０］により指定されるアドレス（ｚ，ｙ，ｘ）
に対して、（ｚ，ｙ，ｘ）（ｚ，ｙ，ｘ＋１）（ｚ，ｙ
＋１，ｘ）（ｚ，ｙ＋１，ｘ＋１）（ｚ＋１，ｙ，ｘ）
（ｚ＋１，ｙ，ｘ＋１）（ｚ＋１，ｙ＋１，ｘ）（ｚ＋
１，ｙ＋１，ｘ＋１）で表わされる８アドレスに同時に
アクセス可能であることを特徴とする半導体記憶装置。5. A memory array in which a plurality of memory cells are arranged in a matrix, a word line provided for each row of the memory cells forming the memory array, and memory cells arranged in the row direction in units of one word. A divided word line connected to each other, a divided word line selector connected to each word line for each divided word line, and a divided word line selector for selecting the divided word line, and a data read or write bit line connecting a memory cell for each column. A pair, a column gate set for each bit line pair, a data line pair for data transmission connected to the bit line pair via the column gate, and a write write connected to the data line pair Buffer and read sense amplifier, and data input / output connected to the data line pair via the write buffer and sense amplifier A divided word line type semiconductor memory device in which row selection of each memory cell is performed in two stages of a word line and a divided word line, address input is X [i: 0], Y [J: 0], Z [k:
0], and 4 systems are set as selection signals for selecting the divided word line selectors, and the divided word line selectors arranged in the column direction are
4 selection signals are connected every 4 rows,
The divided word line selector is selected by enabling only one of the paths of the selection signal of the system, and the selection signal enables a total of eight systems in the device, so that the address Inputs X [i: 0], Y [j: 0],
Address (z, y, x) specified by Z [k: 0]
For (z, y, x) (z, y, x + 1) (z, y
+1, x) (z, y + 1, x + 1) (z + 1, y, x)
(Z + 1, y, x + 1) (z + 1, y + 1, x) (z +
1, y + 1, x + 1) is a semiconductor memory device capable of simultaneously accessing eight addresses. 【請求項６】 更に、上記ライトバッファに入力される
信号とデータ入出力回路との間、及び、上記センスアン
プから出力される信号とデータ入出力回路との間にセレ
クタが設けられており、 上記アドレス（ｚ，ｙ，ｘ）に対し、（ｚ，ｙ，ｘ）
（ｚ，ｙ，ｘ＋１）（ｚ，ｙ＋１，ｘ）（ｚ，ｙ＋１，
ｘ＋１）（ｚ＋１，ｙ，ｘ）（ｚ＋１，ｙ，ｘ＋１）
（ｚ＋１，ｙ＋１，ｘ）（ｚ＋１，ｙ＋１，ｘ＋１）で
表わされる８アドレスの入出力データが、上記セレクタ
を介して、常時、各アドレスに１対１で対応したデータ
入出力回路から送受されることを特徴とする請求項５記
載の半導体記憶装置。6. A selector is provided between the signal input to the write buffer and the data input / output circuit, and between the signal output from the sense amplifier and the data input / output circuit. (Z, y, x) for the above address (z, y, x)
(Z, y, x + 1) (z, y + 1, x) (z, y + 1,
x + 1) (z + 1, y, x) (z + 1, y, x + 1)
Input / output data of 8 addresses represented by (z + 1, y + 1, x) (z + 1, y + 1, x + 1) is always transmitted and received from the data input / output circuit corresponding to each address via the selector. 6. The semiconductor memory device according to claim 5, wherein: 【請求項７】 上記アドレス（ｚ，ｙ，ｘ）のｚ，ｙ，
ｘに対して、ｚ＋１，ｙ＋１，ｘ＋１から得られるアド
レスがメモリ空間内に存在しない場合に、ｚ＋１→０，
ｙ＋１→０又はｘ＋１→０として、８アドレスに同時に
アクセスすることを特徴とする請求項５又は６に記載の
半導体記憶装置。7. The z, y, of the address (z, y, x)
For x, if the address obtained from z + 1, y + 1, x + 1 does not exist in the memory space, z + 1 → 0,
7. The semiconductor memory device according to claim 5, wherein 8 addresses are simultaneously accessed as y + 1 → 0 or x + 1 → 0. 【請求項８】 ８アドレスに同時にアクセスするか、若
しくは、１アドレスのみに同時にアクセスするかを選択
する選択手段が設けられていることを特徴とする請求項
５〜７のいずれか一に記載の半導体記憶装置。8. The selection means for selecting whether to simultaneously access eight addresses or only one address at the same time is provided. Semiconductor memory device. 【請求項９】 複数のメモリセルがマトリクス状に配列
されてなるメモリアレイと、該メモリアレイを構成する
メモリセルの各行毎に設けられたワードラインと、行方
向に並ぶメモリセルを１ワード単位で接続する分割ワー
ドラインと、各分割ワードライン毎にワードラインに接
続され、該分割ワードラインを選択する分割ワードライ
ンセレクタと、メモリセルを各列毎に接続するデータ読
出し又は書込み用のビットライン対と、各ビットライン
対に対して設定される列ゲートと、該列ゲートを介して
ビットライン対に接続されるデータ伝送用のデータライ
ン対と、該データライン対に接続する書込み用のライト
バッファ及び読出し用のセンスアンプと、該ライトバッ
ファ及びセンスアンプを介して上記データライン対に接
続するデータ入出力回路とを有しており、各メモリセル
の行選択がワードラインと分割ワードラインの二段階に
分けて行われる分割ワードライン方式の半導体記憶装置
において、 アドレス入力がＸ［ｉ：０］，Ｙ［ｊ：０］，Ｚ［ｋ：
０］の３系統で指定されるとともに、上記分割ワードラ
インセレクタを選択する選択信号として２系統が設定さ
れ、列方向に並ぶ分割ワードラインセレクタに対して、
２系統の選択信号がそれぞれ１行ずつ交互に接続され
て、２系統の選択信号の経路のうちの１系統のみがイネ
ーブルすることにより、上記分割ワードラインセレクタ
を選択するように構成されており、 上記選択信号が装置内で計４系統イネーブルすることに
より、上記アドレス入力Ｘ［ｉ：０］，Ｙ［ｊ：０］，
Ｚ［ｋ：０］により指定されるアドレス（ｚ，ｙ，ｘ）
に対して、（ｚ，ｙ，ｘ）（ｚ，ｙ，ｘ＋１）（ｚ，ｙ
＋１，ｘ）（ｚ，ｙ＋１，ｘ＋１）で表わされる４アド
レスに同時にアクセス可能であることを特徴とする半導
体記憶装置。9. A memory array in which a plurality of memory cells are arranged in a matrix, a word line provided for each row of the memory cells forming the memory array, and memory cells arranged in the row direction in units of one word. A divided word line connected to each other, a divided word line selector connected to each word line for each divided word line, and a divided word line selector for selecting the divided word line, and a data read or write bit line connecting a memory cell for each column. A pair, a column gate set for each bit line pair, a data line pair for data transmission connected to the bit line pair via the column gate, and a write write connected to the data line pair Buffer and read sense amplifier, and data input / output connected to the data line pair via the write buffer and sense amplifier A divided word line type semiconductor memory device in which row selection of each memory cell is performed in two stages of a word line and a divided word line, address input is X [i: 0], Y [J: 0], Z [k:
0], and two systems are set as selection signals for selecting the above-mentioned divided word line selectors. For the divided word line selectors arranged in the column direction,
The selection signals of the two systems are alternately connected one row at a time, and the divided word line selector is selected by enabling only one system of the paths of the selection signals of the two systems. The selection signals enable a total of four lines in the device, so that the address inputs X [i: 0], Y [j: 0],
Address (z, y, x) specified by Z [k: 0]
For (z, y, x) (z, y, x + 1) (z, y
A semiconductor memory device capable of simultaneously accessing four addresses represented by +1, x) (z, y + 1, x + 1). 【請求項１０】 更に、上記ライトバッファに入力され
る信号とデータ入出力回路との間、及び、上記センスア
ンプから出力される信号とデータ入出力回路との間にセ
レクタが設けられており、 上記アドレス（ｚ，ｙ，ｘ）に対し、（ｚ，ｙ，ｘ）
（ｚ，ｙ，ｘ＋１）（ｚ，ｙ＋１，ｘ）（ｚ，ｙ＋１，
ｘ＋１）で表わされる４アドレスの入出力データが、上
記セレクタを介して、常時、各アドレスに１対１で対応
したデータ入出力回路から送受されることを特徴とする
請求項９記載の半導体記憶装置。10. A selector is provided between the signal input to the write buffer and the data input / output circuit, and between the signal output from the sense amplifier and the data input / output circuit. (Z, y, x) for the above address (z, y, x)
(Z, y, x + 1) (z, y + 1, x) (z, y + 1,
10. The semiconductor memory according to claim 9, wherein the input / output data of 4 addresses represented by (x + 1) is always transmitted / received through the selector from the data input / output circuit corresponding to each address on a one-to-one basis. apparatus. 【請求項１１】 上記アドレス（ｚ，ｙ，ｘ）のｚ，
ｙ，ｘに対して、ｚ＋１，ｙ＋１，ｘ＋１から得られる
アドレスがメモリ空間内に存在しない場合に、ｚ＋１→
０，ｙ＋１→０又はｘ＋１→０として、４アドレスに同
時にアクセスすることを特徴とする請求項９又は１０に
記載の半導体記憶装置。11. The z of the address (z, y, x),
For y, x, if the address obtained from z + 1, y + 1, x + 1 does not exist in the memory space, z + 1 →
11. The semiconductor memory device according to claim 9, wherein 4 addresses are simultaneously accessed by setting 0, y + 1 → 0 or x + 1 → 0. 【請求項１２】 ４アドレスに同時にアクセスするか、
若しくは、１アドレスのみに同時にアクセスするかを選
択する選択手段が設けられていることを特徴とする請求
項９〜１１のいずれか一に記載の半導体記憶装置。12. Accessing 4 addresses simultaneously,
Alternatively, the semiconductor memory device according to any one of claims 9 to 11, further comprising a selection unit that selects whether to access only one address at the same time.
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