KR19990045202A - 어드레스 교체 회로를 갖는 반도체 메모리 장치 - Google Patents
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Abstract
무결함 어드레스 영역의 연속적인 억세스를 보장하기 위하여 불량 어드레스를 무결함 어드레스로 교체하는 반도체 장치를 제공한다. 메모리 셀 어레이는 복수개의 메모리 셀 영역으로 구성되며, 어드레스 디코더는 상기 메모리 셀 영역 중의 하나를 선택한다. 어드레스 교체 회로는 불량 영역 어드레스를 무결함 영역 어드레스로 교체하고, 교체된 영역 어드레스를 어드레스 디코더에 전달한다. 그럼으로써 무결함 영역으로의 연속적인 억세스가 가능해진다.
Description
본 발명은 반도체 메모리와 관련된 것으로서, 더욱 구체적으로는 불량 영역 어드레스를 미리 인식하고 불량 영역 어드레스의 사용을 방지하는 반도체 메모리에 관한 것이다.
반도체 메모리 용량이 증가함에 따라, 생산 수율은 감소 되어 왔다. 결과적으로 불량 어드레스 사용을 방지하고자 하는 메모리가 제안되고 있다. 이러한 종류의 반도체 메모리는 일본 특허 공개공보 평 8-102529 호 (이는 미국 특허 제 5,596,542 호에 해당함) 에 공지되어 있다.
첨부 도 1 은 제 1 종래예의 셀 어레이의 배치도를 나타낸다. DRAM 은 메인 워드 라인 및 서브 워드 라인으로 구성된 이중 워드 라인 구조를 사용한다. 그러므로 워드 라인의 선택은 메인 워드 디코더 컬럼 (401) 및 서브 워드 디코더 컬럼 (402) 에 있어서 X (하위) 어드레스에 따라 선택된다.
도 2 는 제 1 종래예의 메인 워드 디코더의 회로도를 나타낸다. 메인 워드 디코더에서 퓨즈 (501) 의 한쪽 단부는 n 채널 MOS 트랜지스터 M3 및 인버터 INV24 의 입력과 연결된다. 퓨즈 (501) 의 다른 단부는 전원 공급 단자 Vcc 에 연결된다. 인버터 INV24 의 출력은 nMOS 트랜지스터 M3 의 게이트 전극, AND 회로의 하나의 입력 및 nMOS 트랜지스터 M1 의 게이트 전극에 연결된다. nMOS M1 및 M2 는 프리차지된 롤 콜 신호 RCX (Roll call signal) 의 전위를 제어한다. AND 회로의 다른 입력단에는 블록 선택 신호 BSL 를 반전하는 인버터 INV21 의 출력이 연결되어 있다. 어드레스 신호 X4TX5Tn 및 X2TX3Tn 은 NAND 회로의 입력이 되고, NAND 회로의 출력은 블록 선택 신호 BSL 의 반전된 신호와 함께 제 1 NOR 회로 NOR1 의 입력이 된다. 제 1 NOR 회로 NOR1 의 출력은 AND 회로의 출력과 함께 제 2 NOR 회로 NOR2 의 입력이 된다. 더욱이 제 1 NOR 회로 NOR1 의 출력은 롤 콜 신호 RCX 를 제어하기 위한 nMOS 트랜지스터 M2 의 게이트 전극의 입력이 된다. 제 1 NOR 회로 NOR1 의 출력은 인버터 INV22 및 승압된 전원전압 VBOUT 에 의해 구동되는 인버터 (드라이버) INV23 을 통해서 메인 워드 라인 MWL 과 연결된다. 제 2 NOR 회로 NOR2 의 출력은 메인 워드 라인 MWLB 에 연결된다.
퓨즈 (501) 을 절단함으로써, 메인 워드 디코더로부터 출력되는 메인 워드 라인 MWL 에 연결된 워드 라인 및 그 워드 라인에 연결된 메모리 셀을 무효화시킨다. 퓨즈 (501) 의 절단여부는 롤 콜 테스트를 통해 외부로부터 읽을 수 있다. 롤 콜 테스트 모드에서는 와이어드 OR 논리로 접속된 롤 콜 신호 RCX 가 로우(LOW) 레벨로 떨어지는지의 여부가 검출된다. 본 종래예의 DRAM 의 사용자는, 우선 롤 콜 테스트를 수행하고, 불량 클러스터 ( 클러스터는 복수개의 섹터로 구성된다. ) 의 X 어드레스를 불량 어드레스의 테이블에 등록하여 사용한다.
또한, 손상된 제품을 회수하고 수율의 감소를 방지하기 위하여, 불량 어드레스를 변환하고, 1/4 용량의 메모리를 사용하는 제안이 있다. 이것은, 일본 특허 공개 공보 7-85696 호에 기재되어 있다. 도 3 은 제 2 종래예의 블록 배치을 나타낸다. 제 2 종래예는 메인 및 서브 워드 라인 구조를 가지지 않는다. 도 4 는 제 2 종래예의 어드레스 시스템 회로의 블록도를 나타낸다.
제 2 종래예의 경우는, X 어드레스가 X0 에서 X9 까지, Y 어드레스가 Y0 부터 Y9 까지 있다. 어드레스 X9 및 Y9 비트는 최상위 어드레스 비트이다. 메모리 내부는 X9 및 Y9 의 최상위 비트에 의해 네 개의 영역으로 나누어져 있다. 도 3 에 표시한 바와 같이, 만약 불량 셀이 (X9, Y9) = (0, 0) 와 (0, 1) 블록에 존재한다면, (X9, Y9) = (0, 0) 가 입력되는 순간에 물리적으로는 (1, 0) 의 블록이 선택되도록 도 4 의 어드레스 교체 회로에 의해 어드레스를 변환한다. 더욱이 세 개의 나머지 블록은 사용할 수 없게 되고 1/4 용량의 메모리로 출하된다.
또한 하드 디스크와 같은 저장 장치의 경우에는 버스 배선수를 감소시키기 위하여 입출력 버스로 동일 배선을 사용한다. 이 경우에, 입출력 공용 버스에는 버스의 사용효율을 높이기 위하여 최초의 섹터 어드레스와 하나의 명령어로 연속적으로 억세스 되는 섹터수를 입력하고, 그 후에 단지 입출력 데이터만을 전송하는 동작모드가 준비된다. 동작모드 경우에는 각 섹터를 위한 명령어를 입력할 필요가 없기 때문에 버스 이용 효율이 향상된다. 그러나, 불량 클러스터가 존재하고 섹터 어드레스가 연속적이지 않을 때, 연속적인 억세스 동작 모드를 사용하는 것은 불가능하다.
제 1 종래예는 만약 불량 클러스터가 존재할 경우 연속 억세스 모드가 사용될 수 없기 때문에 데이터 스루풋 (throughput) 이 나빠지는 문제가 있다. 제 2 종래예는 용량이 1/4 로 줄어들기 때문에 용량이 상당히 감소되는 또다른 문제가 있다. 더욱이, 단순한 어드레스 변환은 종래 불량 어드레스와 무결함 어드레스의 어드레스 중복의 원인이 될 수 있다.
따라서 본 발명의 목적은 상기 종래 기술의 문제점을 해결하는 신규의 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또다른 목적은 넓은 범위의 연속적인 억세스가 가능하고 고효율의 데이터 전송률을 갖는 반도체 메모리를 제공하는 것이다.
본 발명의 또다른 목적은 회로소자의 수나 칩 면적의 증가를 발생시키지 않으면서 불량 어드레스를 무결함 어드레스로 교체하되, 어드레스 교체는 단순히 디코더에서 어드레스를 반전시킴으로 수행되고 어드레스 교체 회로가 메인 워드 디코더와 컬럼 디코더 사이의 교차 지점에 위치하는 반도체 메모리를 제공하는 것이다.
도 1 은 제 1 종래예의 회로의 배치도
도 2 는 제 1 종래예의 메인 워드 디코드의 회로도
도 3 은 제 2 종래예의 회로의 배치도
도 4 는 제 2 종래예의 어드레스 시스템 회로의 신호를 보여주는 블록도
도 5 는 종래예의 로컬 디코더 회로의 회로도
도 6 은 본 발명의 반도체 메모리의 동작원리를 설명하는 블록도
도 7 은 본 발명의 하나의 실시예인 반도체 메모리의 회로도
도 8 은 도 7 의 반도체 메모리 배치도
도 9 는 D 래치 회로 및 어드레스 교체 회로의 회로도
도 10 은 본 발명의 하나의 실시예인 퓨즈 회로의 회로도
도 11 은 본 실시예에 의한 어드레스 교체를 보여주는 배치도
도 12 는 본 발명의 다른 실시예의 퓨즈 회로의 회로도
도 13 은 본 실시예에 의한 블록 선택 신호 생성 회로의 회로도
도 14 는 본 발명의 실시예에 의한 다른 어드레스 교체를 보여주는 배치도
도 15 는 도 14 의 어드레스 교체를 보여주는 배치도
* 도면의 주요부분에 대한 부호의 설명 *
101 : X 어드레스 버퍼 102 : 메인 워드 디코더용 로컬 디코더
103 : 메인 워드 디코더 104 : 서브 워드 디코더용 로컬 디코더
105 : 서브 워드 디코더 106 : Y 어드레스 버퍼
107 : 컬럼 디코더
201 : 메모리 셀 어레이 202 : 메인 워드 디코더 영역
203 : 주변 회로 영역 204 : Y 디코더 영역
205 : 로컬 디코더 영역 206 : 퓨즈 회로
INV1 ~ INV16 : 인버터 PM1 ~ PM8 : PMOS 트랜지스터
NM1 ~ NM8 : NMOS 트랜지스터 NAND1 ~ NAND4 : NAND 회로
본 발명의 상기의 목적들은 첨부된 도면과 관련하여 설명되는 다음의 기재로부터 더 명백하게 될 것이다.
본 발명에서 무결함 어드레스 영역의 연속적인 억세스를 보장하는 방식으로 불량 어드레스는 무결함 어드레스로 교체된다.
본 발명의 기본 개념은 도 6 에서 설명된다. 도 6 에서, 메모리 셀 어레이는 복수개의 메모리 셀 영역으로 구성된다. 어드레스 디코더는 메모리 셀 영역의 하나를 선택한다. 어드레스 교체 회로는 불량 영역 어드레스를 무결함 영역 어드레스로 교체한다. 그럼으로해서 무결함 영역의 연속적인 억세스가 달성된다. 교체 회로는 불량 어드레스를 용장 (redundant) 회로를 이용하여 다른 형식으로 교체하거나 불량 어드레스를 건너 뛰도록 어드레스 억세싱 한다.
본 발명의 제 1 실시예는 도 7 ~ 도 11 을 참조하여 설명한다. 본 실시예의 반도체 메모리는 메인 및 서브 워드라인 시스템을 사용하고, 도 7 에 표시한 바와 같이 X-어드레스 버퍼 (101), 메인 워드 디코더용 로컬 디코더 (102), 메인 워드 디코더 (103), 서브 워드 디코더용 로컬 디코더 (104), 서브 워드 디코더 (105), Y 어드레스 버퍼 (106) 및 컬럼 (column) 디코더 (107) 를 사용한다.
X 어드레스 (Xi) 는 X 어드레스 버퍼 (101) 로부터 나와서 메인 워드 디코더용 로컬 디코더 (102) 및 서브 워드 디코더용 로컬 디코더 (104) 의 입력이 된다. 로컬 디코더 (102) 의 출력은 메인 워드 디코더 (103) 의 입력이 되고 메인 워드 라인이 생성된다. 본 실시예의 메인 워드 디코더 (103) 는 도 2 에 도시된 바와 같이 종래의 회로 배치을 가질 수 있다. 메인 워드 라인은 서브 워드 라인을 선택하는 서브 워드 디코더 (105) 의 입력이 된다. 서브 워드 라인 두 개분의 셀이 하나의 섹터로 사용된다. 더욱이 메인 워드 라인은 16 개의 서브 워드 라인을 선택하기 때문에 8 개의 섹터로 구성된다. 섹터의 모임을 클러스터라 한다.
본 실시예는 메인 워드 디코더 열단위로 어드레스 변환을 수행한다. 최하위 디짓(digit) 부터 2 개의 X 어드레스 X0 와 X1 이 로컬 디코더 (104) 에 의해 지역적으로 디코더되고 서브 워드 디코더 (105) 의 입력이 된다. 서브 워드 디코더 (105) 는 메인 워드 라인에 포함된 어드레스와 메인 워드 라인에 포함되지 않은 어드레스, 궁극적으로 모든 어드레스를 디코더 하고, 2 개의 ( 2 개에는 특별한 의미가 없음. 1 개나 4 개를 선택해도 됨. ) 서브 워드 라인을 선택한다. 통상 메인 워드 라인은 메인 워드 디코더 (103) 에 의해 디코더 되고, 서브 워드 라인은 서브 워드 디코더 (104) 에 의해 디코더 된다. 상기 디코더된 라인은 서브 워드 디코더 (105) 의 입력이 된다. 서브 워드 디코더 (105) 의 회로 구조를 단순화하기 위하여 신호는 지역적으로 디코더 된다. 많은 서브 워드 디코더가 칩상에 존재하기 때문에, 면적을 줄일 수 있다.
도 11 은 본 실시예에 의한 어드레스 교체의 한 예를 나타낸다. 메인 워드 디코더 (103) 에 의해 디코더 되는 X8 부터 X2 어드레스 비트에 의해서 표시할 때, 불량 클러스터의 X 어드레스는 "1010" 으로 표시된다. 이러한 어드레스 비트 중, 비트 X2, X4, X6, X7 및 X8 은 반전되고, 불량 클러스터 어드레스 "1010" 은 무결함 클러스터 어드레스 "1111111" 으로 교체된다. 이러한 어드레스 교체는 연속적인 억섹싱이 가능한 섹터를 증가시킨다. 즉, 외부로부터 불량 클러스터 "1010"를 선택하는 어드레스가 본 실시예에 입력될 때, 물리적으로는 "1111111" 의 클러스터가 선택된다. 그러므로 연속적으로 섹터를 억세스하는 것이 가능해진다. 즉, 종래의 기술에서는 무결함 클러스터 어드레스를 "0"에서 "1001"까지 그리고 "1011"부터 "1111111" 로 분할되는 것이 본 발명에 따라서 "0"부터 "1111110"으로 연속적인 무결함 클러스터를 형성함으로써 향상된 결과를 가져온다.
한편, 외부에서 "1111111"의 클러스터를 선택하기 위하여 어드레스가 입력될 경우, 물리적으로 "1010" 의 불량 클러스터가 선택된다. 그러므로, 종래의 제 1 예와 같이 본 실시예의 DRAM 사용자는 롤 콜 테스트를 처음으로 수행하고 이러한 불량 클러스터의 X 어드레스를 DRAM을 사용하기 전에 불량 어드레스 테이블에 입력시킨다. 도 11 의 오른편에 있는 테이블은 도 10 퓨즈의 절단 여부를 나타낸다.
도 14 는 두 개의 불량 클러스터가 존재하는 경우를 보여준다. 이 경우에 있어서, 어드레스의 모든 비트를 반전시킴으로써, "0" 클러스터 어드레스부터 "1011111" 클러스터 어드레스의 하나 전의 클러스터 어드레스까지를 연속적으로 억세스하는 것이 가능해 진다. 즉, 명백하게 불량 클러스터를 상위 어드레스로 변환하고 무결함 클러스터를 갖는 하위 어드레스의 연속적인 억세스를 보장하기 위하여 교체된 불량 클러스터 어드레스의 바로 전의 어드레스를 갖는 클러스터까지 억세스가 가능해진다.
도 8 에서 메모리 셀 어레이 (201) 는 메인 워드 디코더 영역 (202) 와 주변 회로 영역 (203) 에 의해서 8 개 영역으로 나누어진다. 로컬 디코더 영역 (205) 은 메인 워드 디코더 영역 (202) 과 Y 디코더 영역 (204) 의 교차위치에 있고, 메인 워드 디코더용 로컬 디코더 (102) 가 배치되어 있다. 메인 워드 디코더용 로컬 디코더 (102) 의 회로도를 도 9 에 나타낸다. 인버터 INV4, INV5 와 INV6, PMOS 트랜지스터 PM2 와 PM4 그리고 NMOS 트랜지스터 NM2 와 NM4 는 래치 신호 XLATn 에 일치하여 어드레스 X2 를 래칭하는 D 래치 회로를 구성한다. 인버터 INV1, INV2 와 INV3, PMOS 트랜지스터 PM1 와 PM3 그리고 NMOS 트랜지스터 NM1 와 NM3 는 래치 신호 XLATn 에 일치하여 어드레스 X3 를 래칭하는 D 래치 회로를 구성한다. 인버터 INV7, INV8 과 INV9, PMOS 트랜지스터 PM5, PM6 와 NMOS 트랜지스터 NM5, NM6 는 어드레스 X2 를 위한 어드레스 교체 회로를 구성한다. 인버터 INV10, INV11 및 INV12, PMOS 트랜지스터 PM7, PM8 과 NMOS 트랜지스터 NM7, NM8 은 어드레스 X3 를 위한 어드레스 교체 회로를 구성한다. 어드레스 X2, X3 는 NAND 회로 NAND1 ~ NAND4 에 의해 디코더 되고 인버터 INV13부터 INV16 에 의해 증폭된다.
예를 들어, X2 어드레스는 래치 신호 XLATn 가 하이 레벨에 있을 때, D 래치 회로에 의해 캡쳐 (capture) 되어 래치 신호가 낮은 레벨로 변할 때 래치된다. 어드레스 교체 회로에 의해 래치된 어드레스의 값이 반전됨으로써 불량 클러스터 어드레스가 높은 주소의 무결함 클러스터 어드레스로 교체될 수 있을 때, X2REVn 신호는 하이 레벨로 셋팅된다. X2REVn 신호 등은 도 10 에 표시된 퓨즈 회로에 의해 생성된다. 퓨즈를 끊을 경우, X2 는 반전된 값으로 교체된다. 크기가 디코더에 의해서 결정되는 로컬 디코더 영역 (205) 와는 달리 비교적 넓은 면적을 필요로 하는 퓨즈 회로는 주변 회로 영역 (203) ( 도 2 의 퓨즈 회로 206 ) 의 한쪽 끝에 위치되어 있다. 큰 용량의 DRAM 의 경우는 신호선은 일정한 배선 지연을 가지기 위해서 계층적인 구조를 갖는다. 배선 지연이 칩의 중앙에 집중되어 있기 때문에, 주변 회로 영역 (203)의 외측은 좀더 양호한 설계 여유도를 갖는다. 비교를 하기 위하여, 도 5 에 종래의 로컬 디코더 회로를 표시한다.
본 발명의 제 2 실시예는 도 12 ~ 15 를 참조하여 설명되어진다. 본 예의 반도체 메모리는 리던던트 회로와 함께 사용된다. 이 경우, 교체용 메모리 워드 라인은 각 메모리 블록당 1 개 배치되어 있다. 그러나, 도 15 에 나타난 바와 같이, 메인 워드 라인이 하나의 블록에서 쇼트되기 때문에, 2 개의 클러스터가 불량으로 될 수 있다. 이러한 경우에, 리던던트 워드선이 선택될 때, 어드레스 X6 의 교체를 수행한다. 그런 후에 리던던트 워드 라인은 용장 메인 워드 라인으로 교체된다. 두 개의 클러스터가 쇼트 때문에 불량을 갖게 되면, 주어진 블록내에서 교체할 수 있는 메인 워드 라인의 수는 부족하게 되고, 이웃 블록의 교체 메인 워드 라인 (클러스터) 이 사용된다.
예를 들어, 도 15 에, 3 개의 불량 클러스터 또는 메인 워드 라인, "101000", "101001", "111111" 이 메모리 셀 어레이에 존재한다. 우선 불량 클러스트 "101000" 이 무결함 클러스터 "1101000" 로 교체되고, 불량 클러스터 "101001" 은 무결함 클러스터 "1101001" 로 교체되고, 불량 클러스터 "111111" 는 무결함 클러스터 "1111111" 로 교체된다. 그러므로 퓨즈 "X8REVn" 는 절단된다. 동일한 X8-X6 어드레스 비트를 갖는 클러스터는 동일한 블록을 즉 동일한 용장 워드 라인을 공유한다. 그러므로 교체된 불량 어드레스 "1101000" 과 "1101001" 은 모두 동일한 블록의 용장 워드 라인으로 교체된다. 따라서 퓨즈 "X6REVnXREDni" 는 절단되고, 교체된 불량 클러스터 어드레스 "1101001"은 다시 다른 블록의 "1111001" 어드레스로 변환된다. 결과적으로 불량 어드레스 "1101000" 과 "1111001" 은 용장 워드 라인으로 고쳐진다.
도 12 는 특별한 퓨즈 회로를 나타낸다. X2REVn, X3REVn,..., 과 X6REVn은 어드레스 X2, X3, ..., 와 X6 의 어드레스 교체 회로 (도 9 ) 의 래치된 신호를 나타낸다. 도 12 에서, X6REV를 제외한 X2REV-X5REV, X7REV, X8REV 는 도 10 의 X2REV-X5REV, X7REV, X8REV 와 같다. 리던던터 워드 라인 여기 신호 XREDni 가 하이 레벨이 될 때만, 어드레스 교체 회로에 의해서 어드레스가 반전된다. 도 13 은 본 실시예의 블록 선택 신호 생성 회로를 나타낸다. 이 회로는 메인 워드 디코더 영역과 센스 증폭기 영역사이의 교차 영역에 위치된다. X6T 는 로컬 디코딩 영역에서 증폭된 어드레스 X6 의 신호를 나타내고 X7T8T 는 어드레스 X7 및 X8 이 디코더된 신호를 나타낸다. BSL 은 메인 워드 디코더 등을 선택하는 블록 선택신호를 나타낸다. PBLi 는 센스 증폭기 열을 선택하는 신호를 나타낸다. 센스 증폭기 열은 2 개의 블록에 의해 공유되기 때문에, 이것은 블록 선택 신호의 OR 로 얻어지는 로직을 갖는다. 도 13 회로 출력 중에, PBLi 는 센스 증폭기 컬럼의 입력이 되고 출력 BSLi 는 메인 워드 디코더 열의 입력이 된다. 비록 센스 증폭기의 양쪽편의 메모리 블록이 어드레스 X6 에 의해서 선택되지만, 센스 증폭기는 2 개의 블록에 의해 공유되고 이것은 비트 라인 프리차지 정지 신호 PBLi 와는 관련이 없다. DRAM 의 경우 프리차지는 멈춰지고 그후에 워드 라인이 활성화된다. 그러므로 어드레스 X6 의 반전은 비록 리던던터 신호 XREDi 가 활성화된 후에 수행되지만 억세스 시간에 최소한의 영향만을 준다. 즉, 어드레스 X6 는 다른 블록 선택 어드레스에 비교하여 지연될 수 있다.
본 발명에 의해서 넓은 범위의 연속적인 억세스가 가능하고 고효율의 데이터 전송률을 갖는 반도체 메모리가 제공되고, 회로소자의 수나 칩 면적의 증가를 발생시키지 않으면서 불량 어드레스를 무결함 어드레스로 교체하되, 어드레스 교체는 단순히 디코더에서 어드레스를 반전시킴으로서 수행되고 어드레스 교체 회로가 메인 워드 디코더와 컬럼 디코더 사이의 교차 지점에 위치하게 된다.
여기에 기술된 본 발명의 실시예에 대해 여러 가지 변형이 본 발명을 실현하는데 있어 채용될 수 있는 것으로 이해되어져야 한다. 따라서, 다음의 청구범위가 본 발명의 범위를 규정하는 것으로, 그리고 이들 청구범위 내의 방법 및 구성들 그리고 그들의 등가적인 것들이 청구범위에 의해 포함되는 것으로 의도된다.
Claims (13)
- 복수개 영역으로 분할되는 메모리 셀 어레이;상기 복수개 영역을 선택하는 어드레스 디코더; 및불량 영역 어드레스를 무결함 영역 어드레스로 교체하고, 교체된 영역 어드레스를 상기 어드레스 디코더에 전송하는 어드레스 교체 회로를 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 어드레스 교체 회로가 어드레스를 교체함으로써 무결함 영역으로의 연속적인 억세스가 제공되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 불량 영역 어드레스를 교체하는 무결함 영역 어드레스가 상기 복수개 영역중 최상위 값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
- 제 2 항에 있어서, 교체되기 전의 무결함 영역 어드레스가 상기 복수개 영역의 최상위 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 복수개 영역이 복수개의 클러스터들이고, 상기 불량 영역이 불량 클러스터이고, 상기 불량 영역 어드레스가 불량 클러스터 어드레스이고, 상기 무결함 영역 어드레스가 무결함 클러스터 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 복수개 영역중 불량 영역을 선택하는 어드레스를 찾아내는 불량 영역 어드레스 검출기를 더 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 어드레스 교체 회로를 셋팅하는 셋팅 회로를 더 구비하되, 상기 어드레스 교체 회로는 상기 셋팅 회로에 따라 각 어드레스 비트에 해당하는 반전 출력 또는 비반전 출력을 선택함으로써 어드레스를 교체하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 7 항에 있어서, 상기 셋팅 회로가 상기 셋팅에 해당하는 퓨즈를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 어드레스 디코더가 복수개의 메인 워드 라인을 선택하는 메인 워드 디코더인 것을 특징으로 하는 반도체 메모리 장치.
- 제 9 항에 있어서, 컬럼 어드레스를 디코딩하는 컬럼 디코더를 더 구비하되, 상기 어드레스 교체 회로가 상기 메인 워드 디코더와 상기 컬럼 디코더의 교차 영역에 있는 것을 특징으로 하는 반도체 메모리 장치.
- 각각의 블록이 복수개의 메인 워드 라인을 갖는 복수개의 블록을 포함하는 메모리 셀 어레이;상기 복수개 블록과 상기 복수개 워드 라인을 선택하는 메인 워드 디코더;상기 어드레스 디코더가 불량 워드 라인을 선택할 때, 신호를 하는 불량 영역 어드레스 표시기; 및불량 워드 라인 어드레스를 무결함 워드 라인 어드레스로 교체하고, 교체된 워드 라인 어드레스를 상기 어드레스 디코더에 전송하는 어드레스 교체 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 11 항에 있어서, 상기 복수개 블록의 각각이 상기 복수개 메인 워드 라인외에 용장 메인 워드 라인을 더 구비하고, 상기 어드레스 교체 회로는 어드레스를 추가로 변환하여 상기 메인 워드 디코더가 교체된 불량 메인 워드라인을 포함하고 있는 블록을 제외한 상기 복수개의 블록중 하나의 용장 메인 워드 라인을 선택하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 12 항에 있어서, 상기 복수개 블록중 하나가 상기 복수개 블록의 다른 하나와 센스 증폭기를 공유하고, 상기 어드레스 교체 회로가 어드레스를 교체함으로써 상기 메인 워드 디코더가 상기 동일한 센스 증폭기를 공유하는 다른 블록의 상기 용장 메인 워드 라인을 선택하는 것을 특징으로 하는 반도체 메모리 장치.
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|---|---|---|---|---|
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| KR101158982B1 (ko) * | 2007-05-21 | 2012-06-21 | 마이크론 테크놀로지, 인크. | 메모리 영역을 선택하는 방법, 회로, 및 시스템 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101158982B1 (ko) * | 2007-05-21 | 2012-06-21 | 마이크론 테크놀로지, 인크. | 메모리 영역을 선택하는 방법, 회로, 및 시스템 |
| KR101025526B1 (ko) * | 2008-10-03 | 2011-04-04 | 후지쯔 가부시끼가이샤 | 컴퓨터 장치, 메모리 진단 방법 및 메모리 진단 제어 프로그램을 기록한 컴퓨터 판독가능한 기록 매체 |
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