JP2818529B2 - 情報記憶装置 - Google Patents
情報記憶装置Info
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- JP2818529B2 JP2818529B2 JP5046199A JP4619993A JP2818529B2 JP 2818529 B2 JP2818529 B2 JP 2818529B2 JP 5046199 A JP5046199 A JP 5046199A JP 4619993 A JP4619993 A JP 4619993A JP 2818529 B2 JP2818529 B2 JP 2818529B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/023—Free address space management
- G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
- G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
- G06F2212/1036—Life time enhancement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/72—Details relating to flash memory management
- G06F2212/7211—Wear leveling
Description
【０００１】
【産業上の利用分野】本発明は情報記憶装置に関し、特
に情報記憶装置の信頼性向上回路に関する。
に情報記憶装置の信頼性向上回路に関する。
【０００２】
【従来の技術】一般に情報記憶装置は、家庭や常務上に
おいてワープロやテレビ受像機などの音響機器、産業機
器において電源が供給されていなくても記憶しておかな
ければならない情報（例えばテレビ受像機においてはチ
ャンネル、ボリューム、選局周波数など）の記憶手段と
して使用されている。
おいてワープロやテレビ受像機などの音響機器、産業機
器において電源が供給されていなくても記憶しておかな
ければならない情報（例えばテレビ受像機においてはチ
ャンネル、ボリューム、選局周波数など）の記憶手段と
して使用されている。
【０００３】従来の情報記憶装置の一例であるＥＥＰＲ
ＯＭの基板構成は、日本電気株式会社・データシート
（資料番号ＩＣ−６０５３）にも示されるように、図６
の記憶素子１２からなる記憶領域の記憶素子で構成され
る記憶部１と、外部とのインターフェースを行うＩ／Ｏ
バッファ部９と、外部と接続する外部バス１９と、Ｉ／
Ｏバッファ部９を通じて取り込まれたアドレスデータを
保持するアドレスラッチ部７と、前記記憶領域の記憶素
子１２を選択するアドレスデコーダ部６と、前記アドレ
スラッチ部７と前記アドレスデコーダ部６とを接続する
アドレスバス１５と、選択された一つの記憶素子１２の
書き込みまたは読みだしデータを保持するデータラッチ
部８と、前記記憶素子１２とデータラッチ８とを接続す
るデータバス１４と、外部からのコマンドを解析・実行
する命令デコーダ部１０と、前記Ｉ／Ｏバッファ９と、
前記アドレスラッチ７と前記データラッチ８とを接続す
るシステムバス１３と、記憶素子１２の書き込み、読み
だしタイミングを生成するタイミングジェネレータ部１
１とから構成されている。
ＯＭの基板構成は、日本電気株式会社・データシート
（資料番号ＩＣ−６０５３）にも示されるように、図６
の記憶素子１２からなる記憶領域の記憶素子で構成され
る記憶部１と、外部とのインターフェースを行うＩ／Ｏ
バッファ部９と、外部と接続する外部バス１９と、Ｉ／
Ｏバッファ部９を通じて取り込まれたアドレスデータを
保持するアドレスラッチ部７と、前記記憶領域の記憶素
子１２を選択するアドレスデコーダ部６と、前記アドレ
スラッチ部７と前記アドレスデコーダ部６とを接続する
アドレスバス１５と、選択された一つの記憶素子１２の
書き込みまたは読みだしデータを保持するデータラッチ
部８と、前記記憶素子１２とデータラッチ８とを接続す
るデータバス１４と、外部からのコマンドを解析・実行
する命令デコーダ部１０と、前記Ｉ／Ｏバッファ９と、
前記アドレスラッチ７と前記データラッチ８とを接続す
るシステムバス１３と、記憶素子１２の書き込み、読み
だしタイミングを生成するタイミングジェネレータ部１
１とから構成されている。
【０００４】ここで、Ｉ／Ｏバッファ部９より入力され
た外部からのデータは、命令デコーダ部１０により解析
され、アドレスデータであればアドレスラッチ部７に設
定される。アドレスラッチ部７に設定されたデータに応
じて、アドレスデコーダ部６により記憶部１の中の記憶
素子から一つの素子が選択される。選択された素子に対
して、データラッチ部８を通じてデータの書き込み、読
みだしが行われる。
た外部からのデータは、命令デコーダ部１０により解析
され、アドレスデータであればアドレスラッチ部７に設
定される。アドレスラッチ部７に設定されたデータに応
じて、アドレスデコーダ部６により記憶部１の中の記憶
素子から一つの素子が選択される。選択された素子に対
して、データラッチ部８を通じてデータの書き込み、読
みだしが行われる。
【０００５】一般に情報記憶装置を使用する機器に対し
て、その機器において情報記憶装置の書き込み、読みだ
しアドレスは、その機器を設計した時点で決定され、そ
れ以後そのアドレスを変化することは無い。
て、その機器において情報記憶装置の書き込み、読みだ
しアドレスは、その機器を設計した時点で決定され、そ
れ以後そのアドレスを変化することは無い。
【０００６】
【発明が解決しようとする課題】この従来の情報記憶装
置においては、外部から指定する記憶領域が同じであれ
ば、同一の記憶領域の記憶媒体に対して書き込み、読み
だしを行う。その情報記憶装置の記憶場所により書き込
み回数にばらつきが発生し、情報記憶装置全体の寿命は
書き込み回数の多い記憶領域により決定されるので、書
き込み回数の少ない記憶領域は無駄になり、非効率的で
あるという問題点があった。
置においては、外部から指定する記憶領域が同じであれ
ば、同一の記憶領域の記憶媒体に対して書き込み、読み
だしを行う。その情報記憶装置の記憶場所により書き込
み回数にばらつきが発生し、情報記憶装置全体の寿命は
書き込み回数の多い記憶領域により決定されるので、書
き込み回数の少ない記憶領域は無駄になり、非効率的で
あるという問題点があった。
【０００７】本発明の目的は、前記問題点を解決し、書
き込み回数が特定の場所に集中しないようにし、もって
寿命をのばし、信頼性を向上させた情報記憶装置を提供
することにある。
き込み回数が特定の場所に集中しないようにし、もって
寿命をのばし、信頼性を向上させた情報記憶装置を提供
することにある。
【０００８】
【課題を解決するための手段】本発明の構成は、記憶情
報の書き込み、読みだしが可能な複数の記憶領域を有す
る情報記憶装置において、外部から前記記憶情報を指定
する第１の領域指定情報を入力する入力手段と、前記入
力手段に入力した第１の領域指定情報により、前記複数
の記憶領域から任意のｍ番目の記憶領域を選択する選択
手段と、前記ｍ番目の記憶領域に書き込まれた情報と同
一の情報が書き込まれた前記複数の記憶領域の任意のｎ
番目の記憶領域を検索する手段と、前記各記憶領域に対
し書き込み毎に書き込み回数を計数するカウント手段
と、前記カウント手段による計数が規定値に達した場合
に、前記検索する手段により検索されたｎ番目の記憶領
域を選択する第２の領域指定情報により選択される記憶
領域をｎ番目からｍ番目に、前記第１の領域指定情報に
より選択される記憶領域をｍ番目からｎ番目に変更する
手段とを備えたことを特徴とする。
報の書き込み、読みだしが可能な複数の記憶領域を有す
る情報記憶装置において、外部から前記記憶情報を指定
する第１の領域指定情報を入力する入力手段と、前記入
力手段に入力した第１の領域指定情報により、前記複数
の記憶領域から任意のｍ番目の記憶領域を選択する選択
手段と、前記ｍ番目の記憶領域に書き込まれた情報と同
一の情報が書き込まれた前記複数の記憶領域の任意のｎ
番目の記憶領域を検索する手段と、前記各記憶領域に対
し書き込み毎に書き込み回数を計数するカウント手段
と、前記カウント手段による計数が規定値に達した場合
に、前記検索する手段により検索されたｎ番目の記憶領
域を選択する第２の領域指定情報により選択される記憶
領域をｎ番目からｍ番目に、前記第１の領域指定情報に
より選択される記憶領域をｍ番目からｎ番目に変更する
手段とを備えたことを特徴とする。
【０００９】また前記構成の情報記憶装置において、変
更対象となる記憶領域が規定された複数の記憶領域のみ
に限定されていることを特徴とする。
更対象となる記憶領域が規定された複数の記憶領域のみ
に限定されていることを特徴とする。
【００１０】
【００１１】
【実施例】次に本発明について図１等を参照して説明す
る。図１は本発明の第１の実施例の情報記憶装置のＥＥ
ＰＲＯＭのブロック図である。図１において本実施例
は、多数の記憶素子１２を有する記憶部１と、相対アド
レスと絶対アドレスとの変換を行うアドレス変換部２
と、書き込み回数をカウントする書き込みカウント部３
と、アドレス変換を行う時に記憶素子のデータを比較す
るための比較用一時記憶部４と、アドレス変換を行う時
のアドレス記憶部５と、アドレスデコーダ部６と、アド
レスラッチ部７と、データラッチ部８と、Ｉ／Ｏバッフ
ァ部９と、命令デコーダ部１０と、書き込み／消去タイ
ミングジェネレータ部１１と、前記Ｉ／Ｏバッファ９と
前記アドレスラッチ部７および前記データラッチ部８を
接続するシステムバス１３とを備えている。ここで、前
記記憶素子１２と前記データラッチ８、前記データラッ
チ８と前記比較用一時記憶部４は、それぞれデータバス
１４を介して接続される。前記アドレスラッチ７とアド
レス変換部２、前記アドレス変換部２と前記アドレスデ
コーダ６はそれぞれアドレスバス１５を介して接続され
る。バス１９は、前記Ｉ／Ｏバッファ９と外部とを接続
する外部バスであり、信号１７は書き込みカウンタがオ
ーバーフローしたときに出力される絶対アドレス変換要
求信号である。
る。図１は本発明の第１の実施例の情報記憶装置のＥＥ
ＰＲＯＭのブロック図である。図１において本実施例
は、多数の記憶素子１２を有する記憶部１と、相対アド
レスと絶対アドレスとの変換を行うアドレス変換部２
と、書き込み回数をカウントする書き込みカウント部３
と、アドレス変換を行う時に記憶素子のデータを比較す
るための比較用一時記憶部４と、アドレス変換を行う時
のアドレス記憶部５と、アドレスデコーダ部６と、アド
レスラッチ部７と、データラッチ部８と、Ｉ／Ｏバッフ
ァ部９と、命令デコーダ部１０と、書き込み／消去タイ
ミングジェネレータ部１１と、前記Ｉ／Ｏバッファ９と
前記アドレスラッチ部７および前記データラッチ部８を
接続するシステムバス１３とを備えている。ここで、前
記記憶素子１２と前記データラッチ８、前記データラッ
チ８と前記比較用一時記憶部４は、それぞれデータバス
１４を介して接続される。前記アドレスラッチ７とアド
レス変換部２、前記アドレス変換部２と前記アドレスデ
コーダ６はそれぞれアドレスバス１５を介して接続され
る。バス１９は、前記Ｉ／Ｏバッファ９と外部とを接続
する外部バスであり、信号１７は書き込みカウンタがオ
ーバーフローしたときに出力される絶対アドレス変換要
求信号である。
【００１２】次に本実施例の動作について説明する。読
みだし時の動作は、まずＩ／Ｏバッファ部９を通じて、
アドレスラッチ７に読みだしアドレスが設定される。そ
の後、命令デーコーダ部１０はアドレス変換部２に対
し、外部より読みだしアドレス（相対アドレス）を指定
し、その読みだしアドレス（相対アドレス）に対応する
絶対アドレスをアドレスデコーダ部６に設定し、記憶素
子１２の内容をデータラッチ８に読み出す。
みだし時の動作は、まずＩ／Ｏバッファ部９を通じて、
アドレスラッチ７に読みだしアドレスが設定される。そ
の後、命令デーコーダ部１０はアドレス変換部２に対
し、外部より読みだしアドレス（相対アドレス）を指定
し、その読みだしアドレス（相対アドレス）に対応する
絶対アドレスをアドレスデコーダ部６に設定し、記憶素
子１２の内容をデータラッチ８に読み出す。
【００１３】次に書き込み時の動作について説明する。
書き込み時の動作は、読みだし動作と同様にアドレスの
指定を行い、データラッチ８のデータを指定されたアド
レスに書き込む。書き込みカウント部の具体的な動作
を、図２も用いて説明する。
書き込み時の動作は、読みだし動作と同様にアドレスの
指定を行い、データラッチ８のデータを指定されたアド
レスに書き込む。書き込みカウント部の具体的な動作
を、図２も用いて説明する。
【００１４】図２は本発明の第１の実施例の書き込みカ
ウンタの動作例を示す図である。図２において、書き込
みを行うたびに、書き込みカウント部３の内容は〔＋
１〕される。４ビットのカウンタで考えると〔０ＦＨ〕
から〔＋１〕されると、その結果書き込みカウンタ部は
オーバー・フロー２１をし、カウンタは
ウンタの動作例を示す図である。図２において、書き込
みを行うたびに、書き込みカウント部３の内容は〔＋
１〕される。４ビットのカウンタで考えると〔０ＦＨ〕
から〔＋１〕されると、その結果書き込みカウンタ部は
オーバー・フロー２１をし、カウンタは
〔０〕となる。
書き込みカウンタ３のオーバー・フローのタイミングで
書き込みカウンタ３より絶対アドレス変換要求信号１７
が命令デコーダ部１０に出力され、絶対アドレスの書き
換えを行う。
書き込みカウンタ３のオーバー・フローのタイミングで
書き込みカウンタ３より絶対アドレス変換要求信号１７
が命令デコーダ部１０に出力され、絶対アドレスの書き
換えを行う。
【００１５】命令デコーダ部１０は、アドレス変換部２
に対し外部より書き込み記憶領域（相対アドレス）を指
定し、その書き込み記憶領域（相対アドレス）に対応す
る絶対アドレスをアドレスデコーダ部６に設定し、現在
書き込みを行おうとしたアドレスからデータの読みだし
動作を行い、そのデータを比較用一時記憶部４に記憶
し、現在読みだしを行った絶対アドレスをアドレス記憶
部５に記憶する。そして、読みだしを行った次の番地
（絶対アドレス）から順次データの読み出し動作を行
い、比較用一時記憶部４のデータと、データラッチ８の
データとの比較を行っていく。その結果、同じデータで
あった場合、絶対アドレスの変換を行う。絶対アドレス
変換の具体的な動作を図３を用いて説明する。
に対し外部より書き込み記憶領域（相対アドレス）を指
定し、その書き込み記憶領域（相対アドレス）に対応す
る絶対アドレスをアドレスデコーダ部６に設定し、現在
書き込みを行おうとしたアドレスからデータの読みだし
動作を行い、そのデータを比較用一時記憶部４に記憶
し、現在読みだしを行った絶対アドレスをアドレス記憶
部５に記憶する。そして、読みだしを行った次の番地
（絶対アドレス）から順次データの読み出し動作を行
い、比較用一時記憶部４のデータと、データラッチ８の
データとの比較を行っていく。その結果、同じデータで
あった場合、絶対アドレスの変換を行う。絶対アドレス
変換の具体的な動作を図３を用いて説明する。
【００１６】図３は本発明の第１の実施例の絶対アドレ
ス変換の動作例を示す図である。図３において、絶対ア
ドレス変換前３０で、相対アドレス０１Ｈ番地、絶対ア
ドレス０１Ｈ番地と相対アドレス０５Ｈ番地、絶対アド
レス０５Ｈ番地の記憶しているデータが〔０１Ｈ〕で同
じであるので、絶対アドレスの変換３２を行う。変換を
行った結果、絶対アドレス変換後３１で、相対アドレス
０１Ｈ番地は絶対アドレス０５Ｈ番地、相対アドレスの
０５Ｈ番地は絶対アドレス０１Ｈ番地に変換される。以
上データがあらかじめ規定された回数以上書き込まれる
毎に絶対アドレスの書換を行うので、同一絶対アドレス
の記憶素子に書き込む回数が減少し、寿命と信頼性が大
幅に向上する。
ス変換の動作例を示す図である。図３において、絶対ア
ドレス変換前３０で、相対アドレス０１Ｈ番地、絶対ア
ドレス０１Ｈ番地と相対アドレス０５Ｈ番地、絶対アド
レス０５Ｈ番地の記憶しているデータが〔０１Ｈ〕で同
じであるので、絶対アドレスの変換３２を行う。変換を
行った結果、絶対アドレス変換後３１で、相対アドレス
０１Ｈ番地は絶対アドレス０５Ｈ番地、相対アドレスの
０５Ｈ番地は絶対アドレス０１Ｈ番地に変換される。以
上データがあらかじめ規定された回数以上書き込まれる
毎に絶対アドレスの書換を行うので、同一絶対アドレス
の記憶素子に書き込む回数が減少し、寿命と信頼性が大
幅に向上する。
【００１７】次に本発明の第２の実施例を図４、図５を
参照して説明する。図４は本発明の第２の実施例のＥＥ
ＰＲＯＭのブロック図である。図４において、本実施例
が前記第１の実施例と違う部分はアドレス変換部２とア
ドレスバス１５との接続関係であり、他の構成は前記第
１の実施例と同じである。
参照して説明する。図４は本発明の第２の実施例のＥＥ
ＰＲＯＭのブロック図である。図４において、本実施例
が前記第１の実施例と違う部分はアドレス変換部２とア
ドレスバス１５との接続関係であり、他の構成は前記第
１の実施例と同じである。
【００１８】前記第１の実施例では、アドレスの変換を
行う対象の記憶領域は全記憶領域であったが、本第２の
実施例において、アドレス変換部２はアドレス変換対象
の記憶領域としてあらかじめ規定されたブロックのみに
限定される。変換の方法は、前記第１の実施例と同様で
あるが、変換対象領域内でのみ変換対象データの検索を
行い、その結果同一記憶データがあれば、前記第１の実
施例と同様に、絶対アドレスの変換を行う。検索の結果
同一記憶データがない場合は、絶対アドレスの変換は行
わない。ここで、絶対アドレスの変換を行わない場合の
具体的な例を図５を用いて説明する。
行う対象の記憶領域は全記憶領域であったが、本第２の
実施例において、アドレス変換部２はアドレス変換対象
の記憶領域としてあらかじめ規定されたブロックのみに
限定される。変換の方法は、前記第１の実施例と同様で
あるが、変換対象領域内でのみ変換対象データの検索を
行い、その結果同一記憶データがあれば、前記第１の実
施例と同様に、絶対アドレスの変換を行う。検索の結果
同一記憶データがない場合は、絶対アドレスの変換は行
わない。ここで、絶対アドレスの変換を行わない場合の
具体的な例を図５を用いて説明する。
【００１９】図５は本発明の第２の実施例の絶対アドレ
ス変換の動作例を示す図である。図５において、変換対
象記憶領域が限られているので相対アドレス０１Ｈ番
地、絶対アドレス０１Ｈ番地と相対アドレス０５Ｈ番
地、絶対アドレス０５Ｈ番地の記憶内容が〔０１Ｈ〕で
同じであるが、変換対象外の記憶領域となっているの
で、絶対アドレスの変換５２は行わない。絶対アドレス
変換前５０において変換対象アドレス５４があり、絶対
アドレス変換後５１において、変換対象アドレス５５が
ある。
ス変換の動作例を示す図である。図５において、変換対
象記憶領域が限られているので相対アドレス０１Ｈ番
地、絶対アドレス０１Ｈ番地と相対アドレス０５Ｈ番
地、絶対アドレス０５Ｈ番地の記憶内容が〔０１Ｈ〕で
同じであるが、変換対象外の記憶領域となっているの
で、絶対アドレスの変換５２は行わない。絶対アドレス
変換前５０において変換対象アドレス５４があり、絶対
アドレス変換後５１において、変換対象アドレス５５が
ある。
【００２０】
【発明の効果】以上説明したように、本発明は、同一記
憶領域に対して書き込みを行っても、書き込み回数が多
い絶対アドレスと書き込み回数が少ない絶対アドレスと
を、順次アドレス変換を行うので、第一記憶媒体への書
き込み回数を削減する事ができ、従来の未使用領域もア
ドレス変換にて使用領域として扱われ、各記憶媒体への
書き込み回数も平均化されるため、情報記憶装置の寿命
と信頼性とが著しく向上する事ができるという効果を有
している。
憶領域に対して書き込みを行っても、書き込み回数が多
い絶対アドレスと書き込み回数が少ない絶対アドレスと
を、順次アドレス変換を行うので、第一記憶媒体への書
き込み回数を削減する事ができ、従来の未使用領域もア
ドレス変換にて使用領域として扱われ、各記憶媒体への
書き込み回数も平均化されるため、情報記憶装置の寿命
と信頼性とが著しく向上する事ができるという効果を有
している。
【図１】本発明の第１の実施例の情報記憶装置を示すブ
ロック図である。
ロック図である。
【図２】図１の書き込みカウンタの動作を示す図であ
る。
る。
【図３】図１のアドレス書き込み動作を示す図である。
【図４】本発明の第２の実施例のブロック図である。
【図５】図４のアドレス書き換え動作を示す図である。
【図６】従来のＥＥＰＲＯＭのブロック図である。
１ 記憶部 ２ アドレス変換部 ３ 書き込みカウント部 ４ 比較用一時記憶部 ５ アドレス記憶部 ６ アドレスデコーダ部 ７ アドレスラッチ部 ８ データラッチ部 ９ Ｉ／Ｏバッファ部 １０ 命令デコーダ部 １１ 書き込み／消去タイミングジェネレータ １２ 記憶素子 １３ システムバス １４ データバス １５ アドレスバス １６ 外部バス １７ 絶対アドレス変換要求信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/16 310 G06F 12/02 570 G11C 16/02 - 16/06
Claims (2)
- 【請求項１】 記憶情報の書き込み、読みだしが可能な
複数の記憶領域を有する情報記憶装置において、外部か
ら前記記憶情報を指定する第１の領域指定情報を入力す
る入力手段と、前記入力手段に入力した第１の領域指定
情報により、前記複数の記憶領域から任意のｍ番目の記
憶領域を選択する選択手段と、前記ｍ番目の記憶領域に
書き込まれた情報と同一の情報が書き込まれた前記複数
の記憶領域の任意のｎ番目の記憶領域を検索する手段
と、前記各記憶領域に対し書き込み毎に書き込み回数を
計数するカウント手段と、前記カウント手段による計数
が規定値に達した場合に、前記検索する手段により検索
されたｎ番目の記憶領域を選択する第２の領域指定情報
により選択される記憶領域をｎ番目からｍ番目に、前記
第１の領域指定情報により選択される記憶領域をｍ番目
からｎ番目に変更する手段とを備えたことを特徴とする
情報記憶装置。 - 【請求項２】 変更対象となる記憶領域が規定された複
数の記憶領域のみに限定されていることを特徴とする請
求項１記載の情報記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5046199A JP2818529B2 (ja) | 1993-03-08 | 1993-03-08 | 情報記憶装置 |
| US08/207,153 US5623640A (en) | 1993-03-08 | 1994-03-08 | Data memory system that exchanges data in data locations with other data locations based on the number of writes to the memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5046199A JP2818529B2 (ja) | 1993-03-08 | 1993-03-08 | 情報記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06259318A JPH06259318A (ja) | 1994-09-16 |
| JP2818529B2 true JP2818529B2 (ja) | 1998-10-30 |
Family
ID=12740414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5046199A Expired - Lifetime JP2818529B2 (ja) | 1993-03-08 | 1993-03-08 | 情報記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5623640A (ja) |
| JP (1) | JP2818529B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2820048B2 (ja) * | 1995-01-18 | 1998-11-05 | 日本電気株式会社 | 画像処理システムとその記憶装置およびそのアクセス方法 |
| JPH11144494A (ja) * | 1997-11-12 | 1999-05-28 | Nec Corp | 半導体メモリ |
| US5907511A (en) * | 1997-12-23 | 1999-05-25 | Lsi Logic Corporation | Electrically selectable redundant components for an embedded DRAM |
| US6034433A (en) * | 1997-12-23 | 2000-03-07 | Intel Corporation | Interconnect structure for protecting a transistor gate from charge damage |
| US5896331A (en) * | 1997-12-23 | 1999-04-20 | Lsi Logic Corporation | Reprogrammable addressing process for embedded DRAM |
| US5901095A (en) * | 1997-12-23 | 1999-05-04 | Lsi Logic Corporation | Reprogrammable address selector for an embedded DRAM |
| US6006283A (en) * | 1998-02-10 | 1999-12-21 | Lsi Logic Corporation | System and method for managing information exchanges in a disk interface chip |
| US5999440A (en) * | 1998-03-30 | 1999-12-07 | Lsi Logic Corporation | Embedded DRAM with noise-protecting substrate isolation well |
| US6064588A (en) * | 1998-03-30 | 2000-05-16 | Lsi Logic Corporation | Embedded dram with noise-protected differential capacitor memory cells |
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