DE69808317T2 - Anordnung und verfahren zur erzeugung von lokalen steuersignalen in einem speicher - Google Patents
Anordnung und verfahren zur erzeugung von lokalen steuersignalen in einem speicherInfo
- Publication number
- DE69808317T2 DE69808317T2 DE69808317T DE69808317T DE69808317T2 DE 69808317 T2 DE69808317 T2 DE 69808317T2 DE 69808317 T DE69808317 T DE 69808317T DE 69808317 T DE69808317 T DE 69808317T DE 69808317 T2 DE69808317 T2 DE 69808317T2
- Authority
- DE
- Germany
- Prior art keywords
- global
- local
- signal
- timing
- bank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 title claims abstract description 55
- 238000000034 method Methods 0.000 title claims abstract description 27
- 230000003111 delayed effect Effects 0.000 claims abstract description 13
- 230000004044 response Effects 0.000 claims description 31
- 230000007704 transition Effects 0.000 claims description 14
- 230000003213 activating effect Effects 0.000 claims description 8
- 238000013500 data storage Methods 0.000 claims description 6
- 230000004913 activation Effects 0.000 claims description 2
- 230000008878 coupling Effects 0.000 claims 2
- 238000010168 coupling process Methods 0.000 claims 2
- 238000005859 coupling reaction Methods 0.000 claims 2
- 230000000903 blocking effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000001934 delay Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000012163 sequencing technique Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Landscapes
- Dram (AREA)
- Communication Control (AREA)
- Circuits Of Receivers In General (AREA)
- Selective Calling Equipment (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Description
- Die Erfindung betrifft ein Verfahren zum Steuern und ein Verfahren zum Zugreifen auf eine Speichervorrichtung, insbesondere auf die Befehlserzeugung in Speichervorrichtungen. Sie betrifft außerdem eine Speichervorrichtung und ein Rechnersystem.
- Herkömmliche Rechnersysteme enthalten einen Prozessor, der an eine Vielfalt von Speichervorrichtungen gekoppelt ist, darunter Festspeicher ("ROMs"), die in traditioneller Weise Befehle für den Prozessor speichern, und einen Systemspeicher, in den der Prozessor Daten einschreiben kann, und aus dem der Prozessor Daten lesen kann. Der Prozessor kann außerdem mit einem externen Cache- Speicher kommunizieren, bei dem es sich im allgemeinen um einen statischen Schreib-/Lese-Speicher ("SIAM") handelt. Der Prozessor 12 kommuniziert außerdem mit Eingabegeräten, Ausgabegeräten und Datenspeichergeräten.
- Prozessoren arbeiten im allgemeinen mit relativ hoher Geschwindigkeit. Prozessoren wie z. B. der Pentium® und der Pentium® Pro -Mikroprozessor, die derzeit verfügbar sind, arbeiten bei Taktgeschwindigkeiten von mindestens 200 MHz. Allerdings sind die übrigen Komponenten des Rechnersystems, ausgenommen den SRAM-Cache; nicht in der Lage, mit der Geschwindigkeit des Prozessors zu arbeiten. Aus diesem Grund werden die System-Speicherbauelemente ebenso wie die Eingabegeräte, Ausgabegeräte und Datenspeichergeräte, nicht direkt an den Prozessorbus gekoppelt. Vielmehr werden die System-Speicherbauelemente im allgemeinen über eine Speichersteuerung an den Prozessorbus gekoppelt, und die Eingabegeräte, Ausgabegeräte und Datenspeichergeräte werden über eine Busbrücke mit dem Prozessorbus gekoppelt. Die Speichersteuerung ermöglicht es den Systemspeicherbauelementen, bei einer Taktfrequenz zu arbeiten, die wesentlich geringer ist als die Taktfrequenz des Prozessors. In ähnlicher Weise ermöglicht die Busbrücke den Eingabegeräten, Ausgabegeräten und Datenspeichergeräten, bei einer Frequenz zu arbeiten, die wesentlich geringer ist als die Taktfrequenz des Prozessors. Derzeit kann beispielsweise ein Prozessor mit einer Taktfrequenz von 200 MHz auf einer Mutterplatine mit einer Taktfrequenz von 66 MHz montiert sein, um die Systemspeicherbauelemente sowie weitere Komponenten zu steuern.
- Zugriff zu einem Systemspeicher ist eine häufige Operation bei dem Prozessor. Die Zeit, die der bei beispielsweise 200 MHz arbeitende Prozessor benötigt, um Daten aus einem Systemspeicherbauelement, das z. B. bei 66 MHz arbeitet, zu lesen, oder Daten in einen solchen Speicher zu schreiben, verlangsamt im starken Maß die Geschwindigkeit, bei der der Prozessor seine Arbeiten ausführen kann. Folglich wurde viel Mühe darauf verwandt, die Betriebsgeschwindigkeit der Systemspeicherbauelemente zu steigern.
- Systemspeicherbauelemente sind im allgemeinen dynamische Schreib-/Lese- Speicher ("DRAMs"). Ursprünglich waren DRAMs asynchron und arbeiteten folglich nicht mit der gleichen Taktgeschwindigkeit wie die Mutterplatine. Tatsächlich machte es einen Zugriff auf asynchrone DRAMs häufig erforderlich, dass Wartezustände gebildet wurden, um den Prozessor anzuhalten, bis der DRAM einen Speichertransfer abgeschlossen hatte. Allerdings war die Betriebsgeschwindigkeit asynchroner DRAMs erfolgreich durch Innovationen wie z. B. burst- und seitenstrukturierte DRAMs gesteigert, die nichts außer einer Adresse erforderten, die für jeden Speicherzugriff dem DRAM anzubieten war. In jüngerer Zeit wurden synchrone dynamische Schreib-/Lese-Speicher ("SDRAMs") entwickelt, um einen im Pipeline-Betrieb ablaufenden Datentransfer mit der Taktgeschwindigkeit der Mutterplatine zu ermöglichen. Allerdings sind sogar SDRAMs nicht in der Lage, mit der Taktgeschwindigkeit derzeit verfügbarer Prozessoren zu arbeiten. Damit können typische SDRAMs nicht direkt an den Prozessorbus gekoppelt werden, sondern sie müssen stattdessen eine Schnittstelle mit dem Prozessorbus über eine Speichersteuerung, eine Busbrücke oder ein ähnliches Bauteil bilden. Die Diskrepanz zwischen der Geschwindigkeit des Prozessors und der Arbeitsgeschwindigkeit von SDRAMs beschränkt weiterhin die Geschwindigkeit, mit der Prozessoren Operationen abschließen können, die einen Zugriff auf den Systemspeicher erfordern.
- Eine Lösung für diese Diskrepanz in der Arbeitsgeschwindigkeit wurde in Form einer Rechnerarchitektur vorgeschlagen, die als "SyncLink" bekannt ist. Bei der SyncLink-Architektur kann der Systemspeicher direkt über den Prozessorbus an den Prozessor gekoppelt werden. Statt dass an den Systemspeicher separate Adressen- und Steuersignale gegeben werden müssen, empfängt das SyncLink- Speicherbauelement Befehlspakete, die sowohl Steuer- als auch Adresseninformation enthalten. Das SyncLink-Speicherbauelement gibt dann Daten auf einen Datenbus aus oder empfängt Daten von diesem Datenbus, welcher direkt an den Datenbusteil des Prozessorbusses gekoppelt ist.
- Ein Beispiel für ein Rechnersystem 10 mit SyncLink-Architektur ist in Fig. 1 gezeigt. Das Rechnersystem 10 enthält einen Prozessor 12 mit einem Prozessorbus 14, der an drei gehäuste Schreib-/Lese-Speicher oder SyncLink-DRAMs-Bauelemente ("SLDRAM") 16a bis 16c gekoppelt ist. Das Rechnersystem 10 enthält außerdem ein oder mehrere Eingabegerät 20, beispielsweise in Form einer Tastatur oder einer Maus, an den Prozessor 12 über eine Busbrücke 22 und einen Erweiterungsbus 24 gekoppelt, beispielsweise in Form eines Industrienorm-Architektur- Busses ("ISA") oder eines peripheren Komponenten-Verbindungsbusses ("PCI"). Die Eingabegerät 20 ermöglichen es einer Bedienungsperson oder einem elektronischen Gerät, Daten in das Rechnersystem 10 einzugeben. Ein oder mehrere Ausgabegeräte 30 sind mit dem Prozessor 12 gekoppelt, um von dem Prozessor 12 generierte Ausgangsdaten anzuzeigen oder anderweitig auszugeben. Die Ausgabegeräte 30 sind mit dem Prozessor 12 über den Erweiterungsbus 24, die Busbrücke 22 und den Prozessorbus 14 gekoppelt. Beispiele für Ausgabegeräte 24 enthalten Drucker und Video-Anzeigeeinheiten. Ein oder mehrere Datenspeicherbauelemente 38 sind mit dem Prozessor 12 über den Prozessorbus 14, die Busbrücke 22 und den Erweiterungsbus 24 gekoppelt, um Daten in (nicht gezeigten) Speichermedien zu speichern oder Daten aus ihnen zu holen. Beispiele für Speichergeräte 38 sowie Speichermedien sind Festplatten-Laufwerke, Floppy- Disk-Laufwerke, Bandkassetten und CD-ROM-Laufwerke.
- Im Betrieb kommuniziert der Prozessor 12 mit den Speicherbauelementen 16a bis 16c über den Prozessorbus 14, indem er an die Speicherbauelemente 16a-16c Befehlspakete sendet, die sowohl Steuer- als auch Adresseninformation enthalten. Daten werden zwischen dem Prozessor 12 und den Speicherbauelementen 16a- 16c über einen Datenbusteil des Prozessorbusses 14 gekoppelt. Obschon sämtliche der Speicherbauelemente 16a-16c an dieselben Leiter des Prozessorbusses 14 gekoppelt sind, liest nur ein Speicherbauelement 16a-16c zu einer gegebenen Zeit Daten oder Schreibdaten, wodurch ein Bus-Wettstreit vermieden wird. Ein Wettstreit um den Bus wird von jedem der Speicherbauelement 16a-16c und der Busbrücke 22 vermieden, die eine einzigartige Kennung besitzen, wobei das Befehlspaket einen Kennungscode (ID-Code) besitzt, der nur eine dieser Komponenten auswählt.
- Das Rechnersystem 10 enthält außerdem eine Reihe weiterer Komponenten und Signalleitungen, die der Kürze wegen in Fig. 1 weggelassen wurden. Wie unten erläutert wird, besitzen beispielsweise die Speicherbauelemente 16a-16c auch ein Master-Taktsignal zur Bereitstellung interner Zeitsteuersignale, ein Daten- Taktsignal, welches Daten in das Speicherbauelement 16 eintaktet und aus ihm austaktet, und ein FLAG-Signal, was den Beginn eines Befehlspakets kennzeichnet.
- Die Speicherbauelemente 16 sind in Fig. 2 in Form eines Blockdiagramms dargestellt. Jedes der Speicherbauelemente 16 enthält eine Taktteiler- und Verzögerungsschaltung 40, die ein Master-Taktsignal 42 empfängt und eine große Anzahl weiter Takt- und Zeitsteuersignale zum Steuern des zeitlichen Ablaufs verschiedener Operationen innerhalb des Speicherbauelements 16 erzeugt. Das Speicherbauelement 16 enthält ferner einen Befehlspuffer 46 und eine Adressenaufnahmeschaltung 48, die ein internes Taktsignal CLK empfangen, über einen Befehlsbus 50 ein Befehlspaket CD empfangen, und über die Leitung 52 ein FLAG- Signal empfangen. Wie oben erläutert wurde, enthält das Befehlspaket Steuer- und Adresseninformation für jeden Speichertransfer, wobei das FLAG-Signal den Beginn eines Befehlspakets angibt, welches mehr als ein 10 Bits umfassendes Paketwort enthalten kann. Tatsächlich hat ein Befehlspaket im allgemeinen die Form einer Sequenz von 10-Bit-Paketwörtern auf dem 10-Bit-Befehlsbus 50. Der Befehlspuffer 46 empfängt das Befehlspaket vom Bus 50 und vergleicht zumindest einen Teil des Befehlspakets mit Kennungsdaten von einem ID-Register 56, um festzustellen, ob das Befehlspaket zu dem Speicherbauelement 16a oder zu irgend einem anderen Speicherbauelement 16b, 16c geleitet ist.
- Wenn der Befehlspuffer feststellt, dass der Befehl sich an das Speicherbauelement 16a richtet, stellt er ein Befehlswort für eine Befehlsdecodier- und Ablaufsteuerung 60 bereit. Die Befehlsdecodier- und Ablaufsteuerung 60 erzeugt eine große Anzahl interner Steuersignale zum Steuern des Betriebs des Speicherbauelements 16a während eines Speichertransfers.
- Die Adressenaufnahmeschaltung 48 empfängt außerdem die Befehlswörter von dem Befehlsbus 50 und gibt eine der Adresseninformation in dem Befehl entsprechende, 20 Bits umfassende Adresse aus. Die Adresseninformation wird an einen Adressen-Sequenzierer 64 gegeben, der eine entsprechende 3-Bit-Bankadresse auf einem Bus 66, eine 10-Bit-Reihenandresse auf einem Bus 68 und eine 7-Bit- Spaltenadresse auf einem Bus 70 erzeugt.
- Eines der Probleme bei herkömmlichen DRAMs ist deren relativ geringe Geschwindigkeit, resultierend aus der Zeit, die zum Voraufladen und Ausgleichen der Spaltung innerhalb des DRAM-Arrays benötigt wird. Das in Fig. 2 dargestellte, gehäuste DRAM 16a vermeidet dieses Problem im großen Umfang dadurch, dass mehrere Speicherbänke 80 verwendet werden, im vorliegenden Fall acht Speicherbänke 80a-80h. Nach einem Speicher-Lesevorgang aus einer Bank 80a kann die Bank 80a vorgeladen werden, während auf die übrigen Bänke 80b-80h zugegriffen wird. Jede der Speicherbänke 80a-80h empfängt eine Reihenadresse von einem zugehörigen Reihen-Zwischenspeicher/Decoder/Treiber 82a- 82h. Sämtliche der Reihen-Zwischenspeicher/Decoder/Treiber 82a-82h empfangen die gleiche Reihenadresse von einem Vordecodierer 84, der seinerseits eine Reihenadresse von entweder einem Reihenadressenregister 86 oder einem Auffrischzähler 88 empfängt, was durch einen Multiplexer 90 festgelegt wird. Eine Banksteuerlogik 84 aktiviert nur einen der Reihen-Zwischenspeicher/Decoder/Treiber 82a-82h als Funktion einer von einem Bankadressenregister 96 kommenden Bankadresse.
- Die Spaltenadresse auf dem Bus 70 wird an einen Spalten-Zwischenspeicher/Decoder 100 gegeben, der seinerseits E/A-Gattersignale an eine E/A-Gatterschaltung 102 gibt. Die E/A-Gatterschaltung 102 bildet eine Schnittstelle mit Spalten innerhalb der Speicherbänke 80a-80h über Leseverstärker 104. Daten werden auf die bzw. von den Speicherbänken 80a-80h über die Leseverstärker 104 und die E/A-Gatterschaltung 102 auf ein Datenweg-Subsystem 108 gekoppelt, welches einen Lesedatenpfad 110 und einen Schreibdatenpfad 112 enthält. Der Lesedatenpfad 110 enthält einen Lese-Zwischenspeicher 120, der Daten von der E/A-Gatterschaltung 102 empfängt und speichert. In dem in Fig. 2 gezeigten Speicherbauelement 16a werden 64 Datenbits an den Lese-Zwischenspeicher 120 gelegt und von ihm gespeichert. Dann liefert der Lese-Zwischenspeicher vier 16- Bit-Datenwörter an einen Multiplexer 122. Der Multiplexer 122 legt sequentiell jedes der 16-Bit-Datenwörter an einen Lese-FIFO-Puffer 124. Sukzessive 16-Bit- Datenwörter werden über den FIFO-Puffer 124 von einem Lesetaktsignal LATCHR von einem internen Takt CKINT durch eine programmierbare Verzögerungsschaltung 126 getaktet. Der FIFC-Puffer 124 legt sequentiell die 16-Bit-Datenwörter an eine Treiberschaltung 128, die ihrerseits die 16-Bit-Datenwörter an einen Datenbus 130 gibt, der Teil des Prozessorbusses 14 ist.
- Der Schreibdatenpfad 112 enthält einen Empfangspuffer 140, der an den Datenbus 130 gekoppelt ist. Der Empfangspuffer 140 legt sequentiell 16-Bit-Wörter von dem Datenbus 130 an vier Eingangsregister 142, von denen jedes selektiv freigegeben wird durch ein Schreibtaktsignal LATCHW, das von einer Taktgeberschaltung 144 kommt. Auf diese Weise speichern die Eingangsregister 142 sequentiell vier 16-Bit-Datenwörter und kombinieren sie zu einem 64-Bit-Datenwort, das an einen Schreib-FIFC-Puffer 148 gelegt wird. Der Schreib-FIFO-Puffer 148 wird von dem Schreibtaktsignal LATCHW vom Taktgeber 144 und von einem internen Schreibtakt WCLK getaktet, um 64-Bit-Schreibdaten sequentiell an einen Schreib-Zwischenspeicher und -Treiber 150 zu geben. Der Schreib-Zwischenspeicher und -Treiber 150 legt die 64-Bit-Schreibdaten über die E/A-Gatterschaltung 102 und den Leseverstärker 104 an eine der Speicherbänke 80a-80h.
- Wie oben ausgeführt, ist es ein wichtiges Ziel der SynkLinc-Architektur, einen Datentransfer zwischen einem Prozessor und einem Speicherbauelement in der Weise zu ermöglichen, dass der Transfer mit einer signifikant höheren Rate abläuft. Allerdings ist die Betriebsgeschwindigkeit eines gehäusten DRAM, einschließlich des gehäusten DRAM gemäß Fig. 2, durch die Zeit beschränkt, die erforderlich ist, um Befehlspakete zu verarbeiten, die an das Speicherbauelement 16a gelegt werden, weiterhin durch die Zeit, die erforderlich ist, um Steuersignale zu erzeugen, und schließlich durch die Zeit, die zum Lesen und Schreiben von Daten in die Bänke 80a-80h benötigt wird. Genauer gesagt: Es müssen nicht nur die Befehlspakete empfangen und gespeichert werden, sie müssen auch decodiert und dazu benutzt werden, eine große Vielfalt von Steuersignalen zu erzeugen. Die Steuersignale müssen dann zu verschiedenen Schaltungen für den Zugriff auf die Bänke 80a-80h weitergegeben werden. Um allerdings das Speicherbauelement 16a mit sehr hoher Geschwindigkeit zu betreiben, müssen die Befehlspakete mit entsprechend hoher Geschwindigkeit an das Speicherbauelement 16a angelegt werden.
- Wenn das Speicherbauelement Befehlspakete mit hohen Geschwindigkeiten empfängt und verarbeitet, erzeugen die E/A-Gatterschaltung 102, die Leseverstärker 104 und andere Schaltungen zum Lesen und Schreiben aus den bzw. in die Speicherbänke 80a-80h interne Befehlssignale bei sehr hohen Geschwindigkeiten. Diese Hochgeschwindigkeits-Befehlssignale müssen an die Schaltkreise geliefert werden, die zu jeder der acht Bänke 80a-80h gehören. Beispielsweise werden Befehlssignale wie Vorlade- und Ausgleichssignale von der Decodier- und Ablaufsteuerung 60 an die Reihen-Zwischenspeicher/Decoder/Treiber 82a-82h übertragen. Das Zuleiten sämtlicher Befehlssignale zu den acht Bänken 80a-80h kann mehrere Gruppen von Signalleitungen erfordern, von denen sich jede von der Befehlsdecodier- und Ablaufsteuerung 60 zu jedem der Zwischenspeicher/Decoder/Treiber 82a-82h der betreffenden acht Speicherbänke 80a-80h erstreckt. Jede der Leitungen nimmt wertvollen Platz auf dem Substrat ein und verkompliziert die Führung der Signalleitungen.
- Darüber hinaus erfordern die internen Steuersignale Zeit zur Ausbreitung von der Befehlsablaufsteuerung- und Decodierschaltung 60 zu den verschiedenen Schaltungen, die für den Zugriff auf die Bänke 80a-80h dienen. Wegdifferenzen zwischen der Banksteuerlogik 94 und den Zwischenspeicher/Decoder/Treibern 82a- 82h können daher zu Differenzen in den Zeiten führen, zu denen die Befehlssignale die Zwischenspeicher/Decoder/Treiber 82a-82h erreichen. Diese Differenzen in den Ankunftszeiten können bei hohen Arbeitsgeschwindigkeiten signifikant werden und möglicherweise die Betriebsgeschwindigkeit des gehäusten DRAM beschränken.
- Die US-A-5,323,360 zeigt einen Speicher aus einer globalen Summierschaltung und mehreren lokalen Summierschaltungen. Die globale Summierschaltung gibt ein erstes Summationssignal an die lokalen Summationsschaltung, die ihrerseits lokale Signale bereitstellen, die dazu dienen, Zeitsteuer- und Aktivierungs-Steuersignale zu generieren, die von einer vorbestimmten Anzahl Speicherblöcken verwendet werden, die jeweils zu einer Summierschaltung gehören.
- Die vorliegende Erfindung ist definiert durch das Verfahren nach Anspruch 1 sowie die Vorrichtung nach den Ansprüchen 21 und 24.
- Ein Hochgeschwindigkeits-Speicherbauelement enthält eine Mehrzahl von Bänken, auf die separat zugegriffen wird. Der zeitliche Ablauf von Operationen innerhalb des Speicherbauelements wird im allgemeinen gesteuert durch eine begrenzte Anzahl von globalen Steuersignalen, die von einem Befehlssequenzierer und -decodierer zu lokalen Zeitsteuerschaltungen geleitet werden, die sich in der Nähe jeder der einzelnen Bänke befinden. Die lokalen Zeitsteuerschaltungen empfangen die globalen Signale und erzeugen lokale Steuersignale zum Lesen in die oder zum Schreiben aus den betreffenden Bänken, ansprechend auf die globalen Signale.
- Weil die Steuersignale für jede Bank lokal erzeugt werden, reduziert sich die Anzahl von Signalleitungen zwischen dem Sequenzierer und Decodierer zu den Bänken. Weil außerdem die relative Zeitsteuerung der Steuersignale lokal eingerichtet wird, verringern sich Abweichungen aufgrund von Ausbeutungsverzögerungen zwischen dem Sequenzierer und Decodierer und der Bank.
- Bei einer Ausführungsform der lokalen Zeitsteuerschaltung wird ein entsprechendes erstes globales Steuersignal von einer Zwischenspeicherschaltung empfangen und gespeichert. Der Ausgang der Zwischenspeicherschaltung treibt eine Negator- und Verzögerungsschaltung, die ein Ausgleichssignal erzeugt.
- Ein zweites globales Signal wird abgeleitet von einer verzögerten Version des ersten globalen Signals. Die Verzögerung zwischen dem ersten und dem zweiten globalen Signal kommt zustande durch eine Reihenmodellierschaltung, die die Ansprechzeit einer Reihe nachbildet, d. h. modelliert. Das zweite globale Signal wird dann gepuffert, um einen ersten Abschnitt eines Leseverstärkers zu treiben. Das zweite globale Signal erzeugt direkt ein E/A-Signal und treibt außerdem einen Eingang eines Reihentreibers. Eine verzögerte Version des zweiten globalen Signals treibt dann einen zweiten Abschnitt des Leseverstärkers.
- Die globalen Signale sind auf ihre betreffenden lokalen Zeitsteuerschaltungen gerichtet, was durch eine Vergleichsschaltung ansprechend auf eine Bankadresse geschieht. Wenn die Bankadresse nicht mit der Adresse der Bank übereinstimmt, die der lokalen Zeitsteuerschaltung entspricht, so sperrt die Vergleichsschaltung die globalen Signale.
- Fig. 1 ist ein Blockdiagramm eines Rechnersystems unter Verwendung der SynkLinc-Architektur.
- Fig. 2 ist ein Blockdiagramm eines gehäusten DRAM, das in dem Rechnersystem nach Fig. 1 eingesetzt wird und ein mehrere Bänke enthaltendes Speicherarray enthält.
- Fig. 3 ist eine schematische Darstellung eines Speicherarrays mit mehreren Bänken und zugehörigen Schaltungen, einsetzbar in dem in Fig. 2 gezeigten gehäusten DRAM einschließlich lokaler Zeitsteuerschaltungen.
- Fig. 4 ist eine schematische Darstellung einer Ausführungsform einer lokalen Zeitsteuerschaltung innerhalb des mehrere Bänke aufweisenden Arrays nach Fig. 3.
- Fig. 5 ist ein Impulsdiagramm ausgewählter Signale innerhalb des Mehrfachbank-Arrays nach Fig. 3.
- Die Fig. 3 zeigt allgemein eine Ausführungsform von Befehlssignalwegen und Schaltungen zum Steuern des Lesens und des Schreibens aus Bänken 80a-80h bzw. in diese Bänke, welche in dem Speicherbauelement 16 nach Fig. 2 und in dem Rechnersystem 10 nach Fig. 1 einsetzbar sind. Bei dieser Ausführungsform werden die E/A-Gatterschaltung 102, Leseverstärker 104 und Reihen-Zwischenspeicher/Decoder/Treiber 82a-82h für jede Bank 80a-80h des mehrere Bänke aufweisenden Arrays von einer zugehörigen lokalen Zeitsteuerschaltung 200a- 200h über einen lokalen Steuerbus betrieben. Jede der lokalen Zeitsteuerschaltungen 200a-200h wird ihrerseits von zwei zugehörigen globalen Steuersignalen FIREROW(N), SENSE(N) von einem globalen Befehlsgeber 206 innerhalb der Sequenzier- und Decodierschaltung 60 betrieben. Um die an die Bänke 80a-80h von dem globalen Befehlsgeber 206 gerichteten Signale zu unterscheiden von Signalen, die durch die lokalen Zeitsteuerschaltungen 200a-200h, so z. B. als bankspezifisches Voraufladesignal, werden die von dem globalen Signalgeber 206 kommenden Signale hier als globale Steuersignale bezeichnet, während Signale, die zu einer oder nur wenigen Bänken geleitet werden, hier als lokale Steuersignale bezeichnet werden. Beispielsweise sind die Steuersignale FIREROW(N) und SENSE(N) bei der hier beschriebenen Ausführungsform globale Steuersignale, während das Voraufladesignal für eine einzelne Bank 80a-80h ein lokales Signal ist.
- Der globale Befehlsgeber 206 erzeugt die globalen Steuersignale FIREROW(N), SENSE(N) ansprechend auf Befehle REIHE-ÖFFNEN und REIHE-SCHLIESSEN von dem Befehlspuffer 46 (Fig. 2), das 3-Bit-Banksignal vom Bus 66 und das interne Taktsignal von der programmierbaren Verzögerungsschaltung 126'. Jedes der Signale FIREROW(N) wird von einem zugehörigen Zwischenspeicher 199 ansprechend darauf erzeugt, dass ein Signal REIHE-ÖFFNEN und ein Signal REIHE-SCHLIESSEN von dem Befehlspuffer 46 auf hohes Potential übergehen. Damit jeder dieser Zwischenspeicher 199 separat aktiviert werden kann, wird das Signal REIHE-ÖFFNEN auf den Setzeingang nur von einem der Zwischenspeicher 199 durch einen Bankselektor 197 gegeben, der von dem von dem Bus 66 kommenden 3-Bank-Adressensügnal gesteuert wird. Der Bankselektor 197 lenkt außerdem das Signal REIHE-SCHLIESSEN über ein zugehöriges NOR-Gatter 195 auf den Rücksetzeingang von einem der Zwischenspeicher 199. Die Ausgänge der Zwischenspeicher 199 bilden die einzelnen Signale FIREROW(N).
- Der Puffer 46 kann außerdem ein Signal "ALLE REIHEN-SCHLIESSEN" an sämtliche NOR-Gatter 195 geben, um gleichzeitig sämtliche Zwischenspeicher 199 zurückzusetzen. Wie im folgenden noch beschrieben wird, bewirkt der daraus resultierende Übergang des Signals FIREROW(N) auf niedriges Potential, dass die lokalen Zeitsteuerschaltungen 200a-200h ihre zugehörigen Bänke 80a-80h deaktivieren. Auf diese Weise kann der Befehlspuffer 46 sämtliche Bänke 80a-80h mit einem einzigen Befehl schließen.
- Jedes Lesesignal SENSE(N) wird in einem Lesesignalgenerator 213 ansprechend auf das betreffende Signal FIREROW(N) durch eine Reihenmodellierschaltung 230 erzeugt. Die Reihenmodellierschaltung 230 erzeugt das Lesesignal SENSE(N) mit einer Modell-Verzögerung t&sub1; bezüglich FIREROW(N), die ausreicht, damit die ausgewählte Reihe auf einen aktiven Pegel aufgeladen werden kann. Die Reihenmodellierschaltung 230 wird gebildet durch eine leitende Leitung und Eingangsgatter, die die Ansprechzeit der Reihenleitung und der Verzögerungen des Zwischenspeichers 218, der Verzögerungsschaltung 219, 221 und 222 und des Negators 220 approximiert. Die Reihenmodellierschaltung 230 nähert also die Ansprechzeit für das Aufladen einer Reihe in dem Array 80 in Abhängigkeit des Signals FIREROW(N) an. Um die Reihen-Reaktion noch genauer nachzubilden, ist die leitende Leitung auf dem selben Substrat wie die entsprechende Bank 80a- 80h ausgebildet und ist gleichzeitig mit den Reihenleitungen innerhalb der Bank 80a-80h gebildet. Die Reihenmodellierschaltung 230 liefert daher eine relativ genaue Anzeige für das Zeitmaß, welches der Reihentreiber 224 benötigt, um seine entsprechende Reihe in Vorbereitung auf den Lesevorgang aufzuladen.
- Die jeweiligen globalen Signalleitungen 208, 210 führen die globalen internen Steuersignale FIREROW(N), SENSE(N) von dem globalen Befehlsgeber 206 zu jeder der lokalen Zeitsteuerschaltungen 200a-200h. Wie im folgenden noch beschrieben wird, ist der größte Teil der Steuersignale zum Aktivieren der Bänke 80a -80h lokal erzeugt und wird nicht von dem globalen Befehlsgeber 206 erzeugt, so dass die Möglichkeit besteht, lediglich zwei Leitungen vorzusehen, um die Steuersignale von dem globalen Befehlsgeber 206 zu jeder der verschiedenen Bänke 80a-80h zu leiten. Signalleitprobleme und Platzverbrauch für Steuersignalleitungen werden hierdurch verringert. Da außerdem die lokalen Zeitsteuerschaltungen 200a-200h den zeitlichen Ablauf von Signalen in der Nähe ihrer zugehörigen Bänke 80a-80h festlegen, verringern die lokalen Zeitsteuerschaltungen 200a-200h Abweichungen der relativen zeitlichen Abläufe der Signale, die durch Signalausbreitungsverzögerungen zwischen der Sequenzier- und Decodierschaltung 60 und den zugehörigen Bänken 80c-80h verursacht werden.
- Fig. 4 zeigt eine der lokalen Zeitsteuerschaltungen 200a in größerer Einzelheit. Die lokale Zeitsteuerschaltung 200a empfängt die jeweiligen globalen Steuersignale FIREROW(N), SENSE:(N) von dem globalen Befehlsgeber 206 an Eingangsanschlüssen 212 bzw. 214.
- Bezugnehmend auf das in Fig. 5 gezeigte Impulsdiagramm bewirkt ein Übergang des Signals FIREROW(N) auf hohes Potential bei t&sub1;, dass der Ausgang eines Zwischenspeichers 218 auf hohes Potential geht. Das Ausgangssignal des Zwischenspeichers gelangt direkt auf Trenngatter in der E/A-Gatterschaltung 102 in Form eines Trennsignals ISO. Außerdem bildet eine verzögerte, invertierte Version des Zwischenspeicher-Ausgangssignals aus einer Verzögerungsschaltung 219 und einem Negator 220 ein Ausgleichssignal EQ, welches zum Zeitpunkt t&sub2; auf niedriges Potential geht. Außerdem gibt FIREROW(N) direkt ein E/A-NAND- Gatter 225 frei. Allerdings ändert sich das Ausgangssignal des NAND-Gatters 225 nicht eher, als bis die Übergänge des Abtastsignals SENSE(N) vorbei sind, wie im folgenden beschrieben wird.
- Im Zeitpunkt t&sub3; gibt eine Version des Ausgleichssignals EQ, um eine Gatterlaufzeit verzögert, einen Reihentreiber 224 innerhalb des Reihen-Zwischenspeicher/Decoder/Treibers 82a-82h frei. Wenn die Reihe ausgewählt ist, liefert der Reihentreiber 224 ein Reihen-Treibersignal ROWN, welches eine Reihe der Bank 80a aktiviert.
- Das Lesesignal SENSE geht ansprechend auf die Reihenmodellierschaltung 230 im Zeitpunkt t&sub4; auf hohes Potential und signalisiert, dass ausreichend Zeit verstrichen ist bis zum passenden Aufladen der entsprechenden Reihe. Das Lesesignal SENSE wird von einem Negatorpaar 226 gepuffert und aktiviert direkt N-Leseteile der Leseverstärker 104 im Zeitpunkt t&sub5;, um das Lesen von Daten von Bitleitungen zu beginnen. Nach einer geringfügigen Verzögerung durch ein Verzögerungsgatter 228 aktiviert das Lesesignal SENSE anschließen die P-Bereiche des Leseverstärkers 104 im Zeitpunkt t&sub6;, um das Lesen von Daten von den Ziffernleitungen abzuschließen. Das verzögerte Lesesignal SENSE wird dann im Verzögerungsgatter 229 zusätzlich verzögert, um das Ausgangssignal des E/A-NAND-Gatters 225 auf niedrigen Pegel zu bringen. Der auf niedrigen Pegel gehende Ausgang des E/A-NAND-Gatters 225 wird dann im Zeitpunkt t&sub7; invertiert, um ein auf hohes Potential gehendes E/A-Signal zu bilden.
- Nach dem Zeitpunkt t&sub6; bleibt FIREROW(N) für eine Zeitspanne tFR auf hohem Potential, definiert durch den IBefehlssequenzierer und -decodierer 60 ansprechend auf ein Befehlswort von einem früheren Befehlspaket. Die Zeitspanne tFR reicht aus, damit die Leseverstärker 104 die Ziffernleitungen lesen können und Signale von den Leseverstärkern von dem Zwischenspeicher 120 (Fig. 2) gespeichert werden. Typischerweise wird die Zeitspanne tFR beim Initialisieren des Speicherbauelements 16 festgelegt.
- Am Ende des Intervalls tFR geht das Signal FIREROW(N) auf niedriges Potential über und sperrt damit den Reihentreiber 224 und das E/A-Gatter. Die übrigen lokalen Steuersignale bleiben auf hohem Potential, weil das Ausgangssignal des Zwischenspeichers 218 auf hohem Potential bleibt. Der Übergang von hoch auf niedrig des Signals FIREROW(N) aktiviert außerdem ein Reihen-Entlademodell innerhalb des Lesesignalgenerators 213, welches die Zeitspanne t&sub2; nachbildet, die benötigt wird, um die aktivierte Reihe richtig zu entladen. Nach der Entladezeit t&sub2; bewirkt das Reihenentlademodell, dass das Lesesignal SENSE im Zeitpunkt t&sub6; auf niedriges Potential geht. Das auf niedriges Potential gehende Lesesignal SENSE(N) deaktiviert über den Puffer 226 und das Verzögerungsgatter 228 den N-Lese- und den P-Lese-Teil der Leseverstärker 104. Darüber hinaus detektiert ein Hoch-Niedrig-Übergangs-Detektor 232 den auf niedriges Potential führenden Übergang des Lesesignals SENSE und setzt ansprechend darauf den Zwischenspeicher 218 zurück. Das Ausgangssignal des Zwischenspeichers 218 geht auf niedrig und bewegt damit, dass das Trennsignal ISO und das Ausgleichssignal EQ auf niedriges Potential gehen. Das Reihensignal ist bereits auf niedrigem Potential, bedingt durch den vorausgehenden Übergang von FIREROW(N), gesperrt durch den Reihentreiber 224, wie oben erläutert wurde.
- Aus dem oben gesagten ist ersichtlich, dass, obwohl spezifische Ausführungsformen der Erfindung aus Anschauungszwecken erläutert wurden, verschiedene Abwandlungen möglich sind, ohne vom Schutzumfang der Erfindung abzuweichen. Der Fachmann erkennt, dass der spezifische zeitliche Ablauf der lokalen Steuersignale abhängig von den spezifischen Erfordernissen des Speicherbauelements 16 variieren kann. Beispielsweise kann es wünschenswert sein, die P- Leseverstärker vor den N-Leseverstärkern zu aktivieren. Die Erfindung ist also lediglich durch die beigefügten Ansprüche beschränkt.
Claims (26)
1. Verfahren zum Zugreifen auf eine ausgewählte Bank mehrerer
Speicherbänke (80a-80h) in einer Speichervorrichtung (16a) in Abhängigkeit einer
Adresse, die eine Bankadresse beinhaltet, umfassend:
- Koppeln zugehöriger lokaler Zeitsteuerschaltungen (200a-200h) mit
jeder der Speicherbänke (80a-80h);
- Bereitstellen einer 'Bankadresse, die eine der lokalen
Zeitsteuerschaltungen (200a-200h) angibt;
- Koppeln der angegebenen einen lokalen Zeitsteuerschaltung (200a-
200h) mit einer ersten globalen Zeitsteuerschaltung (199, 230);
- Generieren eines ersten globalen Steuersignals an der ersten globalen
Zeitsteuerschaltung (199, 230);
- Generieren eines zweiten globalen Steuersignals aus einer verzögerten
Version des ersten globalen Steuersignals;
- an der angegebenen lokalen Zeitsteuerschaltung (200a-200h),
Erzeugen einer Mehrzahl lokaler Steuersignale in Abhängigkeit des ersten und
des zweiten globalen Steuersignals; und
- Lesen von Daten aus oder Einschreiben von Daten in die Bank (80a-
80h), mit der die angegebene lokale Zeitsteuerschaltung (200a-200h)
gekoppelt ist, abhängig von den lokalen Steuersignalen.
2. Verfahren nach Anspruch 1, weiterhin umfassend das Zwischenspeichern
des ersten globalen Steuersignals an der angegebenen lokalen
Zeitsteuerschaltung (200a-200h).
3. Verfahren nach Anspruch 1, bei dem eines der lokalen Steuersignale ein
Voraufladesignal enthält.
4. Verfahren nach Anspruch 1, weiterhin enthaltend
- an der angegebenen lokalen Zeitsteuerschaltung, das Erzeugen eines
Lesesignals ansprechend auf das zweite globale Steuersignal; und
- Aktivieren eines Satzes von Leseverstärkern (104) ansprechend auf das
Lesesignal.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem das Zugreifen auf ein
Speicherarray (16a-16c) mit mehreren Speicherbänken (80a-80h)
umfasst:
- Empfangen eines ersten und eines zweiten Befehlssignals;
- Erzeugen des ersten globalen Steuersignals (FIREROW(N)) mit einem
ersten Übergang ansprechend auf das erste und das zweite
Befehlssignal, und Erzeugen eines zweiten globalen Steuersignals (SENSE(N)) aus
einer verzögerten Version des ersten globalen Steuersignals;
- Leiten des ersten und des zweiten globalen Steuersignals zu der ersten
lokalen Zeitsteuerschaltung (200a-200h), die an eine erste Bank der
Speicherbänke (80a-80h) gekoppelt ist;
- Empfangen des ersten und des zweiten globalen Steuersignals an der
ersten Zeitsteuerschaltung (200a-200h); und
- Erzeugen eines ersten Satzes und eines zweiten Satzes der lokalen
Steuersignale an der ersten lokalen Zeitsteuerschaltung (200a-200h)
ansprechend auf den Empfang des ersten und des zweiten globalen
Steuersignals, wobei das erste und das zweite lokale Steuersignal den
Zugriff auf diejenige Speicherbank veranlassen, auf die das erste lokale
Steuersignal gekoppelt wird.
6. Verfahren nach Anspruch 5, bei dem der Schritt des Leitens des ersten und
des zweiten globalen Steuersignals zu der ersten lokalen
Zeitsteuerschaltung folgende Schritte beinhaltet:
- Empfangen einer Bankadresse an der globalen Zeitsteuerschaltung (199,
230);
- Vergleichen der empfangenen Bankadresse mit einer Adresse derjenigen
Bank (80a-80h), mit der die erste lokale Zeitsteuerschaltung (200a-
200h) gekoppelt ist; und
- falls die empfangene Bankadresse mit der Adresse derjenigen Bank
übereinstimmt, mit der die erste lokale Zeitsteuerschaltung (200a-200h)
gekoppelt ist, Lenken des ersten und des zweiten globalen Steuersignals
von der globalen Zeitsteuerschaltung zu der ersten lokalen
Zeitsteuerschaltung.
7. Verfahren nach Anspruch 6, bei dem jede der lokalen Steuerschaltungen
eine Zwischenspeicherschaltung enthält und das Empfangen des ersten und
des zweiten globalen Steuersignals an der ersten lokalen
Zeitsteuerschaltung das Zwischenspeichern des ersten globalen Steuersignals beinhaltet.
8. Verfahren nach Anspruch 5, weiterhin umfassend das Einschreiben von
Daten in oder das Auslesen von Daten aus der Bank (80a-80h) ansprechend
auf die lokalen Steuersignale.
9. Verfahren nach Anspruch 5, bei dem das Erzeugen eines ersten und eines
zweiten Satzes lokaler Steuersignale das Erzeugen eines
Reihen-Aktivierungssignals beinhaltet.
10. Verfahren nach Anspruch 7, bei dem das Erzeugen eines ersten und eines
zweiten Satzes lokaler Steuersignale das Erzeugen eines Voraufladesignals
mit einer ausgewählten Verzögerung im Anschluss an das
Zwischenspeichern des ersten globalen Steuersignals beinhaltet.
11. Verfahren nach Anspruch 5, weiterhin umfassend das Aktivieren von
Leseverstärkern (104) ansprechend auf den zweiten Satz lokaler Steuersignale.
12. Verfahren nach Anspruch 5, bei dem das Erzeugen des zweiten globalen
Steuersignals beinhaltet:
- Empfangen des ersten globalen Steuersignals an einer
Verzögerungsschaltung (213); und
- Ausgeben des zweiten globalen Steuersignals (SENSE(N)) von der
Verzögerungsschaltung ansprechend auf das erste globale Steuersignal
(FIREROW(N)).
13. Verfahren nach Anspruch 1, umfassend die Merkmale:
- innerhalb der ersten globalen Zeitsteuerschaltung (199, 230) innerhalb
der Speichervorrichtung (16a), Erzeugen des ersten globalen
Steuersignals (FIREROW(N)) mit einem Spannungsübergang, der einem Start einer
Datentransferoperation entspricht, und Erzeugen des zweiten
globalen Steuersignals (SENSE(N)) aus einer verzögerten Version des ersten
globalen Steuersignals;
- Erzeugen einer ersten Adresse entsprechend der Datentransferoperation,
wobei die erste Adresse Adressendaten für eine ausgewählte
Speicherbank enthält;
- Übertragen des ersten globalen Steuersignals (FIREROW(N)) und des
zweiten globalen Steuersignals (SENSE(N)) von der ersten globalen
Zeitsteuerschaltung zu einer lokalen Zeitsteuerschaltung (200a-200h)
entsprechend der ausgewählten Speicherbank (80a-80h);
- an der dem ausgewählten Speicherblock (80a-80h) entsprechenden
lokalen Zeitsteuerschaltung (200a-200h), Empfangen des ersten
globalen Steuersignals (FIREROW(N)) und des zweiten globalen Steuersignals
(SENSE(N));
- Erzeugen einer ersten Mehrzahl der lokalen Steuersignale ansprechend
auf das erste globale Steuersignal (FIREROW(N)) und Erzeugen einer
zweiten Mehrzahl lokaler Steuersignale ansprechend auf das zweite
globale Steuersignal (SENSE(N)); wobei jedes lokale Steuersignal einen
zeitlichen Ablauf besitzt, der durch die lokale Zeitsteuerschaltung (200a-
200h) ansprechend auf den Übergang definiert wird; und
- Transferieren von Daten zu oder von der ausgewählten Speicherbank
(80a-80h) in Abhängigkeit der lokalen Steuersignale.
14. Verfahren nach Anspruch 13, bei dem die zweite Mehrzahl lokaler
Steuersignale eine gepufferte Version (NSENSE) des zweiten globalen
Steuersignals enthält, um einen ersten Teil eines Leseverstärkers (104) zu treiben,
und eine verzögerte Version (PSENSE) des zweiten globalen Steuersignals
enthält, um einen zweiten Teil des Leseverstärkers (104) zu treiben.
15. Verfahren nach Anspruch 13, bei dem die erste Mehrzahl lokaler
Steuersignale ein Vorladesignal mit einem ersten Spannungsübergang zu einem
ersten Zeitpunkt und ein Ausgleichssignal mit einem zweiten
Spannungsübergang an einem zweiten Zeitpunkt, der von dem ersten Zeitpunkt verschieden
ist, enthält, wobei die Differenz zwischen dem ersten und dem zweiten
Zeitpunkt definiert wird, durch die lokale Zeitsteuerschaltung (200a-200h), die
dem ausgewählten Speicherblock (80a-80h) entspricht, ansprechend auf
das erste Signal.
16. Verfahren nach Anspruch 13, bei dem das zweite globale Steuersignal
(SENSE(N)) einen Spannungsübergang besitzt, der dem
Spannungsübergang des ersten globalen Steuersignals (FIREROW(N)) folgt.
17. Verfahren nach Anspruch 16, bei dem das Erzeugen des zweiten globalen
Steuersignals (SENSE(N)) in der ersten Zeitsteuerschaltung (199, 230)
beinhaltet:
- Empfangen des ersten globalen Steuersignals (FIREROW(N)) in einer
Reihenmodellierschaltung (230); und
- Ansprechen darauf, d die überwachte Spannung einen Sollpegel erreicht,
Erzeugen des zweiten globalen Steuersignals (SENSE(N)).
18. Verfahren nach Anspruch 16:, weiterhin umfassend das Aktivieren von
Leseverstärkern (104), die an den ausgewählten Speicherblock (80a-80h)
gekoppelt sind, ansprechend auf die zweite Mehrzahl lokaler Steuersignale.
19. Verfahren nach Anspruch 13, weiterhin umfassend:
- gleichzeitiges Senden eines Sperrsignals an sämtliche lokale
Zeitsteuerschaltungen (200a-200h); und
- Erzeugen einer zweiten Mehrzahl lokaler Steuersignale ansprechend auf
das Sperrsignal.
20. Verfahren nach Anspruch 19, bei dem der Schritt des Erzeugens einer
zweiten Mehrzahl lokaler Steuersignale das Erzeugen eines Signals
beinhaltet, welches sämtliche Leseverstärker (104) sperrt.
21. Speichervorrichtung (16a), umfassend:
- Ein Speicherarray mit mehreren baulich getrennten Speicherbänken (80a-80h);
- eine globale Zeitsteuerschaltung (206), konfiguriert zum Erzeugen eines
ersten und eines zweiten globalen Zeitsteuersignals, von denen das
zweite globale Zeitsteuersignal aus einer verzögerten Version des ersten
globalen Zeitsteuersignals erzeugt wird;
- eine Mehrzahl lokaler Zeitsteuerschaltungen (200a-200h), jeweils an
eine der Speicherbänke (80a-80h) gekoppelt, wobei jede lokale
Zeitsteuerschaltung (200a-200h) einen ersten und einen zweiten Eingang
und einen Signalausgang besitzt, der an die zugehörige Speicherbank
(80a-80h) gekoppelt ist, wobei jede der lokalen Zeitsteuerschaltungen
(200a-200h) dazu ausgebildet ist, eine ausgewählte Reihe der
betreffenden Speicherbank (80a-80h) ansprechend auf ein ausgewähltes
Signal von dem ersten und dem zweiten globalen Zeitsteuersignal an
dem betreffenden ersten Eingang zu aktivieren;
- globale Signalleitungen (208, 210), die zwischen der globalen
Zeitsteuerschaltung (206) und dem ersten und dem zweiten Eingang jeder lokalen
Zeitsteuerschaltung (200a-200h) verlaufen; und
- globale Zwischenspeicherschaltungen innerhalb der globalen
Zeitsteuerschaltung, die in Reihe geschaltet sind mit den globalen Signalleitungen
(208, 210) zwischen der globalen Zeitsteuerschaltung (206) und dem
ersten und dem zweiten Eingang der lokalen Zeitsteuerschaltung (200a-
200h); und konfiguriert zum Senden des ersten und des zweiten globalen
Zeitsteuersignals zu einer ausgewählten lokalen Zeitsteuerschaltung
(200a-200h) ansprechend auf eine Bankadresse.
22. Speichervorrichtung nach Anspruch 21, bei der jede der lokalen
Zeitsteuerschaltungen (200a-200h) einen Zwischenspeicher (218) enthält, der auf
das ausgewählte eine Signal von dem ersten und dem zweiten globalen
Zeitsteuersignal anspricht, um ein zwischengespeichertes Ausgangssignal
zu erzeugen, wobei das Aktivieren der ausgewählten Reihe ansprechend auf
das zwischengespeicherte Ausgangssignal erfolgt.
23. Speichervorrichtung nach Anspruch 22, bei der die Bankadresse eine
Mehrzahl von Bankadressenbits enthält, und wobei die globale
Zeitsteuerschaltung (206) eine Bankselektorschaltung (197) enthält, um die
Bankadressenbits mit einem Bitmuster zu vergleichen, welches einer zugehörigen
Bank entspricht, und um die globale Zwischenspeicherschaltung innerhalb
der globalen Zeitsteuerschaltung (206) dann zu aktivieren, wenn die
Bankadressenbits mit dem Bitmuster übereinstimmen.
24. Rechnersystem (10), umfassend:
- einen Prozessor (12);
- ein Eingabegerät (20), das an den Prozessor (12) gekoppelt ist;
- ein Ausgabegerät (30), das an den Prozessor (12) gekoppelt ist;
- eine Datenspeichervorrichtung (38), die an den Prozessor (12) gekoppelt
ist; und
- eine Speichervorrichtung (16a-16c), die an den Prozessor (12)
gekoppelt ist, wobei die Speichervorrichtung enthält:
- ein Speicherarray mit Einer Mehrzahl baulich getrennter
Speicherbänke (80a-801h);
- eine globale Zeitsteuerschaltung (206), konfiguriert zum Erzeugen
eines ersten und eines zweiten globalen Zeitsteuersignals, von denen
das zweite globale Zeitsteuersignal aus einer verzögerten Version des
ersten globalen Zeitsteuersignals erzeugt wird;
- eine Mehrzahl lokaler Zeitsteuerschaltungen (200a-200h), jeweils mit
einer zugehörigen der Speicherbänke (80a-80h) gekoppelt, wobei
jede lokale Zeitsteuerschaltung (200a-200h) einen ersten und einen
zweiten Eingang und einen Signalausgang enthält, gekoppelt an die
zugehörige Bank (80a-80h), und jede lokale Zeitsteuerschaltung
(200a-200h) dazu ausgebildet ist, eine ausgewählte Reihe der
betreffenden Speicherbank (80a-80h) ansprechend auf ein
ausgewähltes Signal von dem ersten und dem zweiten globalen Zeitsteuersignal
an einem zugehörigen ersten und zweiten Eingang zu aktivieren;
- globale Signalleitungen (208, 210), die sich zwischen der globalen
Zeitsteuerschaltung (206) und dem ersten und dem zweiten Eingang
jeder lokalen Zeitsteuerschaltung (200a-200h) erstrecken, um die
globalen Zeitsteuersignale zu einem ausgewählten Eingang von dem
ersten und dem zweiten Eingang entsprechend einer Bankadresse zu
übertragen.
25. Rechnersystem (10) nach Anspruch 24, bei dem jede der lokalen
Zeitsteuerschaltungen (200a-200h) einen Zwischenspeicher (218) enthält, der auf
das ausgewählte eine Signal von dem ersten und dem zweiten globalen
Zeitsteuersignal anspricht, um ein zwischengespeichertes Ausgangssignal
zu erzeugen, wobei das Aktivieren der ausgewählten Reihe ansprechend auf
das zwischengespeicherte Ausgangssignal erfolgt.
26. Rechnersystem nach Anspruch 24, bei dem die Bankadresse eine Mehrzahl
von Bankadressenbits enthält, und wobei die globale Zeitsteuerschaltung
(206) eine Bankselektorschaltung (197) enthält, um die Bankadressenbits
mit einem Bitmuster zu vergleichen, welches einer zugehörigen Bank
entspricht, und um die globale Zwischenspeicherschaltung innerhalb der
globalen Zeitsteuerschaltung (206) dann zu aktivieren, wenn die
Bankadressenbits mit dem Bitmuster übereinstimmen.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/877,957 US6009501A (en) | 1997-06-18 | 1997-06-18 | Method and apparatus for local control signal generation in a memory device |
| PCT/US1998/012814 WO1998058381A1 (en) | 1997-06-18 | 1998-06-18 | Method and apparatus for local control signal generation in a memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE69808317D1 DE69808317D1 (de) | 2002-10-31 |
| DE69808317T2 true DE69808317T2 (de) | 2003-05-22 |
Family
ID=25371088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE69808317T Expired - Lifetime DE69808317T2 (de) | 1997-06-18 | 1998-06-18 | Anordnung und verfahren zur erzeugung von lokalen steuersignalen in einem speicher |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US6009501A (de) |
| EP (1) | EP1012845B1 (de) |
| JP (1) | JP4374503B2 (de) |
| KR (1) | KR100443607B1 (de) |
| AT (1) | ATE225074T1 (de) |
| AU (1) | AU7980898A (de) |
| DE (1) | DE69808317T2 (de) |
| WO (1) | WO1998058381A1 (de) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6343352B1 (en) | 1997-10-10 | 2002-01-29 | Rambus Inc. | Method and apparatus for two step memory write operations |
| US6401167B1 (en) * | 1997-10-10 | 2002-06-04 | Rambus Incorporated | High performance cost optimized memory |
| EP1981033B1 (de) * | 1997-10-10 | 2011-08-24 | Rambus Inc. | Vorrichtung und Verfahren für Pipeline-Speicherbetrieb mit Schreib-Maskierung |
| KR100359157B1 (ko) * | 1998-12-30 | 2003-01-24 | 주식회사 하이닉스반도체 | 라이트 명령어 레이턴시회로 및 그 제어방법 |
| US6477630B2 (en) * | 1999-02-24 | 2002-11-05 | International Business Machines Corporation | Hierarchical row activation method for banking control in multi-bank DRAM |
| US6111796A (en) * | 1999-03-01 | 2000-08-29 | Motorola, Inc. | Programmable delay control for sense amplifiers in a memory |
| JP2001006360A (ja) * | 1999-06-22 | 2001-01-12 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| US7356656B1 (en) * | 2000-05-15 | 2008-04-08 | Taiwan Semiconductor Manufacturing Company | Skew free control of a multi-block SRAM |
| US6282131B1 (en) * | 2000-09-27 | 2001-08-28 | Virage Logic Corp. | Self-timed clock circuitry in a multi-bank memory instance using a common timing synchronization node |
| US6714467B2 (en) * | 2002-03-19 | 2004-03-30 | Broadcom Corporation | Block redundancy implementation in heirarchical RAM's |
| US6646954B2 (en) * | 2001-02-02 | 2003-11-11 | Broadcom Corporation | Synchronous controlled, self-timed local SRAM block |
| US6798711B2 (en) * | 2002-03-19 | 2004-09-28 | Micron Technology, Inc. | Memory with address management |
| US6760243B2 (en) * | 2002-03-19 | 2004-07-06 | Broadcom Corporation | Distributed, highly configurable modular predecoding |
| TW591388B (en) * | 2003-02-21 | 2004-06-11 | Via Tech Inc | Memory address decoding method and related apparatus by bit-pattern matching |
| US7093062B2 (en) * | 2003-04-10 | 2006-08-15 | Micron Technology, Inc. | Flash memory data bus for synchronous burst read page |
| KR100631925B1 (ko) * | 2005-01-28 | 2006-10-04 | 삼성전자주식회사 | 반도체 메모리 장치의 테스트 회로 |
| US8699277B2 (en) * | 2011-11-16 | 2014-04-15 | Qualcomm Incorporated | Memory configured to provide simultaneous read/write access to multiple banks |
| US10217494B2 (en) * | 2017-06-28 | 2019-02-26 | Apple Inc. | Global bit line pre-charging and data latching in multi-banked memories using a delayed reset latch |
| US11127443B2 (en) * | 2020-01-08 | 2021-09-21 | Micron Technology, Inc. | Timing chains for accessing memory cells |
| KR102532566B1 (ko) | 2021-11-23 | 2023-05-15 | 주식회사 자연 | 추진장약포 텐타처리 시스템 |
| US20240281249A1 (en) * | 2023-02-17 | 2024-08-22 | Intel Corporation | Load store cache microarchitecture |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0229144B1 (de) * | 1985-07-12 | 1992-01-15 | Anamartic Limited | Scheibenbereichsschaltungsintegrierter speicher |
| US5202857A (en) * | 1990-11-07 | 1993-04-13 | Emc Corporation | System for generating memory timing and reducing memory access time |
| US5159572A (en) * | 1990-12-24 | 1992-10-27 | Motorola, Inc. | DRAM architecture having distributed address decoding and timing control |
| US5323360A (en) * | 1993-05-03 | 1994-06-21 | Motorola Inc. | Localized ATD summation for a memory |
| US5406517A (en) * | 1993-08-23 | 1995-04-11 | Advanced Micro Devices, Inc. | Distributed negative gate power supply |
| US6175901B1 (en) * | 1994-04-15 | 2001-01-16 | Micron Technology, Inc. | Method for initializing and reprogramming a control operation feature of a memory device |
| US5598376A (en) * | 1994-12-23 | 1997-01-28 | Micron Technology, Inc. | Distributed write data drivers for burst access memories |
| US5636173A (en) * | 1995-06-07 | 1997-06-03 | Micron Technology, Inc. | Auto-precharge during bank selection |
| KR0170723B1 (ko) * | 1995-12-29 | 1999-03-30 | 김광호 | 단일 ras 신호에 의해 동시 동작이 가능한 이중 뱅크를 갖는 반도체 메모리 장치 |
| JPH09288614A (ja) * | 1996-04-22 | 1997-11-04 | Mitsubishi Electric Corp | 半導体集積回路装置、半導体記憶装置およびそのための制御回路 |
| DE69724327T2 (de) * | 1996-05-17 | 2004-06-17 | Hyundai Electronics America Inc., San Jose | Leistungsreduzierung während eines Blockschreibens |
| JP3725270B2 (ja) * | 1996-12-13 | 2005-12-07 | 富士通株式会社 | 半導体装置 |
| US5987576A (en) * | 1997-02-27 | 1999-11-16 | Hewlett-Packard Company | Method and apparatus for generating and distributing clock signals with minimal skew |
| US5870350A (en) * | 1997-05-21 | 1999-02-09 | International Business Machines Corporation | High performance, high bandwidth memory bus architecture utilizing SDRAMs |
| US5825711A (en) * | 1997-06-13 | 1998-10-20 | Micron Technology, Inc. | Method and system for storing and processing multiple memory addresses |
| US6032220A (en) | 1997-07-18 | 2000-02-29 | Micron Technology, Inc. | Memory device with dual timing and signal latching control |
-
1997
- 1997-06-18 US US08/877,957 patent/US6009501A/en not_active Expired - Lifetime
-
1998
- 1998-06-18 AU AU79808/98A patent/AU7980898A/en not_active Abandoned
- 1998-06-18 KR KR10-1999-7012025A patent/KR100443607B1/ko not_active Expired - Fee Related
- 1998-06-18 WO PCT/US1998/012814 patent/WO1998058381A1/en not_active Ceased
- 1998-06-18 EP EP98930411A patent/EP1012845B1/de not_active Expired - Lifetime
- 1998-06-18 AT AT98930411T patent/ATE225074T1/de not_active IP Right Cessation
- 1998-06-18 JP JP50485899A patent/JP4374503B2/ja not_active Expired - Fee Related
- 1998-06-18 DE DE69808317T patent/DE69808317T2/de not_active Expired - Lifetime
-
1999
- 1999-11-22 US US09/444,108 patent/US6321316B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6321316B1 (en) | 2001-11-20 |
| EP1012845B1 (de) | 2002-09-25 |
| KR100443607B1 (ko) | 2004-08-09 |
| EP1012845A1 (de) | 2000-06-28 |
| JP2002506554A (ja) | 2002-02-26 |
| AU7980898A (en) | 1999-01-04 |
| US6009501A (en) | 1999-12-28 |
| ATE225074T1 (de) | 2002-10-15 |
| WO1998058381A1 (en) | 1998-12-23 |
| KR20010013997A (ko) | 2001-02-26 |
| DE69808317D1 (de) | 2002-10-31 |
| JP4374503B2 (ja) | 2009-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69808317T2 (de) | Anordnung und verfahren zur erzeugung von lokalen steuersignalen in einem speicher | |
| DE69029479T2 (de) | Hochleistungsspeichersystem | |
| DE69804108T2 (de) | Zweischritt-befehlspuffer für speicheranordnung und verfahren und speicheranordnung und rechnersystem unter verwendung desselben | |
| DE69826863T2 (de) | Verfahren und vorrichtung zur abstimmung eines zur verrieglung digitaler signalen gebrauchten taktsignals und speichervorrichtung die sie verwendet | |
| DE69838852T2 (de) | Verfahren und vorrichtung zur kopplung von signalen zwischen zwei schaltungen, in verschiedenen taktbereichen arbeitend | |
| DE69923769T2 (de) | Asynchrones halbleiterspeicher-fliessband | |
| DE69904508T2 (de) | Auf warteschlangen basierte speichersteuerung | |
| US5935263A (en) | Method and apparatus for memory array compressed data testing | |
| DE69904320T2 (de) | On-chip schaltung und verfahren zur speicherschaltungs-prüfung | |
| DE68910391T2 (de) | Verfahren zum Speicherdatenzugriff. | |
| DE69923634T2 (de) | Synchrone Burstzugriffshalbleiterspeicheranordnung | |
| US5825711A (en) | Method and system for storing and processing multiple memory addresses | |
| DE69229118T2 (de) | Generatorarchitektur für Einzeltor RAM mit Hochleistungsfähigkeit | |
| DE69621280T2 (de) | Speichergerätschaltkreis und Verfahren zur gleichzeitigen Adressierung der Spalten einer Vielzahl von Banken einer Vielzahlbankspeicheranordnung | |
| DE69808132T2 (de) | Verfahren und system zu verarbeitung von befehlen in nach dem fliessbandprinzip arbeitenden speicheranlagen | |
| DE69619620T2 (de) | Synchroner Halbleiterspeicher mit einem systemzyklusabhängigen Schreibausführungszyklus | |
| DE102007050424B4 (de) | DRAM mit geringem Energieverbrauch und Verfahren zum Steuern desselben | |
| DE19951677A1 (de) | Halbleiterspeichervorrichtung | |
| DE19645437A1 (de) | Synchronhalbleiterspeichereinrichtung mit einer internen Schaltungseinrichtung, die nur dann betriebsberechtigt ist, wenn in normaler Reihenfolge Befehle angelegt sind | |
| US6757799B2 (en) | Memory device with pipelined address path | |
| US6370627B1 (en) | Memory device command buffer apparatus and method and memory devices and computer systems using same | |
| KR910003592B1 (ko) | 부분 서입 제어장치 | |
| DE69717054T2 (de) | Verbesserungen an oder bezüglich integrierten Schaltungen | |
| DE69616710T2 (de) | Halbleiterspeicher | |
| DE69619918T2 (de) | Halbleiterspeicheranordnung mit erweitertem Bereich eines verriegelbaren Eingangssignals |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8364 | No opposition during term of opposition |