DE69029479T2

DE69029479T2 - Hochleistungsspeichersystem

Info

Publication number: DE69029479T2
Application number: DE69029479T
Authority: DE
Inventors: Charlotte Amy Burrer; Lawrence L Krantz
Original assignee: Data General Corp
Current assignee: EMC Corp
Priority date: 1989-02-24
Filing date: 1990-02-09
Publication date: 1997-07-10
Anticipated expiration: 2010-02-10
Also published as: US5172379A; CA2007742A1; AU626051B2; EP0622737A2; EP0622737A3; EP0384620B1; CA2007742C; DE69018112D1; EP0384620A2; BR9000886A; DE69029479D1; DE69018112T2; EP0384620A3; AU4798290A; EP0622737B1; JPH032943A

Description

Hochleistungsspeichersystem

Diese Erfindung betrifft allgemein Speichersysteme zur Anwendung in Datenverarbeitungssystemen und insbesondere Speichersysteme mit Mehrfachbanken von Speichermodulen.
Bei der Benutzung von Mehrfachbanken von Speichermodulen im Speichersystem einer Datenverarbeitungsanlage wird im allgemeinen beim Zugriff zu solchen Speicherbanken zur Ausführung von Lese- und Schreibvorgängen die zu dem oder von dem Speichersystem zu übertragende Information meist in Form von Mehrwort-Datenblöcken übertragen. Beispielsweise ist es üblich, sowohl beim Schreiben in den als auch beim Lesen aus dem Speichermodul, die Information in Blöcken von vier 32-Bit-Datenworten zu übertragen. Ein herkömmlicher Lösungsversuch für einen solchen Datenübertragungsvorgang besteht in der Anwendung von vier Bänken von Speichermodulen und im aufeinanderfolgenden Zugriff auf eines der vier Worte aus jeder Speichermodulbank. Während eines jeden Lesezugtiffs wird beispielsweise eine Fehlererkennungs- und -korrekturlogik in Verbindung mit jeder Modulbank angewandt, um die beteiligten Datenworte auf Einzel- und Mehtfach-Bitfehler zu prüfen.
Die Gesamt-Leistungsfähigkeit einer solchen herkömmlichen Lösung ist bei der Benutzung von Hochgeschwindigkeits-Speichersystemen akzeptabel, jedoch zu Kosten, welche im gleichen Maße wie die Anzahl und die Qualität der darin verwendeten Bauteile steigen. Bei einigen Anwendungsfällen ist es wünschenswert, die gleiche Leistung bei geringeren Kosten zu erreichen, indem im Vergleich zu den Erfordernissen üblicher Systeme weniger Bauelemente und Speichermodule geringerer Geschwindigkeit eingesetzt werden.
Das Patent der Vereinigten Staaten US-A-4 323 965 beschreibt die Anwendung von Doppel-Speicherbänken zur Speicherung von Datenworten, denen je eine Fehlerkorrektureinheit zugeordnet ist. Es erfolgt gleichzeitig der Zugriff auf zwei Worte, eines von jeder Speicherbank, und beide werden gleichzeitig an einen Mehrwort-Bus geliefert.
Unser Patent der Vereinigten Staaten US-A-3 931 613 beschreibt einen "Überlappungsabruf"-Vorgang, bei welchem das Abrufen eines Wortes aus einem zweiten Speicher gestartet werden kann, bevor die Datenübertragung eines Wortes aus einem ersten Speicher abgeschlossen worden ist. Das System nutzt auch ein Speicherüberlappungsverfahren.
Die Erfindung ist in den beigefügten Ansprüchen definiert, auf welche nun Bezug genommen werden soll.
Entsprechend einer bevorzugten Ausführungsform der Erfindung ist ein Speicher mit Mehrfach-Banken derart angeordnet, daß sich eine einzige, differenzierte Kombination aus Überlappung und Pipeline-Verarbeitung der Datenworte in einem Block derart ergibt, daß ein "Schreiben" bei derselben Datenübertragung sowohl Spätschreib- als auch Frühschreiboperationen benutzt und ein Lesen aus einer Speicherbank nach einem einzigen Pipeline- Verfahren erfolgt. Die Kombination solcher Überlappungs- und Pipeline-Vorgänge ermöglicht eine Leistungsfähigkeit, die mit der heutiger Systeme vergleichbar ist und die zugleich mit niedrigeren Kosten und unter Verwendung von weniger Bauteilen und eines Speichers geringerer Geschwindigkeit realisiert werden kann.
Dementsprechend ist bei einer speziellen Ausführungsform beispielsweise das Speichersystem aus zwei Speicherbänken aufgebaut, wobei die jeweils übernächsten Datenworte eines Blocks in einer ersten Speicherbank und die dazwischen liegenden Datenworte des Blocks in einer zweiten Speicherbank gespeichert werden, um einen schnelleren Zugriff zu solchen Mehrfach-Datenwort-Blöcken wie beispielsweise einem Block von vier Datenworten zu erzielen. Datenworte aus einer Sequenz davon, welche in die Speicherbanken geschrieben werden, werden beispielsweise alternierend in jede Speicherbank geschrieben. Datenworte, auf die beispielsweise in einem Lesevorgang von einem Anforderer zugegriffen wird, werden wirksam im Pipeline-Verfahren verarbeitet und dem Anforderer in alternierender Reihenfolge geliefert.
Für einen Schreibvorgang eines Blocks von vier Datenworten wird das erste Datenwort durch eine Spätschreiboperation in eine Speicherbank und das dritte Wort durch eine Frühschreiboperation in die gleiche Speicherbank geschrieben, während das zweite Datenwort duch eine Spätschreiboperation in die andere Speicherbank und das vierte Wort durch eine Frühschreiboperation in die gleiche Speicherbank geschrieben wird. Dieser Vorgang kann auf einen Block von acht Worten ausgedehnt werden, indem z.B. das erste Wort durch eine Spätschreiboperation und das dritte, fünfte und siebente Wort durch eine Frühschreiboperation in eine Speicherbank geschrieben werden, während das zweite Wort durch eine Spätschreiboperation und das vierte, sechste und achte Wort durch eine Frühschreiboperation in die andere Speicherbank geschrieben werden.
Während eines Lesevorgangs erfolgt beispielsweise der Zugriff zu den ersten beiden Datenworten eines Blocks von vier Worten gleichzeitig, und zwar auf eines von jeder Speicherbank, und diese beiden Worte werden dann gleichzeitig auf Fehler geprüft. Das erste Wort aus der ersten Speicherbank, das auf Fehler geprüft worden ist, wird an einen geeigneten Bus zur Auslieferung an den Anforderer geliefert, während das zweite Wort aus der zweiten Speicherbank für die nachfolgende Lieferung an den Anforderer zeitweilig aufgehalten wird. Für die nächsten beiden Worte erfolgt der Zugriff gleichzeitig von je einer Speicherbank, und beide werden auf Fehler geprüft und dann in einem ähnlichen Pipeline-Verfahren an den Anforderer geliefert. Bei einem Block von acht Worten erfolgt der Zugriff auf jedes aufeinanderfolgende Paar derselben gleichzeitig, und dann erfolgt die Fehlerprüfung und die Lieferung im Pipeline-Verfahren.
Folglich werden die Datenworte eines Blockes mit vier Datenworten in den Speicherbanken in überlappter Form gespeichert, so daß das erste und dritte Datenwort derselben in der ersten Speicherbank, das zweite und vierte Wort dagegen in der zweiten Speicherbank gespeichert werden. Zur Lieferung der Worte im Pipeline-Betrieb werden geeignete Aufnahmeregister und Halteschaltungen verwendet, so daß die Worte beim Lesevorgang zugreifbar, auf Fehler überprüfbar und nachfolgend nach einem Pipeline-Verfahren in der gewünschten Reihenfolge auf einen geeigneten Bus lieferbar sind.
Dementsprechend kann ein Datenblock mit vier Worten unter Benutzung von nur zwei Speicherbanken und nur zwei diesen zugeordneten Logikschaltungen für die Fehlerprüfung verfügbar gemacht werden, wobei der Datenblock mit vier Worten in der gewünschten richtigen Reihenfolge verfügbar wird. Die Art und Weise, in welcher solche Worte in den Speicherbänken überlappt und dann nach einem Pipeline-Verfahren beispielsweise an einen geeigneten Bus geliefert werden, ergibt eine Leistungsfähigkeit, die mit derjenigen von herkömmlichen, oben erwähnten Systemen vergleichbar ist, die vier Speicherbänke aufweisen, denen je eine Fehlerprüfungslogik zugeordnet ist, doch sind die Kosten des Systems unter Anwendung der Erfindung geringer als diejenigen herkömmlicher Systeme.
Beispielsweise kann unter Benutzung dieser Technik ein Speicher mit nur zwei Speicherbanken und zugehörigen Fehlerkorrekturschaltungen unter Verwendung von 100 ns - DRAM- Speicherbanken als ein 25 MHz-System arbeiten, das eine ununterbrochene Datenübertragungsrate von 40 Mbyte pro Sekunde ermöglicht. Diese Leistungsfähigkeit ist mit herkömmlichen Systemen vergleichbar, die vier Speicherbanken mit DRAMS höherer Geschwindigkeit enthalten.
Die Erfindung kann mittels der beigefügten Zeichnungen beispielsweise näher erläutert werden, in denen
Fig. 1 ein Blockschaltbild eines beispielhaften Systems zeigt, in dem die Erfindung angewendet werden kann;
Fig. 2 ein Blockschaltbild eines erfindungsgemäßen Speichersystems zeigt;
Fig. 3 eine Darstellung des zeitlichen Verlaufs für einen typischen Schreibvorgang zeigt, wie er beim Speichersystem nach Fig 2 angewandt wird; und
Fig. 4 eine Darstellung des zeitlichen Verlaufs für einen typischen Lesevorgang zeigt, wie er beim Speichersystem nach Fig. 2 angewandt wird.
Die Fig. 1 zeigt ein Blockschaltbild eines Gesamt-Datenverarbeitungssystems, in dem die Erfindung benutzt werden kann. Ein solches System hat einen allgemein ziemlich bekannten Aufbau und enthält bei der gezeigten speziellen, beispielhaften Ausführungsform ein Paar von zentralen Verarbeitungseinheiten (CPU) 10 und 11, denen je ein Paar von Cache-Speichereinheiten zugeordnet ist, wobei beispielsweise Cache-Einheiten 12 und 13 der CPU 10 zugeordnet und Cache-Einheiten 14 und 15 der CPU 11 zugeordnet sind. Die Cache-Einheiten 12 und 14 sind beispielsweise Befehls-Cache-Einheiten, während die Cache-Einheiten 13 und 15 Daten-Cache-Einheiten sind, deren Funktionen dem Fachmann wohlbekannt sind.
Die Verarbeitungseinheiten stehen mit dem Rest des Gesamtsystems über einen Systembus 16 in Verbindung, welcher multiplexiert ist, so daß er sowohl Adressen als auch Daten überträgt. Der Systembus steht über eine Schnittstelleneinheit 17 mit einem gepufferten Bus 19 in Verbindung, so daß Informationen zu und von den Verarbeitungseinheiten von und zu anderen Einheiten des Systems übertragen werden können. Beispielsweise kann die Übertragung von Information zu oder von einer Eingabe/Ausgabe-(I/O)-Einrichtung mittels eines I/O-Bus 20 über eine geeignete Systembus-I/O-Anpassungslogik 21 erforderlich sein. Geeignete I/O-Global-Befehlssignale können beispielsweise über eine geeignete Global-Ressoucelogik 22 geliefert werden. Solche Signale enthalten beispielsweise sowohl verschiedene global genutzte Taktsignale als auch andere geeignete Befehls- und Steuersignale zur Anwendung im ganzen System. Eine geeignete I/O-Funktionslogik 23 kann auch für den I/O-Bus verfügbar sein, um I/O-Interupts und Bus-Zuteilungsvorgänge sowie andere Bus-Management-Signale zu handhaben. Die Einheiten 21, 22 und 23 sind allgemein von der Art, wie sie in bekannten Systemen verfügbar sind, und brauchen daher hier nicht im Detail beschrieben werden.
Das System verwendet einen Speicher 24, der geeignete Speicherbankeinheiten mit zugeordneter Fehlererkennungs- und Korrekturlogik und eine geeignete Speicher-Steuerlogik 25 zur Erzeugung von Steuersignalen für die Steuerung der Arbeitsweise des Speichers 24 enthält. Der Zugriff zu solchen Speichereinheiten kann durch eine Verarbeitungseinheit oder irgendeinen anderen Busmaster erfolgen, um, wie dargestellt, über den Systembus 16, eine Schnittstelle 17 und den gepufferten Bus 19 Worte in den Speicher zu schreiben oder Datenworte aus diesem zu lesen. Die Organisation des Speichers 24 und dessen Benutzung in einem erfindungsgemäß überlappten Pipeline-Verfahren werden nachfolgend beschrieben.
Die Fig. 2 zeigt ein Blockschaltbild einer beispielhaften, erfindungsgemäßen Speichersystemanordnung. Wie daraus ersichtlich ist, enthält der Speicher zwei Bänke von Speichermodulen in Form von dynamischen Speichern mit wahlfreiem Zugriff (DRAM) wie durch die DRAM-Speicherbänke 30 bzw. 31 dargestellt ist (als DRAM-Bank A und DRAM-Bank B bezeichnet). In jede Speicherbank zu übertragende Daten und Adressen werden an entsprechende Eingabeanschlüsse derselben geliefert, und Daten, auf die daraus zugegriffen werden soll, werden an geeigneten Ausgabeanschlüssen derselben bereitgestellt. Adressen und Datenworte werden auf dem gepufferten Bus 19 transportiert und in die oder aus den Speicherbanken 30 und 31 über Schnittstelleneinheiten übertragen, die jeweils eine Halte-/Multiplexer-(MUX)-Einheit 44 für Adressen und Sende/Empfangs- Register-Halteeinheiten (Übertrager) 32 und 33 für Datenworte enthalten. Daten von den Ausgabeanschlüssen der Speicherbanken können über Halteschaltungen 36 bzw. 37 an die Übertrager 32 und 33 und an zugeordnete Fehlererkennungs- und -korrekturlogiken (ECC) 34 und 35 geliefert werden. Die ECC-Logik enthält eine geeignete Steuerlogik 38 bzw. 39 und geeignete dynamische Speicher mit wahlfreiem Zugriff, die mit ECC DRAM 40 bzw. 41 bezeichnet sind. Der Zugtiff zu den ECC-DRAM-Banken 40 und 41 wird über geeignete Eingabe- und Ausgabeanschlüsse für jede Speicherbank in der ECC-Logik erreicht. Die Fehlerprüfdaten, beispielsweise Hamming-Code Daten, werden von deren Ausgängen über Halteschaltungen 42 bzw. 43 geliefert.
Verschiedene, passende Steuersignale, die zum Betrieb der Einheiten in Fig. 2 dargestellt sind, werden von einer Speichersteuerlogik 25 geliefert, welche entsprechend der nachstehend diskutierten Darstellung des zeitlichen Verlaufs arbeitet.
Die Lese- und Schreibvorgänge können in Verbindung mit den in Fig. 3 (Datenblock Schreiben) bzw. Fig. 4 (Datenblock Lesen) dargestellten Zeitdiagrammen beschrieben werden. Die Diskussion dieser Vorgänge in Verbindung mit diesen Zeitdiagrammen beschreibt die Arbeitsweise des Systems in Verbindung mit dem überlappten und im Falle des Lesevorganges, dem Pipeline-Betrieb, wobei der erfindungsgemäße Pipeline-Betrieb am Beispiel der Übertragung von Datenblöcken mit vier Worten dargestellt ist.
Wie aus Fig. 3 ersichtlich, werden t&sub1;, t&sub2;, t&sub3;, ... als Aufwärts-Zählimpulse für jeden Bearbeitungszeitzyklus eines Taktsignals defmiert, auf die normalerweise geeignete Steuersignale im System freigegeben werden. In Fig. 3 fließt die Adresse des Anfangswortes eines Datenblocks mit vier Worten, der in den Speicher zu schreiben ist, durch die Adressenhalte-/MUX-Einheit 44 zum speicherinternen MEM_ADD-Bus 45. Wenn durch eine Einrichtung, welche ein Schreiben in den Speicher anfordert, BEGIN aufgeprägt wird, um den Schreibvorgang zu starten, wird die Adresse des ersten Datenwortes aus einer Sequenz davon (beispielsweise einem Datenblock mit vier Worten) bei t&sub1; vom gepufferten Bus 19 zum MEM_ADD-Bus 45 gehalten. Bei t&sub1; wird das Zeilenadressen- Abtastsignal RAS aufgeprägt und sowohl an die DRAM-Bank A als auch an die DRAM- Bank B geliefert. Die Adresse wird über die Adressenhalte-/MUX-Einheit 44 auf dem MEM_ADD-Bus 45 gehalten, wodurch sie bei der Aufprägung von RAS und folglich auch bei Aufprägung der CAS-Signale dafür zur Anwendung in den Speicherbänken verfügbar ist, wie es für den DRAM-Betrieb wohlbekannt ist. Bei t&sub1; wird entsprechend der Arbeitsgeschwindigkeit der DRAMs auch für einen Zyklus ein WAIT-Sigual aufgeprägt (die ECC-Schaltung fordert, daß Daten nicht geschrieben werden können, bis die ECC- Schaltung den erforderlichen Hamming-Code erzeugt hat).
Bei t&sub2; werden die Spaltenadressen-Siguale CASA und CASB zu jedem DRAM aufgeprägt, während das WAIT-Sigual zurückgenommen wird. Das erste Datenwort DATA ∅, das auf dem gepufferten Bus anschließend an die Adresse des Anfangswortes verfügbar gewesen ist, wird durch Aufprägen von XCLX A zum Übertrager 32 zum DRAM A getaktet. Dieses gehaltene Datenwort wird auf dem DBUS A freigegeben, wenn XOE_A auf niedrigem Pegel ist. DATA ∅ wird außerdem an die ECC-Schaltung 34 geliefert, welche dafür in einer Weise, die der Fachwelt bekannt sein dürfte, die Hamming-Code- Bits zur Speicherung im ECC DRAM 40 über seinen Iiingabeanschluß erzeugt.
Bei t&sub4; wird das Schreibfreigabesigual (WEA) für DRAM A und ECC DRAM A aufgeprägt, um DATA ∅ in die DRAM-Bank 30 und seinen Hamming-Code in die ECC- DRAM-Bank 40 zu schreiben. Gleichzeitig wird das Datenwort DATA durch Auprägung von XCLXB vom gepufferten Bus auf den DBUS B getaktet, und zwar über den Übertrager 33, der freigegeben ist, wenn XOE_B auf niedrigem Pegel ist. DATA 1 wird auch an die ECC-Schaltung 35 geliefert, um deren Hamming-Code zu erzeugen. Bei t&sub5; wird das Schreibfreigabe-Signal (WEB) für DRAM B und ECC DRAM B aufgeprägt, um DATA 1 und deren Hamming-Code in DRAM 31 beziehungsweise DRAM 41 zu schreiben. Somit wird das Spätschreiben von DATA ∅ und DATA 1 in die Speicherbänke A bzw. B durchgeführt. Anschließend erfolgt das Frühschreiben von DATA 2 und DATA 3; WEA und WEB werden auf niedrigem Pegel gehalten, während CASA und CASB umgeschaltet werden. Wie es der Fachwelt für eine DRAM-Spätschreiboperation bekannt ist, wird das Schreibfreigabe-Signal nach dem CAS-Signal aufgeprägt, um ein Wort in den DRAM zu schreiben, während bei einer Frühschreihoperafion das CAS-Signal nach dem Schreibfreigabe-Signal zum Schreiben eines Wortes in den DRAM aufgeprägt wird. Das Datenwort DATA 2 wird auf die Wiederaufprägung von XCLX A vom gepufferten Bus über das Übertragungssystem 32 auf den DBUS A getaktet.
Bie t&sub6; wird CASA wieder aufgeprägt, und DATA 2 und sein Hamming-Code werden in DRAM A und ECC DRAM A geschrieben. WEA bleibt aufgeprägt. Das Datenwort DATA 3 wird bei der Wiederaufprägung von XCLK B vom gepufferten Bus über den Ubertrager 33 auf den DBUS B getaktet, und CSAB wird zurückgenommen. Bei t&sub7; werden DATA 3 und dessen Hamming-Code durch Wiederaufprägung von CSAB, während WEB aufgeprägt bleibt, in DRAM B und ECC DRAM B geschrieben. WEA wird zurückgenommen, und bei t&sub8; werden WEB und RAS zurückgenommen, weil dies die spezielle typische Arbeitsweise für das Schreiben eines Blocks mit vier Worten ist.
Auf diese Weise werden die vier Datenworte (DATA 0-3) nacheinander in überlappter Weise in die DRAM-Speicherbänke 30 und 31 geschrieben. Die Halteschaltungen 36, 37, 42 und 43 bleiben für den Schreibvorgang alle außer Betrieb (LAT_OE ist für alle auf hohem Pegel). Bei DRAMS vom Halbbyte-Modus-Typ können bis 8 aufeinanderfolgende Worte beispielsweise zwei 4-Wort-Datenblöcke oder ein 8-Wort-Datenblock) in dieser überlappten Weise, d.h. alternierende Worte in jedem DRAM, durch die Anwendung des Spätschreibens gefolgt vom Frühschreiben in jede Bank geschrieben werden. Wenn DRAMS mit statischen Spalten (manchmal auch als "Schnellseite" bezeichnet) verwendet werden, können stark erweiterte Blöcke oder Reihenfolgen von Datenworten in dieser alternierenden überlappten Form geschrieben werden. In Verbindung mit der Adressenhalte-/MUX-Schaltung 44 kann ein geeigneter Adressenzähler eingesetzt werden, um die Spur einer jeden Spaltenadresse für das nachfolgende Datenwort des Gesamtblocks davon beizubehalten.
Fig. 4 zeigt die Darstellung des zeitlichen Veflaufs eines normalen Lesevorganges (am Beispiel eines Lesezyklus für einen Datenblock mit vier Worten), wobei die vier Datenworte (DATA 0-3) aus den DRAM-Banken A und B in überlappter Weise, wie oben beschrieben, zu lesen sind. Die Lesevorgänge aus beiden Speicherbanken werden parallel durchgeführt, um die Komplexität der erforderlichen Speichersteuerlogik zu vermindern, und auf dem DBUS B ist eine gesonderte Pipeline-Stufe angefügt, um Daten alternierend von den Speicherbanken A und B an den gepufferten Bus zu liefern. Da beim Lesevorgang jedes Wort auf Fehler geprüft werden muß, werden die Datenworte für einen Lesevorgang in einem Pipeline-Betrieb an den gepufferten Bus 19 geliefert, indem geeignete Steuersignale für die Betätigung der Übertrager 32 und 33 benutzt werden. Wie aus der Darstellung des zeitlichen Verlaufs von Fig. 4 ersichtlich ist, befindet sich, wenn BEGIN aufgeprägt wird, die Anfangsadresse des zu lesenden Blocks mit vier Worten auf dem geprüften Bus 19. Sie wird in der Adressen-Halteschaltung/MUX 44 gehalten und an den MEM_ADD-Bus 45 für die DRAM-Banken A und B geliefert. Bei t&sub1; wird das RAS- Signal an beiden DRAM-Banken A und B aufgeprägt. In Übereinstimmung mit der für einen Lesevorgang der DRAMS erforderlichen Arbeitsgeschwindigkeit wird das WMT- Signal für drei Zyklen aufgeprägt.
Bei t&sub2; werden die Signale CASA und CASB den DRAM-Banken A bzw. B aufgeprägt, während WAIT aufgeprägt bleibt. XIN wird auf niedrigen Pegel gesteuert, so daß die Übertrager 32 und 33 Daten vom DBUS A bzw. DBUS B entnehmen können, um sie auf den gepufferten Bus 19 zu geben. XOE_A wird nur denm Übertrager-Register 32 aufgeprägt, um diesen Übertrager durchlässig zu machen.
Bei t&sub3; gibt das LAT_OE-Signal die Halteschaltungen 36, 37, 42 und 43 frei und macht sie durchlässig. Vor dem Zeitpunkt t&sub4; sind die Daten an den Ausgabeanschlüssen der DRAMs und 31 gültig (d.h. die Datenworte DATA Z bzw. DATA 1). Sie fließen über DBUS A und DBUS B, weil die Halteschaltungen 36 und 37 durchlässig sind. Bei t&sub4; wird das WAIT-Signal zurückgenommen und an den Halteschaltungen 36, 37, 42 und 43 LATCH aufgeprägt. Weil an jeder dieser Halteschaltungen LAT_OE aufgeprägt bleibt, werden die gültigen Daten weiterhin für den Fehlererkennungs- und Korrekturvorgang der Worte DATA ∅ und DATA 1 über die Halteschaltungen 36 und 37 an die ECC-Schaltung 34 bzw. 35 geliefert. Der Übertrager 32 ist durchlässig (XOE_A ist aufgeprägt), so daß das Datenwort DATA ∅ gleichzeitig auf den gepufferten Bus gelegt wird, während das Datenwort DATA 1 im Übertrager 33 durch Aufprägung von XCLK B gehalten wird und dort verbleibt, weil XOE B noch nicht aufgeprägt ist.
Beim weiteren, auf t&sub4; folgenden Abwärts-Zählen wird die Aufprägung der Signale CASA und CASB für einen halben Taktzyklus bis zu ihrer Wiederaufprägung bei t&sub5; zurückgenommen. Zu diesem Zeitpunkt wird der nächste Satz von zwei Datenworten (DATA 2 und DATA 3) gelesen. Beim Fehlen der Aufprägung des WMT-Signals (welches nach t&sub4; nur dann aufgeprägt wird, wenn in DATA ∅ oder DATA 1 eine Fehler festgestellt worden ist), kann, wie nachfolgend diskutiert wird, DATA ∅, das sich auf dem gepufferten Bus befindet, vom Anforderer, der den Lesevorgang ausführt, übernommen werden, worauf der Übertrager 32 gesperrt wird (XOE_A wird zurückgenommen). Der Übertrager 32 wird freigegeben (XOE_B wird aufgeprägt), und das darin gehaltene Datenwort DATA 1 wird daraufhin auf den gepufferten Bus gegeben. Zugleich werden die Halteschaltungen 36, 37, 42 und 43 durchlässig gemacht (LATCH wird zurückgenommen), was die Weiterleitung von DATA 2 und DATA 3 durch DBUS A bzw. DBUS B ermöglicht. Wenn in DATA ∅ und/oder DATA 1 Fehler festgestellt werden, wird für zwei Zyklen ein WMT zur Fehlerkorrektur aufgeprägt (siehe gestrichelte Linle 50), und alle nachfolgenden Vorgänge werden um zwei Zyklen verzögert.
Unter der Annahme, daß in DATA ∅ oder DATA 1 keine Fehler festgestellt werden und korrigiert werden müssen, sind bei t&sub6; die Datenworte DATA 2 und DATA 3 an den Ausgabeanschlüssen von DRAM A bzw. DRAM B verfügbar, und sie werden in den Halteschaltungen 36 und 37 zum DBUS A bzw. DBUS B hin gehalten. DATA 2 und DATA 3 werden über die Halteschaltungen 36 und 37 zur Fehlererkennung an die ECC- Schaltungen 34 bzw. 35 geliefert. Wenn in DATA 2 und/oder DATA 3 ein Fehler festgestellt wird, wird zur Korrektur derselben ein WMT aufgeprägt, wie oben beschrieben. Wenn kein Fehler festgestellt wird, wird DATA 2 bei t&sub6; auf den gepufferten Bus gesteuert und kann von einem Anforderer übernommen werden, während DATA 3 im Übertrager 33 gehalten wird und dort verbleibt, weil XOE_B zurückgenommen ist.
Bei t&sub7; werden die Signale RAS, CASA und CASB zurückgenommen. Wenn kein WAIT aufgeprägt ist (weil in DATA 2 oder DATA 3 ein Fehler festgestellt wurde), kann DATA 2 von einem Anforderer ubernommen werden, und der Übertrager 32 wird gesperrt (XOE_A wird zurückgenommen). Der Übertrager 33 wird freigegeben (XOE_B wird aufgeprägt), und unter der Annahme, daß bei t&sub8; kein WAIT-Signal vorliegt (für einen Fehler in DATA 2 oder DATA 3), wird DATA 3 im Übertrager 33 an den gepufferten Bus geliefert. DATA 3 kann von einem Anforderer übernommen werden, und der Leseübertragungsvorgang eines Datenblocks mit vier Worten ist abgeschlossen.
Das oben geschilderte Verfahren kann für vier weitere Datenworte fortgesetzt werden, z.B. für einen zweiten Datenblock mit vier Worten oder für einen Lesevorgang eines insgesamt 8-Wort-Datenblocks unter Verwendung von Halbbyte-Modus-DRAMS. Wenn stattdessen DRAMS mit statischen Spalten verwendet werden, kann eine vergrößerte Anzhl von Worten in alternierend überlappter Weise gelesen und in einem Pipeline- Betrieb an den Bus geliefert werden, wobei ein geeigneter Adressenzähler zur Identifizie rung der Spaltenadressen aufeinanderfolgender Datenworte verwendet wird, so daß deren Sequenz wirksam vom System verfolgt werden kann.

Claims

1. Speichersystem zur Anwendung in einem Datenverarbeitungssystem, enthaltend: zwei Speicherbänke (30, 31) zur Speicherung von Datenworten;.

ein beiden Speicherbänken zugeordnetes Fehlererkennungs- und -korrekturmittel (34, 35); Mittel (32, 33, 36, 37) zum Schreiben oder Lesen der jeweils übernächsten Datenworte eines Mehrwort-Datenblocks in eine erste bzw. aus einer ersten der beiden Speicherbänke und zum Schreiben oder Lesen der dazwischenliegenden Datenworte des Mehrwort- Datenblocks in eine zweite bzw. aus einer zweiten der beiden Speicherbänke; und Mittel (25) zur Durchführung der Übertragung der mehreren Worte in einem Datenblock so, daß die jeweils ein Wort überspringenden und die dazwischenliegenden Datenworte in einer überlappten Weise in die oder aus den beiden Speicherbänken geschrieben bzw. gelesen werden,

dadurch gekennzeichnet, daß Datenworte eines Mehrwort-Datenblocks aus den beiden Speicherbänken nach einem Pipeline-Verfahren derart ausgelesen werden, daß in Bezug auf jedes aufeinanderfolgende Paar von Datenworten dieses Datenblocks das erste Datenwort eines jeden Paars aus der ersten Speicherbank gelesen und für einen Anforderer verfügbar gemacht wird und das zweite Datenwort gleichzeitig mit dem Lesen des ersten Datenwortes aus der zweiten Speicherbank gelesen, aber zurückgehalten und erst für einen Anforderer verfügbar gemacht wird, nachdem das erste Datenwort verfügbar gemacht worden ist, wobei die Datenworte, wenn sie aus den beiden Speicherbänken ausgelesen werden, jeweils den jeder Speicherbank zugeordneten Fehlererkennungs- und -korrekturmitteln zugeführt werden.

2. Speichersystem nach Anspruch 1, bei dem, wenn während des Lesevorgangs in irgendeinem Datenwort ein Fehler erkannt wird, der Lesevorgang um einen gewählten Zeitraum verzögert wird, bis der Fehler korrigiert ist, und der Lesevorgang nach dem gewählten Zeitraum wieder aufgenommen wird.

3. Speichersystem nach Anspruch 1 oder 2, bei dem der Datenblock vier Datenworte DATA 0 bis DATA 3 enthält und die Datenworte DATA 0 und DATA 2 in die erste oder aus der ersten Speicherbank geschrieben bzw. gelesen und die Datenworte DATA 1 und DATA 3 in die zweite oder aus der zweiten Speicherbank geschrieben bzw. gelesen werden.

4. Speichersystem nach einem der Ansprüche 1 oder 2, bei dem der Datenblock acht Datenworte DATA 0 bis DATA 7 enthält und die Datenworte DATA 0, DATA 2, DATA 4 und DATA 6 in die erste oder aus der ersten Speicherbank geschrieben bzw. gelesen und die Datenworte DATA 1, DATA 3, DATA 5 und DATA 7 in die zweite oder aus der zweiten Speicherbank geschrieben bzw. gelesen werden.

5. Verfahren zum Schreiben eines Blocks aus mehreren Datenworten in oder zum Lesen eines Blocks aus Datenworten aus zwei Speicherbänken, enthaltend die Schritte:

Schreiben oder Lesen jeweils übernächster Datenworte des Blocks aus Datenworten in eine bzw. aus einer ersten der beiden Speicherbänke; und

Schreiben oder Lesen der dazwischenliegenden Datenworte des Blocks aus Datenworten in die bzw. aus der zweiten der beiden Speicherbänke;

wobei die jeweils übernächsten und die dazwischenliegenden Datenworte in die oder aus den beiden Speicherbänken in einer überlappten Weise geschrieben bzw. gelesen werden;

dadurch gekennzeichnet, daß Paare von Datenworten gleichzeitig, und zwar eines aus jeder der beiden Speicherbänke gelesen werden, die Datenworte eines jeden dieser Paare beim Lesen auf Fehler geprüft werden, das aus der ersten der beiden Speicherbänke gelesene Datenwort eines jeden Paares unmittelbar beim Lesen geliefert und das aus einer zweiten der beiden Speicherbänke gelesene Datenwort zurückgehalten und erst dann geliefert wird, nachdem das Datenwort von der ersten Speicherbank geliefert worden ist, wobei die Datenworte, wenn sie aus den beiden Speicherbänken gelesen sind, den Fehlererkennungs- und -korrekturmitteln, die jeder Speicherbank zugeordnet sind, zugeführt werden.

6. Verfahren nach Anspruch 5, das weiterhin den Schritt der Verzögerung des Lesens von Datenworten aus den beiden Speicherbänken um einen gewählten Zeitraum enthält, wenn bei einem Datenwort ein Fehler erkannt worden ist, um zu ermöglichen, daß dieser Fehler korrigiert wird.