DE69230129T2

DE69230129T2 - Schreibüberlappung mit Verhinderung des Überschreibens

Info

Publication number: DE69230129T2
Application number: DE69230129T
Authority: DE
Inventors: Gilman Chesley
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1991-12-18
Filing date: 1992-11-18
Publication date: 2000-06-15
Anticipated expiration: 2012-11-19
Also published as: KR930014042A; JPH06103153A; JP3463816B2; KR100274326B1; EP0547769B1; DE69230129D1; US5687183A; EP0547769A1

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung:

Die vorliegende Erfindung bezieht sich auf das Gebiet der Computerspeicher und insbesondere auf eine Einrichtung und ein Verfahren zum vorteilhaften Bereitstellen einer Speicheroperationsüberlappung unter Vermeidung des Problems des Überschreibens.

2. Hintergrund im Stand der Technik:

Üblicherweise speichern und lesen Datenverarbeitungssysteme im Speicher vorhandene Daten. Das Speichern von Daten wird im allgemeinen durch die Verwendung einer Schreiboperation ausgeführt, die auf eine bestimmte Adresse im Speicher gerichtet ist, und umfaßt das Weiterleiten von Daten aus einem Prozessor zum Speicher. Das Wiedergewinnen von Daten wird üblicherweise durch die Verwendung einer Leseoperation, die auf eine bestimmte Adresse im Speicher gerichtet ist, ausgeführt und umfaßt das Weiterleiten von Daten aus dem Speicher zu einem Prozessor.
Lese- und Schreiboperationen können vorteilhafterweise durch eine Speichersteuereinheit verwaltet werden, die zwischen dem Prozessor und dem Speicher angeordnet ist. Eine derartige Speichersteuereinheit kann darüber hinaus etwas bereitstellen, was als Daten-"Pipelines" bezeichnet wird. Insbesondere können separate Lese- und Schreib-Pipelines bereitgestellt werden, so daß eine Lese-Pipeline, durch welche gelesene Daten aus dem Speicher zu dem Prozessor weitergeleitet werden, von einer Schreib-Pipeline, durch welche zu schreibende Daten von dem Prozessor zu dem Speicher weitergeleitet werden, getrennt ist. Eine Speichersteuereinheit mit separaten Lese- und Schreib-Pipelines ermöglicht ein "Schreib-Überlappen", bei dem eine Schreiboperation vor dem Abschluß einer vorhergehenden Leseoperation gestartet wird.
Beim Schreib-Überlappen wird eine Schreiboperation von der Speichersteuereinheit in den letzten Stufen einer vorhergehenden Leseoperation zu einem Zeitpunkt initiiert, zu dem die gelesenen Daten noch durch die getrennte Lese-Pipeline voranschreiten. Die Verwendung des Schreib-Überlappens ist allgemein erwünscht, weil sie die Gesamtgeschwindigkeit des Datenverarbeitungssystems erhöht.
Die uneingeschränkte Verwendung des Schreib-Überlappens jedoch schafft ein Problem, wenn eine überlappende Schreiboperation an die gleiche Speicheradresse gerichtet wird, wie die vorhergehende Leseoperation und ein korrigierbarer Bit- Fehler bei der vorhergehenden Leseoperation eine Rückschreiboperation zu dieser Speicheradresse erfordert. Unter diesen Umständen tritt die Rückschreiboperation in fehlerhafter Weise auf, nachdem die überlappende Schreiboperation die Daten an die Speicheradresse schreibt. Die Rückschreiboperation überschreibt folglich fehlerhaft die neu geschriebenen Daten. Wie beschrieben werden wird, ermöglicht die vorliegende Erfindung vorteilhafterweise ein Schreib-Überlappen, während sie das Problem des Überschreibens vermeidet.
Beispiele bekannter Anordnungen sind in EP-A-0 141 743 (DEC) und EP-A-0 380 846 (DEC) offenbart, welche sich bei Verwendung anderer Techniken Problemen zuwenden, die denen der vorliegenden Erfindung ähnlich sind.

ZUSAMMENFASSENDE DARSTELLUNG DER ERFINDUNG

Die vorliegende Erfindung, wie sie in den unabhängigen Ansprüchen 1 und 11 definiert ist, arbeitet innerhalb eines Datenverarbeitungssystems, das einen Prozessor, Speicher und eine Speichersteuereinrichtung (Speicher-Controller) aufweist. Die Speichersteuereinrichtung, die zwischen dem Prozessor und dem Speicher eingekoppelt ist, stellt separate Daten-Pipelines für aus dem Speicher gelesene Daten und in den Speicher zu schreibende Daten bereit. Grundsätzlich ermöglicht dadurch die Speichersteuereinrichtung, daß Schreiboperationen Leseoperationen überlappen. Die Speichersteuereinrichtung ermöglicht darüber hinaus Rückschreiboperationen in dem Fall, daß ein korrigierbarer Fehler in den Daten, welche aus dem Speicher gelesen wurden, erfaßt wird.
Das gegenwärtig bevorzugte Ausführungsbeispiel der Erfindung vermeidet das Problem des "Überschreibens", indem es bestimmte Schreiboperationen verzögert. Die Speicheradresse, zu welcher eine Leseoperation gerichtet wird, wird zunächst zu Vergleichszwecken gespeichert. Diese Speicheradresse wird dann mit derjenigen Speicheradresse verglichen, zu welcher eine nachfolgende Schreiboperation gerichtet ist. Wenn die beiden Adressen äquivalent sind, wird ein Schreib- Wartezähler mit einem vorgegebenen ersten Wert geladen und mit jedem Taktzyklus dekrementiert. Die nachfolgende Schreiboperation wird solange nicht initiiert, bis der Schreib-Wartezähler einen vorgegebenen zweiten Wert erreicht. Die nachfolgende Schreiboperation wird dadurch um eine vorgegebene Zeitdauer verzögert, statt sie zu überlappen, um die Möglichkeit eines fehlerhaften "Überschreibens" zu vermeiden. Ein alternatives Ausführungsbeispiel der vorliegenden Erfindung löst das Problem des "Überschreibens", indem Rückschreiboperationen für Leseoperationen unterdrückt werden, die von Schreiboperationen zur gleichen Adresse gefolgt werden, statt diese Schreiboperationen zu verzögern. Somit ermöglicht die vorliegende Erfindung ein Schreib-Überlappen und Rückschreiben, während sie das Problem des "Überschreibens" vermeidet.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Weitere Details werden unten unter Zuhilfenahme der in den beigefügten Zeichnungen veranschaulichten Beispiele erläutert, wobei in den Zeichnungen:
Fig. 1 eine Funktionsblockdarstellung eines möglichen Datenverarbeitungssystems ist, das die Lehren der vorliegenden Erfindung benutzt.
Fig. 2 ist ein Funktionsblockschaltbild der Module und Warteschlangen innerhalb der Speichersteuereinrichtung, die für die vorliegende Erfindung relevant sind.
Fig. 3 ist ein Ablaufdiagramm, das das Verfahren des gegenwärtig bevorzugten Ausführungsbeispiels veranschaulicht.
Fig. 4 ist ein Ablaufdiagramm, das das Verfahren des alternativen Ausführungsbeispiels veranschaulicht.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Es werden eine Speichersteuereinrichtung und ein Verfahren offenbart, die in einem Datenverarbeitungssystem Anwendung finden. Insbesondere ist die vorliegende Erfindung auf das in der Veröffentlichung GB-A-2246219, die am 22.01.1992 veröffentlicht wurde, beschriebene Datenverarbeitungssystem anwendbar. Diese Anmeldung offenbart ein verbessertes Single-in-line-Speichermodul (SIMM), das dynamische Speicher mit wahlfreiem Zugriff (DRAMs) benutzt, die insbesondere bei einem Digitalcomputer zum Speichern und Lesen von Daten und Programmen Anwendung finden. Während die vorliegende Erfindung zumindest teilweise innerhalb des Kontext dieses speziellen Datenverarbeitungssystems beschrieben wird, ist es für einen Fachmann klar, daß die vorliegende Erfindung bei einer Vielzahl von Datenverarbeitungssystemen verwendet werden kann.
In der folgenden Beschreibung werden aus Gründen der Erläuterung zahlreiche Details angegeben, wie beispielsweise spezielle Speichergrößen, Datenpfade, etc., um ein sorgfältigeres Verständnis der vorliegenden Erfindung zu erreichen. Für einen Fachmann ist es jedoch klar, daß diese speziellen Details nicht erforderlich sind, um die vorliegende Erfindung auszuführen. An anderen Stellen werden gut bekannte elektrische Strukturen und Schaltungen in Blockschaltbildform gezeigt, um die vorliegende Erfindung nicht unnötigerweise zu verdunkeln.
Fig. 1 veranschaulicht ein mögliches Datenverarbeitungssystem, in welchem die Lehren der vorliegenden Erfindung benutzt werden können. Ein Prozessor 10 ist mit einem Systembus 12 zur Kommunikation mit verschiedenen Systemkomponenten gekoppelt, die Eingabe/Ausgabe-Einrichtungen 14 und eine Speichersteuereinrichtung 16 umfassen. Der Prozessor 10 speichert und liest Daten, welche Programme und/oder alphanumerische oder andere Daten umfassen können und sich in Single-in-line-Speichermodulen (SIMMs 20, 21, 22 und 23) befinden. Jedes dieser SIMMs 20-23 enthält sechzehn dynamische Speicherbauelemente mit wahlfreiem Zugriff (DRAMs). Wie veranschaulicht, kommunizieren die SIMMs 20-23 mit der Speichersteuereinrichtung 16 über einen Speicherbus 24. Zusätzlich stellt ein Taktgeber 26 zeitlich abgeglichene digitale Taktsignale über den Speicherbus 24 an die SIMMs 20-23 zur Verfügung. Obwohl Fig. 1 vier Single-in-line-Speichermodule veranschaulicht, die mit dem Speicherbus 24 gekoppelt ist, ist es für einen Fachmann auf diesem Gebiet klar, daß die vorliegende Erfindung in einem Datenverarbeitungssystem mit einer beliebigen Anzahl von SIMMs verwendet werden kann.
Im Betrieb gibt der Prozessor 10 Lese- und Schreibkommandos über den Systembus 12 aus, welcher wiederum die Kommandos mit der Speichersteuereinrichtung 16 koppelt. Bei einer Leseoperation werden Daten aus den SIMMs an die Speichersteuereinrichtung 16 über den Speicherbus 24 gekoppelt, und die Speichersteuereinrichtung 16 koppelt dann die Daten an den Systembus, damit sie gelesen werden. Bei einer Schreiboperation werden die Daten an die Speichersteuereinrichtung 16 über den Systembus 12 angekoppelt, und die Speichersteuereinrichtung 16 koppelt dann die Daten an die SIMMs über den Speicherbus 24. Es werden verschiedene Steuersignale von der Speichersteuereinrichtung 16 bereitge stellt, um die Speicherung von Daten, das Wiedergewinnen (Lesen) von Daten und die Auffrischung der DRAMs innerhalb der SIMMs auszuführen. Insbesondere stellt die Speichersteuereinrichtung 16 Zeilenadreß-Strobe-Signale (RAS), Spaltenadreß-Strobe-Signale (CAS) und Ladeimpulse (LDL) für die in den SIMMs angeordneten DRAMs neben andere Zeitgabesignalen, die der Speicherung und dem Lesen von Daten in den SIMMs zugeordnet sind, zur Verfügung.
Im folgenden wird das Schreib-Überlappen mit dem Überschreiben-Vermeidungssystem gemäß der vorliegenden Erfindung beschrieben. Fig. 2 veranschaulicht ein Funktionsblockschaltbild der Module und Warteschlangen in der Speichersteuereinrichtung 16, die für die vorliegende Erfindung relevant sind. Im allgemeinen ist der Systembus 12 mit der Speichersteuereinrichtung 16 über die Systembussteuerlogik 30 gekoppelt. Insbesondere werden Speicheroperationskommandos, welche mit dem Systembus 12 gekoppelt worden sind, mit der Speichersteuereinrichtung 16 über die Systembussteuerlogik 30 gekoppelt. Die Systembussteuerlogik 30 koppelt die Speicheroperationskommandos mit einer Speicheroperationskommandowarteschlange (CMDQUE) 32. Daten, welche, beispielsweise bei einer Schreiboperation, mit dem Systembus gekoppelt worden sind, werden in ähnlicher Weise über die Systembussteuerlogik 30 mit einer Daten-hinein-Warteschlange (DIQUE) 50 gekoppelt. Speicheradressen, welche mit dem Systembus 12 gekoppelt worden sind, werden über die Systembussteuerlogik 30 mit einer Adreß-Warteschlange (ADRQUE) 60 gekoppelt. Daten, welche beispielsweise bei einer Leseoperation auf den Speicherbus 24 gekoppelt worden sind, werden mit einer Daten-hinaus-Warteschlange (DOQUE) 50 gekoppelt, welche wiederum die Daten über die Systembussteuerlogik 30 mit dem Systembus 12 koppelt.
Die Speichersteuereinrichtung 16 enthält ferner ein Speicher-Master-Modul 34, ein Speicher-Slave-Modul 38 und ein Speichersteuermodul 36. Das Speicher-Master-Modul 34 verkörpert eine Zustandsmaschine und ist die Master-Steuereinrichtung zum Ausführen von Speicheroperationen (Leseoperationen werden, wie beschrieben werden wird, von dem Speicher-Slave-Modul 38 überwacht). Das Speicher-Master- Modul 34 ist mit der Speicheroperationskommandowarteschlange 32 gekoppelt, welche dem Speicher-Master-Modul 34 Speicheroperationskommandos zur Verfügung stellt. Das Speicher- Master-Modul 34 enthält einen Schreib-Wartezähler (WWC) 35. Wie beschrieben werden wird, veranlaßt der Schreib-Wartezähler 35 selektiv, daß bestimmte Schreiboperationen eine vorgegebene Zeitdauer warten, bevor sie fortgesetzt werden.
Das Speicher-Slave-Modul 38 verkörpert eine Zustandsmaschine, die eine Logik zum Überwachen und Steuern von Leseoperationen enthält. Diese Logik ist von dem Speicher- Master-Modul 34 getrennt, um ein Überlappen zwischen einer Leseoperation und nachfolgenden Speicheroperationen zu ermöglichen. Das Speicher-Slave-Modul 38 steuert den Verlauf einer Leseoperation, indem es Steuersignale an die Datenhinaus-Warteschlange (DOQUE) 52 ausgibt. Eine weitere Hauptaufgabe des Speicher-Slave-Moduls 38 besteht darin, Speicherfehler, die von einem Fehlererfassungs- und Steuermodul 70 erfaßt wurden, zu behandeln. Das Fehlererfassungs- und -korrekturmodul 70 empfängt aus dem Speicher über den Speicherbus 24 gelesene Daten. Wie beschrieben werden wird, koppelt es dann, wenn das Fehlererfassungs- und Korrekturmodul 70 bestimmt, daß ein Fehler aufgetreten ist, ein Fehlersteuersignal an das Speicher-Slave-Modul 38.
Sowohl das Speicher-Master-Modul 34 als auch das Speicher-Slave-Modul 38 sind mit einem Speichersteuermodul 36 gekoppelt. Das Speichersteuermodul 36 stellt die Zeitgabesignale, RAS, CAS und LD_L, über den Speicherbus 24 an die DRAMs in den SIMMs zur Verfügung (siehe Fig. 1). Darüber hinaus stellt das Speichersteuermodul 36 Zeitgabesignale an das Speicher-Master-Modul 34 und das Speicher-Slave-Modul 38 zur Verfügung, wodurch die Zeitgabe der Zustandsmaschinen dieser Module kontrolliert wird.
Im folgenden wird die allgemeine Operation der vorliegenden Erfindung beschrieben. Im Falle einer Leseoperation wird ein Lesekommando aus dem Systembus 12 über die Systembussteuerlogik 30 an die Speicheroperationskommandowarteschlange (CMDQUE) 32 gekoppelt. Die spezielle zu lesende Speicheradresse wird aus dem Systembus 12 über die Systembussteuerlogik 30 an die Adreßwarteschlange (ADRQUE) 60 gekoppelt. Wie erläutert werden wird, wird bei Leseoperationen diese spezielle Speicheradresse in einem Frühere- Adresse-Register (PAR) 80 für einen Vergleich mit der Speicheradresse einer unmittelbar nachfolgenden Schreiboperation eingefangen. Die Speicheroperationskommandowarteschlange 32 koppelt das Lesekommando an das Speicher-Master-Modul 34, welches in Erwiderung ein Steuersignal an das Speichersteuermodul 36 koppelt, um die für diese Leseoperation erforderlichen Zeitgabesignale zu aktivieren. Die Adreßwarteschlange 60 stellt die Speicheradresse für die Leseoperationen an das Speichersteuermodul 36 bereit.
Daten, welche aus dem Speicher gelesen werden sollen, werden dann auf dem Speicherbus 24 plaziert. Aus dem Speicherbus 24 werden die Daten zu dem Fehlererfassungs- und Steuermodul 70 gekoppelt, welches Einzel- und Doppelbitfehler erfaßt. Angenommen, daß kein Fehler erfaßt wird, so werden die Daten dann zu der Daten-hinaus-Warteschlange (DOQUE) 52 gekoppelt, welche wiederum die Daten an den Systembus 12 koppelt. Sofern entweder ein Einzel- oder ein Doppelbitfehler erfaßt wird, liefert das Fehlererfassungs- und Steuermodul 70 entweder ein SBE- oder DBE-Steuersignal an das Speicher-Slave-Modul 38. Sofern der Bitfehler korrigierbar ist, wie im Falle eines Einzelbitfehlers, werden die Daten korrigiert, und es wird eine Rückschreiboperation initiiert. Insbesondere stellt das Speicher-Slave-Modul 38 ein SBEWB-Steuersignal an das Speicher-Master-Modul 34 zur Ver fügung, das ein Rückschreiben anfordert. In Erwiderung stellt das Speicher-Master-Modul 34 ein Steuersignal an das Speichersteuermodul 36 zur Verfügung, um die für das Rückschreiben erforderlichen Zeitgabesignale zu aktivieren. Die rückzuschreibenden Daten werden dann aus der Daten-hinaus- Warteschlange 52 über einen Multiplexer 72 zu dem Speicherbus 24 unter der Steuerung des Speicher-Slave-Moduls 38 und der Zeitgabesignale aus dem Speichersteuermodul 36 gekoppelt.
Im Falle einer Schreiboperation wird das Schreibkommando aus dem Systembus 12 über die Systembussteuerlogik 30 an die Speicheroperationswarteschlange (CMDQUE) 32 gekoppelt. Die bestimmte Speicheradresse, in die geschrieben werden soll, wird aus dem Systembus 12 über die Systembussteuerlogik an die Adreßwarteschlange (ADRQUE) 60 gekoppelt. Die Speicheroperationswarteschlange 32 koppelt das Schreibkommando an das Speicher-Master-Modul 34, welches in Erwiderung ein Steuersignal an das Speichersteuermodul 36 koppelt, um die für die Schreiboperation erforderlichen Zeitgabesignale zu aktivieren. Die Adreßwarteschlange 60 koppelt darüber hinaus die Speicheradresse, zu der geschrieben werden soll, an das Steuermodul 36. Die in den Speicher zu schreibenden Daten werden aus dem Systembus 12 in die Daten-hinein-Warteschlange (DIQUE) 50 gekoppelt. Die Daten werden dann über den Multiplexer 72 an den Speicherbus 24 gekoppelt.
Aus der vorstehenden Beschreibung wird klar, daß Daten im wesentlichen durch zwei Pipelines in der Speichersteuereinrichtung 16 fließen. Daten, welche aus dem Speicher gelesen werden sollen, fließen von dem Speicherbus 24 durch das Fehlererfassungs- und Korrekturmodul 70, durch die Datenhinaus-Warteschlange 52 zu dem Systembus 12. Daten, welche in den Speicher geschrieben werden sollen, fließen von dem Systembus 12 zur der Daten-hinein-Warteschlange 50, durch den Multiplexer 72 zu dem Speicherbus 24. Indem zwei verschiedene Daten-Pipelines bereitgestellt werden, gestattet die Speichersteuereinrichtung 16 einen Grad der Überlappung bei Speicheroperationen. Insbesondere kann eine Schreiboperation über eine vorhergehende Leseoperation überlappt werden. Sobald beispielsweise das letzte Wort gelesener Daten den Speicherbus 24 geräumt hat und der Speichersteuereinrichtung 16 eingekoppelt worden ist, kann eine Schreiboperation vorteilhafterweise von dem Speicher-Master-Modul 34 initiiert werden und die Schreib-Pipeline benutzen. Auf diese Weise können dann, wenn eine Schreiboperation einer Leseoperation folgt, frühe Zyklen der Schreiboperation die späten Zyklen der Leseoperation überlappen. Dieses Schreib- Überlappen erhöht vorteilhafterweise die Gesamtgeschwindigkeit des Datenverarbeitungssystems.
Wie jedoch oben beschrieben, präsentiert die uneingeschränkte Verwendung des Schreib-Überlappens dann ein Problem, wenn eine überlappende Schreiboperation an die gleiche Speicheradresse gerichtet wird wie die vorhergehende Leseoperation und ein korrigierbarer Bitfehler in der vorhergehenden Leseoperation eine Rückschreiboperation zu dieser speziellen Speicheradresse erfordert. Unter diesen Umständen tritt die Rückschreiboperation fehlerhafterweise auf, nachdem die überlappende Schreiboperation Daten zu der Speicheradresse schreibt, und im Ergebnis überschreibt die Rückschreiboperation fehlerhafterweise die neu eingeschriebenen Daten.
Das gegenwärtig bevorzugte Ausführungsbeispiel der Erfindung überwindet dieses Überschreib-Problem, indem die Speicheradresse einer Leseoperation in dem Frühere-Adresse- Register (PAR) 80 eingefangen wird. Wenn eine Schreiboperation einer Leseoperation folgt, wird die Speicheradresse für die Schreiboperation mit der Speicheradresse für die vorhergehende Leseoperation, die in dem Frühere-Adresse-Register 80 gespeichert ist, verglichen. Dieser Vergleich wird mit einem Komparator, wie beispielsweise dem Komparator 82, ausgeführt. In dem Fall, daß die Speicheradressen äquivalent sind, koppelt der Komparator 82 ein ADR_EQ-Steuersignal an das Speicher-Master-Modul 34. In Erwiderung dessen verzögert das Speicher-Master-Modul 34 die Initiierung der Schreiboperation für eine Zeitdauer, die im allgemeinen der Zeitdauer entspricht, die zum Abschluß der vorhergehenden Leseoperation erforderlich ist.
Insbesondere lädt in Erwiderung eines ADR_ EQ-Steuersignals das Speicher-Master-Modul 34 einen Schreib-Wartezähler 35 mit einem vorgegebenen ersten Wert. Der Schreib-Wartezähler 35 wird anschließend mit jedem Taktzyklus dekrementiert, bis ein vorgegebener zweiter Wert erreicht ist. Das Speicher-Master-Modul 34 initiiert keine nachfolgende Schreiboperation, bis der Schreib-Wartezähler 35 diesen vorgegebenen zweiten Wert erreicht. Der vorgegebene erste Wert wird grundsätzlich so ausgewählt, daß die Zeitdauer, die benötigt wird, um den Schreib-Wartezähler von diesem vorgegebenen ersten Wert zu dem vorgegebenen zweiten Wert zu dekrementieren, der zum Abschließen der Leseoperation erforderlichen Zeitdauer entspricht. Der Schreib-Wartezähler 35 verzögert somit die Initiierung der nachfolgenden Schreiboperation und schließt die Möglichkeit eines potentiellen falschen Überschreibens aus.
Bei dem gegenwärtig bevorzugten Ausführungsbeispiel zählt der Schreib-Wartezähler 35 von einem vorgegebenen ersten Wert herunter zu einem vorgegebenen zweiten Wert von Null. Es ist jedoch klar, daß die vorliegende Erfindung in keiner Weise auf diesen speziellen vorgegebenen zweiten Wert eingeschränkt ist. Es ist darüber hinaus klar, daß eine beträchtliche Anzahl von Schreiboperationen, welche Leseoperationen folgen, nicht zu der gleichen Speicheradresse gerichtet sein wird. Folglich schafft die vorliegende Erfindung ein substantielles Schreib-Überlappen, während nur eine begrenzte Anzahl von Schreiboperationen verzögert wird.
Ein alternatives Ausführungsbeispiel der vorliegenden Erfindung unterdrückt Fehlerrückschreiboperationen für Lese operationen, welche von Schreiboperationen zur gleichen Adresse gefolgt sind. Wie bei dem bevorzugten Ausführungsbeispiel wird dann, wenn eine Schreiboperation einer Leseoperation folgt, die Speicheradresse für die Schreiboperation mit der Speicheradresse für die vorhergehende Leseoperation, die in dem Frühere-Adresse-Register 80 gespeichert ist, verglichen. In dem Fall, daß die Speicheradressen äquivalent sind, koppelt der Komparator 82 ein ADR_ EQ-Steuersignal an das Speicher-Master-Modul 34. Bei diesem alternativen Ausführungsbeispiel jedoch enthält das Speicher- Master-Modul 34 eine Logik derart, daß es irgendwelche Fehlerrückschreiboperationen, die in Bezug auf vorhergehende Leseoperationen angefordert wurden, unterdrückt, statt die nachfolgende Schreiboperation für eine Zeitdauer unter Verwendung eines Schreib-Wartezählers zu verzögern. Wie zuvor erörtert, stellt dann, wenn ein korrigierbarer Fehler entdeckt wird, das Speicher-Slave-Modul 38 ein SBEWB-Steuersignal an das Speicher-Master-Modul 34 zur Verfügung, das ein Fehlerrückschreiben anfordert. Bei diesem alternativen Ausführungsbeispiel gewährt das Speicher-Master-Modul 34 in dem Falle einer Äquivalenz zwischen der Speicheradressen für eine Leseoperation und eine nachfolgende Schreiboperation diese Rückschreibanforderung einfach nicht, wodurch im Endeffekt jede derartige Anforderung unterdrückt wird. Somit ist es klar, daß dieses alternative Ausführungsbeispiel die Möglichkeit eines falschen Überschreibens ausschließt.
Fig. 3 ist ein Ablaufdiagramm, das das Verfahren des bevorzugten Ausführungsbeispiels der Vorliegenden Erfindung veranschaulicht. Anfänglich wird die Speicheradresse einer Leseoperation für Vergleichszwecke gespeichert. Die Speicheradresse einer nachfolgenden Schreiboperation wird mit der gespeicherten Speicheradresse der Leseoperation verglichen. Wenn die beiden Adressen gleich sind, wird ein Schreib-Wartezähler mit einem ersten vorgegebenen Wert geladen, und die Schreiboperation wird verzögert, bis der Schreib-Wartezähler einen zweiten vorgegebenen Wert erreicht. Wenn die beiden Adressen nicht gleich sind, wird die Schreiboperation ohne Verzögerung fortgesetzt, wobei sie die Leseoperation überlappt.
Fig. 4 ist ein Ablaufdiagramm, das das Verfahren des zuvor beschriebenen alternativen Ausführungsbeispiels der vorliegenden Erfindung veranschaulicht. Anfänglich wird die Speicheradresse einer Leseoperation für einen Vergleich gespeichert. Die Speicheradresse einer nachfolgenden Schreiboperation wird mit der gespeicherten Speicheradresse der Leseoperation verglichen. Wenn die beiden Adressen gleich sind, wird ein Fehlerrückschreiben für die Leseoperation unterdrückt und das Schreib-Überlappen wird fortgesetzt. Wenn die beiden Adressen nicht gleich sind, wird die Schreiboperation ohne Verzögerung fortgesetzt, wobei sie die Leseoperation überlappt, und ein Fehler-Rückschreiben wird ermöglicht.

Claims

1. Ein das Initiieren einer Schreiboperation vor dem Abschluß einer vorhergehenden Leseoperation gestattendes Datenverarbeitungssystem mit einem Schreib-Überlappen, wobei das Datenverarbeitungssystem aufweist:

einen Prozessor (10);

einen Speicher (20-23) zum Speichern und wiedergewinnen von Daten;

einen mit dem Speicher (20-23) gekoppelten Speicherbus (24),

einen mit dem Prozessor (10) gekoppelten Systembus (12); und

mit dem Prozessor (10) über den Systembus (12) und mit dem Speicher (20-23) über den Speicherbus (24) gekoppelte Speichersteuermittel (16) zum Bereitstellen von Speicheradressen, Daten und Steuersignalen für Lese-, Schreib- und Fehler-Rückschreib-Operationen aus dem und zu dem Speicher (20-23), wobei die Speichersteuermittel (16) aufweisen:

Mittel zum Erfassen und Korrigieren von Bit- Fehlern (70) in Daten, die aus dem Speicher (20- 23) gelesen wurden;

Mittel zum Steuern von Fehler-Rückschreib- Operationen (38) zu dem Speicher (20-23), wobei die gelesenen Daten zurück zu dem Speicher (20-23) geschrieben werden, nachdem die Bit-Fehler erfaßt und korrigiert worden sind; gekennzeichnet durch:

Mittel zum Initiieren einer Schreiboperation vor dem Abschluß einer vorhergehenden Leseoperation (34); und

Mittel zum Verhindern des Auftretens eines Überschreibens, wobei die Fehler-Rückschreib- Mittel daran gehindert werden, Daten zu über schreiben, die von der vor dem Abschluß einer vorhergehenden Leseoperation für den gleichen Speicherplatz initiierten Schreiboperation geschrieben wurden.

2. Das Datenverarbeitungssystem nach Anspruch 1, wobei die Mittel zum Verhindern des Auftretens (82) eines Überschreibens aufweisen:

Mittel zum selektiven Verzögern der Initiierung einer Schreiboperation beim Auftreten einer vorgegebenen Bedingung (34).

3. Das Datenverarbeitungssystem nach Anspruch 2, wobei die Schreiboperation vor dem Abschluß der vorhergehenden Leseoperationen und unmittelbar, nachdem das letzte Wort der gelesenen Daten den Speicherbus (24) geräumt und in die Speichersteuereinrichtung (16) eingekoppelt worden ist, initiiert wird.

4. Ein Datenverarbeitungssystem nach Anspruch 2, wobei die Mittel zum selektiven Verzögern der Initiierung einer Schreiboperation bei Auftreten einer vorgegebenen Bedingung (34) umfassen

einen Schreib-Warte-Zähler (35) zum Zählen von einem ersten vorgegebenen Wert auf einen zweiten vorgegebenen Wert.

5. Ein Datenverarbeitungssystem nach Anspruch 4, wobei die Mittel zum selektiven Verzögern der Initiierung einer Schreiboperation bei Auftreten einer vorgegebenen Bedingung (34) die Schreiboperation verzögern, bis der Schreibzähler (35) den zweiten vorgegebenen Wert erreicht.

6. Ein Datenverarbeitungssystem nach Anspruch 2, wobei die Mittel zum selektiven Verzögern des Initiierens einer Schreiboperation bei Auftreten einer vorgegebenen Bedingung (34) ferner umfassen:

einen Komparator zum Vergleichen einer Speicheradresse für die Schreiboperationen mit einer Speicheradresse für die vorhergehende Leseoperation.

7. Ein Datenverarbeitungssystem nach Anspruch 6, wobei die vorgegebene Bedingung eine Äquivalenz zwischen der Speicheradresse für die Schreiboperation und der Speicheradresse für die vorgegebene Leseoperation umfaßt.

8. Das Datenverarbeitungssystem nach Anspruch 1, wobei die Mittel zum Verhindern des Auftretens (82) eines Überschreibens aufweisen:

Mittel zum selektiven Unterdrücken des Initiierens von Fehler-Rückschreib-Operationen bei Auftreten einer vorgegebenen Bedingung.

9. Das Datenverarbeitungssystem nach Anspruch 8, wobei die Mittel zum selektiven Unterdrücken des Initiierens bestimmter Fehler-Rückschreib-Operationen bei Auftreten einer vorgegebenen Bedingung umfassen:

einen Komparator (82) zum Vergleichen einer Speicheradresse für die Schreiboperation mit einer Speicheradresse für die vorhergehende Leseoperation.

10. Das Datenverarbeitungssystem nach Anspruch 9, wobei die vorgegebene Bedingung die Äquivalenz zwischen der Speicheradresse für die Schreiboperationen und der Speicheradresse für die vorhergehende Leseoperation einschließt.

11. Ein Verfahren zum Verhindern des Überschreibens in einem Datenverarbeitungssystem mit einem Schreib-Überlappen, das einen Prozessor (10), Speicher (20-23) und eine Speichersteuereinrichtung (16) zum Steuern von Speicheroperationen einschließlich Lese-, Schreib- und Fehler-Rückschreib-Operationen, die auf Speicheradressen gerichtet sind, aufweist, wobei das Verfahren den Schritt aufweist des:

Erfassens und Korrigierens eines Bit-Fehlers in Daten, die aus dem Speicher (20-23) während einer Leseoperation gelesen wurden; und

Initiierens einer Fehler-Rückschreib-Operation zu dem Speicher, während der Leseoperation, nachdem die Bit-Fehler erfaßt und korrigiert worden sind, gekennzeichnet durch die Schritte des:

Initiierens einer Schreiboperation vor dem Abschluß einer vorhergehenden Leseoperation; und

Vergleichens einer Speicheradresse für die Schreiboperation mit einer Speicheradresse für die Leseoperation; und

Verwendens eines Ergebnisses des Vergleichs, um ein Auftreten eines Überschreibens zu vermeiden, wobei die Fehler-Rückschreib-Operation verhindert wird.

12. Das Verfahren zum Ermöglichen eines Schreib-Überlappens, während ein Überschreiben verhindert wird, nach Anspruch 11, wobei der Verwendungsschritt umfaßt:

Verzögern der Schreiboperation, wenn der Vergleich eine Äquivalenz zwischen der Speicheradresse für die Schreiboperation und der Speicheradresse für die vorhergehende Leseoperation ergibt, um Zeit für die Fehler-Rückschreib-Operation zur Verfügung zu stellen, damit diese das Schreiben in den Speicher (20-23) abschließen kann.

13. Das Verfahren zum Ermöglichen von Schreib-Überlappen, während ein Überschreiben verhindert wird, nach Anspruch 11, wobei der Verwendungsschritt umfaßt:

Unterdrücken der Fehler-Rückschreib-Operation für die vorhergehende Leseoperation, wenn der Vergleich eine Äquivalenz zwischen der Speicheradresse für die Schreiboperation und die Speicheradresse für die vorhergehende Leseoperation ergibt.