DE69515811T2

DE69515811T2 - Zeitüberwachungsschaltung mit Schaltung zur Verhinderung von Blockierungen

Info

Publication number: DE69515811T2
Application number: DE69515811T
Authority: DE
Inventors: Richard Joseph Niescier; Mohit Kishore Prasad
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1994-12-02
Filing date: 1995-11-21
Publication date: 2000-10-12
Anticipated expiration: 2015-11-22
Also published as: US5541943A; EP0715259A3; EP0715259B1; JPH08234811A; ES2144583T3; EP0715259A2; DE69515811D1

Description

ALLGEMEINER STAND DER TECHNIK

1. Technisches Gebiet

Die vorliegende Beschreibung betrifft Prozessorsteuersysteme und insbesondere eine Blockierungsverhinderungsschaltung.

2. Beschreibung des Stands der Technik

In Computersystemen kann ein abnormes Verhalten auftreten, das auf Zustände wie zum Beispiel endlose Schleifen, Versorgungsspitzen, Softwarefehler und dergleichen zurückzuführen ist. Überwachungszeitgeberschaltungen zur automatischen Erkennung und Verhinderung solcher anormaler Aktivitäten sind in der Technik bekannt. In manchen Computersystemen mit Überwachungszeitgeberschaltungen erhöht die Überwachungszeitgeberschaltung zum Beispiel ständig einen Zeitgeber oder Zähler für eine programmierbare Anzahl von Zyklen und wartet auf den Empfang eines Rücksetzsignals aus dem Computersystem.
Wenn das Computersystem ordnungsgemäß arbeitet, wird das Rücksetzsignal ausgegeben, um den Zeitgeber oder Zähler der Überwachungszeitgeberschaltung zurückzusetzen, bevor die programmierte Anzahl von Zyklen abgeschlossen ist, und die Überwachungszeitgeberschaltung erhöht dann weiter den Zeitgeber, bis das Rücksetzsignal wieder aus dem Computersystem ausgegeben wird. Wenn das Rücksetzsignal jedoch nicht ausgegeben wird, bevor der Zeitgeber die programmierte Anzahl von Zyklen abschließt, dann wird angenommen, daß sich das Computersystem abnorm verhält, wie zum Beispiel bei einem Betrieb in einer Endlosschleife.
Nachdem der Zeitgeber die programmierte Anzahl von Zyklen erreicht, tritt die Überwachungszeitgeberschaltung dann in eine Überwachungsbetriebsart ein und führt Überwachungsfunktionen durch, wie zum Beispiel das Rücksetzen oder Herunterfahren des Computersystems oder das Ausgeben anderer Steuerbefehle zur Steuerung des Computersystems.
Zur Durchführung der Überwachungsfunktionen wird die Überwachungszeitgeberschaltung aktiviert, um auf das Eintreten in eine Überwachungsbetriebsart zu warten. Eine Überwachungszeitgeberschaltung kann ein Steuerregister und/oder ein Periodenregister zum Empfangen von Daten und zur Steuerung der Überwachungszeitgeberschaltung, zum Beispiel unter Verwendung von Interrupts, wie zum Beispiel nichtmaskierbare Interrupts (NMI), enthalten. Wenn die Überwachungszeitgeberschaltung in die Überwachungsbetriebsart eintritt, wird die Möglichkeit, die Steuer- und Periodenregister zu beschreiben, gesperrt.
Wenn das Computersystem in Umständen arbeitet, die möglicherweise erfordern, daß die Überwachungszeitgeberschaltung in der Überwachungsbetriebsart arbeitet, dann kann die Überwachungszeitgeberschaltung, wenn sie aufgerufen wird in die Überwachungsbetriebsart überzugehen, in einen Hänge- oder Blockierzustand eintreten, wenn der Benutzer oder das Computersystem die Überwachungszeitgeberschaltung vor solchen Umständen nicht aktiviert. Ein solcher Hängezustand kann die Überwachungszeitgeberschaltung und auch das Computersystem blockieren. Zum Austritt aus dem Hängezustand kann ein globales Rücksetzen erforderlich sein, und die Fehlfunktion des Computersystems kann dann korrigiert werden.
Aus IBM Technical Disclosure Bulletin, Band 33, Nr. 12, Mai 1991, Seiten 36-37 ist eine Überwachungszeitgeberschaltung bekannt, die eine Zeitsteuerungsfunktion ohne die üblichen Anforderungen der externen Initialisierung des Zeitgebers vor jeder Verwendung und der Sperrung des Zeitgebers, wenn er nicht verwendet wird, implementiert. Eine Neuauslösung des Zeitgebers erfolgt ungeachtet, ob der Zeitgrenzwert erreicht wird oder nicht, und erfordert keine Taktgatterschaltung.
Aus Patent Abstracts of Japan, Band 9, Nr. 64 (P-343), 23.3.1985 (JP-A-59-200357) ist eine Überwa chungszeitgeberschaltung bekannt, die so konfiguriert ist, daß sie den Anfangswert eines Zählers mit einer Anfangswerteinstellung setzt, die im Speicher gespeichert ist. Ein Selektor wählt den Anfangswert des Zählers durch Wählen eines Anfangswerts aus dem Speicher.

Kurze Darstellung der Erfindung:

Es wird eine Blockierungsverhinderungsschaltung zur Verwendung mit einer Überwachungszeitgeberschaltung bereitgestellt, die durch ein Steuerregister gesteuert wird, wobei die Blockierungsverhinderungsschaltung folgendes umfaßt:
eine Logikschaltung, die ein erstes Signal aus einem Datenbus empfängt, um ein Aktivierungssignal zu erzeugen, wobei die Logikschaltung mit dem Steuerregister verbunden ist und auf ein darin gespeichertes vorbestimmtes Bit reagiert, um ein Laden des Aktivierungssignals in das Steuerregister zu steuern; und
wobei die Überwachungszeitgeberschaltung vor dem Laden des Aktivierungssignals in das Steuerregister in einer Nicht-Überwachungsbetriebsart arbeitet und die Überwachungszeitgeberschaltung als Reaktion auf das Laden des Aktivierungssignals nur nach dem Laden des Aktivierungssignals in das Steuerregister durch die Logikschaltung aktiviert wird, die auf das vorbestimmte Bit des Steuerregisters reagiert, um zu bewirken, daß die Überwachungszeitgeberschaltung aus der Nicht- Überwachungsbetriebsart zu der Überwachungsbetriebsart übergeht, um die Einleitung eines Zeitsteuerungszyklus der Überwachungszeitgeberschaltung zu steuern, um eine Blockierung dieser zu verhindern.
Die Logikschaltung reagiert auf mindestens ein erstes und ein zweites Signal aus dem Datenbus zur Erzeugung des Aktivierungssignals. Die Logikschaltung enthält eine OR-Schaltung zur logischen OR-Verknüpfung des ersten Signals und des zweiten Signals aus dem Datenbus zur Erzeugung des Aktivierungssignals. Als Reaktion auf ein Taktsignal und das vorbestimmte Bit des Steuerregisters taktet die Logikschaltung das Steuerregister, um das Aktivierungssignal zu laden.
Die Logikschaltung enthält einen Haltespeicher zum Halten des vorbestimmten Bit, und die Logikschaltung erzeugt ein Ladesteuersignal aus dem vorbestimmten Bit zur Steuerung des Ladens des Aktivierungssignals. Die Logikschaltung enthält ferner einen Inverter zum Invertieren des gehaltenen vorbestimmten Bit als ein invertiertes Signal, und eine AND-Schaltung zur logischen AND-Verknüpfung des invertierten Signals und des Taktsignals zur Erzeugung des Ladesteuersignals. Das Steuerregister reagiert auf das Ladesteuersignal, um das Aktivierungssignal zu laden.
Außerdem wird ein Verfahren zur Verhinderung des Blockierens in einer Überwachungszeitgeberschaltung beschrieben, das die folgenden Schritte enthält: Betreiben der Überwachungszeitgeberschaltung in einer Nicht-Überwachungszeitgeberbetriebsart; Empfangen eines ersten Signals; Erzeugen eines Aktivierungssignals unter Verwendung des ersten Signals; Steuern eines Steuerregisters, um das Aktivierungssignal in dieses zu laden, als Reaktion auf das darin gespeicherte vorbestimmte Bit; Aktivieren der Überwachungszeitgeberschaltung, auf das vorbestimmte Bit des Steuerregisters zu reagieren, um zu bewirken, daß die Überwachungszeitgeberschaltung aus der Nicht-Überwachungsbetriebsart zu der Überwachungsbetriebsart übergeht; und Steuern der Einleitung eines Zeitsteuerungszyklus der Überwachungszeitgeberschaltung zur Verhinderung einer Blockierung dieser.
Der Schritt des Empfangens des ersten Signals enthält den Schritt des Empfangens mindestens eines Überwachungsbetriebsartenauswahlsignals oder eines Zeitgeberaktivierungssignals; und der Schritt des Erzeugens des Aktivierungssignals enthält den Schritt des Erzeugens des Aktivierungssignals aus dem empfangenen mindestens einen des Überwachungsbetriebsarten auswahlsignals und des Zeitsteuerungsaktivierungssignals.
Der Schritt des Erzeugens des Aktivierungssignals enthält das OR-Verknüpfen des Überwachungsbetriebsartenauswahlsignals und des Zeitsteuerungsaktivierungssignals, und der Schritt des Steuern enthält das Speichern eines anfänglichen Überwachungsbetriebsartenauswahlsignals als ein gespeichertes Signal; und das Takten eines Zeitgebersteuerregisters unter Verwendung des gespeicherten Signals zum Laden des Zeitgebersteuerregisters auf die Überwachungszeitgeberschaltung.
Der Schritt des Speicherns enthält die Schritte des Empfangens eines ersten Taktsignals und des Haltespeicherns des anfänglichen Überwachungsbetriebsartenauswahlsignals als das gespeicherte Signal unter Verwendung des ersten Taktsignals. Der Schritt des Steuerns enthält die Schritte des Empfangens eines zweiten Taktsignals und des Erzeugens eines Steuersignals aus dem gespeicherten Signal und dem zweiten Taktsignal zur Steuerung des Taktens des Zeitgebersteuerregisters. Der Schritt des Erzeugens des Steuersignals enthält außerdem die Schritte des Invertierens des gespeicherten Signals; und des AND- Verknüpfens des invertierten gespeicherten Signals mit dem zweiten Taktsignal.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die Merkmale der beschriebenen Überwachungs- Blockierungsverhinderungsschaltung und des beschriebenen Überwachungs-Blockierungsverhinderungsverfahrens werden anhand der folgenden Beschreibung einer beispielhaften Ausführungsform der vorliegenden Erfindung in Verbindung mit den beigefügten Zeichnungen deutlicher. Es zeigen:
Fig. 1 ein Computersystem mit einer Überwachungszeitgeberschaltung und der beschriebenen Überwachungs-Blockierungsverhinderungsschaltung;
Fig. 2 die Überwachungszeitgeberschaltung mit der Überwachungs-Blockierungsverhinderungsschaltung; und
Fig. 3 den Betrieb der Überwachungs- Blockierungsverhinderungsschaltung.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Nunmehr mit spezifischem Bezug auf die Zeichnungen, in denen gleiche Bezugszahlen ähnliche oder identische Elemente identifizieren (siehe Fig. 1) beschreibt die vorliegende Beschreibung eine Überwachungs-Blockierungsverhinderungsschaltung und ein Überwachungs-Blockierungsverhinderungsverfahren zur Verhinderung von Hängezuständen oder Verriegelungszuständen in Verbindung mit Überwachungszeitgeberschaltungen in einem Computersystem.
Wie in Fig. 1 gezeigt enthält ein Computersystem 10, wie zum Beispiel ein Mikroprozessor, einen Prozessor 12, der mit einem Datenbus 14 verbunden ist. Der Datenbus 14 kann im Kern in dem Computersystem 10 als ein 16-Bit interner Datenbus (IDB) zur Übermittlung von Steuer- und Datensignalen zu und von dem Prozessor 12 angeordnet sein. Eine Überwachungsschaltung 16 wird bereitgestellt und ist mit dem Prozessor 12 und dem Datenbus 14 verbunden. Als Alternative kann die Überwachungsschaltung 16 durch den Datenbus 14 mit dem Prozessor 12 verbunden sein.
Bei einer beispielhaften Ausführungsform enthält die Überwachungsschaltung 16 eine Überwachungs- Blockierungsverhinderungslogikschaltung 18, die hier beschrieben wird, zur Steuerung einer Überwachungszeitgeberschaltung 20 zur Einleitung eines Überwachungszeitsteuerungszyklus zur Durchführung von Überwachungsfunktionen. Die Überwachungszeitgeberschaltung 20 ist mit dem Prozessor 12 und dem Datenbus 14 verbunden und enthält außerdem einen Zähler 22 und ein Zeitgebersteuerregister 24, das mit der hier beschriebenen Überwachungs-Blockierungsverhinderungsschaltung 18 verbunden ist.
Wie ausführlicher in einer beispielhaften Ausführungsform in Fig. 2 zu sehen ist, enthält die Überwachungs-Blockierungsverhinderungsschaltung 18 ein OR-Gatter 26, einen Haltespeicher 28 und ein AND-Gatter 30 mit einem Eingang, der mit einem Inverter 32 verbunden ist, und die Überwachungs- Blockierungsverhinderungsschaltung 18 ist mit dem Datenbus 14 und dem Zeitgebersteuerregister 24 verbunden.
Bei der beispielhaften Ausführungsform besitzt der 16-Bit-IDB Busleitungen zum Führen von Signalen, die mit IDB0 bis IDB15 bezeichnet werden. Ähnlich besitzt das Zeitgebersteuerregister 24 Bit 0 bis 15, wobei die Bit 0-7 das (nicht gezeigte) niedrigere Byte sind und die Bit 8-15 das obere Byte sind. Beide dieser niedrigeren und oberen Byte des Zeitgebersteuerregisters 24 sind in der Lage, einen separaten Zeitgeber oder Zähler in der Überwachungszeitgeberschaltung 20 zu steuern. Zum Beispiel kann bei der beschriebenen Überwachungszeitgeberschaltung 20 das obere Byte mit den Bit 8-15 des Zeitgebersteuerregisters 24 einen Zeitgeber oder Zähler steuern.
Es versteht sich, daß die Überwachungs- Blockierungsverhinderungsschaltung 18 genauso mit Überwachungszeitgeberschaltungen 20 implementiert werden kann, die einen IDB und ein Zeitgebersteuerregister 24 mit anderen Busleitungen bzw. Bitlängen als 16 Leitungen bzw. Bit verwenden.
Bei Implementierungen des Stands der Technik sind die IDB-Leitungen 0 bis 15 jeweils mit Bit 0 bis 15 des Zeitgebersteuerregisters 24 verbunden, wobei das Bit 15 als ein Überwachungsbetriebsartenaktivierungsbit (WDEN-Bit) zum Versetzen der Überwachungszeitgeberschaltung 20 in eine Überwachungsbetriebsart dient und das Bit 12 als ein Zeitgeberaktivierungsbit dient, um die Überwachungszeitgeberschaltung 20 zur Durchführung der Überwachungsfunktionen zu aktivieren, wie zum Beispiel einen Überwachungszeitsteuerungszyklus, wenn der Zähler 22 zum Beispiel eine programmierbare Anzahl von Zyklen übersteigt, ohne rückgesetzt zu werden.
Bei der vorliegenden Überwachungs- Blockierungsverhinderungsschaltung 18 sind die Leitungen IDB12 und IDB15 Eingaben für das OR-Gatter 26 zur Erzeugung eines Aktivierungssignals, wobei das Aktivierungssignal, das aus dem OR-Gatter 26 ausgegeben wird, dem Bit 12 des Zeitgebersteuerregisters 24 zugeführt werden soll, damit das Zeitgeberaktivierungsbit (TIMER ENABLE) folgendermaßen gesetzt oder zugewiesen wird:
TIMER ENABLE := IDB12 OR IDB15,
wobei ":=" einen Zuweisungsoperator anzeigt. Das gesetzte Zeitgeberaktivierungsbit (TIMER ENABLE) ermöglicht eine Aktivierung des CB-Zeitgebers durch ein Hochpegelsignal entweder auf der Leitung IDB12 oder IDB15. Das heißt, ein Überwachungsbetriebsartenauswahlsignal über IDB15 zum Versetzen der Überwachungszeitgeberschaltung 20 in die Überwachungsbetriebsart aktiviert außerdem die Überwachungszeitgeberschaltung 20, in der Art eines Zeitgeberaktivierungssignals über IDB12, das in das Zeitgeberaktivierungsbit 12 eingegeben wird.
Mit Bezug auf Fig. 2 das Überwachungsbetriebsartenauswahlsignal über IDB15, das in das Bit 15 (das WDEN-Bit) eingegeben wird, das dem Haltespeicher 28 zugeführt werden soll, der den anfänglichen WDEN- Bitwert hält, wenn der Haltespeicher 28 durch ein Taktsignal PHASE 0 getaktet oder aktiviert wird, das einem Takteingang 34 des Haltespeichers 28 zugeführt wird.
Anfänglich, wie zum Beispiel während der Systeminitialisierung oder des Herauffahrens des Systems, wird das WDEN-Bit (Bit 15) auf den Niedrigzustand gesetzt; zum Beispiel auf logisch 0 gesetzt. Das Taktsignal PHASE 0 (PHASE0) ist ein Taktsignal, das als Vorbereitung für das Laden des Zeitgebersteuerregisters 24 auf die Überwachungszeitgeberschaltung 20 durch Betrieb eines Taktsignals PHASE 1 als Datenladetakt verwendet wird. Die Takte PHASE 0 und PHASE 1 sind dergestalt, daß sie niemals gleichzeitig aktiv sind. Zum Beispiel kann das Taktsignal PHASE 1 (PHASE1) erzeugt werden, indem das Taktsignal PHASE 0 mit einem (nicht gezeigten) Inverter invertiert wird.
Der zwischengespeicherte WDEN-Bitwert wird als WDEN' bezeichnet und dann dem Inverter 32 zugeführt, der mit dem AND-Gatter 30 verbunden ist. Das Taktsignal PHASE 1 wird einem zweiten Eingang des AND-Gatters 30 zugeführt, um das Steuerregisterladesignal (LOAD) folgendermaßen zu erzeugen:
LOAD := PHASE1 AND NOT (WDEN').
Das Steuerregisterladesignal wird aus dem AND- Gatter ausgegeben, um einem Takteingang 36 des Zeitgebersteuerregisters 24 zugeführt zu werden, das Steuerbit taktet und lädt, bei denen es sich bei der beispielhaften Ausführungsform nur um die Bit 8-15 zum Laden der darin befindlichen Biteinstellungen in einen Zeitgeber oder Zähler oder als Alternative in eine Steuerung der Überwachungszeitgeberschaltung 20 handelt.
Für die Daten in den Bit 8-15 in dem Zeitgebersteuerregister 24, die zur Verarbeitung in die Überwachungszeitgeberschaltung 20 geladen werden sollen, soll der Takt PHASE 1 im Hochzustand und der WDEN'-Bitwert im Niedrigzustand sein; das heißt, die Überwachungsbetriebsart wurde nicht zuvor durch ein vorheriges Laden des Zeitgebersteuerregisters 24 durch das WDEN-Bit (Bit 15) eingeleitet.
Da das Zeitgeberaktivierungsbit (Bit 12) durch das OR-Gatter 26 entweder duch IDB12 oder IDB15 aktiviert werden kann, verhindert der Betrieb des Haltespeichers 28 und des Inverters 32 der beschriebenen Überwachungs-Blockierungsverhinderungsschaltung 18, daß die Überwachungszeitgeberschaltung 20 in die Überwachungsbetriebsart eintritt, bevor die Überwachungszeitgeberschaltung 20 aktiviert wird.
Wenn die Überwachungszeitgeberschaltung 20 eine Anforderung zum Eintritt in die Überwachungsbetriebsart erhalten hat, aber noch nicht ordnungsgemäß aktiviert wurde, darf sich die Konfiguration des Zeitgebersteuerregisters 24 nicht aufgrund von den Zuständen ändern, die bewirken, daß die Überwachungsbetriebsart gesetzt wurde, um einen Überwachungszeitsteuerungszyklus durchzuführen, wie zum Beispiel eine Benutzeranforderung, und die Überwachungszeitgeberschaltung würde somit unabänderlich in die Überwachungsbetriebsart eintreten und in dieser verbleiben. Die beschriebene Überwachungs-Blockierungsverhinderungsschaltung 18 ermöglicht automatisch, daß die Anforderung, Einstellung oder der Zustand für die Überwachungsbetriebsart der Überwachungszeitgeberschaltung 20 gestattet, in den Überwachungsbetriebsartenzeitsteuerungszyklus einzutreten und vermeidet somit den Eintritt in einen Hängezustand.
Wie in Fig. 3 gezeigt, wird ein Verfahren zur Verhinderung der Verriegelung in einer Überwachungszeitgeberschaltung 20 beschrieben, mit dem Schritt des Startens der Verhinderung des Verriegelns im Schritt 38; Empfangen eines Überwachungsbetriebsartenauswahlsignals aus IDB15 als ein Überwachungsbetriebsartenbit in dem Zeitgebersteuerregister 24 im Schritt 40; Setzen eines Zeitgeberaktivierungsbit in dem Zeitgebersteuerregister 24 im Schritt 44; Haltespeichern des Überwachungsbetriebsartenbit durch einen Haltespeicher 28 unter Verwendung eines Taktsignals PHASE 0 46; Laden des Zeitgebersteuerregisters 24 unter Verwendung des zwischengespeicherten Überwachungsbetriebsartenbit als ein vorbestimmtes Bit und eines Taktsignals PHASE 1 im Schritt 48; Aktivieren der Überwachungszeitgeberschaltung 20 im Schritt 50; und Eintritt in die Überwachungsbetriebsarteinstellung beim Empfang einer Überwachungsbetriebsartenanforderung im Schritt 52.
Obwohl die beschriebene Überwachungs- Blockierungsverhinderungsschaltung und das beschriebene Überwachungs-Blockierungsverhinderungsverfahren insbesondere mit Bezug auf die bevorzugten Ausführungsformen beschrieben wurden, werden Fachleute verstehen, daß vielfältige Modifikationen der Form und Einzelheiten daran vorgenommen werden können, ohne vom Schutzumfang der beanspruchten Erfindung abzuweichen.

Claims

1. Blockierungsverhinderungsschaltung (18) zur Verwendung mit einer Überwachungszeitgeberschaltung (20), die durch ein Steuerregister (24) gesteuert wird, mit:

einer Logikschaltung (18), die ein erstes Signal (IDB12) aus einem Datenbus (14) empfängt, um ein Aktivierungssignal zu erzeugen, wobei die Logikschaltung (18) mit dem Steuerregister (24) verbunden ist und auf ein darin gespeichertes vorbestimmtes Bit (WDEN) reagiert, um ein Laden des Aktivierungssignals in das Steuerregister (24) zu steuern; und

wobei die Überwachungszeitgeberschaltung (20) vor dem Laden des Aktivierungssignals in das Steuerregister (24) in einer Nicht-Überwachungsbetriebsart arbeitet und die Überwachungszeitgeberschaltung (20) als Reaktion auf das Laden des Aktivierungssignals nur nach dem Laden des Aktivierungssignals in das Steuerregister (24) durch die Logikschaltung (18) aktiviert wird, die auf das vorbestimmte Bit (WDEN) des Steuerregisters (24) reagiert, um zu bewirken, daß die Überwachungszeitgeberschaltung (20) aus der Nicht-Überwachungsbetriebsart zu der Überwachungsbetriebsart übergeht, um die Einleitung eines Zeitsteuerungszyklus der Überwachungszeitgeberschaltung (20) zu steuern, um eine Blockierung dieser zu verhindern.

2. Blockierungsverhinderungsschaltung (18) nach Anspruch 1, wobei die Logikschaltung (18) auf mindestens ein einzelnes des ersten Signals (IDB12) und eines zweiten Signals (IDB15) aus dem Datenbus (14) reagiert, um das Aktivierungssignal zu erzeugen.

3. Blockierungsverhinderungsschaltung (18) nach Anspruch 2, wobei die Logikschaltung (18) eine OR- Schaltung (26) zum logischen OR-Verknüpfen des ersten Signals (IDB12) und des zweiten Signals (IDB15) aus dem Datenbus (14), um das Aktivierungssignal zu erzeugen, enthält.

4. Blockierungsverhinderungsschaltung (18) nach Anspruch 1, wobei die Logikschaltung (18) auf ein Taktsignal und das vorbestimmte Bit (WDEN) des Steuerregisters (24) reagiert, um das Steuerregister (24) zum Laden des Aktivierungssignals zu takten.

5. Blockierungsverhinderungsschaltung (18) nach Anspruch 4, wobei die Logikschaltung (18) einen Haltespeicher (28) zum Halten des vorbestimmten Bit (WDEN) enthält.

6. Blockierungsverhinderungsschaltung (18) nach Anspruch 5, wobei die Logikschaltung (18) ein Ladesteuersignal aus dem gehaltenen vorbestimmten Bit erzeugt, um das Laden des Aktivierungssignals zu steuern.

7. Blockierungsverhinderungsschaltung (18) nach Anspruch 6, wobei die Logikschaltung (18) folgendes enthält:

einen Inverter (32) zum Invertieren des gehaltenen vorbestimmten Bit als ein invertiertes Signal; und

eine AND-Schaltung (30) zum logischen AND- Verknüpfen des invertierten Signals und des Taktsignals zur Erzeugung des Ladesteuersignals; und

das Steuerregister (24) auf das Ladesteuersignal reagiert, um das Aktivierungssignal zu laden.

8. Vorrichtung zur Bereitstellung von Überwachungsfunktionen beim Betrieb eines Computersystems (10) mit einem Prozessor (12) und einem Datenbus (14), mit einer Überwachungszeitgeberschaltung (20), die mit dem Prozessor (12) und dem Datenbus (14) verbunden ist, wobei die Überwachungszeitgeberschaltung (20) einen Zähler (22), ein Zeitgebersteuerregister (24) und eine Blockierungsverhinderungsschaltung (18) nach einem der vorangehenden Ansprüche enthält.

9. Vorrichtung nach Anspruch 8, wobei:

der Datenbus (14) eine IDB12-Leitung und eine IDB15-Leitung zum Führen eines IDB12-Signals und eines IDB15-Signals als das erste bzw. das zweite Signal enthält; und

die Blockierungsverhinderungsschaltung (18) mit der IDB12-Leitung und der IDB15-Leitung verbunden ist.

10. Vorrichtung nach Anspruch 9, wobei das Zeitgebersteuerregister (24) das Aktivierungssignal empfängt, um ein Bit TIMER ENABLE aus der Blockierungsverhinderungsschaltung (18) zu erzeugen; und

die Blockierungsverhinderungsschaltung (18) eine OR-Schaltung (26) zum Erzeugen des Bit TIMER ENABLE als:

TIMER ENABLE := IDB12 OR IDB15 enthält.

11. Vorrichtung nach Anspruch 8, wobei die Blockierungsverhinderungsschaltung (18) einen Haltespeicher (28) zum Speichern eines Anfangswerts des vorbestimmten Bit (WDEN) als ein WDEN'-Signal enthält.

12. Vorrichtung nach Anspruch 11, wobei das Zeitgebersteuerregister (24) auf ein Steuerregisterladesignal (LOAD) reagiert, um das Bit TIMER ENABLE zu Laden; und

die Logikschaltung (18) ein Taktsignal (PHASE 1) empfängt und das Steuerregisterladesignal als:

LOAD := PHASE 1 AND NOT (WDEN') erzeugt.

13. Vorrichtung nach Anspruch 12, wobei die Blockierungsverhinderungsschaltung (18) einen Inverter (32) und eine AND-Schaltung (30) zum Erzeugen des Steuerregisterladesignals (LOAD) enthält.

14. Verfahren zur Verhinderung einer Blockierung in einer Überwachungszeitgeberschaltung (20), mit den folgenden Sehritten:

Betreiben der Überwachungszeitgeberschaltung (20) in einer Nicht-Überwachungszeitgeberbetriebsart;

Empfangen eines ersten Signals (IDB12);

Erzeugen eines Aktivierungssignals unter Verwendung des ersten Signals;

Steuern eines Zeitgebersteuerregisters (24) zum Laden des Aktivierungssignals in dieses als Reaktion auf ein in diesem gespeichertes vorbestimmtes BIT (WDEN);

Aktivieren der Überwachungszeitgeberschaltung (20) nur nach dem Laden des Aktivierungssignals in das Zeitgebersteuerregister (24), um auf das vorbestimmte Bit des Zeitgebersteuerregisters (24) zu reagieren, um zu bewirken, daß die Überwachungszeitgeberschaltung (20) aus der Nicht-Überwachungsbetriebsart zu der Überwachungsbetriebsart übergeht; und

Steuern der Einleitung eines Zeitsteuerungszyklus der Überwachungszeitgeberschaltung (20), um eine Blockierung dieser zu verhindern.

15. Verfahren nach Anspruch 14, wobei der Schritt des Empfangens des ersten Signals den Schritt des Empfangens mindestens eines einzelnen eines Überwachungsbetriebsartenauswahlsignals (IDB15) und eines Zeitgeberaktivierungssignals (IDB12) umfaßt; und

der Schritt des Erzeugens des Aktivierungssignals den Schritt des Erzeugens des Aktivierungssignals aus dem empfangenen, mindestens einen des Überwachungsbetriebsartenauswahlsignals und des Zeitgeberaktivierungssignals umfaßt.

16. Verfahren nach Anspruch 15, wobei der Schritt des Erzeugens des Aktivierungssignals das OR-Verknüpfen des Überwachungsbetriebsartenauswahlsignals und des Zeitgeberaktivierungssignals umfaßt.

17. Verfahren nach Anspruch 14, wobei der Schritt des Steuern folgendes umfaßt:

Speichern eines anfänglichen Überwachungsbetriebsartenauswahlsignals als ein gespeichertes Signal; und

Takten des Zeitgebersteuerregisters (24) unter Verwendung des gespeicherten Signals zum Laden des Zeitgebersteuerregisters (24), um die Überwachungszeitgeberschaltung (20) zu steuern, wodurch das vorbestimmte Bit das anfängliche Überwachungsbetriebsartenauswahlsignal ist.

18. Verfahren nach Anspruch 17, wobei der Schritt des Speicherns die folgenden Schritte umfaßt:

Empfangen eines ersten Taktsignals; und

Halten des anfänglichen Überwachungsbetriebsartenauswahlsignal als das gespeicherte Signal unter Verwendung des ersten Taktsignals.

19. Verfahren nach Anspruch 18, wobei der Schritt des Steuerns die folgenden Schritte umfaßt:

Empfangen eines zweiten Taktsignals; und

Erzeugen eines Steuersignals aus dem gespeicherten Signal und dem zweiten Taktsignal, um das Takten des Zeitgebersteuerregisters (24) zu steuern.

20. Verfahren nach Anspruch 19, wobei der Schritt des Erzeugens des Steuersignals die folgenden Schritte umfaßt:

Invertieren des gespeicherten Signals; und

AND-Verknüpfen des invertierten gespeicherten Signals mit dem zweiten Taktsignal.