JP2011138294A - 半導体集積回路装置およびキャッシュメモリ制御方法 - Google Patents
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Abstract
【解決手段】処理ユニット100と、該処理ユニットがアクセスするキャッシュメモリ200と、前記処理ユニットが前記キャッシュメモリにアクセスするアドレスを予測するアドレス予測回路401と、前記処理ユニットが前記キャッシュメモリへのアクセスを開始したことを検出してアクセス開始信号ASSを生成するアクセス開始検出回路402と、クロックCLKおよび前記アクセス開始信号を受け取って前記処理ユニットに対する処理クロックclkを制御するクロック制御回路403と、前記キャッシュメモリからのリードデータを遅延して前記処理ユニットに供給する遅延回路405と、を有するように構成する。
【選択図】図5
Description
101 ランダムロジック
102 内部フリップフロップ
200 キャッシュメモリ
300 フリップフロップ
301 CPUクロック制御回路
400,400’ CPU高速化システム
401,401’ アドレス予測回路
402 アクセス開始検出回路
403,403’ クロック制御回路
404 セレクタ
405 遅延回路(遅延用フリップフロップ)
406 アドレス比較回路
AEFS アドレス予測失敗信号
ASS アクセス開始信号
CLK クロック
clk 処理クロック(CPUクロック)
Claims (10)
- 処理ユニットと、
該処理ユニットがアクセスするキャッシュメモリと、
前記処理ユニットが前記キャッシュメモリにアクセスするアドレスを予測するアドレス予測回路と、
前記処理ユニットが前記キャッシュメモリへのアクセスを開始したことを検出してアクセス開始信号を生成するアクセス開始検出回路と、
クロックおよび前記アクセス開始信号を受け取って前記処理ユニットに対する処理クロックを制御するクロック制御回路と、
前記キャッシュメモリからのリードデータを遅延して前記処理ユニットに供給する遅延回路と、を有することを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置おいて、さらに、
前記処理ユニットから前記キャッシュメモリに対する最初のアクセスは、前記処理ユニットからのアドレスを前記キャッシュメモリに入力すると共に、前記処理ユニットから前記キャッシュメモリに対する2回目以降のアクセスは、前記アドレス予測回路で生成した予測アドレスを前記キャッシュメモリに入力するセレクタを有することを特徴とする半導体集積回路装置。 - 請求項1または2に記載の半導体集積回路装置おいて、さらに、
前記処理ユニットからのアドレスと、前記アドレス予測回路で生成された予測アドレスを前記遅延回路で遅延したアドレスとを比較して、前記アドレス予測回路の予測が失敗したことを示すアドレス予測失敗信号を生成するアドレス比較回路を有することを特徴とする半導体集積回路装置。 - 請求項3に記載の半導体集積回路装置おいて、
前記クロック制御回路は、前記アドレス予測失敗信号を受け取って前記処理クロックを停止し、前記処理ユニットからのアドレスを前記キャッシュメモリに入力することを特徴とする半導体集積回路装置。 - 請求項3または4に記載の半導体集積回路装置おいて、
前記クロック制御回路は、前記アドレス予測失敗信号を1クロックサイクル遅延させた信号、前記アクセス開始信号、および、前記クロックの論理積を取って前記処理クロックを制御することを特徴とする半導体集積回路装置。 - 請求項1〜5のいずれか1項に記載の半導体集積回路装置おいて、
前記アドレス予測回路は、前記処理ユニットの仕様に応じて加算値の設定が可能な加算器を有することを特徴とする半導体集積回路装置。 - 請求項1〜6のいずれか1項に記載の半導体集積回路装置おいて、
前記アクセス開始検出回路は、前記処理ユニットから出力される前記キャッシュメモリのチップセレクト信号と、該チップセレクト信号を遅延した信号との論理積を取って前記アクセス開始信号を生成することを特徴とする半導体集積回路装置。 - 請求項7に記載の半導体集積回路装置おいて、
前記クロック制御回路は、前記アクセス開始信号の反転論理の信号をフリップフロップを介したのち前記クロックとの論理積を取って前記処理ユニットに対するクロックを生成することを特徴とする半導体集積回路装置。 - 請求項1〜8のいずれか1項に記載の半導体集積回路装置おいて、
前記遅延回路は、遅延用フリップフロップを有し、
前記処理ユニットは、内部フリップフロップを有し、
前記遅延用フリップフロップにより前記キャッシュメモリからのリードデータを1クロックサイクルだけ遅延して前記処理ユニットに供給することで前記内部フリップフロップまでのセットアップマージンを稼ぎ、該内部フリップフロップのセットアップ時間を満たす範囲で前記処理ユニットの動作周波数を高めることを特徴とする半導体集積回路装置。 - 処理ユニット、および、該処理ユニットがアクセスするキャッシュメモリを有する半導体集積回路装置におけるキャッシュメモリ制御方法であって、
前記処理ユニットから前記キャッシュメモリに対する最初のアクセスは、前記処理ユニットからのアドレスを前記キャッシュメモリに入力し、
前記処理ユニットから前記キャッシュメモリに対する2回目以降のアクセスは、予測した予測アドレスを前記キャッシュメモリに入力し、
前記処理ユニットからのアドレスと、前記予測アドレスを遅延させたアドレスとを比較して、前記予測アドレスによる予測が失敗したときは、前記処理ユニットに対するクロックを停止し、前記処理ユニットからのアドレスを前記キャッシュメモリに入力することを特徴とするキャッシュメモリ制御方法。
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