KR100451170B1 - 프로세서용 읽기/쓰기 완료신호 발생회로 - Google Patents

프로세서용 읽기/쓰기 완료신호 발생회로 Download PDF

Info

Publication number
KR100451170B1
KR100451170B1 KR10-2000-0055217A KR20000055217A KR100451170B1 KR 100451170 B1 KR100451170 B1 KR 100451170B1 KR 20000055217 A KR20000055217 A KR 20000055217A KR 100451170 B1 KR100451170 B1 KR 100451170B1
Authority
KR
South Korea
Prior art keywords
processor
weight
completion signal
signal
read
Prior art date
Application number
KR10-2000-0055217A
Other languages
English (en)
Other versions
KR20020022434A (ko
Inventor
배영균
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR10-2000-0055217A priority Critical patent/KR100451170B1/ko
Publication of KR20020022434A publication Critical patent/KR20020022434A/ko
Application granted granted Critical
Publication of KR100451170B1 publication Critical patent/KR100451170B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)

Abstract

본 발명의 목적은 프로세서가 외부 디바이스를 대상으로 읽기/쓰기를 수행할 때 외부 동작신호 발생 즉시 완료신호가 발생하도록 하고, 필요시 웨이트를 조정하여 완료신호의 발생 시점을 변경하는 프로세서용 읽기/쓰기 완료신호 발생회로를 제공함에 있다.
이러한 본 발명의 목적은, 외부 디바이스(43A-43N)를 대상으로 읽기/쓰기를 수행하기 위해 어드레스신호를 출력하는 프로세서(41)와; 상기 프로세서(41)가 해당 디바이스를 선택할 수 있도록 그 프로세서(41)로부터 출력되는 어드레스신호를 디코딩하여 외부 디바이스(43A-43N)측으로 출력하는 어드레스 디코더(42)와; 상기 프로세서(41)가 상기 외부 디바이스(43A-43N)를 대상으로 읽기/쓰기 동작을 수행하기 위해 하나의 디바이스를 선택할 때, 다음의 클럭신호 출력 타이밍에서 완료신호(DSACK)를 지연 없이 발생하는 완료신호 발생부(44)와; 상기 외부 디바이스(43A-43N)의 개수 및 각 종류별 웨이트를 구비해 두고 그 중에서 하나의 웨이트를 선택하여 출력하는 웨이트 선택부(45)와; 상기 완료신호 발생부(44)에서 출력되는 완료신호(DSACK)를 지연없이 그대로 상기 프로세서(41)측으로 전달하거나, 상기 웨이트 선택부(45)에서 출력되는 웨이트값에 상응되는 만큼 지연시켜 전달하는 웨이트 발생부(46)에 의해 달성된다.

Description

프로세서용 읽기/쓰기 완료신호 발생회로{RELEASE-GUARD SIGNAL GENERATION CIRCUIT FOR READ/WRITE FOR PROCESSOR}
본 발명은 프로세서가 외부 디바이스를 대상으로 읽기/쓰기 동작을 완료하였다는 완료신호를 발생하는 기술에 관한 것으로, 특히 프로세서의 동작 주기가 변경되거나 다른 보드에 적용하는 경우 하드웨어적인 변경없이 적정한 시점에서 완료신호를 발생하는데 적당하도록한 프로세서용 읽기/쓰기 완료신호 발생회로에 관한 것이다.
도 1은 종래 기술에 의한 MC68 계열의 프로세서용 읽기/쓰기 완료신호 발생회로의 블록도로서 이에 도시한 바와 같이, 외부 디바이스(13A-1N)를 대상으로 읽기/쓰기를 수행하기 위해 어드레스신호를 출력하는 프로세서(11)와; 상기 프로세서(11)가 상기 외부 디바이스(13A-13N)를 대상으로 읽기/쓰기를 수행할 때, 해당 디바이스를 선택하기 위해 그 프로세서(11)로부터 출력되는 어드레스신호를 디코딩하는 어드레스 디코더(12)와; 상기 외부 디바이스(13A-13N)를 대상으로 상기 프로세서(11)의 읽기/쓰기 동작이 완료된 것을 알리기 위해 완료신호를 발생하는 완료신호 발생부(14)로 구성되었다.
상기 완료신호 발생부(14)는, 상기 프로세서(11)에서 출력되는 어드레스 신호가 유효한 신호인지의 여부를 판별하기 위해 논리연산을 수행하는 판별회로와; 상기 어드레스 신호가 유효한 경우에 한하여 상기 프로세서(11)의 동작 주기를 기초로 카운트하는 카운트회로와; 상기 프로세서(11)의 동작 주기의 일정 배수 시간에 도달되는 확인하기 위하여, 상기 카운트회로에서 카운트되는 값과 외부에서 주어진 일정 값을 비교하는 카운트값 비교회로와; 상기 프로세서(11)가 액서스 하고자 하는 외부 디바이스의 선택신호가 입력되고 상기 카운트값 비교회로의 비교결과가 일치할 때, 완료신호(DSACK)를 발생하는 완료신호 발생회로와; 상기 프로세서(11)가 완료신호(DSACK)를 인지할 때, 어드레스신호를 무효화 시키고, 상기 카운트회로의 카운트값을 클리어시키며, 상기 완료신호(DSACK)를 니게이트(Nigate) 시키는 니게이트 회로로 구성된 것으로, 이의 작용을 도 2 및 도 3을 참조하여 설명하면 다음과 같다.
프로세서(11)가 외부 디바이스(13A-13N)를 대상으로 읽기/쓰기를 수행하기 위해 어드레스신호를 발생하면, 목적한 디바이스를 선택할 수 있도록 어드레스 디코더(12)가 그 프로세서(11)로부터 출력되는 어드레스신호를 디코딩하여 출력한다.
이후, 상기 프로세서(11)의 읽기/쓰기 동작이 완료되면, 그 사실을 알리기 위해 완료신호 발생부(14)에서 그 프로세서(11)측으로 도 2의 (c)와 같은 완료신호(DSACK)를 출력하게 되는데, 이 완료신호 발생부(14)에서의 완료신호(DSACK) 발생과정을 상세히 설명하면 다음과 같다.
판별회로에서는 어드레스 스트로브 신호를 근거로 도 3의 연산식(L1)과 같이 논리연산을 수행하여 상기 프로세서(11)에서 출력되는 어드레스 신호의 유효 여부를 판별한다.
만약, 상기 어드레스 스트로브 신호가 유효한 경우 카운트회로를 동작시켜카운트값을 증가시키거나, 또는 완료신호 발생부(14)에서 완료신호(DSACK)를 발생시킨다. 그러나, 어드레스 스트로브 신호가 유효하지 않은 경우에는 상기 카운트회로의 카운트값을 클리어시키고 완료신호(DSACK)를 니게이트시키는 회로가 동작하여 카운트값과 완료신호(DSACK)가 니게이트된다.
카운트회로는 상기 어드레스 신호가 유효한 경우에 한하여 도 2의 (a)와 같은 프로세서(11)의 클럭신호를 일정 시간동안 카운트하는 회로로서, 도 3의 연산식(L2)은 그의 카운트 연산식을 나타낸 것이다.
외부디바이스(13A-13N) 중에서 하나의 디바이스가 선택되면 디바이스의 시간 특성을 고려하여 상기 프로세서(11)의 읽기/쓰기 동작을 어느 정도 지연시킬 필요가 있다. 이를 위해 카운트값 비교회로는 상기 카운트회로에서 카운트되는 값과 외부에서 주어진 일정 값을 도 3의 연산식(L3)과 같이 비교하여 지연시간을 설정하게 되는데, 이 지연시간을 변경함으로써 상기 프로세서(11)가 속도가 느린 디바이스나 빠른 디바이스를 자유롭게 액세스할 수 있다.
완료신호 발생회로는 도 3의 연산식(L4)을 바탕으로, 상기 카운트 비교회로에서의 비교 결과가 일치할 때 완료신호(DSACK)를 발생하는 회로이다. 상기 완료신호(DSACK)는 프로세서(11)가 외부 디바이스의 읽기/쓰기 동작을 종료해도 좋다는 것을 의미하는 신호이다.
상기 프로세서(11)는 상기 완료신호 발생회로에서 완료신호(DSACK)가 발생되는 것을 감지하여 어드레스 신호를 무효화 시키고, 이에 의해 어드레스 스트로브 신호가 니게이트된다.
이에 따라, 상기 카운트회로의 카운트 값이 클리어되고, 완료신호(DSACK)를 니게이트 시키는 니게이트 회로가 동작하여 상기 프로세서(11)의 읽기/쓰기 동작이 종료된다. 도 3의 연산식(L5)는 상기 니게이트 회로의 니게이트 연산식을 나타낸 것이다.
이와 같이 종래의 완료신호 발생회로에 있어서는 프로세서가 읽기/쓰기 동작을 완료하였음을 알려주기 위해 완료신호를 발생할 때 외부 디바이스의 액세스 시간을 고려하여 소정 시간 지연된 시점에서 발생되도록 카운터를 이용하여 발생시간을 카운트하게 되어 있다. 따라서, 외부 디바이스가 각각 다른 시간 특성을 갖고 있으므로, 프로세서의 동작 주기가 변경되거나 다른 보드에 적용하는 경우 하드웨어적으로 카운트값을 변경해 주어야 하는 불편함이 있었다.
따라서, 본 발명의 목적은 외부 동작신호 발생 즉시 완료신호가 발생하도록 하고, 필요시 웨이트를 조정하여 완료신호의 발생 시점을 변경하는 프로세서용 읽기/쓰기 완료신호 발생회로를 제공함에 있다.
도 1은 종래 기술에 의한 MC68 계열의 프로세서용 읽기/쓰기 완료신호 발생회로의 블록도.
도 2의 (a)는 프로세서용 클럭신호의 파형도.
도 2의 (b)는 액세스 구간을 나타내는 파형도.
도 2의 (c)는 완료신호의 파형도.
도 3은 도 1에서 완료신호를 발생하기 위한 연산식의 예시도.
도 4는 본 발명에 의한 프로세서용 읽기/쓰기 완료신호 발생회로의 블록도.
도 5의 (a)는 프로세서용 클럭신호의 파형도.
도 5의 (b)-(d)는 각기 다른 지연시간을 갖는 완료신호의 파형도.
도 6은 도 4에서 완료신호를 발생하기 위한 연산식의 예시도.
***도면의 주요 부분에 대한 부호의 설명***
41 : 프로세서 42 : 어드레스 디코더
43A-43N : 외부 디바이스 44 : 완료신호 발생부
45 : 웨이트 선택부 46 : 웨이트 발생부
도 4는 본 발명의 목적을 달성하기 위한 프로세서용 읽기/쓰기 완료신호 발생회로의 일실시 예시 블록도로서 이에 도시한 바와 같이, 외부 디바이스(43A-43N)를 대상으로 읽기/쓰기를 수행하기 위해 어드레스신호를 출력하는 프로세서(41)와; 상기 프로세서(41)가 상기 외부 디바이스(43A-43N)를 대상으로 읽기/쓰기를 수행할 때, 해당 디바이스를 선택하기 위해 그 프로세서(41)로부터 출력되는 어드레스신호를 디코딩하여 외부 디바이스(43A-43N)측으로 출력하는 어드레스 디코더(42)와; 상기 프로세서(41)가 상기 외부 디바이스(43A-43N)를 대상으로 읽기/쓰기 동작을 수행하기 위해 하나의 디바이스를 선택할 때, 다음의 클럭신호 출력 타이밍에서 완료신호(DSACK)를 지연 없이 발생하는 완료신호 발생부(44)와; 상기 외부 디바이스(43A-43N)의 개수 및 각 종류별 웨이트를 구비해 두고 그 중에서 하나의 웨이트를 선택하여 출력하는 웨이트 선택부(45)와; 상기 완료신호 발생부(44)에서 출력되는 완료신호(DSACK)를 지연없이 그대로 상기 프로세서(41)측으로 전달하거나, 상기 웨이트 선택부(45)에서 출력되는 웨이트값에 상응되는 만큼 지연시켜 전달하는 웨이트 발생부(46)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 첨부한 도 5 및 도 6을 참조하여 상세히 설명하면 다음과 같다.
프로세서(41)가 외부 디바이스(43A-43N)를 액세스하기 위해 어드레스신호를 발생하면, 그 프로세서(41)가 목적한 외부 디바이스를 선택할 수 있도록 어드레스 디코더(42)가 어드레스신호를 디코딩하여 외부 디바이스(43A-43N)측으로 출력한다.
이때, 완료신호 발생부(44)에서 완료신호(DSACK)를 지연없이 빠른 속도로 발생하고, 이는 웨이트 발생부(46)를 통해 프로세서(41)로 인가된다. 상기와 같이 지연없이 발생한 완료신호(DSACK)는 프로세서(41)의 동작 주기에 따라서 또는 외부 디바이스(43A-43N)의 시간 특성에 따라서 웨이트 발생부(46)에서 지연 웨이트가 부가되지 않고 그대로 프로세서(41)에 인가되거나, 특정 웨이트가 부가되어 지연된 형태로 인가된다.
상기 완료신호 발생부(44)의 내부 작용은 종래 기술에서의 내부 작용과 유사하다. 하지만, 종래와 같이 카운트 회로 및 카운트값 비교회로를 이용하여 완료신호(DSACK)를 일정 시간 지연시켜 출력하는 것이 아니라, 외부 디바이스(43A-43N) 중 하나의 디바이스가 선택될 때, 다음의 클럭신호 출력 타이밍에서 완료신호(DSACK)를 지연 없이 발생하는 것이 다른 점이다.
상기 웨이트 발생부(46)는 도 6의 연산식과 같이 동작한다. 즉, 도 5의 (a)와 같은 프로세서(41)의 클럭신호(CPUCLK)로 완료신호(DSACK)를 래치시켜 그 클럭신호(CPUCLK)의 한 주기만큼 지연 출력되도록 동작하며, 이렇게 지연된 완료신호(DSACK)를 클럭신호(CPUCLK)로 래치시키는 방법으로 도 5의 (b),(c),(d)와 같이 지연값을 달리하는 각각의 완료신호(WAIT 0 DSACK),(WAIT 1 DSACK),(WAIT 2 DSACK)를 발생할 수 있게 되어 있다.
상기 웨이트 발생부(46)를 통해 출력되는 완료신호(DSACK)는 하나의 외부 디바이스에 대하여 M개의 웨이트를 부가할 수 있게 되어 있고, 이러한 외부 디바이스가 N개(43A-43N)가 존재한다. 따라서, 상기 웨이트 선택부(45)에서는 내부의 디멀티플렉서를 이용하여 M*N개의 웨이트 중 하나의 웨이트를 선택하여 상기 웨이트 발생부(46)측으로 출력하고, 그 웨이트 발생부(46)에서는 그 웨이트에 상응되는 시간만큼 완료신호(DSACK)를 지연시켜 출력하게 된다.
상기 웨이트 선택부(45)는 M*N개의 웨이트 중 상기 웨이트 발생부(46)에서 필요로 하는 하나의 웨이트를 선택하여 출력하는 회로이다. 즉, N개의 외부 디바이스(43A-43N) 중 하나의 외부 디바이스에 대응되는 웨이트를 선택하고, M개의 웨이트 종류 중에서 하나의 웨이트를 선택하여 출력하는 회로이다.
상기 N개의 외부 디바이스(43A-43N) 중 하나의 외부 디바이스에 대응되는 웨이트를 선택하는 원리는 상기 어드레스 디코더(42)의 디코딩 원리와 동일하다. 이렇게 하여 하나의 외부 디바이스에 대응되는 웨이트가 선택되면, M개의 웨이트 종류 중에서 하나의 웨이트를 선택하게 되는데, 이 M개의 웨이트 종류는 프로그램 초기화 시 한번만 설정하고 특별한 변동 사항이 없는 한 변경없이 그대로 사용한다.
이를 위해, 프로그램 시작 영역의 특정 번지를 할당하여 웨이트 정보를 기록해 두고, 프로그램이 시작될 때 그 웨이트 정보에 따라 M개의 웨이트 중 한 개의 웨이트 값을 읽어와 래치하는 방식으로 하나의 웨이트를 선택하여 출력한다.
따라서, 프로세서(41)의 동작 주기가 변경되거나 다른 보드에 적용하는 경우 하드웨어적인 변경 사항없이 웨이트 선택부(45)의 디멀티플렉스를 소프트웨어적으로 제어함으로써, 용이하게 대처할 수 있다.
이상에서 상세히 설명한 바와 같이 본 발명은, 완료신호 발생부에서 최대한 빠른 속도로 완료신호를 발생하고, 그 완료신호에 대해 지연이 필요한 경우 웨이트 발생부를 통해 적당한 지연 웨이트를 부가하여 프로세서측으로 출력함으로써, 프로세서의 동작 주기가 변경되거나 다른 보드에 적용하는 경우 하드웨어적인 변경 사항없이 용이하게 대처할 수 있는 효과가 있다.

Claims (3)

  1. 외부 디바이스(43A-43N)를 대상으로 읽기/쓰기를 수행하기 위해 어드레스신호를 발생하는 프로세서(41)와; 상기 프로세서(41)가 상기 외부 디바이스(43A-43N)를 대상으로 읽기/쓰기를 수행할 때 원하는 외부 디바이스를 선택할 수 있도록 상기 어드레스신호를 디코딩하여 출력하는 어드레스 디코더(42)와; 상기 프로세서(41)가 상기 외부 디바이스(43A-43N)를 대상으로 읽기/쓰기 동작을 수행하기 위해 하나의 디바이스를 선택할 때, 다음의 클럭신호 출력 타이밍에서 완료신호(DSACK)를 지연 없이 발생하는 완료신호 발생부(44)와; 상기 외부 디바이스(43A-43N)의 개수 및 각 종류별 웨이트를 구비해 두고 그 중에서 하나의 웨이트를 선택하여 출력하는 웨이트 선택부(45)와; 상기 완료신호 발생부(44)에서 출력되는 완료신호(DSACK)를 지연없이 그대로 상기 프로세서(41)측으로 전달하거나, 상기 웨이트 선택부(45)에서 출력되는 웨이트값에 상응되는 만큼 지연시켜 전달하는 웨이트 발생부(46)로 구성한 것을 특징으로 하는 프로세서용 읽기/쓰기 완료신호 발생회로.
  2. 제1항에 있어서, 웨이트 선택부(45)는 상기 외부 디바이스(43A-43N)의 개수 및 각 종류별 웨이트를 구비해 두고, 소프트웨어적으로 디멀티플렉싱하여 하나의 웨이트를 선택 출력하도록 구성된 것을 특징으로 하는 프로세서용 읽기/쓰기 완료신호 발생회로.
  3. 제1항에 있어서, 웨이트 선택부(45)는 프로그램 시작 영역의 특정 번지를 할당하여 웨이트 정보를 기록해 두고, 프로그램이 시작될 때 그 웨이트 정보에 따라 M개의 웨이트 중 한 개의 웨이트 값을 읽어와 래치하는 방식으로 하나의 웨이트를 선택하여 출력하도록 구성된 것을 특징으로 하는 프로세서용 읽기/쓰기 완료신호 발생회로.
KR10-2000-0055217A 2000-09-20 2000-09-20 프로세서용 읽기/쓰기 완료신호 발생회로 KR100451170B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0055217A KR100451170B1 (ko) 2000-09-20 2000-09-20 프로세서용 읽기/쓰기 완료신호 발생회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0055217A KR100451170B1 (ko) 2000-09-20 2000-09-20 프로세서용 읽기/쓰기 완료신호 발생회로

Publications (2)

Publication Number Publication Date
KR20020022434A KR20020022434A (ko) 2002-03-27
KR100451170B1 true KR100451170B1 (ko) 2004-10-02

Family

ID=19689540

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0055217A KR100451170B1 (ko) 2000-09-20 2000-09-20 프로세서용 읽기/쓰기 완료신호 발생회로

Country Status (1)

Country Link
KR (1) KR100451170B1 (ko)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930015568A (ko) * 1991-12-04 1993-07-24 백중영 부재중 통화 가능 키폰 전화기
JPH05225106A (ja) * 1992-02-10 1993-09-03 Hokkaido Nippon Denki Software Kk 応答信号振分方式
JPH0749827A (ja) * 1993-08-06 1995-02-21 Brother Ind Ltd Ｃｐｕの応答信号生成装置
KR950029953A (ko) * 1994-04-30 1995-11-24 배순훈 에스버스 시스템용 범용 응답신호발생장치
KR970076289A (ko) * 1996-05-15 1997-12-12 김주용 고속 d-램 엑세스 방법
KR19980045900A (ko) * 1996-12-11 1998-09-15 양승택 주변소자연결(pci) 버스 응답 장치
KR19990040727A (ko) * 1997-11-19 1999-06-05 김영환 지연 응답신호 처리 입출력 버스 인터페이스 장치
KR20000026037A (ko) * 1998-10-16 2000-05-06 서평원 시피유와 시리얼 인터페이스 디바이스 간의 실시간 접속 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930015568A (ko) * 1991-12-04 1993-07-24 백중영 부재중 통화 가능 키폰 전화기
JPH05225106A (ja) * 1992-02-10 1993-09-03 Hokkaido Nippon Denki Software Kk 応答信号振分方式
JPH0749827A (ja) * 1993-08-06 1995-02-21 Brother Ind Ltd Ｃｐｕの応答信号生成装置
KR950029953A (ko) * 1994-04-30 1995-11-24 배순훈 에스버스 시스템용 범용 응답신호발생장치
KR970076289A (ko) * 1996-05-15 1997-12-12 김주용 고속 d-램 엑세스 방법
KR19980045900A (ko) * 1996-12-11 1998-09-15 양승택 주변소자연결(pci) 버스 응답 장치
KR19990040727A (ko) * 1997-11-19 1999-06-05 김영환 지연 응답신호 처리 입출력 버스 인터페이스 장치
KR20000026037A (ko) * 1998-10-16 2000-05-06 서평원 시피유와 시리얼 인터페이스 디바이스 간의 실시간 접속 방법

Also Published As

Publication number Publication date
KR20020022434A (ko) 2002-03-27

Similar Documents

Publication Publication Date Title
KR100956470B1 (ko) 분리된 메모리 액세스 시스템 및 방법
KR840006851A (ko) 데이타 자동연속 처리회로
US4258602A (en) Electronic keyboard musical instrument of wave memory reading type
KR102570454B1 (ko) 반도체 메모리 장치 및 그의 동작 방법
KR100451170B1 (ko) 프로세서용 읽기/쓰기 완료신호 발생회로
JP2006139879A (ja) 半導体記憶装置
US4644841A (en) Electronic musical instrument
KR970029812A (ko) 컬럼 선택 신호 제어회로
US5640358A (en) Burst transmission semiconductor memory device
KR920020926A (ko) 영상처리 시스템의 고스트 노이즈 제거회로
US5708842A (en) Apparatus for changing coefficients utilized to perform a convolution operation having address generator which uses initial count number and up/down count inputs received from external
JP2611491B2 (ja) マイクロプロセッサ
US5635659A (en) Automatic rhythm performing apparatus with an enhanced musical effect adding device
RU2012047C1 (ru) Устройство для ортогонального преобразования цифровых сигналов по уолшу-адамару
KR950025534A (ko) 인터럽트신호의 멀티플렉싱회로
KR970025144A (ko) 가변길이 복호화기의 메모리 인터페이스방법 및 회로
KR100284287B1 (ko) 가변 리셋 어드레스를 가지는 마이크로프로세서
JPH09114779A (ja) 情報処理装置のウェイト制御方式
JPS61201362A (ja) ウエイトサイクル插入回路
SU613406A1 (ru) Устройство дл контрол блоков посто нной пам ти
KR950001734Y1 (ko) 고속 디지탈신호 프로세서 실시간 의사회로
JPS6319027B2 (ko)
KR0183818B1 (ko) 가라오케용 사운드 제어 연주 장치
SU1086419A1 (ru) Функциональный генератор
JPH0716189Y2 (ja) ブレーク回路

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090831

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee