WO2010047484A2 - 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템 - Google Patents

클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템 Download PDF

Info

Publication number
WO2010047484A2
WO2010047484A2 PCT/KR2009/005732 KR2009005732W WO2010047484A2 WO 2010047484 A2 WO2010047484 A2 WO 2010047484A2 KR 2009005732 W KR2009005732 W KR 2009005732W WO 2010047484 A2 WO2010047484 A2 WO 2010047484A2
Authority
WO
WIPO (PCT)
Prior art keywords
signal
data
clock signal
clock
transmission
Prior art date
Application number
PCT/KR2009/005732
Other languages
English (en)
French (fr)
Other versions
WO2010047484A3 (ko
Inventor
전현규
문용환
Original Assignee
(주)실리콘웍스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)실리콘웍스 filed Critical (주)실리콘웍스
Priority to US12/921,246 priority Critical patent/US8947412B2/en
Priority to CN200980121476.8A priority patent/CN102057417B/zh
Priority to JP2010549591A priority patent/JP5564440B2/ja
Publication of WO2010047484A2 publication Critical patent/WO2010047484A2/ko
Publication of WO2010047484A3 publication Critical patent/WO2010047484A3/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
    • G09G5/04—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using circuits for interfacing with colour displays
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/08—Details of image data interface between the display device controller and the data line driver circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/14—Use of low voltage differential signaling [LVDS] for display data communication
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only

Definitions

  • the present invention relates to a display driving system, and more particularly, a timing controller for embedding a clock signal having the same magnitude between data signals and transmitting the same to a panel driver, and restoring a clock signal after restoring the embedded clock signal from the transmitted data signal.
  • a panel driver is provided for outputting image data by sampling data using a stabilized clock signal during training, thereby maximizing data transmission speed, minimizing the level of the transmission signal and the frequency of the embedded clock signal, and also providing impedance
  • the present invention relates to a display driving system using single-level signal transmission using a data transmission method in which clock signals embedded to minimize mismatch and electromagnetic interference (EMI) are minimized.
  • EMI electromagnetic interference
  • LCDs liquid crystal displays
  • PDPs plasma display panels
  • OLEDs organic electro-luminescence displays
  • CRTs cathode ray tubes
  • Such flat panel display devices include a timing controller that processes image data and generates a timing control signal for driving a panel used to display received image data, and image data and timing control transmitted from such a timing controller. It includes a column driver and a row driver for driving the panel using signals.
  • differential signal transmission methods such as mini-LVDS (Low Voltage Differential Signaling) and RSDS (Reduced Swing Differential Signaling), which can transmit data at high speed while causing less electromagnetic interference (EMI), are increasing. .
  • mini-LVDS Low Voltage Differential Signaling
  • RSDS Reduced Swing Differential Signaling
  • FIG. 1 is a diagram illustrating transmission of a data differential signal and a clock differential signal in a conventional mini-LVDS scheme
  • FIG. 2 is a diagram illustrating transmission of a data differential signal and a clock differential signal in a conventional RSDS scheme.
  • the mini-LVDS or RSDS schemes used in recent years may include one or more data differential signal lines connected to the timing controller 10 and a separate signal synchronized with the data signals to support a desired bandwidth.
  • a multi-drop method is provided that includes a clock differential signal line and shares the data signal line and the clock signal line with each column driver 20.
  • This multi-drop method has an advantage of using a timing controller regardless of the number of outputs according to the resolution, that is, the number of column drivers, but is generated at a point where the data differential signal and the clock differential signal are separately supplied to each column driver. Due to impedance mismatch, signal distortion caused by reflected waves occurs, electromagnetic interference (EMI) is increased, and operation speed is limited due to a large load applied to a clock differential signal.
  • EMI electromagnetic interference
  • PPDS point-to-point differential signaling
  • FIG. 3 is a diagram illustrating transmission of a data differential signal through an independent data signal line in a conventional PPDS scheme
  • FIG. 4 is a diagram illustrating transmission of a clock differential signal in a chain form modified in the conventional PPDS scheme.
  • Such a PPDS requires a high speed clock signal.
  • the clock differential signal is configured to share a clock differential signal, and thus the operation speed is limited when the clock differential signal is very loaded.
  • a method of supplying a clock signal to each column driver 20 in a chain form is used. In this case, data sampling is properly performed by a delay of a clock generated between each column driver. There was a problem not to lose.
  • FIG. 5 is a diagram illustrating an improved Intra-Panel Interface (AiPi) transmission scheme.
  • data and clock signals are divided into multiple levels, and the timing controller transmits a data differential signal embedded with such a clock signal to the column driver by independent signal lines, thereby significantly reducing the number of signal lines.
  • the operation speed and resolution of the panel increase, while skew or relative jitter occurs between data and clock signals during high-speed signal transmission.
  • An improved intra panel interface has recently been proposed to address the problem of.
  • the conventional multi-drop transmission method such as mini-LVDS and RSDS for high-speed data transmission from the timing controller to the column driver has a problem that an impedance mismatch and overload of a signal line for transmitting a clock differential signal occurs.
  • the conventional PPDS transmission method has a form in which a data differential signal and a clock differential signal connected to each column driver are separately supplied, but as the display device becomes large and high resolution, Compared to the drop method, the number of signal lines increases, thereby increasing the complexity of the signal lines connecting the timing controller and the column driver and increasing the cost.
  • the recent AiPi transmission method embeds and transmits a clock signal to the data to reduce the number of signal lines and solves the skew problem between the data and the clock signal on the transmission line. Since the transmission of the multi-level signal consisting of a small level, it is not possible to minimize the level of the transmission signal and there is a problem that the reduction efficiency of the electromagnetic interference (EMI) is insignificant.
  • EMI electromagnetic interference
  • the trend toward the interface for high speed data transmission between the timing controller and the column driver is to reduce the number of signal lines transmitting data differential signals and clock differential signals, and to minimize electromagnetic interference (EMI).
  • EMI electromagnetic interference
  • the technical problem to be solved by the present invention is to embed a clock signal having the same magnitude between the data signal in the timing controller, and to supply to each column driver in the form of a single level signal through an independent data signal line, the clock signal in each column driver Display drive system using single-level signal transmission with embedded clock signal to maximize data transmission speed and minimize transmission signal level and frequency of embedded clock signal by maximizing data transmission speed by sampling data after sampling In providing.
  • the present invention provides a display driving system using a single-level signal transmission with embedded clock signals.
  • LVDS receiving unit for receiving a data signal, a data processing unit for temporarily storing the data signal and processing the data output, and generating a timing for generating a clock and various control signals
  • a timing controller including a transmission unit configured to embed a clock signal in the data signal;
  • a panel driver including a row driver that sequentially scans a gate signal on a display panel, and a column driver that receives a signal transmitted from the transmitter through a signal line and supplies the signal to a display panel.
  • the transmitter may include a driver configured to embed the clock signal between the data signals in the same size to convert the clock signal into a single level of transmission data and output the same.
  • the column driver of the present invention is provided with a clock recovery circuit for generating a received clock signal for data sampling by restoring the embedded clock signal having a lower transmission rate than the data signal, the transition time of the received clock signal (rising Edge or falling edge) and a receiver for sampling and outputting the control data and the data signal in the transmission data.
  • the data signal and the clock signal embedded therein are formed at the same level to use only a single level signal, thereby minimizing the level of the transmitted and restored signal, and stabilizing the received clock signal restored using the clock training signal.
  • the level of the transmission signal and the frequency of the embedded clock signal can be significantly lowered, and the electromagnetic interference (EMI) of the entire display driving system can be reduced.
  • the present invention can eliminate problems such as skew and relative jitter that occur when the data signal and the clock signal are separated, and thus, there is an advantage that stable operation can be performed at high speed.
  • FIG. 1 is a block diagram illustrating transmission of a data differential signal and a clock differential signal in a conventional LVDS scheme.
  • FIG. 2 is a block diagram illustrating transmission of a data differential signal and a clock differential signal in a conventional RSDS scheme.
  • FIG. 3 is a block diagram illustrating transmission of a data differential signal through an independent data signal line in a conventional PPDS scheme.
  • FIG. 4 is a block diagram illustrating transmission of a clock differential signal in a chain form modified in the conventional PPDS scheme.
  • FIG. 5 is a block diagram showing a conventional AiPi transmission method.
  • FIG. 6 is a block diagram of a display driving system using a single level signal transmission in which a clock signal is embedded according to the present invention.
  • FIG. 7 is a schematic diagram illustrating transmission of transmission data in which a clock signal and a data signal are composed of a single level signal in a single signal line according to the present invention.
  • FIG. 8 is an exemplary diagram of a single level signal in which a clock signal in a clock training interval is embedded between data signals according to the present invention.
  • FIG. 9 is an exemplary diagram of a single level signal in which a clock signal in a data transmission interval is embedded between data signals according to the present invention.
  • FIG. 10 is another exemplary diagram of a single level signal in which a clock signal in a data transmission interval is embedded between data signals according to the present invention.
  • FIG. 11 is an exemplary diagram illustrating a protocol scheme of a single level signal in which a clock signal is embedded between data signals according to the present invention.
  • FIG. 12 is another exemplary diagram illustrating a protocol scheme of a single level signal in which a clock signal is embedded between data signals according to the present invention.
  • FIG. 13 is a configuration diagram of a first embodiment of a timing controller according to the present invention.
  • FIG. 14 is a configuration diagram of a second embodiment of a timing controller according to the present invention.
  • FIG. 15 is a configuration diagram of a first embodiment of a panel driver according to the present invention.
  • 16 is a configuration diagram of a second embodiment of the panel driver according to the present invention.
  • FIG. 17 is a configuration diagram of a third embodiment of a panel driver according to the present invention.
  • FIG. 18 is a configuration diagram of a fourth embodiment of a panel driver according to the present invention.
  • 19 to 22 are data recovery timing diagrams using a protocol method of a single level signal according to the present invention.
  • FIG. 6 is a block diagram of a display driving system using a single-level signal transmission in which a clock signal is embedded according to the present invention
  • FIG. 7 illustrates transmission data in which a clock signal and a data signal consist of a single-level signal according to the present invention. It is a conceptual diagram showing the transmission.
  • a display driving system using a single level signal receives a LVDS data signal and embeds a clock signal with the same magnitude between the data signals to transmit a single level.
  • the panel driver 200 includes a row driver 210 sequentially scanning the gate signals G1 to GM and a column driver 220 to supply the source signals S1 to SN to be displayed on the display panel 300. It is composed of
  • the timing controller 100 uses only one CED (Clock Embedded Data) signal, which is a differential pair, in which a clock signal is embedded at the same level between the data signals using one signal line. It is transmitted to the column driver 220 of the.
  • CED Chip Embedded Data
  • the timing controller 100 starts clock training by transmitting transmission data (CED signals) consisting of only clock signals before transmitting data, and transmits a LOCK 0 signal to the panel driver 200 indicating that the clock signals have stabilized. .
  • the column driver 220 in the panel driver 200 receives the CED signal transmitted during the clock training period after the LOCK signal received from the timing controller 100 or the other column driver 220 becomes the “H” state (logical high state). As a result, the receive clock signal used for data sampling is restored.
  • the LOCK signals (LOCK 1 to LOCK N ) output the “H” state.
  • the column driver receives the LOCK signals LOCK 1 to LOCK N-1 when the received clock signal is stabilized after receiving the LOCK signal LOCK 0 indicating that the clock signal is stabilized from the timing controller. In the state of “H”, it outputs sequentially to the next column driver.
  • the timing controller 100 receiving the LOCK N signal of the “H” state from the panel driver 200 finishes the clock training and starts transmitting the data signal embedded with the clock signal. If the LOCK N signal changes to the "L" state (logical low state) during data transmission, the timing controller 100 immediately starts clock training and continues until the LOCK N signal becomes the "H” state. In addition, after the LOCK N signal is in the “H” state, the timing controller 100 may stop data transmission and start clock training as necessary.
  • FIGS. 8 and 10 are single levels in which a clock signal is embedded between data signals according to the present invention.
  • 11 and 12 are exemplary diagrams illustrating a protocol scheme of a single level CED signal in which a clock signal is embedded between data signals according to the present invention.
  • the transmission data is signaling that can be used at the interface between the timing controller 100 and the column driver 220, and inserts a clock signal having the same level between the data signals and inserts the clock signal. It is configured by inserting a dummy signal between the data and the clock signal to indicate the rising edge during the transition point of the signal. In this case, the dummy signal and the clock signal may further vary the width of the signal to facilitate circuit design as shown in FIG. 10.
  • the panel driver 200 uses a delay locked loop (DLL) or a phase locked loop (PLL).
  • DLL delay locked loop
  • PLL phase locked loop
  • the clock recovery circuit 233 generates a clock signal for data sampling.
  • the column driver cannot distinguish the clock signal and the dummy signal of the signaling method in which the dummy signal is inserted to indicate the rising edge of the clock signal from the data signal. Therefore, the transmission unit 140 provided in the timing controller 100 transmits the clock training signal as shown in FIGS. 11 and 12 during the clock training period at the beginning of the transmission.
  • the column driver 220 provided in the panel driver generates the received clock signal through the clock recovery circuit 233 using the clock training signal.
  • the reception clock signal may be configured as a multiphase clock signal having a lower transmission rate than the data transmission rate, and may also be configured as a polyphase clock signal having the same frequency as the data.
  • the receiver 230 of the column driver samples data transmitted after the clock training period by using the received clock signal stabilized during the clock training period. That is, if the value of the first bit transmitted after the clock signal is 0 in the first data transmitted after the clock training period, it is recognized as control data, and from the second data, it is recognized that image data is input. During the clock training period, since the value of the corresponding position is always "1", the receiver recognizes that the clock training period is not over.
  • the panel driver 200 receives a source output activation (SOE), a gate start pulse (GSP), a gate output activation (GOE), and a gate start clock (GSC) signal generated by the timing controller 100.
  • SOE source output activation
  • GSP gate start pulse
  • GOE gate output activation
  • GSC gate start clock
  • the column driver 220 restores the data signal DATA representing the image data and the clock signal CLK, and stores the data on the line of the display panel 300 selected by the gate start pulse in accordance with the source output activation signal. Will signal.
  • the column driver 220 outputs each data signal by restoring a received clock signal from transmission data transmitted as a single level signal from the timing controller 100 through a clock training signal. Accordingly, not only the number of signal lines transmitting data from the timing controller to the column driver can be reduced, but also electromagnetic interference (EMI) can be reduced.
  • EMI electromagnetic interference
  • Fig. 13 shows a detailed block diagram of the first embodiment of the timing control unit according to the present invention
  • Fig. 14 shows a detailed block diagram of the second embodiment of the timing control unit according to the present invention.
  • the timing controller 100 temporarily stores the LVDS receiver 110 for receiving LVDS data, which is an image data signal to be displayed, and temporarily stores the received LVDS data and performs data processing.
  • the data processor 120 outputs the data
  • the timing generator 130 generates the transmission clock and various timing control signals
  • the transmission clock signal is configured to include a transmission unit 140 for transmitting the transmission data embedded with the same signal size between the data signal.
  • the transmitter 140 receives the LVDS data signal processed by the data processor 120, demultiplexer (DEMUX) 141 for separating and outputting data to be transmitted to each column driver, and transmission data output from the demultiplexer.
  • DEMUX demultiplexer
  • a parallel-to-serial converting unit 142 for converting the?, And a clock signal generated by the timing generating unit and transmitting transmission data CED embedded at the same level between the data signals to each column driver 220. It is configured to include a drive unit 143.
  • the timing controller 100 transmits the transmission data including the data signal serialized by the parallel-serial converter to one of the panel drivers.
  • the transmission data CED is a signal in which a clock signal is embedded between data signals, and the level of the data signal is a level selected according to a data value of 1 bit, and the level of the embedded clock signal is the data signal. It is selected according to the value of data which is 1 bit as the level of.
  • each of the transmission data transmitted from the timing controller includes a clock signal embedded between the data signals, and the level of the inserted clock signal is the same as that of the data signal.
  • the source output activation signal SOE, the gate start pulse GSP, and the gate output activation signal generated by the timing generator 130 are provided.
  • the GOE and the gate clock signal GSC are transmitted to the row driver 210 of the panel driver to apply a gate signal to the display panel 300, and the clock signal CLK generated by the timing generator 130.
  • the gate start pulse GSP, the gate output activation signal GOE, and the gate start clock generated by the timing generator 130 Only the signal GSC and the gate clock signal GCLK are transmitted to the row driver 210, and timing information about the control signal generated by the timing generator 130, that is, the source output activation signal SOE, which is control data. Is included in the control data among the data signals DATA, so that the source output enable signal SOE, the clock signal CLK, and the data signal DATA are embedded at the same level, and transmit data SOE + CED: SOE + CLK + DATA. May be configured to be transmitted to the column driver 220. In this case, it is a matter of course that the timing information on the source output activation signal used by the timing generator 130 is connected to the data processor 120.
  • the data transmitted from the timing controller 100 to the column driver 220 may include only the clock signal CLK and the image data DATA to be displayed on the display panel 300.
  • it may further include a separate source output activation signal SOE for controlling the image data DATA and the column driver 220.
  • 15 to 18 show the first to fourth embodiments of the panel driver according to the present invention, respectively.
  • 15 and 17 illustrate a case in which the control signal SOE and the transmission data CED are separately transmitted from the timing controller, and FIGS. 15 and 17 illustrate that the control signal is a clock signal and a data signal in the timing controller. Indicates the case of transmission with (SOE + CED).
  • the panel driver 200 particularly refers to a column driver 220 that transmits image data to a display panel, and the column driver 220 receives the transmission data and receives a clock training signal.
  • the receiver 230 outputs data by sampling a received signal according to the received clock signal restored through the shift signal, a shift register 240 that sequentially shifts and outputs a shift start pulse, and a signal output from the shift register.
  • a data latch 250 for sequentially storing the data output from the receiver and outputting the data in parallel, and a digital to analog converter (DAC) 260 for converting the digital signal output from the data latch into an analog signal and outputting the analog signal; It is configured to include.
  • DAC digital to analog converter
  • the receiver 230 is a sampler 231 for sampling and outputting the data signal DATA from the CED signal transmitted through the signal line from the timing controller 100, and a clock recovery circuit by masking the data portion from the CED signal.
  • a data masking circuit 232 for transmitting to the clock signal; a clock recovery circuit 233 for extracting an embedded clock signal from the masked data to generate a received clock signal used for sampling the data signal; and data sampled by the sampler. It is configured to include a serial-to-parallel conversion unit 234 for converting to parallel data.
  • the shift register 240 sequentially shifts and outputs an input start pulse, and the data latch 250 outputs the data signal converted by the serial-parallel converter 234 to the output signal of the shift register 240.
  • the DAC 260 converts the signals output from the data latches into analog signals Y1, Y2, and YN, and supplies them to the display panel 300.
  • the receiver 230 receives a transmission data transmitted through a signal line from the timing controller, and sampler 231 for sampling and outputting a data signal DATA.
  • a clock recovery circuit 233 for generating a received clock signal used for sampling the data signal from the clock signal of the transmission data; and a frequency measuring circuit for measuring the frequency of the received transmission data and using the clock recovery circuit in the clock recovery circuit ( 235 and a serial-to-parallel converter 234 for converting the data sampled by the sampler into parallel data.
  • 19 to 22 show timing diagrams of data restoration using the protocol scheme proposed in the present invention.
  • the receiver 230 restores the multiphase clock signals having the same frequency as the CED signal input during the clock training period, and applies the phase clock signal to each of the restored polyphase clock signals. Data is sampled.
  • the received clock signal CK 0 having the same phase and frequency in synchronization with the rising edge of the CED signal input during the clock training period is restored, and the received clock signal CK 0 has the same frequency as the phase. Only a plurality of different receive clock signals CK 1 to CK N are generated.
  • the data is recognized as control data for controlling the column driver, and from the second data, image data Recognizing that, each control data or image data value is sampled at the rising edges of the received clock signals CK 0 to CK N restored during the clock training period and outputted to the display panel 300.
  • the order of each data can be distinguished according to which phase has been sampled by the received clock signal.
  • the receiver 230 restores a clock signal having a frequency faster than the clock signal input during the clock training period, and has a plurality of multiphases having the same frequency and different phases.
  • the clock signals are recovered to sample data with one or more clock signals.
  • the received clock signal CK 0 having the same phase as the faster frequency in synchronization with the rising edge of the data signal input during the clock training period is recovered, and the received clock signal CK 0 and the frequency are the same. Only the phases will generate multiple received clock signals CK 90 , CK 180 , and CK 270 .
  • Each control data or image data value is sampled and output to the display panel 300 at a rising edge or a falling edge which is a transition point of the received clock signals CK 0 to CK 270 restored during the clock training period.
  • a separate counter circuit is required to count the received clock signal used to sample the data to know the order of each data.
  • the present invention is a single level by forming the data signal and the clock signal embedded therein at the same level, which is different from the conventional multi-level transmission scheme in which the magnitudes of the data signal and the clock signal embedded therein are different from each other.
  • the level of the transmitted signal can be minimized, and the received clock signal can be generated in advance using the clock training signal, and the frequency component of the received clock signal is much smaller than the frequency component of the data actually transmitted. I can make it.
  • the signal level can be significantly lowered compared to the conventional multi-level transmission scheme, and the electromagnetic interference (EMI) of the entire display driving system can be reduced accordingly.
  • EMI electromagnetic interference
  • problems such as skew or relative jitter, which are generated by significantly reducing the number of signal lines, can be eliminated, thereby enabling stable operation at high speed. .

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

본 발명은 디스플레이 구동 시스템에 관한 것으로서, 보다 상세하게는 데이터 신호 사이에 동일한 크기를 갖는 클럭 신호를 임베딩하여 패널 구동부로 전송하는 타이밍 제어부와, 전송된 데이터 신호로부터 임베딩된 클럭 신호를 복원한 후 클럭 훈련 기간 동안 안정화된 클럭 신호를 사용하여 데이터를 샘플링함으로써 화상 데이터를 출력하는 패널 구동부가 구비되어, 데이터 전송 속도를 최대화함과 아울러 전송 신호의 레벨 및 임베딩되는 클럭 신호의 주파수를 최소화하면서 또한 임피던스 부정합과 전자기파 간섭(EMI)를 최소화할 수 있게 한 클럭 신호가 임베딩된 데이터 전송 방식을 사용하는 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템에 관한 것이다.

Description

클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템
본 발명은 디스플레이 구동 시스템에 관한 것으로서, 보다 상세하게는 데이터 신호 사이에 동일한 크기를 갖는 클럭 신호를 임베딩하여 패널 구동부로 전송하는 타이밍 제어부와, 전송된 데이터 신호로부터 임베딩된 클럭 신호를 복원한 후 클럭 훈련 기간 동안 안정화된 클럭 신호를 사용하여 데이터를 샘플링함으로써 화상 데이터를 출력하는 패널 구동부가 구비되어, 데이터 전송 속도를 최대화함과 아울러 전송 신호의 레벨 및 임베딩되는 클럭 신호의 주파수를 최소화하고, 또한 임피던스 부정합과 전자기파 간섭(EMI)를 최소화할 수 있게 한 클럭 신호가 임베딩된 데이터 전송 방식을 사용하는 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템에 관한 것이다.
근래에 디지털 가전기기 시장의 성장과 개인용 컴퓨터 및 개인 휴대 통신 단말기의 지속적인 보급 증가로 인하여, 이러한 기기들의 최종 출력 장치 중 하나인 디스플레이 장치들의 경량화와 저전력화가 요구되고, 이러한 요구들을 구현하기 위한 기술들이 지속적으로 제안되고 있다. 그에 따라 종래의 CRT(Cathode Ray Tube)를 대체하는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), OLED(Organic Electro-Luminescence Display) 등과 같은 평판 디스플레이 장치들이 개발되어 보급되고 있다.
이러한 평판 디스플레이 장치들은, 수신된 화상 데이터를 디스플레이 하는데 사용되는 패널을 구동하기 위해 화상 데이터를 처리하고 타이밍 제어 신호를 생성하는 타이밍 컨트롤러(Timing Controller)와, 이러한 타이밍 컨트롤러에서 전송되는 화상 데이터와 타이밍 제어 신호를 사용하여 패널을 구동하는 컬럼 구동부와 로우 구동부를 포함한다.
특히, 근래에는 대화면, 고해상도의 디스플레이가 요구됨에 따라 타이밍 컨트롤러에서 컬럼 구동부로의 고속 데이터 전송 기술이 요구되면서, 전자기파에 의해 유발되는 전자기파 간섭(EMI : Electro-Magnetic Interference) 등이 이러한 고속 데이터 전송 시에 발생함에 따라 데이터 전송 신호의 크기도 매우 작아지게 되었다.
그에 따라, 전자기파 간섭(EMI)을 적게 유발하면서도 고속으로 데이터를 전송할 수 있는 mini-LVDS(Low Voltage Differential Signaling) 방식과 RSDS(Reduced Swing Differential Signaling) 방식 등의 차동 신호 전송 방식의 이용이 증가하고 있다.
도 1은 종래의 mini-LVDS 방식에서 데이터 차동신호와 클럭 차동신호의 전송을 나타내는 도면이고, 도 2는 종래의 RSDS 방식에서 데이터 차동신호와 클럭 차동신호의 전송을 나타내는 도면이다.
도 1 및 도 2를 참조하면, 이와 같이 근래에 이용되는 mini-LVDS 방식이나 RSDS 방식들은 원하는 대역폭을 지원하기 위해 타이밍 컨트롤러(10)에 연결된 하나 이상의 데이터 차동 신호선과 그 데이터 신호에 동기된 별도의 클럭 차동 신호선을 구비하고, 이러한 데이터 신호선과 클럭 신호선을 각 컬럼 구동부(20)들이 공유하는 멀티 드롭 (Multi-Drop) 방식을 채택하고 있다.
이러한 멀티 드롭 방식은 해상도에 따른 출력 수, 즉, 컬럼 구동부의 개수에 상관없이 타이밍 컨트롤러를 이용할 수 있는 장점이 있으나, 각 컬럼 구동부들로 데이터 차동 신호와 클럭 차동 신호가 분리 공급되는 지점에서 발생되는 임피던스 부정합(Impedance Mismatch)으로 인하여 반사파에 의한 신호 왜곡이 발생하고, 전자기파 간섭(EMI)이 커지는 문제점을 갖고 있으며, 클럭 차동 신호에 걸리는 큰 부하로 인하여 동작 속도가 제한되는 문제점이 있었다.
또한, 이러한 멀티 드롭 방식에서의 문제점을 극복하기 위해, 데이터 차동 신호와 클럭 차동 신호들이 각 컬럼 구동부에 별도로 공급되는 PPDS (Point-to-Point Differential Signaling) 전송 방식이 제안되었다.
도 3은 종래의 PPDS 방식에서 독립적인 데이터 신호선을 통한 데이터 차동 신호의 전송을 나타내는 도면이고, 도 4는 종래의 PPDS 방식에서 변형된 체인 형태의 클록 차동 신호의 전송을 나타내는 도면이다.
도 3을 참조하면, PPDS는 타이밍 컨트롤러(10)와 하나의 컬럼 구동부(20) 사이에 독립적인 데이터 라인이 형성되어 데이터 차동 신호가 각 컬럼 구동부 마다 별도로 공급되므로, 상기 멀티 드롭 방식에서 발생 가능한 임피던스 부정합과, 전자기파 간섭(EMI), 및 클럭 차동 신호의 과부하 문제를 극복할 수 있게 된다.
이러한 PPDS는 고속의 클록 신호가 요구되는데, 도 3에 도시된 PPDS의 경우 클럭 차동 신호를 공유하는 형태로 구성되어 클럭 차동 신호의 부하가 매우 클 경우 동작 속도가 제한되었다. 그에 따라, 도 4에 도시된 바와 같이, 체인 형태로 각 컬럼 구동부(20)에 클록신호를 공급하는 방식이 이용되는데, 이 경우 각 컬럼 구동부 사이에서 발생되는 클록의 딜레이에 의해 데이터 샘플링이 제대로 이루어지지 않는 문제점이 있었다.
또한, 이러한 PPDS 전송 방식은 디스플레이 장치가 대형화되고, 고해상도를 추구함에 따라 컬럼 구동부의 개수가 증가하게 되면서, 데이터 및 클럭 신호선의 개수가 동일한 비율로 증가하게 되어 전체 신호선의 연결이 복잡해지고 비용 상승의 원인이 되는 문제점이 있었다.
도 5는 개선된 인트라 패널 인터페이스(AiPi : Advanced Intra-Panel Interface) 전송 방식을 나타내는 도면이다.
도 5을 참조하면, 데이터와 클럭 신호가 멀티 레벨로 구별되며, 타이밍 컨트롤러에서 이와 같이 구별된 클럭 신호가 임베딩된 데이터 차동신호를 독립된 각 신호선에 의해 컬럼 구동부로 전송함으로써, 신호선의 개수를 현저히 줄이고, 전자기파 간섭(EMI)을 줄이며, 신호선의 개수가 감소함에 반하여 패널의 동작 속도와 해상도는 증가함으로 인해 고속 신호 전달 과정에서 데이터와 클럭 신호 사이에 발생하는 스큐(skew)나 상대 지터(jitter) 등의 문제점을 해결하기 위한 개선된 인트라 패널 인터페이스가 근래에 제안되었다.
상술한 바와 같이, 타이밍 컨트롤러에서 컬럼 구동부로의 고속 데이터 전송을 위한, 종래의 mini-LVDS 및 RSDS 등의 멀티 드롭 전송 방식은 임피던스 부정합 및 클럭 차동 신호를 전송하는 신호선의 과부하가 발생하게 되는 문제점이 있었고, 종래의 PPDS 전송 방식은 멀티 드롭 방식의 문제점을 개선하고자 각 컬럼 구동부에 연결되는 데이터 차동 신호와 클럭 차동 신호들을 별도로 공급하는 형태를 취하지만, 디스플레이 장치가 대화면, 고해상도가 되어 감에 따라 멀티 드롭 방식에 비해 신호선의 개수가 증가하여 타이밍 컨트롤러와 컬럼 구동부 사이를 연결하는 신호선의 복잡도가 증가하고 비용이 상승되는 문제점이 있었다.
또한, 근래의 AiPi 전송 방식은 데이터에 클럭 신호를 임베딩하여 전송하여 신호선의 개수를 줄이며 전송선로에서의 데이터와 클럭 신호 사이의 스큐 문제를 해결할 수 있으나, 임베딩된 클럭 신호를 데이터 신호보다 큰 레벨이나 작은 레벨로 이루어진 멀티 레벨의 신호를 전송하므로, 전송 신호의 레벨을 최소화시킬 수 없게 되며 전자기파 간섭(EMI)의 감소효율이 미미하게 되는 문제점이 있었다.
이와 같이 최근의 타이밍 컨트롤러와 컬럼 구동부 사이의 고속 데이터 전송을 위한 인터페이스 경향은 데이터 차동 신호와 클럭 차동 신호를 전송하는 신호선의 개수를 줄이고 전자파 간섭(EMI)을 최소화하는 것이며, 이와 더불어 신호선 사이의 스큐, 상대 지터 등의 문제를 해결할 수 있는 새로운 인터페이스가 요구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 타이밍 컨트롤러에서 데이터 신호 사이에 동일한 크기를 갖는 클럭 신호를 임베딩하여 독립된 데이터 신호선을 통해 단일 레벨 신호의 형태로 각 컬럼 구동부에 공급하고, 각 컬럼 구동부에서 클럭 신호를 복원하여 데이터를 샘플링한 후 패널에 화상 데이터를 출력함으로써 데이터 전송 속도를 최대화하면서 전송 신호 레벨 및 임베딩되는 클럭 신호의 주파수를 최소화할 수 있는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템을 제공함에 있다.
그에 따라, 종래에 데이터 및 클럭 신호의 멀티 드롭 방식으로 인하여 발생되었던 임피던스 부정합과 전자기파 간섭(EMI)을 최소화 할 수 있고, 신호선의 개수를 감소시키며, 신호선 사이의 스큐나 상대 지터 등의 문제를 해결할 수 있는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템을 제공함에 있다.
상기 과제를 이루기 위한 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템은, 데이터 신호를 수신하는 LVDS 수신부와, 데이터 신호를 일시 저장하고 데이터 처리하여 출력하는 데이터 처리부와, 클럭 및 각종 제어 신호를 생성하는 타이밍 생성부와, 상기 데이터 신호에 클럭 신호를 임베딩하여 전송하는 송신부가 구비된 타이밍 제어부; 및 디스플레이 패널에 게이트 신호를 순차 주사하는 로우 구동부와, 신호선을 통해 상기 송신부에서 전송된 신호를 수신하여 디스플레이 패널로 공급하는 컬럼 구동부가 구비된 패널 구동부를 포함하는 디스플레이 구동 시스템에 있어서, 타이밍 제어부는, 상기 데이터 신호 사이에 상기 클럭 신호를 동일한 크기로 임베딩하여 단일 레벨의 전송 데이터로 변환하여 출력하는 구동부가 상기 송신부에 포함되는 것을 특징으로 한다.
또한 본 발명의 상기 컬럼 구동부는, 상기 데이터 신호보다 전송 속도가 낮은 임베딩된 클럭 신호를 복원하여 데이터 샘플링을 위한 수신 클럭 신호를 생성하는 클럭 복원 회로가 구비되고, 상기 수신 클럭 신호의 천이 시점(라이징 에지 또는 폴링 에지)에서 상기 전송 데이터에 있는 컨트롤 데이터와 데이터 신호를 샘플링하여 출력하는 수신부를 포함하는 것을 특징으로 한다.
본 발명은 데이터 신호와 그에 임베딩되는 클럭 신호를 동일 레벨로 형성하여 단일 레벨 신호만을 이용함으로써, 전송하고 복원하는 신호의 레벨을 최소화할 수 있고, 클럭 훈련 신호를 이용하여 복원된 수신 클럭 신호를 안정화시킬 수 있고, 그에 따라, 전송 신호의 레벨 및 임베딩하는 클럭 신호의 주파수를 현저히 낮출 수 있고, 전체 디스플레이 구동시스템의 전자파 간섭(EMI)을 줄일 수 있는 장점이 있다.
또한, 본 발명은 데이터 신호와 클럭 신호가 분리된 경우에 발생하는 스큐(skew)나 상대 지터(jitter)등의 문제도 없앨 수 있어 고속에서도 안정된 동작을 수행할 수 있는 장점이 있다.
도 1은 종래 LVDS 방식에서 데이터 차동신호와 클럭 차동신호의 전송을 나타내는 구성도이다.
도 2는 종래 RSDS 방식에서 데이터 차동신호와 클럭 차동신호의 전송을 나타내는 구성도이다.
도 3은 종래 PPDS 방식에서 독립적인 데이터 신호선을 통한 데이터 차동신호의 전송을 나타내는 구성도이다.
도 4는 종래 PPDS 방식에서 변형된 체인 형태의 클럭 차동신호의 전송을 나타내는 구성도이다.
도 5는 종래 AiPi 전송 방식을 나타내는 구성도이다.
도 6은 본 발명에 따른 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템의 구성도이다.
도 7은 본 발명에 따라 클럭 신호와 데이터 신호가 단일 레벨 신호로 이루어진 전송 데이터를 단일 신호선으로 전송하는 것을 나타내는 개략도이다.
도 8은 본 발명에 따라 클럭 훈련 구간에서의 클럭 신호가 데이터 신호 사이에 임베딩된 단일 레벨 신호의 예시도이다.
도 9는 본 발명에 따라 데이터 전송 구간에서의 클럭 신호가 데이터 신호 사이에 임베딩된 단일 레벨 신호의 예시도이다.
도 10은 본 발명에 따라 데이터 전송 구간에서의 클럭 신호가 데이터 신호 사이에 임베딩된 단일 레벨 신호의 또 다른 예시도이다.
도 11은 본 발명에 따라 클럭 신호가 데이터 신호 사이에 임베딩된 단일 레벨 신호의 프로토콜 방식을 나타내는 예시도이다.
도 12는 본 발명에 따라 클럭 신호가 데이터 신호 사이에 임베딩된 단일 레벨 신호의 프로토콜 방식을 나타내는 또 다른 예시도이다.
도 13은 본 발명에 따른 타이밍 컨트롤러의 제1실시예의 구성도이다.
도 14는 본 발명에 따른 타이밍 컨트롤러의 제2실시예의 구성도이다.
도 15는 본 발명에 따른 패널 구동부의 제1실시예의 구성도이다.
도 16은 본 발명에 따른 패널 구동부의 제2실시예의 구성도이다.
도 17은 본 발명에 따른 패널 구동부의 제3실시예의 구성도이다.
도 18은 본 발명에 따른 패널 구동부의 제4실시예의 구성도이다.
도 19 내지 도 22는 본 발명에 따른 단일 레벨 신호의 프로토콜 방식을 이용한 데이터 복원 타이밍도이다.
이하에서는 본 발명의 구체적인 실시예를 도면을 참조하여 상세히 설명하도록 한다.
도 6은 본 발명에 따른 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템의 구성도이며, 도 7은 본 발명에 따라 클럭 신호와 데이터 신호가 단일 레벨 신호로 이루어진 전송 데이터를 단일 신호선으로 전송하는 것을 나타내는 개념도이다.
도 6 및 도 7을 참조하면, 본 발명의 일 실시예에 따른 단일 레벨 신호를 이용한 디스플레이 구동 시스템은, LVDS 데이터 신호를 수신하고 클럭 신호를 상기 데이터 신호 사이에 동일한 크기로 임베딩하여 단일 레벨의 전송 데이터로 전송하는 타이밍 제어부(100)와, 상기 전송 데이터를 수신하고 클럭 훈련 기간 동안 복원한 수신 클럭 신호를 이용하여 클럭 신호와 데이터 신호를 구별하고 샘플링하여 디스플레이 패널(300)로 전송하는 패널 구동부(200)를 포함하여 구성된다.
이때, 상기 패널 구동부(200)는 디스플레이 패널(300)에 게이트 신호(G1 내지 GM)를 순차 주사하는 로우 구동부(210)와, 디스플레이하고자 하는 소스 신호(S1 내지 SN)를 공급하는 컬럼 구동부(220)로 구성된다.
그에 따라, 상기 타이밍 제어부(100)는 하나의 신호선을 이용하여 상기 데이터 신호 사이에 클럭 신호가 동일한 레벨로 임베딩된 하나의 차동 쌍(Differential pair)인 CED (Clock Embedded Data) 신호만을 패널 구동부(200)의 컬럼 구동부(220)로 전송하게 된다.
타이밍 제어부(100)는 데이터를 전송하기 전에 먼저 클럭 신호만으로 구성된 전송 데이터(CED 신호)를 전송함으로써 클럭 훈련을 시작하게 되고, 클럭 신호가 안정화되었음을 알리는 LOCK0 신호를 패널 구동부(200)에 전송한다. 패널 구동부(200) 내의 컬럼 구동부(220)는 타이밍 제어부(100) 또는 다른 컬럼 구동부(220)로부터 입력받은 LOCK 신호가 “H” 상태(논리 하이상태)가 된 후 클럭 훈련 기간 동안 전송되는 CED 신호에 따라 데이터 샘플링에 사용할 수신 클럭 신호를 복원하게 되며, 수신 클럭 신호가 안정화되면 LOCK 신호(LOCK1 ~ LOCKN)는 “H” 상태를 출력하게 된다. 즉, 상기 컬럼 구동부는 상기 타이밍 제어부로부터 클럭신호가 안정화되었음을 알리는 LOCK 신호(LOCK0)가 “H” 상태가 되었음을 입력받은 후 수신 클럭 신호가 안정화되면 LOCK 신호(LOCK1~LOCKN-1)를 “H” 상태로 하여 다음 컬럼 구동부로 순차 출력하게 된다.
최종적으로 패널 구동부(200)로부터 “H”상태의 LOCKN 신호를 입력받은 타이밍 제어부(100)는 클럭 훈련을 끝내고 클럭 신호가 임베딩된 데이터 신호 전송을 시작한다. 만약 데이터 전송 중에 LOCKN 신호가 “L” 상태(논리 로우상태)로 변하면 타이밍 제어부(100)는 즉시 클럭 훈련을 시작하여 LOCKN 신호가 “H” 상태가 될 때까지 지속하게 된다. 또한, 타이밍 제어부(100)는 LOCKN 신호가 “H” 상태가 된 이후에는 필요에 따라 데이터 전송을 중단하고 클럭 훈련을 시작할 수 있다.
도 8은 본 발명에 따라 클럭 훈련 구간에서의 클럭 신호가 데이터 신호 사이에 임베딩된 단일 레벨 신호의 예시도이고, 도 9 및 도 10은 본 발명에 따라 클럭 신호가 데이터 신호 사이에 임베딩된 단일 레벨 CED 신호의 예시도이고, 도 11 및 도 12는 본 발명에 따라 클럭 신호가 데이터 신호 사이에 임베딩된 단일 레벨 CED 신호의 프로토콜 방식을 나타내는 예시도이다.
도 8 및 도 9를 참조하면, 전송 데이터는 타이밍 제어부(100)와 컬럼 구동부(220) 사이의 인터페이스에 사용될 수 있는 시그널링으로서, 데이터 신호들 사이에 동일한 레벨의 클럭 신호를 삽입하고, 삽입된 클럭 신호의 천이 시점 중 라이징 에지를 나타내기 위해 데이터와 클럭 신호 사이에 더미(dummy) 신호를 삽입하여 구성된다. 이때, 더미 신호와 클럭 신호는 도 10과 같이 회로 설계를 용이하게 하기 위해 신호의 폭을 더 넓게 가변 할 수도 있다.
상기 데이터 신호들 사이에 임베딩된 클럭 신호의 주파수는 데이터의 주파수보다 현저히 낮기 때문에 상기 패널 구동부(200)에서는 지연 동기 루프(DLL : Delay Locked Loop) 또는 위상 동기 루프(PLL : Phase Locked Loop)를 이용한 클럭 복원 회로(Clock Recovery)(233)를 사용하여 데이터 샘플링용 클럭 신호를 생성하게 된다.
컬럼 구동부는 상기 클럭 신호의 라이징 에지를 나타내기 위해 더미신호가 삽입된 시그널링 방식의 클럭신호와 더미신호를 데이터 신호와 구별할 수가 없다. 따라서, 전송 초기에 클럭 훈련 기간 동안 상기 타이밍 제어부(100)에 구비된 송신부(140)에서는 도 11 및 도 12에 도시된 바와 같이 클럭 훈련용 신호를 전송하게 된다.
그에 따라 상기 패널 구동부에 구비된 컬럼 구동부(220)에서는 이러한 클럭 훈련용 신호를 이용하여 클럭 복원 회로(233)를 통해 수신 클럭 신호를 생성하게 된다. 이때, 상기 수신 클럭 신호는 데이터의 전송률보다 낮은 전송률의 다위상 클럭 신호로 구성될 수 있으며, 또한, 데이터와 동일한 주파수를 갖는 다위상 클럭 신호로 구성될 수도 있다.
상기 컬럼 구동부의 수신부(230)에서는 클럭 훈련 기간 동안 안정화된 수신 클럭 신호를 사용하여 클럭 훈련 기간 이후에 전송되는 데이터를 샘플링하게 된다. 즉, 클럭 훈련 기간 이후 전송되는 첫 번째 데이터에서 클럭 신호 이후에 전송되는 첫 번째 비트의 값이 “0”이면 컨트롤 데이터로 인식되고, 두 번째 데이터부터는 화상 데이터가 입력됨을 인식하게 된다. 클럭 훈련 기간 중에는 해당 위치의 값이 항상 “1”이므로 수신부는 클럭 훈련 기간이 끝나지 않았음을 인식하게 된다.
이때, 상기 패널 구동부(200)는 상기 타이밍 제어부(100)에서 생성된 소스 출력 활성화(SOE), 게이트 스타트 펄스(GSP), 게이트 출력 활성화(GOE) 및 게이트 스타트 클럭(GSC) 신호 등을 공급받고, 상기 컬럼 구동부(220)는 화상 데이터를 나타내는 데이터 신호(DATA)와 그 클럭 신호(CLK)를 복원하여, 소스 출력 활성화 신호에 맞추어 상기 게이트 스타트 펄스에 의해 선택된 디스플레이 패널(300)의 라인에 데이터 신호를 표출하게 된다.
상기 컬럼 구동부(220)는 클럭 훈련 신호를 통해 상기 타이밍 제어부(100)에서 단일 레벨 신호로 전송되는 전송 데이터로부터 수신 클럭 신호를 복원하여 각 데이터 신호를 출력하게 된다. 그에 따라, 타이밍 제어부에서 컬럼 구동부로 데이터를 전송하는 신호선의 개수를 감소시킬 뿐만 아니라, 전자파 간섭(EMI)도 감소시킬 수 있게 된다.
도 13은 본 발명에 따른 타이밍 제어부의 제1실시예의 상세 구성도를 나타내고, 도 14는 본 발명에 따른 타이밍 제어부의 제2실시예의 상세 구성도를 나타낸다.
도 13 및 도 14를 참조하면, 상기 타이밍 제어부(100)는 디스플레이 하고자 하는 화상 데이터 신호인 LVDS 데이터를 수신하는 LVDS 수신부(110)와, 상기 수신된 LVDS 데이터를 일시 저장하고 데이터 처리를 수행한 후 출력하는 데이터 처리부(120)와, 송신 클럭 및 각종 타이밍 제어 신호를 생성하는 타이밍 생성부(130), 및 상기 데이터 처리부에서 출력되는 데이터 신호와 상기 타이밍 생성부에서 출력되는 송신 클럭 신호를 입력받아 상기 송신 클럭 신호가 데이터 신호 사이에 동일한 신호 크기로 임베딩된 전송 데이터를 송신하는 송신부(140)를 포함하여 구성된다.
이때, 상기 송신부(140)는 상기 데이터 처리부(120)에서 처리된 LVDS 데이터 신호를 수신하여 각 컬럼 구동부로 전송할 데이터를 분리하여 출력하는 디멀티플렉서(DEMUX)(141)와, 상기 디멀티플렉서에서 출력되는 전송 데이터를 변환하는 병렬-직렬 변환부(142), 및 상기 타이밍 생성부에서 생성된 클럭 신호를 수신하고 상기 데이터 신호 사이에 동일한 레벨로 임베딩된 전송 데이터(CED)를 각 컬럼 구동부(220)로 전송하는 구동부(143)를 포함하여 구성된다. 이때, 상기 타이밍 제어부(100)는 상기 병렬-직렬 변환부에서 직렬화된 데이터 신호를 포함하는 전송 데이터를 복수의 패널 구동부 중 어느 하나의 패널 구동부로 전달하게 된다.
이때, 상기 전송 데이터(CED)는 데이터 신호 사이에 클럭 신호가 임베딩된 신호이며, 상기 데이터 신호의 레벨은 1비트인 데이터의 값에 따라 선택된 레벨이고, 상기 임베딩된 클럭 신호의 레벨은 상기 데이터 신호의 레벨과 동일하게 1비트인 데이터의 값에 따라 선택된다.
따라서, 상기 타이밍 제어부에서 전송되는 전송 데이터 각각은 상기 데이터 신호 사이에 임베딩된 클럭 신호를 포함하며, 상기 삽입된 클럭 신호의 레벨은 상기 데이터 신호가 가질 수 있는 레벨과 동일하게 된다.
도 13에 도시된 바와 같이, 상기 타이밍 제어부(100)의 제1실시예에서는 상기 타이밍 생성부(130)에서 생성된 소스 출력 활성화 신호(SOE)와, 게이트 스타트 펄스(GSP), 게이트 출력 활성화 신호(GOE) 및 게이트 클럭 신호(GSC)는 상기 패널 구동부의 로우 구동부(210)로 전송되어 디스플레이 패널(300)에 게이트 신호를 인가하고, 상기 타이밍 생성부(130)에서 생성된 클럭 신호(CLK)는 상기 LVDS 수신부(110)에서 수신한 데이터 신호와 함께 송신부(140)로 전송되어 상기 데이터 신호와 동일한 레벨로 임베딩된 전송 데이터(CED : CLK + DATA)가 되어 패널 구동부의 컬럼 구동부(220)로 전송하도록 구성된다.
또한, 도 14에 도시된 바와 같이, 상기 타이밍 제어부(100)의 제2실시예에서는 상기 타이밍 생성부(130)에서 생성된 게이트 스타트 펄스(GSP), 게이트 출력 활성화 신호(GOE), 게이트 스타트 클럭신호(GSC) 및 게이트 클럭 신호(GCLK)만이 상기 로우 구동부(210)로 전송되고, 상기 타이밍 생성부(130)에서 생성된 제어신호, 즉 컨트롤 데이터인 소스 출력 활성화 신호(SOE)에 대한 타이밍 정보가 데이터 신호(DATA) 중 컨트롤 데이터에 포함되어, 소스 출력 활성화 신호(SOE), 클럭신호(CLK) 및 데이터 신호(DATA)는 동일한 레벨로 임베딩된 전송 데이터(SOE+CED : SOE+CLK+DATA)가 되어 상기 컬럼 구동부(220)에 전송되도록 구성될 수도 있다. 이 경우 타이밍 생성부(130)에서 사용하는 소스 출력 활성화 신호에 대한 타이밍 정보가 상기 데이터 처리부(120)로 전송하도록 연결되어야 함은 물론이다.
따라서, 상기 타이밍 제어부(100)에서 컬럼 구동부(220)로 전송되는 데이터는 클럭 신호(CLK)와 디스플레이 패널(300)에 표시될 화상 데이터(DATA)만을 포함할 수도 있고, 클럭 신호(CLK)와 함께 화상 데이터(DATA) 및 상기 컬럼 구동부(220)를 제어하는 별도의 소스 출력 활성화신호(SOE)를 더 포함할 수도 있다.
도 15 내지 도 18은 본 발명에 따른 패널 구동부의 제1실시예 내지 제4실시예를 각각 나타낸다. 이때, 도 15 및 도 17은 상기 타이밍 컨트롤러에서 제어신호(SOE)와 전송 데이터(CED)가 분리되어 전송되는 경우를 나타내고, 도 15 및 도 17은 상기 타이밍 컨트롤러에서 제어신호가 클럭 신호 및 데이터 신호(SOE+CED)와 함께 전송되는 경우를 나타낸다.
도 15 및 도 16을 참조하면, 상기 패널 구동부(200)는 특히 디스플레이 패널에 화상 데이터를 전송하는 컬럼 구동부(220)를 지칭하며, 상기 컬럼 구동부(220)는 상기 전송 데이터를 수신하고 클럭 훈련 신호를 통해 복원된 수신 클럭 신호에 따라 수신 신호를 샘플링하여 데이터를 출력하는 수신부(230)와, 쉬프트 스타트 펄스를 순차적으로 쉬프트하여 출력하는 쉬프트 레지스터(240)와, 상기 쉬프트 레지스터에서 출력되는 신호에 따라 상기 수신부에서 출력된 데이터를 순차적으로 저장한 후 병렬로 출력하는 데이터 래치(250), 및 상기 데이터 래치에서 출력되는 디지털 신호를 아날로그 신호로 변환하여 출력하는 DAC(Digital to Analog Converter)(260)를 포함하여 구성된다.
이때, 상기 수신부(230)는 상기 타이밍 제어부(100)에서 신호선을 통하여 전송된 CED 신호로부터 데이터 신호(DATA)를 샘플링하여 출력하는 샘플러(231)와, CED 신호에서 데이터 부분을 마스킹하여 클럭 복원 회로에 전달하는 데이터 마스킹 회로(232)와, 상기 마스킹된 데이터로부터 임베딩된 클럭 신호를 추출하여 데이터 신호의 샘플링에 이용되는 수신 클럭 신호를 생성하는 클럭 복원 회로(233)와, 상기 샘플러에서 샘플링된 데이터를 병렬 데이터로 변환하는 직렬-병렬 변환부(234)를 포함하여 구성된다.
상기 쉬프트 레지스터(240)는 입력되는 스타트펄스를 순차적으로 쉬프트하여 출력하며, 상기 데이터 래치(250)는 상기 직렬-병렬 변환부(234)에서 변환된 데이터 신호를 상기 쉬프트 레지스터(240)의 출력 신호에 따라 순차적으로 저장한 후 병렬로 출력하며, 상기 DAC(260)는 상기 데이터 래치에서 출력되는 신호를 아날로그 신호(Y1, Y2, 내지 YN)로 변환하여 디스플레이 패널(300)에 공급한다.
또한, 도 17 및 도 18을 참조하면, 상기 수신부(230)는 상기 타이밍 컨트롤러에서 신호선을 통하여 전송된 전송 데이터를 수신하고 데이터 신호(DATA)를 샘플링하여 출력하는 샘플러(231)와, 상기 수신한 전송 데이터의 클럭 신호에서 데이터 신호의 샘플링에 이용되는 수신 클럭 신호를 생성하는 클럭 복원 회로(233)와, 수신한 전송 데이터의 주파수를 측정하여 상기 클럭 복원 회로에서의 클럭 복원에 이용하는 주파수 측정 회로(235)와, 상기 샘플러에서 샘플링된 데이터를 병렬 데이터로 변환하는 직렬-병렬 변환부(234)를 포함하여 구성될 수도 있다.
도 19 내지 도 22는 본 발명에서 제안된 프로토콜 방식을 이용한 데이터 복원의 타이밍도를 나타낸다.
도 19 및 도 20을 참조하면, 상기 수신부(230)에서 클럭 훈련 기간 동안 입력되는 CED 신호와 동일한 주파수의 다위상 클럭 신호들을 복원하고, 이와 같이 복원된 다위상 클럭 신호들 각각의 위상 클럭 신호에 의해 데이터를 샘플링하게 된다.
따라서, 상기 클럭 훈련 기간 동안 입력되는 CED 신호의 라이징 에지에 동기되어 그와 동일한 위상과 주파수를 갖는 수신 클럭 신호(CK0)가 복원되고, 이러한 수신 클럭 신호(CK0)와 주파수는 동일하고 위상만이 상이한 다수개의 수신 클럭 신호(CK1 내지 CKN)를 생성하게 된다.
또한, 상기 클럭 훈련 기간 이후에 전송되는 CED 신호의 첫 번째 데이터의 클럭 신호 이후의 첫 번째 비트값이 “0”이면 그 데이터는 컬럼 구동부를 제어하는 컨트롤 데이터로 인식하고, 두 번째 데이터부터는 화상데이터로 인식하면서, 상기 클럭 훈련 기간 동안 복원된 수신 클럭 신호(CK0 내지 CKN)의 라이징 에지에서 각 컨트롤 데이터 또는 화상 데이터 값을 샘플링 하여 디스플레이 패널(300)로 출력하게 된다.
그에 따라, 각각의 데이터의 순서는 어느 위상을 갖는 수신 클럭 신호에 의해 샘플링 되었는가에 따라 구별할 수 있게 된다.
또한, 도 21 및 도 22를 참조하면, 상기 수신부(230)에서 클럭 훈련 기간 동안 입력되는 클럭 신호보다 빠른 주파수를 갖는 클럭 신호를 복원하고, 그와 동일한 주파수를 갖으면서 위상이 상이한 다수의 다위상 클럭 신호들을 복원하여, 그 중 하나 이상의 클럭 신호로써 데이터를 샘플링하게 된다.
따라서, 상기 클럭 훈련 기간 동안 입력되는 데이터 신호의 라이징 에지에 동기되어 그 보다 빠른 주파수와 동일한 위상을 갖는 수신 클럭 신호(CK0)가 복원되고, 이러한 수신 클럭 신호(CK0)와 주파수는 동일하고 위상만이 상이한 다수개의 수신 클럭 신호(CK90, CK180, 및 CK270)를 생성하게 된다.
그리고, 상기 클럭 훈련 기간 동안 복원된 수신 클럭 신호(CK0 내지 CK270)의 천이 시점인 라이징 에지 또는 폴링 에지에서 각 컨트롤 데이터 또는 화상 데이터 값을 샘플링 하여 디스플레이 패널(300)로 출력하게 된다. 이 경우에는 각각의 데이터의 순서를 알기 위해 데이터를 샘플링함에 이용되는 수신 클럭 신호를 카운트하는 별도의 카운터 회로가 요구된다.
이와 같이, 본 발명은 데이터 신호와 그에 임베딩되는 클럭 신호의 크기를 상이하게 하는 종래의 멀티 레벨(Multi-level) 전송 방식을 벗어나, 데이터 신호와 그에 임베딩되는 클럭 신호를 동일 레벨로 형성하여 단일 레벨 신호만을 이용함으로써, 전송하는 신호의 레벨을 최소화할 수 있고, 클럭 훈련 신호를 이용하여 미리 수신 클럭 신호를 생성할 수 있으며, 상기 수신 클럭 신호의 주파수 성분은 실제 전송되는 데이터의 주파수 성분보다 매우 작게 만들 수 있게 된다.
그에 따라, 종래의 멀티 레벨 전송 방식에 비하여 신호 레벨을 현저히 낮출 수 있으며, 그만큼 전체 디스플레이 구동시스템의 전자파 간섭(EMI)을 줄일 수 있게 된다. 또한, 상기 데이터 신호와 클럭 신호가 분리된 경우에 비해 신호선의 개수를 현저히 줄이면서 발생하는 스큐(skew)나 상대 지터(jitter)등의 문제도 없앨 수 있어 고속에서도 안정된 동작을 수행할 수 있게 된다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims (19)

  1. 데이터 신호를 수신하는 LVDS 수신부와, 데이터 신호를 일시 저장하고 데이터 처리하여 출력하는 데이터 처리부와, 클럭 신호 및 타이밍 제어신호를 생성하는 타이밍 생성부와, 상기 데이터 신호를 전송하는 송신부가 구비된 타이밍 제어부; 및 디스플레이 패널에 게이트 신호를 순차 주사하는 로우 구동부와, 신호선을 통해 상기 송신부에서 전송된 신호를 수신하여 디스플레이 패널로 공급하는 컬럼 구동부가 구비된 패널 구동부를 포함하는 디스플레이 구동 시스템에 있어서,
    상기 타이밍 제어부는,
    상기 데이터 신호 사이에 상기 클럭 신호를 동일한 크기로 임베딩하여 단일 레벨의 전송 데이터로 변환하여 출력하는 구동부가 상기 송신부에 더 포함되는 것을 특징으로 하는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템.
  2. 제1항에 있어서,
    상기 전송 데이터에서 데이터 신호 사이에 임베딩된 클럭 신호의 레벨은 상기 데이터 신호가 가질 수 있는 레벨과 동일한 것을 특징으로 하는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템.
  3. 제2항에 있어서,
    상기 타이밍 제어부는 상기 데이터 신호 사이에 임베딩된 클럭 신호의 라이징 에지를 나타내기 위해, 데이터 신호와 클럭 신호 사이에 더미신호를 삽입한 것을 특징으로 하는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템.
  4. 제3항에 있어서,
    상기 더미신호와 클럭 신호는 신호의 폭을 가변할 수 있는 것을 특징으로 하는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템.
  5. 제3항에 있어서,
    상기 전송 데이터는 상기 데이터 신호에 상기 타이밍 생성부에서 생성된 클럭신호와 소스 출력 활성화 신호 등의 제어신호가 동일한 레벨로 임베딩되어 상기 컬럼 구동부로 전송되는 것을 특징으로 하는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템.
  6. 제1항에 있어서,
    상기 타이밍 제어부는 데이터를 전송하기 전에 먼저 클럭 신호만으로 구성된 전송 데이터를 전송함에 있어서 클럭 신호가 안정화 되었음을 알리는 LOCK 신호를 컬럼 구동부에 전송하도록 구성되는 것을 특징으로 하는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템.
  7. 제6항에 있어서,
    상기 각 컬럼 구동부는 상기 타이밍 제어부로부터 클럭 신호가 안정화 되었음을 알리는 LOCK 신호(LOCK0)가 "H"상태가 되었음을 입력받은 후 수신 클럭 신호가 안정화되면 LOCK 신호(LOCK1~LOCKN-1)를 “H”상태로 다음 컬럼 구동부로 순차 출력하고, 마지막 컬럼 구동부는 LOCKN 신호의 “H”상태를 상기 타이밍 제어부로 출력하며, 그에 따라 상기 타이밍 제어부는 클럭 훈련을 종료하고 클럭 신호가 임베딩된 데이터 신호 전송을 시작하도록 구성된 것을 특징으로 하는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템.
  8. 제7항에 있어서,
    상기 타이밍 제어부는 데이터 전송 중 상기 LOCKN 신호가 “L”상태로 변하면, 상기 LOCKN 신호가 “H”상태가 될 때가지 다시 클럭 훈련을 실행하도록 구성되는 것을 특징으로 하는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 패널 구동부는,
    상기 데이터 신호보다 전송 속도가 낮으며 데이터 신호 사이에 임베딩된 클럭 신호를 복원하여 데이터 샘플링을 위한 수신 클럭 신호를 생성하는 클럭 복원 회로가 구비되고, 상기 수신 클럭 신호의 천이 시점(라이징 에지 또는 폴링 에지)에서 상기 전송 데이터에 있는 컨트롤 데이터와 화상 데이터 신호를 샘플링하여 출력하는 수신부를 더 포함하는 것을 특징으로 하는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템.
  10. 제9항에 있어서,
    상기 전송 데이터의 주파수를 측정하여 상기 클럭 복원 회로에서의 클럭 복원에 이용하는 주파수 측정 회로가 더 포함된 것을 특징으로 하는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템.
  11. 제9항에 있어서,
    상기 클럭 복원 회로는 위상 동기 루프를 이용하여 구성되는 것을 특징으로 하는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템.
  12. 제9항에 있어서,
    상기 클럭 복원 회로는 지연 동기 루프를 이용하여 구성되는 것을 특징으로 하는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템.
  13. 제9항에 있어서,
    상기 클럭 복원 회로는 상기 송신부에서 전송되는 클럭 훈련용 신호를 이용하여 수신 클럭 신호를 생성하는 것을 특징으로 하는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템.
  14. 제13항에 있어서,
    상기 수신 클럭 신호는 데이터와 동일한 주파수를 갖는 다위상 클럭 신호로 구성되는 것을 특징으로 하는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템.
  15. 제14항에 있어서,
    상기 수신부는 클럭 훈련 기간 동안 안정화된 수신 클럭 신호를 사용하여, 클럭 훈련 기간 이후 전송되는 첫 번째 데이터의 클럭 신호 이후에 전송되는 첫 번째 비트의 값이 “0”이면 컨트롤 데이터로 인식하고, 두 번째 데이터부터는 화상 데이터로 인식하여 수신되는 신호를 각각 구분하면서 데이터를 샘플링하는 것을 특징으로 하는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템.
  16. 제14항에 있어서,
    상기 수신 클럭 신호는 클럭 훈련 기간 동안 입력되는 신호의 라이징 에지에 동기되어 그와 동일한 위상과 주파수를 갖는 수신 클럭 신호(CK0)를 복원하고, 이러한 수신 클럭 신호(CK0)와 주파수는 동일하고 위상만이 상이한 다수개의 수신 클럭 신호(CK1 내지 CKN)를 생성하는 것을 특징으로 하는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템.
  17. 제13항에 있어서,
    상기 수신 클럭 신호는 데이터 전송률보다 낮은 다위상 클럭 신호로 구성되는 것을 특징으로 하는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템.
  18. 제17항에 있어서,
    상기 수신 클럭 신호는 클럭 훈련 기간 동안 입력되는 신호의 라이징 에지에 동기되어 그보다 빠른 주파수와 동일한 위상을 갖는 수신 클럭 신호(CK0)를 복원하고, 이러한 수신 클럭 신호(CK0)와 주파수는 동일하고 위상만이 상이한 다수개의 수신 클럭 신호(CK90, CK180, 및 CK270)를 생성하는 것을 특징으로 하는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템.
  19. 제17항에 있어서,
    상기 수신 클럭 신호에 의해 샘플링되는 데이터의 순서를 알기 위해, 각 데이터를 샘플링함에 이용된 수신 클럭 신호를 카운트하는 카운터 회로가 더 포함되어 구성되는 것을 특징으로 하는 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템.
PCT/KR2009/005732 2008-10-20 2009-10-07 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템 WO2010047484A2 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US12/921,246 US8947412B2 (en) 2008-10-20 2009-10-07 Display driving system using transmission of single-level embedded with clock signal
CN200980121476.8A CN102057417B (zh) 2008-10-20 2009-10-07 使用嵌入时钟信号的单一水平信号的传递的显示装置驱动系统
JP2010549591A JP5564440B2 (ja) 2008-10-20 2009-10-07 クロック信号が埋込まれた単一レベル信号伝送を利用したディスプレイ駆動システム

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020080102492A KR100986041B1 (ko) 2008-10-20 2008-10-20 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템
KR10-2008-0102492 2008-10-20

Publications (2)

Publication Number Publication Date
WO2010047484A2 true WO2010047484A2 (ko) 2010-04-29
WO2010047484A3 WO2010047484A3 (ko) 2010-08-05

Family

ID=42119803

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2009/005732 WO2010047484A2 (ko) 2008-10-20 2009-10-07 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템

Country Status (6)

Country Link
US (1) US8947412B2 (ko)
JP (1) JP5564440B2 (ko)
KR (1) KR100986041B1 (ko)
CN (1) CN102057417B (ko)
TW (1) TWI452558B (ko)
WO (1) WO2010047484A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102542974A (zh) * 2010-12-28 2012-07-04 硅工厂股份有限公司 用于在时序控制器与源极驱动器之间传送数据具有位误码率测试功能的方法及装置

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100078605A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 데이터 송신 및 수신 장치들
KR101169210B1 (ko) 2009-02-13 2012-07-27 주식회사 실리콘웍스 지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치
KR101125504B1 (ko) * 2010-04-05 2012-03-21 주식회사 실리콘웍스 클럭 신호가 임베딩된 단일 레벨의 데이터 전송을 이용한 디스플레이 구동 시스템
KR101121958B1 (ko) * 2010-09-08 2012-03-09 주식회사 실리콘웍스 액정 디스플레이 시스템의 엘씨디 모듈 테스트 장치 및 방법
TWI457000B (zh) * 2010-10-05 2014-10-11 Aten Int Co Ltd 訊號延伸器系統及其訊號延伸器以及其傳送與接收模組
CN101997543B (zh) * 2010-11-30 2012-07-25 四川和芯微电子股份有限公司 鉴频器及实现鉴频的方法
US9053673B2 (en) * 2011-03-23 2015-06-09 Parade Technologies, Ltd. Scalable intra-panel interface
KR101859219B1 (ko) 2011-07-25 2018-05-18 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
KR101865065B1 (ko) * 2011-08-24 2018-06-07 엘지디스플레이 주식회사 타이밍 컨트롤러 및 그 구동 방법과 이를 이용한 액정표시장치
KR101872430B1 (ko) * 2011-08-25 2018-07-31 엘지디스플레이 주식회사 액정표시장치 및 그 구동 방법
KR101885186B1 (ko) * 2011-09-23 2018-08-07 삼성전자주식회사 공유 백 채널을 통한 데이터 전송 방법 및 데이터 전송을 위한 멀티 펑션 드라이버 회로 그리고 이를 채용한 디스플레이 구동 장치
KR101978937B1 (ko) * 2012-03-16 2019-05-15 주식회사 실리콘웍스 전원 잡음에 둔감한 표시장치용 소스 드라이버
KR101327221B1 (ko) * 2012-07-06 2013-11-11 주식회사 실리콘웍스 클럭생성기, 데이터 수신부 및 마스터 클럭신호 복원방법
US8994425B2 (en) * 2012-08-03 2015-03-31 Altera Corporation Techniques for aligning and reducing skew in serial data signals
US8988416B2 (en) 2012-12-14 2015-03-24 Parade Technologies, Ltd. Power reduction technique for digital display panel with point to point intra panel interface
TWI567705B (zh) * 2012-12-27 2017-01-21 天鈺科技股份有限公司 顯示裝置及其驅動方法、時序控制電路的資料處理及輸出方法
TWI567706B (zh) * 2012-12-27 2017-01-21 天鈺科技股份有限公司 顯示裝置及其驅動方法、時序控制電路的資料處理及輸出方法
TW201430809A (zh) * 2013-01-11 2014-08-01 Sony Corp 顯示面板、像素晶片及電子機器
US9461837B2 (en) * 2013-06-28 2016-10-04 Altera Corporation Central alignment circutry for high-speed serial receiver circuits
JP6115407B2 (ja) * 2013-08-29 2017-04-19 ソニー株式会社 表示パネル、その駆動方法、および電子機器
KR102098010B1 (ko) * 2013-08-30 2020-04-07 주식회사 실리콘웍스 디스플레이 패널을 구동하는 소스 드라이버 집적회로
KR102112089B1 (ko) * 2013-10-16 2020-06-04 엘지디스플레이 주식회사 표시장치와 그 구동 방법
JP6462207B2 (ja) * 2013-11-21 2019-01-30 ラピスセミコンダクタ株式会社 表示デバイスの駆動装置
KR102113618B1 (ko) * 2013-12-02 2020-05-21 엘지디스플레이 주식회사 평판 표시 장치의 데이터 인터페이스 장치 및 방법
US9898997B2 (en) * 2014-01-27 2018-02-20 Samsung Electronics Co., Ltd. Display driving circuit
TWI545550B (zh) * 2014-07-18 2016-08-11 瑞鼎科技股份有限公司 應用於資料傳輸介面之雙向全雙工鎖定系統及其運作方法
JP6553340B2 (ja) 2014-09-09 2019-07-31 ラピスセミコンダクタ株式会社 表示装置、表示パネルのドライバ及び画像データ信号の伝送方法
KR102260328B1 (ko) * 2014-11-03 2021-06-04 삼성디스플레이 주식회사 구동 회로 및 그것을 포함하는 표시 장치
KR102237026B1 (ko) * 2014-11-05 2021-04-06 주식회사 실리콘웍스 디스플레이 장치
KR102265723B1 (ko) * 2014-12-30 2021-06-16 엘지디스플레이 주식회사 저전압 차등 시그널 시스템 및 이를 채용한 표시장치
KR102329928B1 (ko) * 2014-12-30 2021-11-23 엘지디스플레이 주식회사 저전압 차등 시그널 시스템
KR102244296B1 (ko) 2015-01-28 2021-04-27 삼성디스플레이 주식회사 커맨드 입력 방법 및 표시 시스템
KR102303914B1 (ko) * 2015-03-06 2021-09-17 주식회사 실리콘웍스 디스플레이 신호 전송 장치 및 방법
JP5974218B1 (ja) * 2015-03-19 2016-08-23 株式会社セレブレクス 画像通信装置
CN104821154B (zh) * 2015-05-29 2018-11-06 利亚德光电股份有限公司 数据传输的控制系统、方法、芯片阵列及显示器
KR102366952B1 (ko) * 2015-07-14 2022-02-23 주식회사 엘엑스세미콘 지연고정루프 기반의 클럭 복원 장치 및 이를 구비한 수신 장치
CN105096868B (zh) * 2015-08-10 2018-12-21 深圳市华星光电技术有限公司 一种驱动电路
US10140912B2 (en) * 2015-12-18 2018-11-27 Samsung Display Co., Ltd. Shared multipoint reverse link for bidirectional communication in displays
KR102522805B1 (ko) * 2016-10-31 2023-04-20 엘지디스플레이 주식회사 표시 장치
KR102513173B1 (ko) 2017-11-15 2023-03-24 삼성전자주식회사 픽셀 그룹별 독립적 제어가 가능한 디스플레이 장치 및 방법
KR102383290B1 (ko) * 2017-11-21 2022-04-05 주식회사 엘엑스세미콘 디스플레이 장치
KR102506919B1 (ko) * 2018-03-14 2023-03-07 주식회사 엘엑스세미콘 테스트 기능을 갖는 디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치
KR102553594B1 (ko) * 2018-09-14 2023-07-10 삼성전자주식회사 디스플레이 장치 및 그 제어 방법
KR20210027595A (ko) * 2019-08-29 2021-03-11 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 구동 방법
KR102711608B1 (ko) 2020-07-30 2024-10-02 엘지전자 주식회사 디스플레이 장치
CN112201194B (zh) * 2020-10-21 2022-08-23 Tcl华星光电技术有限公司 显示面板及显示装置
CN114019268B (zh) * 2021-09-30 2023-06-27 惠科股份有限公司 老化测试方法、装置、设备及存储介质
TWI823377B (zh) * 2022-05-05 2023-11-21 友達光電股份有限公司 顯示驅動系統與相關顯示裝置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100562860B1 (ko) * 2005-09-23 2006-03-24 주식회사 아나패스 디스플레이, 컬럼 구동 집적회로, 멀티레벨 검출기 및멀티레벨 검출 방법
KR100583631B1 (ko) * 2005-09-23 2006-05-26 주식회사 아나패스 클록 신호가 임베딩된 멀티 레벨 시그널링을 사용하는디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로
US20080012746A1 (en) * 2006-07-13 2008-01-17 Intersil Corporation Multi-level lvds data transmission with embedded word clock
KR20080066327A (ko) * 2007-01-12 2008-07-16 삼성전자주식회사 클럭 임베디드 신호를 이용한 직렬 통신 방법 및 장치

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3409768B2 (ja) * 2000-02-14 2003-05-26 Ｎｅｃエレクトロニクス株式会社 表示装置の回路
KR100361466B1 (ko) * 2000-09-02 2002-11-20 엘지.필립스 엘시디 주식회사 액정표시장치 및 그의 구동방법
JP4218249B2 (ja) * 2002-03-07 2009-02-04 株式会社日立製作所 表示装置
US7116306B2 (en) * 2003-05-16 2006-10-03 Winbond Electronics Corp. Liquid crystal display and method for operating the same
US7105903B2 (en) * 2004-11-18 2006-09-12 Freescale Semiconductor, Inc. Methods and structures for electrical communication with an overlying electrode for a semiconductor element
TWI292569B (en) * 2005-03-11 2008-01-11 Himax Tech Ltd Chip-on-glass liquid crystal display and transmission method thereof
TWI321300B (en) 2005-08-31 2010-03-01 Chunghwa Picture Tubes Ltd Flat panel display, image correction circuit and method of the same
US7705841B2 (en) 2006-01-20 2010-04-27 Novatek Microelectronics Corp. Display system and method for embeddedly transmitting data signals, control signals, clock signals and setting signals
TW200734743A (en) 2006-03-15 2007-09-16 Novatek Microelectronics Corp Method of transmitting data signals and control signals using a signal data bus and related apparatus
WO2007108574A1 (en) 2006-03-23 2007-09-27 Anapass Inc. Display, timing controller and data driver for transmitting serialized multi-level data signal
KR100661828B1 (ko) * 2006-03-23 2006-12-27 주식회사 아나패스 직렬화된 멀티레벨 데이터 신호를 전달하기 위한디스플레이, 타이밍 제어부 및 데이터 구동부
US20080238895A1 (en) 2007-03-29 2008-10-02 Jin-Ho Lin Driving Device of Display Device and Related Method
CN100576293C (zh) * 2007-04-09 2009-12-30 北京巨数数字技术开发有限公司 发光元件驱动装置及其组件和状态传递方法
TWI364219B (en) * 2007-08-20 2012-05-11 Novatek Microelectronics Corp High transmission rate interface for storing both clock and data signals
KR101174768B1 (ko) 2007-12-31 2012-08-17 엘지디스플레이 주식회사 평판 표시 장치의 데이터 인터페이스 장치 및 방법
KR100883778B1 (ko) 2008-03-20 2009-02-20 주식회사 아나패스 블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법
JP4990315B2 (ja) 2008-03-20 2012-08-01 アナパス・インコーポレーテッド ブランク期間にクロック信号を伝送するディスプレイ装置及び方法
KR101125504B1 (ko) * 2010-04-05 2012-03-21 주식회사 실리콘웍스 클럭 신호가 임베딩된 단일 레벨의 데이터 전송을 이용한 디스플레이 구동 시스템

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100562860B1 (ko) * 2005-09-23 2006-03-24 주식회사 아나패스 디스플레이, 컬럼 구동 집적회로, 멀티레벨 검출기 및멀티레벨 검출 방법
KR100583631B1 (ko) * 2005-09-23 2006-05-26 주식회사 아나패스 클록 신호가 임베딩된 멀티 레벨 시그널링을 사용하는디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로
US20080012746A1 (en) * 2006-07-13 2008-01-17 Intersil Corporation Multi-level lvds data transmission with embedded word clock
KR20080066327A (ko) * 2007-01-12 2008-07-16 삼성전자주식회사 클럭 임베디드 신호를 이용한 직렬 통신 방법 및 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102542974A (zh) * 2010-12-28 2012-07-04 硅工厂股份有限公司 用于在时序控制器与源极驱动器之间传送数据具有位误码率测试功能的方法及装置
JP2012142941A (ja) * 2010-12-28 2012-07-26 Silicon Works Co Ltd ビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法及び装置
US8775879B2 (en) 2010-12-28 2014-07-08 Silicon Works Co., Ltd. Method and apparatus for transmitting data between timing controller and source driver, having bit error rate test function

Also Published As

Publication number Publication date
KR100986041B1 (ko) 2010-10-07
US8947412B2 (en) 2015-02-03
TWI452558B (zh) 2014-09-11
JP5564440B2 (ja) 2014-07-30
TW201017618A (en) 2010-05-01
CN102057417A (zh) 2011-05-11
US20110181558A1 (en) 2011-07-28
JP2011513790A (ja) 2011-04-28
WO2010047484A3 (ko) 2010-08-05
CN102057417B (zh) 2014-09-10
KR20100043452A (ko) 2010-04-29

Similar Documents

Publication Publication Date Title
WO2010047484A2 (ko) 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템
US9934715B2 (en) Display, timing controller and column driver integrated circuit using clock embedded multi-level signaling
JP5179467B2 (ja) 直列化されたマルチレベルデータ信号を伝達するためのディスプレイ、タイミング制御部及びデータ駆動部
KR101125504B1 (ko) 클럭 신호가 임베딩된 단일 레벨의 데이터 전송을 이용한 디스플레이 구동 시스템
KR100562860B1 (ko) 디스플레이, 컬럼 구동 집적회로, 멀티레벨 검출기 및멀티레벨 검출 방법
KR100572218B1 (ko) 평판디스플레이시스템의화상신호인터페이스장치및그방법
JP5700706B2 (ja) 液晶表示装置及びその駆動方法
KR102645150B1 (ko) 디스플레이 인터페이스 장치 및 그의 데이터 전송 방법
US8094147B2 (en) Display device and method for transmitting clock signal during blank period
WO2007108574A1 (en) Display, timing controller and data driver for transmitting serialized multi-level data signal
KR100653158B1 (ko) 클록 신호가 임베딩된 멀티 레벨 시그널링을 사용하는디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로
WO2018110924A1 (ko) 디스플레이 장치 및 그의 소스 드라이버와 패킷 인식 방법
KR100653159B1 (ko) 클록 신호가 임베딩된 멀티 레벨 시그널링을 사용하는디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로
KR102288529B1 (ko) 표시장치
WO2007013718A1 (en) Clock signal embedded multi-level signaling method and apparatus for driving display panel using the same
KR101501572B1 (ko) 표시 장치의 구동 장치 및 구동 방법, 상기 구동 장치를 포함하는 표시 장치
KR20080028553A (ko) 디스플레이 화상품질 검사신호 전송회로

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980121476.8

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09822160

Country of ref document: EP

Kind code of ref document: A2

WWE Wipo information: entry into national phase

Ref document number: 2010549591

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 12921246

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09822160

Country of ref document: EP

Kind code of ref document: A2