CN101273394B - 利用时钟嵌入多电平信号的显示器、定时控制器以及列驱动器集成电路 - Google Patents

利用时钟嵌入多电平信号的显示器、定时控制器以及列驱动器集成电路 Download PDF

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Abstract

本发明涉及显示器、定时控制器以及列驱动器IC，更具体地涉及一种利用时钟嵌入多电平信号的显示器、定时控制器以及列驱动器集成电路。本发明提供了一种包括发送器的定时控制器，该发送器用于发送一个发送信号，在该发送信号中，发送数据信号之间嵌入有信号幅度与所述发送数据信号不同的发送时钟信号。本发明还提供了一种包括接收单元的列驱动器集成电路，该接收单元用于利用接收到的信号的幅度从该接收到的信号中分离出时钟信号，并用于利用分离出的时钟信号从接收到的信号中采样接收到的数据信号。

Description

利用时钟嵌入多电平信号的显示器、定时控制器以及列驱动器集成电路
技术领域
本发明涉及显示器、定时控制器以及列驱动器IC(集成电路)，更具体地涉及一种利用时钟嵌入多电平信号的显示器、定时控制器以及列驱动器IC。
背景技术
近来，除了诸如笔记本计算机和个人便携式通信装置的便携式电子装置的普及率增长以外，数字电器和个人计算机的市场规模也在不断增大。作为这种装置与用户之间的最终连接介质的显示装置需要具有较轻的重量和较低的功耗。因此，通常使用诸如LCD(液晶显示器)、PDP(等离子显示板)以及OLED(有机电致发光显示器)的FPD(平板显示板)来代替常规CRT(阴极射线管)。
如上所述，对于一般的FPD系统来说，需要定时控制器和用于驱动面板的驱动器IC(扫描驱动器集成电路和列驱动器集成电路)来驱动用于显示的面板。然而，沿着在定时控制器与用于驱动面板的驱动器IC之间发送数据信号的线路生成了大量由电磁波和射频波在电子装置中引起的问题波干扰一所谓的EMI(电磁干扰)或RFI(射频干扰)(下文中统称为“EMI”)。
而且，对于当前的FPD系统来说，不断地追求大屏幕和高分辨率，特别是对于高分辨率面板来说，因为列线路的数量为几百到两千，所以针对用于驱动这些线路中的每一条的列驱动器集成电路的输入需要一种高速数据发送技术。
如上所述，因为近来加强了EMI标准，并且更加需要用于高速发送信号的技术，所以在结果是连接定时控制器和面板的板内(intra-panel)显示器中公共地使用诸如RSDS(小幅度摆动差动信号)或迷你LVDS的小信号差动信号方法。
图1是例示了常规RSDS(小幅度摆动差动信号)的实施方式的示意图，而图2是例示了常规迷你LVDS(低电压差动信号)的实施方式的示意图。RSDS和迷你LVDS都包括一条或更多条数据信号线，以满足使用与数据同步的独立时钟信号所需的带宽。因为仅使用了一个时钟信号，所以必须将时钟信号和数据信号设置成与面板内的列驱动器集成电路20和21的数量相匹配。即，如图1和2所示，RSDS和迷你LVDS都采用了多分支(multi-drop)方法。
然而，RSDS和迷你LVDS所采用的多分支方法的缺点在于，最大运行速度因时钟信号的大负荷以及EMI的增大还有信号质量的劣化(如，因线路分离点处的阻抗失配而造成的信号失真)而受限。
近来，由美国国家半导体公司宣布的采用点对点方法的板内接口是PPDS(点对点差动信号)。根据图3所示的这种方法，向每一个列驱动器集成电路22发送时钟信号，以解决当时钟信号由列驱动器集成电路22共享时所出现的问题。而且，该方法的特征在于，在定时控制器与单个列驱动器集成电路22之间设置有独立的数据线，而常规上是将多条数据线连接至多个列驱动器集成电路。即，由于对如图3所示的PPDS采用了串行方法，所以从PPDS定时控制器12向单个列驱动器集成电路22设置了单一的独立数据线。
因此，与RSDS和迷你LVDS所采用的常规多分支方法相比，降低了阻抗失配，从而降低了EMI并且通过减少信号线的总数而实现了较低的制造成本。
然而，需要与常规RSDS相比更高速的时钟信号，并且将单独的时钟线路分别连接至所有列驱动器集成电路，从而出现开销。而且，当用于对数据进行采样的时钟信号与数据信号之间存在偏离(skew)时，数据采样处理期间可能会出错。为了防止这种情况，用于补偿该偏离的单独电路是必要的。因此，PPDS存在与常规RSDS和迷你LVDS的应当解决的问题不同的问题。
另外，如图4所示，近来已经提出了一种其中列驱动器集成电路23以链的形式接收时钟信号的构成。这种构成的优点在于可以降低因时钟线路的多分支而造成的阻抗失配以及导致的EMI。然而，这种构成的问题在于，因列驱动器集成电路23之间出现的时钟延迟而造成不能进行数据采样。
如上所述，板内接口的最新趋势集中在减少信号线路的数量和EMI分量。另外，与信号线路数量的减少相比，增大了面板的运行速度和分辨率，从而需要一种可以解决诸如偏离和高速信号发送处理期间出现的相对抖动的问题的新颖板内接口。
发明内容
本发明的目的是提供一种显著减少了信号线路的数量，还降低了EMI并且可以利用恢复出的时钟进行准确采样的显示器、定时控制器以及列驱动器集成电路。
本发明的第一方面提供了一种定时控制器，该定时控制器包括：接收单元，用于接收图像数据；缓冲存储器，用于临时地存储并输出接收到的图像数据；定时控制器电路，用于生成发送(transmission)时钟信号；以及发送器，用于接收所述发送时钟信号和包括所述缓冲存储器输出的图像数据在内的发送数据信号，并且用于发送发送信号，在该发送信号中，所述发送时钟信号以与所述发送数据信号不同的信号幅度(magnitude)嵌入在所述发送数据信号之间。
本发明的第二方面提供了一种列驱动器集成电路，该列驱动器集成电路包括：接收单元，用于利用接收到的信号的幅度从该接收到的信号中分离出时钟信号，并且用于利用分离出的时钟信号从所述接收到的信号中采样接收到的数据信号，以输出所述接收到的数据信号；移位寄存器，用于顺序地移位并输出起始脉冲；数据锁存器，用于根据从所述移位寄存器输出的信号顺序地存储和并行地输出包含在接收到的中的图像数据；以及DAC，用于将来自所述数据锁存器的所述图像数据转换成模拟信号并输出该模拟信号。
本发明的第三方面提供了一种显示器，该显示器包括：定时控制器、多个列驱动器集成电路、至少一个行驱动器集成电路以及显示板，其中，所述定时控制器包括：第一接收单元，用于接收图像数据；缓冲存储器，用于临时存储并输出接收到的图像数据；定时控制器电路，用于生成发送时钟信号；以及发送器，用于接收包括所述缓冲存储器输出的图像数据在内的发送数据信号和所述发送时钟信号，并且用于发送发送信号，在该发送信号中，所述发送时钟信号以与所述多个列驱动器集成电路不同的信号幅度嵌入在所述发送数据信号之间，并且其中，所述多个列驱动器集成电路中的每一个都包括：第二接收单元，用于利用从所述定时控制器接收到的信号的幅度分离出嵌入在接收到的数据信号之间的时钟信号，并且用于利用分离出的时钟信号对接收到的数据信号进行采样；移位寄存器，用于顺序地移位并输出起始脉冲；数据锁存器，用于根据从所述移位寄存器输出的信号顺序地存储和并行地输出包含在接收到的数据信号中的图像数据；以及DAC，用于将来自所述数据锁存器的图像数据转换成模拟信号并输出该模拟信号。
如上所述，根据所述显示器、所述定时控制器以及所述列驱动器集成电路，显著减少了信号线路的数量，还降低了EMI并且可以利用恢复出的时钟来进行准确采样。
另外，所述显示器、所述定时控制器以及所述列驱动器集成电路减少了起始脉冲的信号线路。
附图说明
图1是例示了常规RSDS(小幅度摆动差动信号)的实施方式的示意图。
图2是例示了常规迷你LVDS(低电压差动信号)的实施方式的示意图。
图3是例示了常规PPDS(点到点差动信号)的实施方式的示意图。
图4是例示了在串行RSDS中接收来自相邻列驱动器集成电路的串行时钟信号的方法的示意图，其中列驱动器集成电路被构造成具有链结构。
图5例示了根据本发明第一实施方式的时钟嵌入板内显示器的结构。
图6是为便于理解而仅例示了图5的定时控制器与列驱动器集成电路之间的时钟和数据的发送结构的图。
图7到10例示了可用于图5的定时控制器与列驱动器集成电路之间的接口的多电平信号的例子。
图11例示了根据本发明第二实施方式的时钟嵌入板内显示器的结构。
图12是为便于理解而仅例示了图11的定时控制器与列驱动器集成电路之间的时钟和数据的发送结构的图。
图13例示了可用于图5或图11的显示器的定时控制器的例子。
图14例示了可用于图5或图11的显示器的列驱动器集成电路的例子。
图15例示了可用于图5或图11的显示器的定时控制器的另一例子。
图16例示了可用于图5或图11的显示器的列驱动器集成电路的另一例子。
10：RSDS定时控制器
11：迷你LVDS定时控制器
12、13：PPDS定时控制器
14、15：用于时钟嵌入多电平信号方法的定时控制器
20：RSDS列驱动器IC
21：迷你LVDS列驱动器IC
22、23：PPDS列驱动器IC
24、25：用于时钟嵌入多电平信号方法的列驱动器集成电路
30：行驱动IC
40：显示板
51、71：定时控制器的接收单元
52、72；缓冲存储器
53、73：定时控制器电路
54、74：发送器
55、75：解复用器
56、76：串行转换器
57、77：驱动单元
61、81：列驱动器IC的接收单元
62、82：移位寄存器
63、83：数据锁存器
64、84：DAC
65、85：基准电压生成器
66、86：多电平检测器
67、87：时钟恢复电路
68、88：采样器
69、89：数据对准(aligning)单元
具体实施方式
下面将参照附图对本发明进行详细说明。说明书和权利要求书中使用的术语和单词的解释不应被限制成普通或字面含义。该解释应当基于以下原则来满足本发明的含义和概念：本发明人可以定义这些术语的概念从而最好地描述本发明。因此，虽然参照本发明的优选实施方式对本发明进行了具体表示和描述，但本领域技术人员应当明白，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以在形式和细节方面实现对本发明的各种改变。
根据本发明，应用常规多电平信号方法从而提供其中在数据信号之间嵌入时钟信号信息而无需并代替分离的时钟信号线路的新颖编码方法，由此，解决了常规技术的问题，如因数据线路和时钟线路的多分支而造成的阻抗匹配以及导致的EMI。
另外，根据本发明，可以利用多电平检测方法从嵌入在数据信号线路中的时钟信号中轻易地提取出时钟信号分量，并且该时钟信号分量仅是对实际数据进行采样所需的频率的十分之一。因此，因为频率较小，所以其在减少整个系统的EMI中扮演了主要角色，并且可以防止在数据信号和时钟信号分离情况下生成的相对抖动或偏离问题，以高速地进行稳定运行。
图5例示了根据本发明第一实施方式的时钟嵌入板内显示器的结构，而图6是为便于理解而仅例示了图5的定时控制器与列驱动器集成电路之间的时钟和数据的发送结构的图。参照图5和6，显示器包括定时控制器14、多个列驱动器集成电路24、多个行驱动器集成电路30以及显示板40。用于显示板40的驱动装置包括定时控制器14、多个列驱动器集成电路24以及多个行驱动器集成电路30。
显示板40充当根据扫描信号和数据信号来显示图像的部件，并且可以从诸如LCD板、PDP板以及OELD板的多种显示板中选择。所述多个行驱动器集成电路30向显示板40施加扫描信号S1到Sn，而所述多个列驱动器集成电路24向显示板40施加数据信号D1到Dn。定时控制器14向所述多个列驱动器集成电路24发送DATA，并向所述多个列驱动器集成电路24和所述多个行驱动器集成电路30施加时钟CLK和CLK_R以及起始脉冲SP和SP_R。从定时控制器14向所述多个列驱动器集成电路24发送的DATA可以仅包括要在显示板40上显示的图像数据，或者该图像数据和控制信号。
与常规技术相反，根据本发明的第一实施方式，仅使用一对差动对来将时钟CLK和数据信号DATA从定时控制器14发送至列驱动器集成电路24。将时钟信号CLK以在作为发送端的定时控制器处具有不同信号幅度的方式嵌入在数据信号DATA之间，并将其发送。在作为接收端的列驱动器集成电路24处利用接收到的信号的幅度从数据信号DATA中辨别出时钟信号CLK。
图7例示了可用于图5的定时控制器与列驱动器集成电路之间的接口的多电平信号的例子。参照图5到7，定时控制器14将数据转换成电压比预定基准电压要小的信号，将时钟转换成电压比该预定基准电压要大的信号，并且将转换后的时钟信号嵌入在转换后的数据信号之间进行复用然后发送。另外，可以通过本领域公知的差动信号处理在作为接收端的列驱动器集成电路24处获得数据信号的值，并且利用Vrefh和Vrefl来辨别出时钟信号。即，如果两个输入信号之差的绝对值|Vin，p-Vin，n|小于基准信号的幅度|Vrefh-Vrefl|，则将这两个输入信号作为数据信号进行处理。因此，如果Vin，p大于Vin，n，则将数据值设为1，而如果Vin，p小于Vin，n，则将数据值设为0。如果两个输入信号之差的绝对值大于基准信号的幅度(|Vin，p-Vin，n|＞|Vrefh-Vrefl|)，则将这两个输入信号识别为时钟。
如图所示，因为实际嵌入的时钟的频率低于数据的发送速度，所以接收端利用PLL(未示出)生成了速度与该数据的速度相同的时钟信号，并且利用其对数据进行采样。在该系统的EMI方面，最重要的因素是时钟信号，并且我们已知EMI的幅度与时钟信号的幅度和频率成比例。因此，根据本发明，可以将时钟的频率降低为常规PPDS系统的1/10或1/20，由此显著地降低EMI。
另外，当从图中所示的数据和时钟信号构成中恢复时钟时，时钟是按照与数据自然同步的状态恢复的。因此，当利用恢复出的时钟进行采样时，其优点在于，与常规LVDS、迷你LVDS以及PPDS相比，可以更准确地进行数据采样。
而且，如图所示，虽然实际上可以表示的信号组合数为四个，但希望的信号为两个数据信号和一个时钟信号。因此，如果两个输入信号之差的绝对值|Vin，p-Vin，n|大于基准信号的幅度|Vrefh-Vrefl|，则无条件地生成时钟信号，同时可以利用这两个信号的符号同时发送分离的控制信号或图像数据。如果符号为正，则识别出应用了1，而如果符号为负，则识别出应用了0。
图8例示了可用于图5的定时控制器与列驱动器集成电路之间的接口的多电平信号的另一例子。
参照图5、6和8，定时控制器14将数据转换成电压比预定基准电压要大的信号，将时钟转换成电压比预定基准电压要小的信号，并且将转换后的时钟信号嵌入在转换后的数据信号之间进行复用然后发送。另外，作为接收端的列驱动器集成电路24在接收到的信号的电压大于基准电压时将接收到的信号恢复成数据，而在接收到的信号的电压小于基准电压时将其恢复成时钟。
如图所示，因为与数据不同，时钟信号没有诸如1或0的概念，所以对于多电平信号而言三个电平就足够了。即，如果两个输入信号之差的绝对值|Vin，p-Vin，n|大于基准信号的幅度|Vrefh-Vrefl|，则将这两个输入信号识别为数据信号，并根据数据信号的符号将数据识别为1或0。与此相反，如果两个输入信号之差的绝对值|Vin，p-Vin，n|小于基准信号的幅度|Vrefh-Vrefl|，则将这两个输入信号识别为时钟信号。因此，与图7的因需要四个多电平而需要3ΔVx(ΔVx指噪声容限)电压操作的方法相反，图8的方法可以运行在2ΔVx的低电压下，因为对于图8的方法而言三个电平就足够了。
图9例示了可用于图5的定时控制器与列驱动器集成电路之间的接口的多电平信号的又一例子。
对于图7和8所示的例子来说，尽管时钟信号是与数据一起发送的，但由于不存在针对每一个数据的时钟信号，因而在接收端处需要由DLL、PLL等组成的时钟恢复电路。大型LCD的列驱动器集成电路不受因DLL等造成的面积和电流的增大的影响。然而，对于小型LCD的列驱动器集成电路来说，这些可能会导致问题。而且，当数据的发送速度不是非常高时，通过与每个数据一起发送时钟而将时钟恢复电路设置得简单是有利的。
图9所示的方法就是要解决这些问题。尽管图9所示的方法在多电平方面与图7和8类似，但其不同之处在于，时钟信号是在与数据时段的一半相对应的时段内发送的。如果两个输入信号之差的绝对值|Vin，p-Vin，n|大于基准信号的幅度|Vrefh-Vrefl|，则将这两个输入信号识别为数据信号，并根据数据信号的符号将数据识别为1或0。与此相反，如果两个输入信号之差的绝对值|Vin，p-Vin，n|小于基准信号的幅度|Vrefh-Vrefl|，则将这两个输入信号无条件地识别为时钟信号。
如在恢复出的数据和时钟信号中所示，时钟信号位于每一个数据转换(transition)时段的中间。时钟恢复电路的目的是将时钟设置于采样的最理想位置处，即，数据转换时段的中间，而且显见的是，本发明的信号构成满足这种要求。即，将数据信号的时段二等分，同时将时钟信号的长度设置成与数据的长度相同，从而在接收端针对每个数据来恢复时钟信号。通过这种处理，可以通过简单的采样电路来恢复接收到的数据信号。
根据图9所示的结构，接收到的数据的符号仅当接收到的数据超出阈值时才发生变化。即，仅当两个输入信号之差的绝对值|Vin，p-Vin，n|大于基准信号的幅度|Vrefh-Vrefl|时，值才根据数据的符号发生变化。
与此相反，可以将两种构成用于时钟。第一种，与数据类似，在极性仅当两个输入信号之差的绝对值|Vin，p-Vin，n|小于基准信号的幅度|Vrefh-Vrefl|时才发生变化的情况下，可以同时在时钟信号的上升沿和下降沿对数据进行采样。第二种，与上述情况相反，当两个输入信号之差的绝对值|Vin，p-Vin，n|大于基准信号的幅度|Vrefh-Vrefl|的情况和两个输入信号之差的绝对值|Vin，p-Vin，n|小于基准信号的幅度|Vrefh-Vrefl|的情况被视为时钟的转换时段时，如图9所示在时钟信号的上升沿对数据进行采样。
尽管参照图9将说明集中于时钟信号比数据信号小的情况，但是将时钟信号嵌入每一个数据信号中也适用于时钟信号的幅度大于数据信号的幅度的情况，本领域技术人员可以很容易地理解到这一点。因此，省略了与此相关的详细说明。
图10例示了可用于图5的定时控制器与列驱动器集成电路之间的接口的多电平信号的又一例子。
参照图10，时钟信号的极性跟随前一数据的极性。即，数据n-1和时钟的极性相同，并且添加了时钟的末尾(tail)比特，从而额外生成与前一数据信号(数据n-1)相同的虚数据的信号。
可以通过该虚数据获得足够的上升时间和下降时间。添加虚数据是为了防止在图7的情况下时钟根据前一数据的形式而加速或延迟。因此，在这种情况下，因为由于数据的转换与被识别为时钟信号的转换之间的压摆率(slew rate)而生成抖动的可能性丧失，所以其优点在于，在高速发送下确保了稳定运行。
即，虽然在图7的情况下用于生成时钟信号的零交叉(zero-crossing)的位置取决于前一数据的值，但其优点在于，在图10的情况下没有生成零模式相关的抖动。
本发明的方式
图11例示了根据本发明第二实施方式的时钟嵌入板内显示器的结构，而图12是为便于理解而仅例示了图11的定时控制器与列驱动器集成电路之间的时钟和数据的发送结构的图。
比较第一实施方式和第二实施方式，第二实施方式采用了点到双(point-to-couple)方案，而第一实施方式采用了点到点方案。因为除了第二实施方式采用点到双方案以外，第二实施方式与第一实施方式都相同，所以可以将参照图7到10所描述的可用于定时控制器与列驱动器集成电路之间的接口的多电平信号方法应用至第二实施方式。然而，虽然在第一实施方式的情况下将一个差动对连接至一个列驱动器集成电路，但在第二实施方式的情况下将一个差动对连接至两个列驱动器集成电路25。因此，在第二实施方式的情况下通过该差动对发送的数据量增加至第一实施方式的情况下的两倍。
图5和11中采用虚线来表示从定时控制器14和15发送至列驱动器集成电路24和25的起始脉冲SP的信号线路的原因在于，在某些情况下并未使用该起始脉冲SP的信号线路。具体来说，在通过该差动对仅发送时钟信号CLK和图像数据时才需要起始脉冲SP的信号线路，同时在通过该差动对来发送时钟信号CLK、图像数据以及包括该起始脉冲SP的控制信号时需要起始脉冲SP的信号线路。在这种情况下，控制信号在发送时可以包括在数据信号DATA中。另外，如果时钟信号的幅度大于数据信号的幅度，则可以利用时钟信号的极性来发送控制信号。例如，在与预定行线路相对应的数据信号当中，位于初次发送至列驱动器集成电路的数据之前的时钟信号可以具有与1相对应的极性，而其它时钟信号可以具有与0相对应的极性。
图13例示了可用于图5或图11的显示器的定时控制器的例子。根据该例，对通过与差动对分开的信号线路来发送起始脉冲的情况进行说明。参照图13，定时控制器包括接收单元51、缓冲存储器52、定时控制器电路53以及发送器54。
接收单元51将输入到定时控制器中的所接收的控制信号和图像数据信号转换成TTL(晶体管-晶体管逻辑)信号。所接收的控制信号例如可以是起始脉冲。输入到定时控制器中的所接收的信号不限于如图所示的LVDS型信号，而可以是TMDS(最小化传输差动信号)型或其它类型的信号。TTL信号是指转换成数字的信号，而且与具有0.35V较小幅度的LVDS相反，具有较大的电压幅度。
缓冲存储器52临时地存储并输出被转换成TTL信号的图像数据。
定时控制器电路53接收被转换成TTL信号的控制信号，并生成发送至行驱动器集成电路的起始脉冲SP_R和时钟信号CLK_R。定时控制器电路53还生成要发送至列驱动器集成电路的起始信号SP，和要在发送器54中使用的时钟。
发送器54接收从缓冲存储器52输出的图像数据和从定时控制器电路53输出的时钟信号，并输出要发送至每个列驱动器集成电路的时钟信号CLK和数据信号DATA。通过所述差动对针对每个列驱动器集成电路来发送时钟信号CLK和数据信号DATA，并且将时钟信号CLK以不同于数据信号DATA的信号幅度嵌入在数据信号DATA之间。发送器54可以将时钟信号嵌入到每个发送数据信号中，或者可以将发送时钟信号嵌入到每N个发送数据信号中(其中，N为大于1的整数)。另外，发送器54可以通过将时钟信号的幅度设置得大于数据信号的幅度来进行发送，或者通过将时钟信号的幅度设置得小于数据信号的幅度来进行发送。如果将时钟信号的幅度设置成大于数据信号的幅度，则发送器54可以将嵌入的时钟信号的极性设置成与紧邻该嵌入的时钟信号之前的数据信号的极性相同，并且紧邻该嵌入的时钟信号之后插入极性与紧邻该嵌入的时钟信号之前的数据信号相同的虚信号，以防止高速发送期间的抖动。另外，如果将时钟信号的幅度设置成大于数据信号的幅度，则可以利用时钟信号的极性来发送数据信号。发送器54包括解复用器55、串行转换器56以及驱动单元57。
解复用器55通过将从缓冲存储器52输出到串行转换器56的图像数据分离成针对每个列驱动器集成电路的数据，来发送该图像数据。如果将多个列驱动器集成电路连接至单一差动对，则解复用器55通过将图像数据分离成针对每个列驱动器集成电路的数据来将该图像数据发送至串行转换器56。如果如图11所示将两个列驱动器集成电路连接至单一差动对，则解复用器55将与这两个列驱动器集成电路相对应的图像数据发送至单一串行转换器56。
串行转换器56向驱动单元57顺序地输出时钟比特和从解复用器55输出的图像数据。例如，如果使用了图10所示的时钟末尾，则串行转换器56输出DATAn-1、极性与DATAn-1相同的时钟比特、极性与DATAn-1相同的时钟末尾比特(虚比特)，以及DATA0。
如果针对与单一像素相对应的每个图像数据嵌入了单一时钟信号，每个RGB的深度都为8比特，并且如图10所示使用了时钟末尾，则每时钟将从串行转换器56输出的包括时钟比特、时钟末尾以及24比特图像数据的数据(总计26比特)发送至驱动单元57。另外，如果未使用时钟末尾比特，则可以针对每个时钟将包括时钟比特和24比特图像数据的信号(总计25比特)发送至驱动单元57，而如果利用时钟信号的极性来发送数据信号，则因为不需要分离的时钟比特，所以可以针对每个时钟将24比特的信号发送至驱动单元57。另外，串行转换器56可以将时钟比特设置在每个数据比特之间，使得如图9所示针对每个数据来发送时钟。
驱动单元57将从串行转换器56顺序输出的信号转换成要输出的其中时钟信号和数据信号具有不同信号幅度的差动信号。如上所述，如果接收到了包括时钟比特、时钟末尾以及24比特图像数据的信号(总计26比特)的信号，则将时钟比特的信号转换成具有与时钟末尾和图像数据不同的幅度，而如果接收到了包括时钟比特和24比特图像数据的信号(总计25比特)的信号，则将时钟比特的信号转换成具有与图像数据不同的幅度。另外，如上所述，如果接收到了不包括分离的时钟比特的24比特的信号，则将与时钟相对应的位置处的数据信号转换成具有与其它图像数据信号不同的幅度。驱动单元57可以将时钟信号转换成具有大于数据信号的幅度，或者可以将时钟信号转换成具有小于数据信号的幅度。
图14例示了可用于图5或图11的显示器的列驱动器集成电路的例子。根据该例，对通过与差动对分离的信号线路来发送起始脉冲的情况进行说明。参照图14，列驱动器集成电路包括接收单元61、移位寄存器62、数据锁存器63以及DAC(数模转换器)64。
接收单元61从通过单一差动对发送来的信号中恢复出数据信号DATA和时钟信号CLK。因为时钟信号CLK是通过以不同幅度嵌入在数据信号DATA之间来发送的，所以利用信号的幅度来确定所发送的信号是时钟信号CLK还是数据信号DATA。此后，接收单元61利用恢复出的时钟信号CLK对接收到的数据信号DATA进行采样。如果定时控制器是针对要发送的每个数据信号DATA来嵌入时钟信号CLK，则可以将时钟信号CLK照原样用于对数据信号的采样，而不需要改变时钟信号CLK的频率。然而，如果定时控制器是针对要发送的多个数据信号DATA来嵌入时钟信号CLK，则应当利用PLL或DLL根据时钟信号CLK来生成一信号，然后利用该信号来进行采样。接收单元61包括基准电压生成器65、多电平检测器66以及采样器68。另外，接收单元61还可以包括时钟恢复电路67和数据对准单元69。
基准电压生成器65生成并输出差动基准信号Vrefh和Vrefl。多电平检测器66通过将接收到的信号的幅度与基准电压Vrefh和Vrefl进行比较，来从接收到的信号中分离出时钟信号CLK和数据信号DATA。对于定时控制器比要发送的数据信号要小的幅度来嵌入时钟信号的情况，如果接收到的差动电压的绝对值|Vin，p-Vin，n|大于基准电压的差|Vrefh-Vrefl|，则将接收到的信号识别为数据，而如果接收到的差动电压的绝对值|Vin，p-Vin，n|小于基准电压的差|Vrefh-Vrefl|，则将接收到的信号识别为时钟。对于定时控制器以比要发送的数据信号要大的幅度来嵌入时钟信号的情况，如果接收到的差动电压的绝对值|Vin，p-Vin，n|小于基准电压的差|Vrefh-Vrefl|，则将接收到的信号识别为数据，而如果接收到的差动电压的绝对值|Vin，p-Vin，n|大于基准电压的差|Vrefh-Vrefl|，则将接收到的信号识别为时钟。
时钟恢复电路67根据接收到的时钟信号CLK来生成用于对数据信号进行采样的时钟Rclk。时钟恢复电路67例如可以是PLL(锁相环)或DLL(延迟锁定环)，并且根据接收到的低频时钟信号CLK来生成用于对数据信号进行采样的高频时钟Rclk。如果接收到的时钟符号CLK的频率与数据信号的频率相同，则接收单元61不需要包括时钟恢复电路67，在这种情况下，将从多电平检测器66输出的时钟信号CLK直接输入至采样器68。
采样器68利用用于采样的时钟Rclk对要输出的数据Rdata进行采样。另外，采样器68可以将采样到的数据转换成并行数据。如果R、G、B中的每一个都为8比特的深度，则可以输出24比特的并行数据。
如果该并行数据未与时间对准则需要数据对准单元69，使得并行数据发生变化的时刻并发。
移位寄存器62顺序地移位所接收的起始脉冲SP，以便输出。
数据锁存器63根据来自移位寄存器62的信号，顺序地存储要从接收单元输出的图像数据，然后并行输出该图像数据。例如，数据锁存器63顺序地存储与单一行线路的一部分相对应的数据，然后并行输出该数据。
DAC 64将数据锁存器输出的数字信号转换成模拟信号。
上述移位寄存器62、数据锁存器63以及DAC 64的构成与使用常规RSDS的情况类似。然而，采用常规RSDS的列驱动器集成电路的工作频率为像素频率f，而根据本发明的列驱动器集成电路的工作频率f/N更低(其中，N为列驱动器集成电路的数量)。这样就便于应用周期DAC。
图15例示了可用于图5或图11的显示器的定时控制器的另一例子。该例示范了通过差动对来发送起始脉冲的情况。图15的定时控制器除了是通过差动对来发送起始脉冲以外，其余都与图13相似。因此，说明将集中于差别。
参照图15，定时控制器包括接收单元71、缓冲存储器72、定时控制器电路73以及发送器74。定时控制器电路73接收被转换成TTL信号的接收控制信号，以生成发送至行驱动器集成电路的起始脉冲SP_R和时钟信号CLK_R。定时控制器电路73还生成与发送至列驱动器集成电路的起始信号SP和时钟信号CLK相对应的信号。
发送器74接收从缓冲存储器72输出的图像数据和从定时控制器电路73输出的起始脉冲SP和时钟信号CLK，并输出包括起始脉冲SP、时钟信号CLK以及数据信号DATA的控制信号。针对每个列驱动器集成电路通过单一差动对来发送该控制信号、时钟信号CLK以及数据信号DATA。将时钟信号CLK以不同的信号幅度嵌入在数据信号DATA之间，并利用该时钟信号CLK的极性，或者作为数据信号DAT的一部分来发送该控制信号。
发送器74包括解复用器75、串行转换器76以及驱动单元77。串行转换器76顺序地向驱动单元57输出时钟比特、从解复用器75输出的图像数据，以及包括起始脉冲的控制信号。例如，如果使用了与图10所示的时钟末尾类似的时钟末尾，则串行转换器76输出图像DATAn-1、极性与图像DATAn-1相同的时钟比特、极性与图像DATAn-1相同的时钟末尾比特(虚比特)，以及图像DATA 0。如果针对与单一像素相对应的每个图像数据而嵌入单一时钟信号，每个RGB的深度都为8比特，并且如图10所示使用了时钟末尾，则每时钟将从串行转换器76输出的包括时钟比特、时钟末尾、控制比特以及24比特图像数据的数据(总计27比特)发送至驱动单元77。另外，如果未使用时钟末尾比特，则可以针对每个时钟将包括时钟比特、控制比特以及24比特图像数据的信号(总计26比特)发送至驱动单元77，而如果利用时钟信号的极性来发送控制信号，则可以针对每个时钟将25比特的信号发送至驱动单元77。
如上所述，如果接收到了包括时钟比特、时钟末尾、控制比特以及24比特图像数据的信号(总计27比特)，则将时钟比特的信号转换成与时钟末尾、控制比特以及图像数据的幅度不同，而如果接收到了包括时钟比特、控制比特以及24比特图像数据的信号(总计26比特)，则将时钟比特的信号转换成与控制比特和图像数据的幅度不同。另外，如上所述，如果利用时钟比特的极性来发送控制比特，则将控制比特转换成与图像数据的幅度不同。
图16例示了可用于图5或图11的显示器的列驱动器集成电路的另一例子。该例示范了通过差动对来发送起始脉冲的情况。图16的列驱动器集成电路除了是通过差动对来发送起始脉冲以外，其余都与图14的定时控制器相似。因此，说明将集中于差别。
参照图16，列驱动器集成电路包括接收单元81、移位寄存器82、数据锁存器83以及DAC(数模转换器)84。接收单元81从通过单一差动对发送来的信号中恢复出数据信号DATA和时钟信号CLK。因为还通过单一差动对发送了包括起始脉冲的控制信号，所以接收单元81根据时钟信号CLK的极性来获得并输出控制信号，或者恢复并输出作为数据信号DATA的一部分而发送的控制信号。
接收单元81包括基准电压生成器85、多电平检测器86以及采样器88。另外，接收单元81还可以包括时钟恢复电路87和数据对准单元89。采样器88利用用于采样的时钟Rclk对要输出的数据信号Rdata和控制信号进行采样。如上所述，可以根据时钟信号的极性或数据信号的部分来获得控制信号。将获得的控制信号发送至移位寄存器82。
因为图15和16所示的定时控制器和列驱动器集成电路是通过差动对来发送诸如起始脉冲的控制信号以及图像数据和时钟信号的，所以与图13和14所示的定时控制器和列驱动器集成电路相比，可以不使用用于起始脉冲的信号线路。因此，可以简化显示器的布线。
工业适用性
根据上述说明，本发明的显示板包括本发明可以使用的各种显示板，如TFT-LCD(TFT液晶显示器)、STN-LCD、Ch-LCD、FLCD(铁电液晶显示器)、PDP(等离子显示板)、OELD(有机电致发光显示器)以及FED。
虽然本发明的说明集中于将单一差动对连接在定时控制器与列驱动器集成电路之间的构成，但本发明的范围并不排除将两个或更多个差动对连接在定时控制器与列驱动器集成电路之间的构成。
虽然已经参照本发明的优选实施方式和附图对本发明进行了具体示出和描述，但本领域技术人员应当明白，在不脱离所附权利要求限定的本发明的精神和范围的情况下，可以在形式和细节方面实现对本发明的各种改变。

Claims (30)

1.一种定时控制器，该定时控制器包括：
接收单元，用于接收图像数据；
缓冲存储器，用于临时地存储并输出接收到的图像数据；
定时控制器电路，用于生成发送的时钟信号；以及
发送器，用于接收所述发送的时钟信号和包括所述缓冲存储器输出的图像数据在内的发送的数据信号，并且用于发送一发送信号，在该发送信号中，所述发送的时钟信号以不同于所述发送的数据信号的信号幅度被嵌入在所述发送的数据信号之间。
2.根据权利要求1所述的定时控制器，其中，所述发送器使用所述发送信号来发送控制信号。
3.根据权利要求2所述的定时控制器，其中，所述控制信号包括起始脉冲。
4.根据权利要求2所述的定时控制器，其中，所述发送器利用所嵌入的发送的时钟信号的极性来发送所述控制信号。
5.根据权利要求2所述的定时控制器，其中，所述发送器发送包括在所述发送的数据信号的一部分中的所述控制信号。
6.根据权利要求1所述的定时控制器，其中，所述发送器将所述发送的时钟信号嵌入到每N个发送的数据信号中，其中，N为大于1的整数。
7.根据权利要求1所述的定时控制器，其中，所述发送器将所述发送的数据信号的幅度设置得小于预定幅度，而将所嵌入的发送的时钟信号的幅度设置得大于该预定幅度。
8.根据权利要求7所述的定时控制器，其中，所述发送器将所嵌入的发送的时钟信号的极性设置得与紧邻所嵌入的发送的时钟信号之前的发送的数据信号的极性相同。
9.根据权利要求1所述的定时控制器，其中，所述发送器将所述发送的数据信号的幅度设置得大于预定幅度，而将所嵌入的发送的时钟信号的幅度设置得小于该预定幅度。
10.一种列驱动器集成电路，该列驱动器集成电路包括：
接收单元，用于利用接收到的信号的幅度从该接收到的信号中分离出时钟信号，并且用于利用分离出的时钟信号从所述接收到的信号中采样接收到的数据信号，以输出所述接收到的数据信号；
移位寄存器，用于顺序地移位并输出起始脉冲；
数据锁存器，用于根据从所述移位寄存器输出的信号顺序地存储和并行地输出包含在所述接收到的信号中的图像数据；以及
DAC，用于将来自所述数据锁存器的所述图像数据转换成模拟信号并输出该模拟信号。
11.根据权利要求10所述的列驱动器集成电路，其中，所述接收单元利用所述接收到的信号来获得控制信号。
12.根据权利要求11所述的列驱动器集成电路，其中，所述控制信号包括起始脉冲。
13.根据权利要求11所述的列驱动器集成电路，其中，所述接收单元利用分离出的时钟信号的极性来获得所述控制信号。
14.根据权利要求11所述的列驱动器集成电路，其中，所述接收单元从所述接收到的数据信号的一部分中获得所述控制信号。
15.根据权利要求10所述的列驱动器集成电路，其中，所述接收单元在所述接收到的信号的幅度大于基准电压的幅度时，分离所述接收到的信号作为分离出的时钟信号，而在所述接收到的信号的幅度小于该基准电压的幅度时，分离所述接收到的信号作为接收到的数据信号。
16.根据权利要求10所述的列驱动器集成电路，其中，所述接收单元在所述接收到的信号的幅度小于基准电压的幅度时，分离所述接收到的信号作为分离出的时钟信号，而在所述接收到的信号的幅度大于该基准电压的幅度时，分离所述接收到的信号作为接收到的数据信号。
17.根据权利要求10所述的列驱动器集成电路，其中，所述接收单元包括：
基准电压生成器，用于生成差动基准电压；
多电平检测器，用于根据通过比较所述接收到的信号的幅度与所述差动基准电压而获得的结果来分离所述分离出的时钟信号和所述接收到的数据信号；以及
采样器，用于利用所述分离出的时钟信号对所述分离出的接收到的数据信号进行采样。
18.根据权利要求10所述的列驱动器集成电路，其中，所述接收单元包括：
基准电压生成器，用于生成差动基准电压；
多电平检测器，用于根据通过比较所述接收到的信号的幅度与所述差动基准电压而获得的结果来从所述接收到的信号中分离出所述接收到的时钟信号和数据信号；
时钟恢复电路，用于利用所述分离出的时钟信号来生成用于采样的时钟信号；以及
采样器，用于通过利用用于采样的所述时钟信号从所述接收到的信号中采样所述接收到的数据信号，来输出所述接收到的数据信号。
19.一种用于在显示板驱动装置的作为发送端的定时控制器与作为接收端的列驱动器集成电路之间进行嵌入有时钟信号的多电平信号传输的方法，该方法包括以下步骤：
将数据转换为电压比预定基准电压低的信号；
将时钟转换为电压比该预定基准电压高的信号；以及
通过将转换后的时钟信号嵌入在转换后的数据信号中来复用所述转换后的时钟信号和所述转换后的数据信号。
20.根据权利要求19所述的方法，其中紧邻所述转换后的时钟信号之后添加虚比特。
21.一种用于在显示板驱动装置的作为发送端的定时控制器与作为接收端的列驱动器集成电路之间进行嵌入有时钟信号的多电平信号传输的方法，该方法包括以下步骤：在将数据转换成电压比预定基准电压要小的信号，并且将时钟转换成电压比预定基准电压要大的信号的情况下，当接收到的信号的电压高于基准电压时，将所述接收到的信号恢复为时钟，而当接收到的信号的电压低于该基准电压时，将所述接收到的信号恢复为数据。
22.一种用于在显示板驱动装置的作为发送端的定时控制器与作为接收端的列驱动器集成电路之间进行嵌入有时钟信号的多电平信号传输的方法，该方法包括以下步骤：
将数据转换为电压比预定基准电压高的信号；
将时钟转换为电压比该预定基准电压低的信号；以及
通过将转换后的时钟信号嵌入在转换后的数据信号中来复用所述转换后的时钟信号和所述转换后的数据信号。
23.一种用于在显示板驱动装置的作为发送端的定时控制器与作为接收端的列驱动器集成电路之间进行嵌入有时钟信号的多电平信号传输的方法，该方法包括以下步骤：在将数据转换成电压比预定基准电压要大的信号，并且将时钟转换成电压比预定基准电压要小的信号的情况下，当接收到的信号的电压高于基准电压时，将所述接收到的信号恢复为数据，而当接收到的信号的电压低于该基准电压时，将所述接收到的信号恢复为时钟。
24.一种显示器，该显示器包括定时控制器、多个列驱动器集成电路以及多个行驱动器集成电路，其中在所述定时控制器与所述多个列驱动器集成电路的每一个之间连接有用于从所述定时控制器向所述多个列驱动器集成电路发送数据信号和时钟信号的差动对，并且其中所述时钟信号以不同于所述数据信号的信号幅度被嵌入在所述数据信号之间，并被发送。
25.根据权利要求24所述的显示器，其中所述数据信号的幅度小于预定基准电压，而所述时钟信号的幅度大于该预定基准电压。
26.根据权利要求25所述的显示器，其中要显示在所述显示板上的控制信号或图像数据是利用所述时钟信号的极性来发送的。
27.根据权利要求26所述的显示器，其中所述时钟信号的极性被设置成与紧邻该时钟信号之前的数据信号的极性相同。
28.根据权利要求27所述的显示器，其中紧邻所述时钟信号之后添加有虚比特。
29.根据权利要求24所述的显示器，其中所述数据信号的幅度大于预定基准电压，而所述时钟信号的幅度小于该预定基准电压。
30.一种显示器，该显示器包括定时控制器、多个列驱动器集成电路以及多个行驱动器集成电路，其中在所述定时控制器与所述多个列驱动器集成电路的两个列驱动器集成电路之间连接有用于从所述定时控制器向所述两个列驱动器集成电路发送数据信号和时钟信号的差动对，并且其中所述时钟信号以不同于所述数据信号的信号幅度被嵌入在所述数据信号之间，并被发送。
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