JP6395291B2

JP6395291B2 - 表示デバイスのドライバ

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Publication number: JP6395291B2
Application number: JP2014156686A
Authority: JP
Inventors: 五常渡部
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2014-07-31
Filing date: 2014-07-31
Publication date: 2018-09-26
Anticipated expiration: 2034-07-31
Also published as: JP2016033609A

Description

本発明は、映像信号に応じて表示デバイスを駆動する表示デバイスのドライバに関する。

表示デバイスとしての例えば液晶表示パネルには、２次元画面の水平方向に伸張する複数のゲートラインと、２次元画面の垂直方向に伸張する複数のソースラインと、が交叉するように配置されている。更に、液晶表示パネルには、入力映像信号に基づく各画素の輝度レベルを表す表示データ片に対応した階調電圧をソースラインの各々に印加するソースドライバと、走査信号をゲートラインに印加するゲートドライバと、が搭載されている。

このようなソースドライバとして、シリアル形態で供給された表示データ片の系列を、複数のラッチに順次取り込み、各ラッチに取り込まれた表示データ片に対応した階調電圧を各ソースラインに印加するものが提案されている（例えば特許文献１参照）。かかるソースドライバでは、表示データ片のビット数と同一本数のデータ伝送ラインを介して、当該表示データ片の系列を複数のラッチに供給している。よって、各データ伝送ラインが、複数のラッチに共通に接続されている。この際、各ラッチが順次択一的にイネーブル状態に制御されることにより、イネーブル状態にあるラッチのみが、データ伝送ライン上の表示データ片の系列中から自身に対応した表示データ片を取り込む。

特開２００４−３０１９４６号公報

しかしながら、１つのデータ伝送ラインに接続されるラッチの数が多くなると、その分だけ伝送ラインの負荷容量が増加し、表示データ信号の波形に鈍りが生じる。よって、複数のラッチが接続されているデータ伝送ラインでは、負荷容量の増大に伴い表示データ信号の遅延量が大となり、高速に表示デバイスを駆動することが困難になるという問題が生じた。

そこで、本発明は、ドライバ内でのデータ信号の波形鈍りを抑えて表示デバイスを高速に駆動することが可能となる表示デバイスのドライバを提供することを目的とする。

本発明に係る表示デバイスのドライバは、映像信号によって示される画素毎の輝度レベルに対応した画素データ片を取り込む第１及び第２ラッチ群を有し、前記第１及び第２ラッチ群に取り込まれた、前記画素データ片に対応した画素駆動電圧を表示デバイスのソースラインに印加する前記表示デバイスのドライバであって、前記ドライバ内において前記画素データ片の系列を伝送する複数のデータラインと、第１データ有効化信号がデータ有効を示す場合には前記データライン各々に伝送された前記画素データ片を複数の第１ゲート出力ラインを介して前記第１ラッチ群に供給する一方、前記第１データ有効化信号がデータ無効を示す場合には固定値を前記第１ゲート出力ラインの各々を介して前記第１ラッチ群に供給する第１の論理ゲート回路と、第２データ有効化信号がデータ有効を示す場合には前記データライン各々に伝送された前記画素データ片を複数の第２ゲート出力ラインを介して前記第２ラッチ群に供給する一方、前記第２データ有効化信号がデータ無効を示す場合には固定値を前記第２ゲート出力ラインの各々を介して前記第２ラッチ群に供給する第２の論理ゲート回路と、前記データ有効を示す前記第１データ有効化信号及び前記データ無効を示す前記第２データ有効化信号を前記第１及び第２の論理ゲート回路に供給した後、前記データ無効を示す前記第１データ有効化信号及び前記データ有効を示す前記第２データ有効化信号を前記第１及び第２の論理ゲート回路に供給する制御部と、を有し、前記ドライバは、第１の配線層及び第２の配線層が積層形成されている半導体チップに形成されており、前記第１ゲート出力ラインが形成されている領域において、前記第１の配線層には前記第１ゲート出力ラインと前記データラインとが１つずつ交互に並置されており、前記第２の配線層には、前記第１の配線層内の前記データライン各々の上方又は下方の位置に前記第１ゲート出力ラインが配置され且つ前記第１の配線層内の前記第１ゲート出力ライン各々の上方又は下方の位置に前記データラインが配置されるように前記データラインと前記第１ゲート出力ラインとが１つずつ交互に並置されており、前記第２ゲート出力ラインが形成されている領域において、前記第１の配線層には前記第２ゲート出力ラインと前記データラインとが１つずつ交互に並置されており、前記第２の配線層は、前記第１の配線層内の前記データライン各々の上方又は下方の位置に前記第２ゲート出力ラインが配置され且つ前記第１の配線層内の前記第２ゲート出力ライン各々の上方又は下方の位置に前記データラインが配置されるように前記データラインと前記第２ゲート出力ラインとが１つずつ交互に並置されていることを特徴としている。

本発明においては、データラインを介して伝送された画素データ片を第１の論理ゲート回路を介して第１ラッチ群に供給すると共に、かかる画素データ片を第２の論理ゲート回路を介して第２ラッチ群に供給する。この際、第１及び第２ラッチ群のうちで画素データ片の取り込みを行っていない方のラッチ群に対しては、上記した第１又は第２の論理ゲート回路により、固定値の画素データ片を供給するようにしている。これにより、データラインでの負荷容量を低減させ且つデータラインでのレベル低下を抑えることができるようになる。よって、データラインを介して伝送されるデータ信号の波形鈍り及び信号遅延が抑制され、表示デバイスを高速に駆動することが可能となる。

本発明に係る表示デバイスのドライバを含む表示装置を示すブロック図である。ソースドライバ１２におけるデータ取込動作の一例を示すタイムチャートである。ソースドライバ１２の内部構成を示すブロック図である。アンドゲート群１２５〜１２７各々の構成を示す回路図である。ラッチ群１２２の構成を示す回路図である。ラッチ群１２３の構成を示す回路図である。ラッチ群１２４の構成を示す回路図である。データラインＤＬ１〜ＤＬ４８、ゲート出力ラインＸＬ１〜ＸＬ４８、ＹＬ１〜ＹＬ４８及びＺＬ１〜ＺＬ４８各々の配線形態の一例を示す図である。ソースドライバ１２が形成されている半導体チップの断面図である。配線層ＭＡ１及びＭＡ２各々内でのデータラインＤＬ１〜ＤＬ４８、ゲート出力ラインＸＬ１〜ＸＬ４８、ＹＬ１〜ＹＬ４８及びＺＬ１〜ＺＬ４８の配線形態の一例を示す図である。互いに隣接するデータラインＤＬ１及びＤＬ２でのレベル遷移の一例（カップリングノイズ小）を示す波形図である。互いに隣接するデータラインＤＬ１及びＤＬ２でのレベル遷移の他の一例（カップリングノイズ大）を示す波形図である。配線層ＭＡ１及びＭＡ２各々内でのデータラインＤＬ１〜ＤＬ４８、ゲート出力ラインＸＬ１〜ＸＬ４８、ＹＬ１〜ＹＬ４８及びＺＬ１〜ＺＬ４８の配線形態の他の一例を示す図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係る表示デバイスのドライバを含む表示装置の概略構成を示す図である。図１に示すように、かかる表示装置は、駆動制御部１０、走査ドライバ１１、ソースドライバ１２及び表示デバイス２０を含む。

表示デバイス２０は、例えば液晶又は有機ＥＬパネル等からなる。表示デバイス２０には、２次元画面の水平方向に伸張するｍ本（ｍは２以上の自然数）の水平走査ラインＳ₁〜Ｓ_mと、２次元画面の垂直方向に伸張する１４４０本のソースラインＤ₁〜Ｄ₁₄₄₀とが形成されている。水平走査ライン及びソースラインの各交叉部の領域（破線にて囲まれた領域）には、画素を担う表示セルが形成されている。

駆動制御部１０は、入力された映像信号中から水平同期信号を検出したときに水平同期検出信号を走査ドライバ１１に供給すると共に、図２に示すような単一パルスのラッチ開始信号ＬＳをソースドライバ１２に供給する。

また、駆動制御部１０は、映像信号に基づき、１水平走査ライン上の１４４０個の画素各々の輝度レベルを例えば８ビットで示す画素データＲＤ（１）〜ＲＤ（１４４０）を生成する。そして、駆動制御部１０は、図２に示すように画素データＲＤ（１）〜ＲＤ（１４４０）を６個ずつ順次、所定の伝送周期ＴＱ毎に、例えば４８本の伝送ラインからなるデータバスＢＵＳを介してソースドライバ１２に供給する。

更に、駆動制御部１０は、図２に示すように画素データＲＤ（１）〜ＲＤ（４８０）をソースドライバ１２に供給している期間ＡＲ１の間だけ論理レベル１、他の期間は論理レベル０となるデータ有効化信号Ｅｎ１を、ソースドライバ１２に供給する。また、駆動制御部１０は、図２に示すように画素データＲＤ（４８１）〜ＲＤ（９６０）をソースドライバ１２に供給している期間ＡＲ２の間だけ論理レベル１となり、他の期間は論理レベル０となるデータ有効化信号Ｅｎ２を、ソースドライバ１２に供給する。また、駆動制御部１０は、図２に示すように画素データＲＤ（９６１）〜ＲＤ（１４４０）をソースドライバ１２に供給している期間ＡＲ３の間だけ論理レベル１となり、他の期間は論理レベル０となるデータ有効化信号Ｅｎ３を、ソースドライバ１２に供給する。

走査ドライバ１１は、上記した水平同期検出信号に同期させて水平走査パルスを生成し、これを表示デバイス２０の水平走査ラインＳ₁〜Ｓ_mの各々に順次印加する。

ソースドライバ１２は、駆動制御部１０から供給された画素データＲＤ（１）〜ＲＤ（１４４０）の各々に対応した画素駆動電圧Ｇ１〜Ｇ１４４０を生成して、表示デバイス２０のソースラインＤ₁〜Ｄ₁₄₄₀の各々に印加する。

ソースドライバ１２は、上記した駆動制御部１０と共に半導体集積装置としての半導体チップに形成されている。

図３は、ソースドライバ１２の内部構成を示すブロック図である。図３において、シフトレジスタ１２１は、駆動制御部１０から供給されたラッチ開始信号ＬＳを、伝送周期ＴＱを有するクロック信号に応じて次段のフリップフロップに供給する直列２４０段のフリップフロップ（図示せぬ）からなる。かかる構成により、シフトレジスタ１２１は、図２に示すように、ラッチ開始信号ＬＳを伝送周期ＴＱずつ順に遅延させたラッチ取込信号Ｌ₁〜Ｌ₂₄₀を生成する。シフトレジスタ１２１は、ラッチ取込信号Ｌ₁〜Ｌ₈₀をラッチ群１２２に供給し、ラッチ取込信号Ｌ₈₁〜Ｌ₁₆₀をラッチ群１２３に供給し、ラッチ取込信号Ｌ₁₆₁〜Ｌ₂₄₀をラッチ群１２４に供給する。

内部データバスＤＢＳは、例えば４８本のデータラインＤＬ１〜ＤＬ４８から構成されている。データラインＤＬ１〜ＤＬ４８は、上記したデータバスＢＵＳにおける４８本の伝送ラインと夫々一対一で接続されている。

アンドゲート群１２５〜１２７の各々は、図４に示すように４８個の２入力のアンドゲートＡＮ１〜ＡＮ４８から構成されている。アンドゲートＡＮ１の一方の入力端にはデータラインＤＬ１が接続されており、アンドゲートＡＮ２の一方の入力端にはデータラインＤＬ２が接続されている。同様に、アンドゲートＡＮ（Ｐ）の一方の入力端にはデータラインＤＬ（Ｐ）が接続されている（Ｐは３〜４８の自然数）。

アンドゲート群１２５におけるアンドゲートＡＮ１〜ＡＮ４８各々の他方の入力端には、データ有効化信号Ｅｎ１が供給されている。アンドゲート群１２６におけるアンドゲートＡＮ１〜ＡＮ４８各々の他方の入力端には、データ有効化信号Ｅｎ２が供給されている。アンドゲート群１２７におけるアンドゲートＡＮ１〜ＡＮ４８各々の他方の入力端には、データ有効化信号Ｅｎ３が供給されている。

アンドゲート群１２５は、データ有効化信号Ｅｎ１がデータ有効を示す論理レベル１である間は、データラインＤＬ１〜ＤＬ４８を介して供給された４８ビット分の画素データＲＤをデータビットＸ１〜Ｘ４８とし、夫々をゲート出力ラインＸＬ１〜ＸＬ４８を介してラッチ群１２２に供給する。一方、データ有効化信号Ｅｎ１がデータ無効を示す論理レベル０である間は、アンドゲート群１２５は、全ビットが論理レベル０となるデータビットＸ１〜Ｘ４８を、夫々ゲート出力ラインＸＬ１〜ＸＬ４８を介してラッチ群１２２に供給する。

アンドゲート群１２６は、データ有効化信号Ｅｎ２がデータ有効を示す論理レベル１である間は、データラインＤＬ１〜ＤＬ４８を介して供給された４８ビット分の画素データＲＤをデータビットＹ１〜Ｙ４８とし、夫々をゲート出力ラインＹＬ１〜ＹＬ４８を介してラッチ群１２３に供給する。一方、データ有効化信号Ｅｎ２がデータ無効を示す論理レベル０である間は、アンドゲート群１２６は、全ビットが論理レベル０となるデータビットＹ１〜Ｙ４８を、夫々ゲート出力ラインＹＬ１〜ＹＬ４８を介してラッチ群１２２に供給する。

アンドゲート群１２７は、データ有効化信号Ｅｎ３がデータ有効を示す論理レベル１である間は、データラインＤＬ１〜ＤＬ４８を介して供給された４８ビット分の画素データＲＤをデータビットＺ１〜Ｚ４８とし、夫々をゲート出力ラインＺＬ１〜ＺＬ４８を介してラッチ群１２４に供給する。一方、データ有効化信号Ｅｎ３がデータ無効を示す論理レベル０であり間は、アンドゲート群１２７は、全ビットが論理レベル０となるデータビットＺ１〜Ｚ４８を、夫々ゲート出力ラインＺＬ１〜ＺＬ４８を介してラッチ群１２４に供給する。

図５は、ラッチ群１２２の内部構成を示すブロック図である。図５に示すように、ラッチ群１２２は、夫々が６個分の画素データＲＤ、つまり４８ビット分のデータをラッチするラッチＬＡ１〜ＬＡ８０からなる。ラッチＬＡ１〜ＬＡ８０の各々には、ラッチ取込信号Ｌ₁〜Ｌ₈₀のうちで自身に対応したラッチ取込信号Ｌが供給されている。例えば、ラッチＬＡ１にはラッチ取込信号Ｌ₁が供給されており、ラッチＬＡ２にはラッチ取込信号Ｌ₂が供給されており、ラッチＬＡ８０にはラッチ取込信号Ｌ₈₀が供給されている。

ラッチＬＡ１〜ＬＡ８０の各々は、自身に供給されたラッチ取込信号Ｌが論理レベル１のときだけデータビットＸ１〜Ｘ４８を取り込んで保持する。そして、これらデータビットＸ１〜Ｘ４８を８ビット毎の画素データ片に区分した６個の画素データＱＤを出力する。

例えば、ラッチＬＡ１は、論理レベル１のラッチ取込信号Ｌ₁が供給されたときにだけ、データビットＸ１〜Ｘ４８を取り込んで保持する。そして、ラッチＬＡ１は、取り込んだデータビットＸ１〜Ｘ４８を８ビット毎に区分けした６個の画素データ片を画素データＱＤ（１）〜ＱＤ（６）として出力する。また、ラッチＬＡ２は、論理レベル１のラッチ取込信号Ｌ₂が供給されたときにだけ、データビットＸ１〜Ｘ４８を取り込んで保持する。そして、ラッチＬＡ２は、取り込んだデータビットＸ１〜Ｘ４８を８ビット毎に区分けした６個の画素データ片を画素データＱＤ（７）〜ＱＤ（１２）として出力する。また、ラッチＬＡ８０は、論理レベル１のラッチ取込信号Ｌ₈₀が供給されたときにだけ、データビットＸ１〜Ｘ４８を取り込んで保持する。そして、ラッチＬＡ８０は、取り込んだデータビットＸ１〜Ｘ４８を８ビット毎に区分けした６個の画素データ片を画素データＱＤ（４７５）〜ＱＤ（４８０）として出力する。

ラッチ群１２２は、上記した画素データＱＤ（１）〜ＱＤ（４８０）を画素駆動電圧生成部１２８に供給する。

図６は、ラッチ群１２３の内部構成を示すブロック図である。図６に示すように、ラッチ群１２３は、夫々が６個分の画素データＲＤ、つまり４８ビット分のデータをラッチするラッチＬＢ１〜ＬＢ８０からなる。ラッチＬＢ１〜ＬＢ８０の各々には、ラッチ取込信号Ｌ₈₁〜Ｌ₁₆₀のうちで自身に対応したラッチ取込信号Ｌが供給されている。例えば、ラッチＬＢ１にはラッチ取込信号Ｌ₈₁が供給されており、ラッチＬＢ２にはラッチ取込信号Ｌ₈₂が供給されており、ラッチＬＢ８０にはラッチ取込信号Ｌ₁₆₀が供給されている。

ラッチＬＢ１〜ＬＢ８０の各々は、自身に供給されたラッチ取込信号Ｌが論理レベル１のときだけデータビットＹ１〜Ｙ４８を取り込んで保持する。そして、これらデータビットＹ１〜Ｙ４８を８ビット毎の画素データ片に区分けした６個の画素データＱＤを出力する。

例えば、ラッチＬＢ１は、論理レベル１のラッチ取込信号Ｌ₈₁が供給されたときにだけ、データビットＹ１〜Ｙ４８を取り込んで保持する。そして、ラッチＬＢ１は、取り込んだデータビットＹ１〜Ｙ４８を８ビット毎に区分けした６個の画素データ片を画素データＱＤ（４８１）〜ＱＤ（４８６）として出力する。また、ラッチＬＢ２は、論理レベル１のラッチ取込信号Ｌ₈₂が供給されたときにだけ、データビットＹ１〜Ｙ４８を取り込んで保持する。そして、ラッチＬＢ２は、取り込んだデータビットＹ１〜Ｙ４８を８ビット毎に区分けした６個の画素データ片を画素データＱＤ（４８７）〜ＱＤ（４９２）として出力する。また、ラッチＬＢ８０は、論理レベル１のラッチ取込信号Ｌ₁₆₀が供給されたときにだけ、データビットＹ１〜Ｙ４８を取り込んで保持する。そして、ラッチＬＢ８０は、取り込んだデータビットＹ１〜Ｙ４８を８ビット毎に区分けした６個の画素データ片を画素データＱＤ（９５５）〜ＱＤ（９６０）として出力する。

ラッチ群１２３は、上記した画素データＱＤ（４８１）〜ＱＤ（９６０）を画素駆動電圧生成部１２８に供給する。

図７は、ラッチ群１２４の内部構成を示すブロック図である。図７に示すように、ラッチ群１２４は、夫々が６個分の画素データＲＤ、つまり４８ビット分のデータをラッチするラッチＬＣ１〜ＬＣ８０からなる。ラッチＬＣ１〜ＬＣ８０の各々には、ラッチ取込信号Ｌ₁₆₁〜Ｌ₂₄₀のうちで自身に対応したラッチ取込信号Ｌが供給されている。例えば、ラッチＬＣ１にはラッチ取込信号Ｌ₁₆₁が供給されており、ラッチＬＣ２にはラッチ取込信号Ｌ₁₆₂が供給されており、ラッチＬＣ８０にはラッチ取込信号Ｌ₂₄₀が供給されている。

ラッチＬＣ１〜ＬＣ８０の各々は、自身に供給されたラッチ取込信号Ｌが論理レベル１のときだけデータビットＺ１〜Ｚ４８を取り込んで保持する。そして、これらデータビットＺ１〜Ｚ４８を８ビット毎の画素データ片として区分けした６個の画素データＱＤを出力する。

例えば、ラッチＬＣ１は、論理レベル１のラッチ取込信号Ｌ₁₆₁が供給されたときにだけ、データビットＺ１〜Ｚ４８を取り込んで保持する。そして、ラッチＬＣ１は、取り込んだデータビットＺ１〜Ｚ４８を８ビット毎に区分けした６個の画素データ片を画素データＱＤ（９６１）〜ＱＤ（９６６）として出力する。また、ラッチＬＣ２は、論理レベル１のラッチ取込信号Ｌ₁₆₂が供給されたときにだけ、データビットＺ１〜Ｚ４８を取り込んで保持する。そして、ラッチＬＣ２は、取り込んだデータビットＺ１〜Ｚ４８を８ビット毎に区分けした６個の画素データ片を画素データＱＤ（９６７）〜ＱＤ（９７２）として出力する。また、ラッチＬＣ８０は、論理レベル１のラッチ取込信号Ｌ₂₄₀が供給されたときにだけ、データビットＺ１〜Ｚ４８を取り込んで保持する。そして、ラッチＬＣ８０は、取り込んだデータビットＺ１〜Ｚ４８を８ビット毎に区分けした６個の画素データ片を画素データＱＤ（１４０９）〜ＱＤ（１４１４）として出力する。

ラッチ群１２４は、上記した画素データＱＤ（９６１）〜ＱＤ（１４４０）を画素駆動電圧生成部１２８に供給する。

画素駆動電圧生成部１２８は、画素データＱＤ（１）〜ＱＤ（１４４０）に基づき、各画素データＱＤにて示される輝度レベルに対応した電圧値を有する画素駆動電圧Ｇ₁〜Ｇ₁₄₄₀を生成する。そして、画素駆動電圧生成部１２８は、画素駆動電圧Ｇ₁〜Ｇ₁₄₄₀を表示デバイス２０のソースラインＤ₁〜Ｄ₁₄₄₀に夫々印加する。

以下に、上記した構成を有するソースドライバ１２におけるデータの取込動作について、図２に示すタイムチャートを参照しつつ説明する。

１水平走査期間の最初の期間ＡＲ１では、伝送周期ＴＱ毎に順次供給されたラッチ取込信号Ｌ₁〜Ｌ₈₀に応じて、ラッチ群１２２が、内部データバスＤＢＳを介して供給された画素データＲＤ（１）〜ＲＤ（４８０）を６個ずつ順に取り込む。この際、内部データバスＤＢＳのデータラインＤＬ１〜ＤＬ４８には、画素データＲＤ（１）〜ＲＤ（４８０）各々の論理レベルの変化に伴う電圧変化が生じる。

ところで、期間ＡＲ１では、図２に示すように、ラッチ群１２２に対するデータ入力を有効にする論理レベル１のデータ有効化信号Ｅｎ１が供給されている。また、期間ＡＲ１では、ラッチ群１２３及び１２４に対するデータ入力を無効化する論理レベル０のデータ有効化信号Ｅｎ２及びＥｎ３が供給されている。

したがって、期間ＡＲ１では、アンドゲート群１２６及び１２７により、ラッチ群１２３及び１２４に対しては全ビットが論理レベル０固定となるデータビットＹ１〜Ｙ４８及びＺ１〜Ｚ４８が供給されることになる。

すなわち、データラインＤＬ１〜ＤＬ４８には画素データＲＤに基づく論理レベルの変化が生じるものの、期間ＡＲ１では、データ取り込みを行っていないラッチ群１２３及び１２４に対しては、全ビット論理レベル０固定のデータが供給される。

次に、１水平走査期間の中間の期間ＡＲ２では、伝送周期ＴＱ毎に順次供給されたラッチ取込信号Ｌ₈₁〜Ｌ₁₆₀に応じて、ラッチ群１２３が、内部データバスＤＢＳを介して供給された画素データＲＤ（４８１）〜ＲＤ（９６０）を６個ずつ順に取り込む。この際、内部データバスＤＢＳのデータラインＤＬ１〜ＤＬ４８には、画素データＲＤ（４８１）〜ＲＤ（９６０）各々の論理レベルの変化に伴う電圧変化が生じる。

ところで、期間ＡＲ２では、図２に示すように、ラッチ群１２３に対するデータ入力を有効にする論理レベル１のデータ有効化信号Ｅｎ２が供給されている。また、期間ＡＲ２では、ラッチ群１２２及び１２４に対するデータ入力を無効化する論理レベル０のデータ有効化信号Ｅｎ１及びＥｎ３が供給されている。

したがって、期間ＡＲ２では、アンドゲート群１２５及び１２７により、ラッチ群１２２及び１２４に対しては、全ビットが論理レベル０固定となるデータビットＸ１〜Ｘ４８及びＺ１〜Ｚ４８が供給されることになる。

すなわち、データラインＤＬ１〜ＤＬ４８には画素データＲＤに基づく論理レベルの変化が生じるものの、期間ＡＲ２では、データ取り込みを行っていないラッチ群１２２及び１２４に対しては、全ビット論理レベル０固定のデータが供給される。

次に、１水平走査期間の最後の期間ＡＲ３では、伝送周期ＴＱ毎に順次供給されたラッチ取込信号Ｌ₁₆₁〜Ｌ₂₄₀に応じて、ラッチ群１２４が、内部データバスＤＢＳを介して供給された画素データＲＤ（９６１）〜ＲＤ（１４４０）を６個ずつ順に取り込む。この際、内部データバスＤＢＳのデータラインＤＬ１〜ＤＬ４８には、画素データＲＤ（９６１）〜ＲＤ（１４４０）各々の論理レベルの変化に伴う電圧変化が生じる。

ところで、期間ＡＲ３では、図２に示すように、ラッチ群１２４に対するデータ入力を有効にする論理レベル１のデータ有効化信号Ｅｎ３が供給されている。また、期間ＡＲ３では、ラッチ群１２２及び１２３に対するデータ入力を無効化する論理レベル０のデータ有効化信号Ｅｎ１及びＥｎ２が供給されている。

したがって、期間ＡＲ３では、アンドゲート群１２５及び１２６により、ラッチ群１２２及び１２３に対しては、全ビットが論理レベル０固定となるデータビットＸ１〜Ｘ４８及びＺ１〜Ｚ４８が供給されることになる。

すなわち、データラインＤＬ１〜ＤＬ４８には画素データＲＤに基づく論理レベルの変化が生じるものの、期間ＡＲ３では、データ取り込みを行っていないラッチ群１２２及び１２３に対しては、全ビット論理レベル０固定のデータが供給される。

以上のように、図３及び図４に示す構成では、データラインＤＬ１〜ＤＬ４８を介して伝送された４８ビット分の画素データＲＤを、アンドゲート群１２５〜１２７を介してラッチ群１２２〜１２３に供給するようにしている。

これにより、内部データバスＤＢＳの各データラインＤＬに接続される素子は、図４に示すように、３つのアンドゲートＡＮだけとなる。例えば、データラインＤＬ１には、アンドゲート群１２５〜１２７各々のアンドゲートＡＮ１だけが接続されている。つまりデータラインＤＬ１には、合計３個のアンドゲートだけが接続されている。また、データラインＤＬ２には、アンドゲート群１２５〜１２７各々のアンドゲートＡＮ２だけが接続されている。つまりデータラインＤＬ２には、合計３個のアンドゲートだけが接続されているのである。

従って、上記した構成によれば、全てのラッチ（ＬＡ１〜ＬＡ８０、ＬＢ１〜ＬＢ８０及びＬＣ１〜ＬＣ８０）が直接、各データラインＤＬに接続された構成に比して、各データラインＤＬの負荷容量を大幅に低減することが可能となる。

更に、上記した構成では、ラッチ群１２２〜１２４のうちでデータの取り込みを行っていないラッチ群に対しては、アンドゲートＡＮ１〜ＡＮ４８により、強制的に全ビットが論理レベル０となるデータ（Ｘ、Ｙ又はＺ）を供給するようにしている。

これにより、例えデータラインＤＬ１〜ＤＬ４８において画素データＲＤに基づく論理レベルの変化が生じていても、データ取り込みを行っていないラッチ群に接続されているアンドゲート群（１２５、１２６又は１２７）の出力レベルは論理レベル０固定となる。よって、このアンドゲート群では出力レベルの変化に伴う電流変動が生じないので、かかる電流変動に起因するデータラインＤＬでのレベル低下が抑えられる。

従って、図３及び図４に示す構成によれば、各データラインＤＬを介して伝送されるデータ信号（ＲＤ）の立ち上がり及び立ち下がりエッジ部での信号レベルを直ちに論理レベル０から１、又は１から０に対応したレベルに遷移させることが可能となる。

これにより、図３及び図４に示す構成を採用したソースドライバ１２によれば、データラインＤＬを介して伝送されるデータ信号（ＲＤ）の波形鈍り及び信号遅延が抑制されるので、表示デバイス２０に対して高速に駆動を行うことが可能となる。

なお、図３に示すブロック図では、内部データバスＤＢＳの各データラインＤＬ１〜ＤＬ４８の伸張方向に対して、ゲート出力ラインＸＬ１〜ＸＬ４８、ＹＬ１〜ＹＬ４８及びＺＬ１〜ＺＬ４８が交叉する方向に伸張しているように表されている。

しかしながら、半導体チップ上での実際のレイアウトでは、図８に示すように、ゲート出力ラインＸＬ１〜ＸＬ４８、ＹＬ１〜ＹＬ４８及びＺＬ１〜ＺＬ４８の各々を、データラインＤＬ１〜ＤＬ４８の伸張方向と同一方向に伸張した形態で配線しても良い。

なお、ゲート出力ラインＸＬ１〜ＸＬ４８、ＹＬ１〜ＹＬ４８及びＺＬ１〜ＺＬ４８と、データラインＤＬ１〜ＤＬ４８とを配線するにあたり、これらを半導体チップ内の１つの配線層内に配線しても良いが、積層形成された２つ以上の配線層内に配線しても良い。

図９は、かかる点に鑑みて成された半導体チップの断面を示す図である。図９に示す半導体チップには、素子形成層ＤＡ、第１の配線層ＭＡ１及び第２の配線層ＭＡ２が積層して形成されている。素子形成層ＤＡには、図３に示す各機能モジュール（１２１〜１２８）が形成される。第１の配線層ＭＡ１内には、ゲート出力ラインＸＬ１〜ＸＬ４８、ＹＬ１〜ＹＬ４８及びＺＬ１〜ＺＬ４８が並置して配線されている。第２の配線層ＭＡ２内には、データラインＤＬ１〜ＤＬ４８が並置して配線されている。

尚、図８に示す領域ＳＳ１では、配線層ＭＡ２内のデータラインＤＬ１〜ＤＬ４８各々の下方にゲート出力ラインＸＬ１〜ＸＬ４８が夫々位置するように、配線層ＭＡ１内においてゲート出力ラインＸＬ１〜ＸＬ４８が並置されている。また、図８に示す領域ＳＳ２では、配線層ＭＡ２内のデータラインＤＬ１〜ＤＬ４８各々の下方にゲート出力ラインＹＬ１〜ＹＬ４８が夫々位置するように、配線層ＭＡ１内においてゲート出力ラインＹＬ１〜ＹＬ４８が並置されている。また、図８に示す領域ＳＳ３では、配線層ＭＡ２内にデータラインＤＬ１〜ＤＬ４８が存在せず、配線層ＭＡ１内においてゲート出力ラインＺＬ１〜ＺＬ４８が並置されている。

この際、互いに左右方向、或いは上下方向に隣接するライン同士の間にはカップリング容量が存在する。よって、互いに左右方向又は上下方向に隣接する一対のライン間で比較的大きなレベル変化が生じると、カップリングノイズが発生する虞がある。

例えば、図１１に示すように、データラインＤＬ１が論理レベル０固定の状態である際に、時点ｔ１において、ＤＬ１に隣接するＤＬ２で論理レベル０から１への遷移が生じると、ＤＬ１及びＤＬ２間には、時点ｔ１にて電圧ＶＤＤ分のレベル変化が生じる。

ところが、図１２に示すように、時点ｔ１において、ＤＬ１が論理レベル０から１の状態に遷移すると同時にＤＬ２が論理レベル１から０の状態に遷移すると、ＤＬ１及びＤＬ２間には、時点ｔ１にて２・ＶＤＤ分のレベル変化が生じる。

よって、図１２に示す状態では、図１１に示す状態に比して、隣接するデータラインＤＬ１及びＤＬ２間において大きなレベル変化が生じる。これにより、図１２に示す状態では、図１１に示す状態に比して大きなカップリングノイズが生じる。このようなカップリングノイズが発生すると、ゲート出力ライン（ＸＬ、ＹＬ、ＺＬ）及びデータライン（ＤＬ）を介して伝送されるデータ信号の波形に鈍りや遅延が生じ、高速伝送の妨げとなる。

そこで、上記のようなカップリングノイズを低減すべく、配線層ＭＡ１及びＭＡ２内において、図１３に示す形態でゲート出力ラインＸＬ１〜ＸＬ４８、ＹＬ１〜ＹＬ４８、ＺＬ１〜ＺＬ４８、及びデータラインＤＬ１〜ＤＬ４８を配線する。

すなわち、図８に示す領域ＳＳ１では、図１３に示すように、配線層ＭＡ１内には、ゲート出力ラインＸＬ１〜ＸＬ４８のうちの奇数番目のゲート出力ラインＸＬ１、ＸＬ３、ＸＬ５、・・・、ＸＬ４７が並置して配線される。更に、データラインＤＬ１〜ＤＬ４８のうちの偶数番目のデータラインＤＬ２、ＤＬ４、ＤＬ６、・・・、ＤＬ４８が配線層ＭＡ１内に並置して配線される。この際、配線層ＭＡ１内では、図１３に示すように、偶数番目のデータラインＤＬ２、ＤＬ４、ＤＬ６、・・・、ＤＬ４８と、奇数番目のゲート出力ラインＸＬ１、ＸＬ３、ＸＬ５、・・・、ＸＬ４７とが１つずつ交互に並置されている。

また、図８に示す領域ＳＳ１では、図１３に示すように、配線層ＭＡ２内には、ゲート出力ラインＸＬ１〜ＸＬ４８のうちの偶数番目のゲート出力ラインＸＬ２、ＸＬ４、ＸＬ６、・・・、ＸＬ４８が並置して配線される。更に、データラインＤＬ１〜ＤＬ４８のうちの奇数番目のデータラインＤＬ１、ＤＬ３、ＤＬ５、・・・、ＤＬ４７が配線層ＭＡ２内に並置して配線される。この際、配線層ＭＡ２内では、図１３に示すように、奇数番目のデータラインＤＬ１、ＤＬ３、ＤＬ５、・・・、ＤＬ４７と、偶数番目のゲート出力ラインＸＬ２、ＸＬ４、ＸＬ６、・・・、ＸＬ４８とが１つずつ交互に並置されている。

なお、領域ＳＳ１では、配線層ＭＡ２内において、配線層ＭＡ１内の奇数番目のゲート出力ラインＸＬ１、ＸＬ３、ＸＬ５、・・・、ＸＬ４７各々の上方に、奇数番目のデータラインＤＬ１、ＤＬ３、ＤＬ５、・・・、ＤＬ４７が夫々配置されている。また、配線層ＭＡ２内において、配線層ＭＡ１内の偶数番目の偶数番目のデータラインＤＬ２、ＤＬ４、ＤＬ６、・・・、ＤＬ４８各々の上方に、偶数番目のゲート出力ラインＸＬ２、ＸＬ４、ＸＬ６、・・・、ＸＬ４８夫々配置されている。

すなわち、領域ＳＳ１では、配線層ＭＡ１及びＭＡ２内において、各データラインＤＬの上方又は下方、或いは左側又は右側に１つのゲート出力ラインＸＬが隣接するように、データラインＤＬとゲート出力ラインＸＬとが交互に形成されているのである。

図８に示す領域ＳＳ２では、図１３に示すように、配線層ＭＡ１内に、ゲート出力ラインＹＬ１〜ＹＬ４８のうちの奇数番目のゲート出力ラインＹＬ１、ＹＬ３、ＹＬ５、・・・、ＹＬ４７が配線されている。更に、データラインＤＬ１〜ＤＬ４８のうちの偶数番目のデータラインＤＬ２、ＤＬ４、ＤＬ６、・・・、ＤＬ４８が配線層ＭＡ１内に配線されている。この際、配線層ＭＡ１内では、図１３に示すように、偶数番目のデータラインＤＬ２、ＤＬ４、ＤＬ６、・・・、ＤＬ４８と、奇数番目のゲート出力ラインＹＬ１、ＹＬ３、ＹＬ５、・・・、ＹＬ４７とが１つずつ交互に並行配置されている。

また、図８に示す領域ＳＳ２では、図１３に示すように、配線層ＭＡ２内に、ゲート出力ラインＹＬ１〜ＹＬ４８のうちの偶数番目のゲート出力ラインＹＬ２、ＹＬ４、ＹＬ６、・・・、ＹＬ４８が配線されている。更に、データラインＤＬ１〜ＤＬ４８のうちの奇数番目のデータラインＤＬ１、ＤＬ３、ＤＬ５、・・・、ＤＬ４７が配線層ＭＡ２内に配線されている。この際、配線層ＭＡ２内では、図１３に示すように、奇数番目のデータラインＤＬ１、ＤＬ３、ＤＬ５、・・・、ＤＬ４７と、偶数番目のゲート出力ラインＹＬ２、ＹＬ４、ＹＬ６、・・・、ＹＬ４８とが１つずつ交互に並行配置されている。

なお、領域ＳＳ２では、配線層ＭＡ２内において、配線層ＭＡ１内の奇数番目のゲート出力ラインＹＬ１、ＹＬ３、ＹＬ５、・・・、ＹＬ４７各々の上方に、奇数番目のデータラインＤＬ１、ＤＬ３、ＤＬ５、・・・、ＤＬ４７が夫々配置されている。また、配線層ＭＡ２内において、配線層ＭＡ１内の偶数番目の偶数番目のデータラインＤＬ２、ＤＬ４、ＤＬ６、・・・、ＤＬ４８各々の上方に、偶数番目のゲート出力ラインＹＬ２、ＹＬ４、ＹＬ６、・・・、ＹＬ４８夫々配置されている。

すなわち、領域ＳＳ２では、配線層ＭＡ１及びＭＡ２内において、各データラインＤＬの上方又は下方、或いは左側又は右側に１つのゲート出力ラインＹＬが隣接するように、データラインＤＬとゲート出力ラインＹＬとが交互に形成されているのである。

図８に示す領域ＳＳ３には、データラインＤＬ１〜ＤＬ４８が存在しない。よって、領域ＳＳ３では、図１３に示すように、ゲート出力ラインＺＬ１〜ＺＬ４８が配線層ＭＡ１内において並行に値配置されている。

ここで、例えば、図２に示す期間ＡＲ１では、データ有効化信号Ｅｎ２が論理レベル０となることから、アンドゲート群１２６により、ゲート出力ラインＹＬ１〜ＹＬ４８が全て論理レベル０固定の状態となる。よって、図１３に示す配線形態によると、期間ＡＲ１に亘り、領域ＳＳ２では、データラインＤＬ１〜ＤＬ４８各々の上方又は下方、或いは右側又は左側に隣接するゲート出力ラインＹＬが全て論理レベル０固定の状態になる。つまり、図１３に示す配線形態によれば、互いに上下左右に隣接するライン間において図１１に示す状態にはなるものの、カップリングノイズの発生が懸念される図１２に示す状態にはならない。

また、例えば、図２に示す期間ＡＲ２では、データ有効化信号Ｅｎ１が論理レベル０となることから、アンドゲート群１２５により、ゲート出力ラインＸＬ１〜ＸＬ４８が全て論理レベル０固定の状態となる。よって、図１３に示す配線形態によると、期間ＡＲ２に亘り、領域ＳＳ１では、データラインＤＬ１〜ＤＬ４８各々の上方又は下方、或いは右側又は左側に隣接するゲート出力ラインＸＬが全て論理レベル０固定の状態になる。つまり、図１３に示す配線形態によれば、互いに上下左右に隣接するライン間において図１１に示す状態にはなるものの、カップリングノイズの発生が懸念される図１２に示す状態にはならない。

よって、図１３に示す配線形態を採用すれば、この配線形態を採用していない場合に比して、カップリングノイズの発生量を抑えることが可能となる。従って、データライン（ＤＬ）を介して伝送されるデータ信号の波形鈍りや遅延が抑えられるので、更なる高速処理化を図ることが可能となる。

なお、図９、図１０及び図１３に示す一例では、素子形成層ＤＡ上に第１の配線層ＭＡ１を配置し、この第１の配線層ＭＡ１上に第２の配線層ＭＡ２を配置するようにしているが、ＭＡ１及びＭＡ２の配置を上下逆にしても良い。すなわち、素子形成層ＤＡ上に第２の配線層ＭＡ２を配置し、この第２の配線層ＭＡ２上に第１の配線層ＭＡ１を配置しても良いのである。例えば、図１０に示す構成に対して、素子形成層ＤＡ上に、データライン（ＤＬ）を含む第２の配線層ＭＡ２を配置し、第２の配線層ＭＡ２上にゲート出力ライン（ＸＬ、ＹＬ、ＺＬ）を含む第１の配線層ＭＡ１を配置するようにしても良いのである。

また、上記実施例では、３系統のアンドゲート群（１２５〜１２７）を介してデータラインＤＬ１〜ＤＬ４８と、全てのラッチ群（１２２〜１２４）とを接続するようにしているが、アンドゲート群の数は３系統に限定されるものではない。すなわち、少なくとも２系統のアンドゲート群の各々が、これらアンドゲート群の数と同数のラッチ群の各々に接続されていれば良いのである。また、上記実施例では、アンドゲート（ＡＮ１〜ＡＮ４８）により、データ無効を示すデータ有効化信号（Ｅｎ１〜Ｅｎ３）に応じて、ラッチ群に供給する画素データ片のレベルを強制的に論理レベル０に固定している。しかしながら、データ無効を示すデータ有効化信号により、ラッチ群に供給する画素データ片のレベルを強制的に論理レベル１に固定するようにしても良い。すなわち、アンドゲートに代えてナンドゲート等の論理ゲート回路を用いて、データ無効を示すデータ有効化信号に応じて、ラッチ群に供給する画素データ片のレベルを強制的に固定値（論理レベル１又は０）にする構成を採用するのである。

要するに、ソースドライバ１２としては、少なくとも以下のような第１及び第２ラッチ群、複数のデータライン、第１及び第２の論理ゲート回路、第１及び第２ゲート出力ライン、並びに制御部を含むものであれば良いのである。

第１及び第２ラッチ群は、映像信号によって示される画素毎の輝度レベルに対応した画素データ片を取り込む。第１の論理ゲート回路は、第１データ有効化信号がデータ有効を示す場合にはデータライン各々に伝送された画素データ片を複数の第１ゲート出力ラインを介して第１ラッチ群に供給する。一方、この第１データ有効化信号がデータ無効を示す場合には、第１の論理ゲート回路は、固定値を第１ゲート出力ラインの各々を介して第１ラッチ群に供給する。第２の論理ゲート回路は、第２データ有効化信号がデータ有効を示す場合にはデータライン各々に伝送された画素データ片を複数の第２ゲート出力ラインを介して第２ラッチ群に供給する。一方、この第２データ有効化信号がデータ無効を示す場合には、第２の論理ゲート回路は、固定値を第２ゲート出力ラインの各々を介して第２ラッチ群に供給する。制御部は、データ有効を示す第１データ有効化信号及びデータ無効を示す第２データ有効化信号を上記した第１及び第２の論理ゲート回路に供給した後、データ無効を示す第１データ有効化信号及びデータ有効を示す第２データ有効化信号を第１及び第２の論理ゲート回路に供給する。

１２ソースドライバ
１２５〜１２７アンドゲート群
１２２〜１２４ラッチ群
ＤＢＳ内部データバス
ＤＬデータライン
ＸＬ、ＹＬ、ＺＬゲート出力ライン

Claims

映像信号によって示される画素毎の輝度レベルに対応した画素データ片を取り込む第１及び第２ラッチ群を有し、前記第１及び第２ラッチ群に取り込まれた、前記画素データ片に対応した画素駆動電圧を表示デバイスのソースラインに印加する前記表示デバイスのドライバであって、
前記ドライバ内において前記画素データ片の系列を伝送する複数のデータラインと、
第１データ有効化信号がデータ有効を示す場合には前記データライン各々に伝送された前記画素データ片を複数の第１ゲート出力ラインを介して前記第１ラッチ群に供給する一方、前記第１データ有効化信号がデータ無効を示す場合には固定値を前記第１ゲート出力ラインの各々を介して前記第１ラッチ群に供給する第１の論理ゲート回路と、
第２データ有効化信号がデータ有効を示す場合には前記データライン各々に伝送された前記画素データ片を複数の第２ゲート出力ラインを介して前記第２ラッチ群に供給する一方、前記第２データ有効化信号がデータ無効を示す場合には固定値を前記第２ゲート出力ラインの各々を介して前記第２ラッチ群に供給する第２の論理ゲート回路と、
前記データ有効を示す前記第１データ有効化信号及び前記データ無効を示す前記第２データ有効化信号を前記第１及び第２の論理ゲート回路に供給した後、前記データ無効を示す前記第１データ有効化信号及び前記データ有効を示す前記第２データ有効化信号を前記第１及び第２の論理ゲート回路に供給する制御部と、を有し、
前記ドライバは、第１の配線層及び第２の配線層が積層形成されている半導体チップに形成されており、
前記第１ゲート出力ラインが形成されている領域において、前記第１の配線層には前記第１ゲート出力ラインと前記データラインとが１つずつ交互に並置されており、前記第２の配線層には、前記第１の配線層内の前記データライン各々の上方又は下方の位置に前記第１ゲート出力ラインが配置され且つ前記第１の配線層内の前記第１ゲート出力ライン各々の上方又は下方の位置に前記データラインが配置されるように前記データラインと前記第１ゲート出力ラインとが１つずつ交互に並置されており、
前記第２ゲート出力ラインが形成されている領域において、前記第１の配線層には前記第２ゲート出力ラインと前記データラインとが１つずつ交互に並置されており、前記第２の配線層は、前記第１の配線層内の前記データライン各々の上方又は下方の位置に前記第２ゲート出力ラインが配置され且つ前記第１の配線層内の前記第２ゲート出力ライン各々の上方又は下方の位置に前記データラインが配置されるように前記データラインと前記第２ゲート出力ラインとが１つずつ交互に並置されていることを特徴とする表示デバイスのドライバ。
前記第１及び第２の論理ゲート回路はアンドゲートであり、
前記固定値は論理レベル０に対応した値であることを特徴とする請求項１記載の表示デバイスのドライバ。
前記第１ラッチ群は、前記第１データ有効化信号が前記データ有効を示している場合に前記第１ゲート出力ラインを介して供給された前記画素データ片を夫々異なるタイミングで取り込む複数のラッチからなり、
前記第２ラッチ群は、前記第２データ有効化信号が前記データ有効を示している場合に前記第２ゲート出力ラインを介して供給された前記画素データ片を夫々異なるタイミングで取り込む複数のラッチからなることを特徴とする請求項１又は２記載の表示デバイスのドライバ。