CN104240655B - 半导体装置、显示装置以及信号提取方法 - Google Patents

半导体装置、显示装置以及信号提取方法 Download PDF

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Abstract

本发明提供一种电路不会冗余而能够提取不同的差动方式的信号的半导体装置、显示装置以及信号提取方法。半导体装置(10)具备输入部(12)、保持部(14)、选择部(16)以及输出部(18)。另外，输入部具备第1输入电路(30)以及第2输入电路(32)。在提取RSDS方式的数据的情况下，选择部选择从输入部输出、并保持在保持部的一端的数据来输出给输出部，在提取mini－LVDS方式的数据的情况下，选择部选择从输入部输出的数据而输出给输出部。在提取mini－LVDS方式的数据的情况下，输出部的切换开关(36)切换输出目的地，按所希望的顺序进行排序，将数据向外部输出。

Description

半导体装置、显示装置以及信号提取方法
技术领域
本发明涉及半导体装置、显示装置以及信号提取方法。
背景技术
一般在IC搭载有提取输入信号的接口。作为这样的IC，例如，存在为了使液晶显示器等的显示面板显示图像而使用的驱动用IC。驱动用IC具有从时序控制器用半导体装置接收用于使显示面板显示图像的数据信号、控制信号，并输出给显示面板的信号线的功能。
作为驱动用IC，例如，专利文献1中记载有能够根据输入方式来提取以单输入方式和差动输入方式不同的输入方式所输入的信号的半导体电路。
专利文献2中记载有将触发器配置成竞赛图方式，在竞赛图的各阶配置的触发器的动作周期从输入阶朝向输出阶按每一阶变为一半的液晶显示装置。
专利文献3中记载有在时钟信号的上升和下降锁存数据，并同时输出在时钟信号的上升的时刻或者下降的时刻锁存的两种数据(在时钟信号的上升和下降锁存的两种数据)的发明。
专利文献1：日本特开2012－44256号公报
专利文献2：日本特开2002－311912号公报
专利文献3：日本特开平2－44828号公报
一般地，从时序控制器用半导体装置向驱动用IC的数据(信息)的输入方式主要采用差动输入方式。例如，作为差动输入方式的规格，可以例举出RSDS(Reduced SwingDifferential Signaling：低摆幅差分信号)以及mini－LVDS(mini-Low VoltageDifferential Signaling：小型低电压差分信号)。
近年来，IC的接口要求高速化，并要求也能够对应比RSDS接口更高速的mini－LVDS接口。
专利文献1～专利文献3中没有针对提取不同的差动输入方式的信号的记载。在专利文献1所记载的技术中，能够对应单输入方式以及差动输入方式二个方式，但无法对应不同的差动输入方式(例如RSDS以及mini－LVDS)。这样，一般以往的驱动用IC不具有输入不同的差动输入方式的功能。
因此，需要按照每一输出时序控制器的信号再设计驱动用IC，并需要长期的研发期间和再设计所花费的成本。另外，也有驱动用IC搭载与不同的差动输入信号方式对应的电路双方并通过选择信号等选择使用哪个电路的方法，但该情况下存在未被使用的电路冗余这样的技术问题。
发明内容
本发明是为了解决上述的问题而提出的，目的在于提供一种电路不会冗余而能够提取不同的差动方式的信号的半导体装置、显示装置以及信号提取方法。
为了实现上述目的，本发明的半导体装置具备：输入部，其被输入第1差动信号以及与上述第1差动信号不同的第2差动信号的任意一方，并根据第1时钟信号提取被输入了的上述第1差动信号或者上述第2差动信号而输出；保持部，其根据第2时钟信号提取从上述输入部输出的上述第1差动信号，并在保持后输出；选择部，在上述输入部被输入了上述第1差动信号的情况下，该选择部选择从上述保持部输出的上述第1差动信号并向根据第3时钟信号提取上述第1差动信号或者上述第2差动信号而输出的输出部输出，在上述输入部被输入了上述第2差动信号的情况下，该选择部选择从上述输入部输出的上述第2差动信号并向上述输出部输出；以及时钟信号供给部，其向上述输出部供给与输入到上述输入部的上述第1差动信号或者上述第2差动信号对应的上述第3时钟信号。
本发明的显示装置具备显示面板、驱动用IC以及时序控制器，上述驱动用IC具备本发明的半导体装置并向上述显示面板输出通过上述半导体装置提取的上述第1差动信号或者上述第2差动信号亦即基于图像数据而生成的信号，上述时序控制器对上述半导体装置进行与上述图像数据的提取有关的指示。
本发明的信号提取方法具备：通过输入部被输入第1差动信号以及与上述第1差动信号不同的第2差动信号的任意一方，并根据第1时钟信号提取被输入了的上述第1差动信号或者上述第2差动信号而输出的工序；通过保持部根据第2时钟信号提取从上述输入部输出的上述第1差动信号，并在保持后输出的工序；通过选择部在上述输入部被输入了上述第1差动信号的情况下，选择从上述保持部输出的上述第1差动信号并向根据第3时钟信号提取上述第1差动信号或者上述第2差动信号并输出的输出部输出，在上述输入部被输入了上述第2差动信号的情况下，选择从上述输入部输出的上述第2差动信号并向上述输出部输出的工序；以及通过时钟信号供给部向上述输出部供给与输入到上述输入部的上述第1差动信号或者上述第2差动信号对应的上述第3时钟信号的工序。
根据本发明，起到电路不会冗余而能够提取不同的差动方式的信号的效果。
附图说明
图1是表示本实施方式的显示装置的一个例子的结构的结构图。
图2是表示本实施方式的半导体装置的整体结构的一个例子的电路图。
图3是详细地示出图2所示的半导体装置的一部分的电路图。
图4是表示本实施方式的半导体装置中的RSDS方式的数据的流程的一个例子的电路图。
图5是本实施方式的半导体装置的输入部中的输入数据以及输出数据的一个例子的时序图。
图6是本实施方式的半导体装置的输出部中的输入数据以及输出数据的一个例子的时序图。
图7是表示本实施方式的半导体装置中的mini－LVDS方式的数据的流程的一个例子的电路图。
图8是本实施方式的半导体装置的输入部中的输入数据以及输出数据的一个例子的时序图。
图9是本实施方式的半导体装置的保持部中的输入数据以及输出数据的一个例子的时序图。
图10是本实施方式的半导体装置的输出部中的输入数据以及输出数据的一个例子的时序图。
附图标记说明：10…半导体装置；12…输入部；14…保持部；16…选择部；18…输出部；20…RSDS方式用以及mini－LVDS方式用时钟信号供给部；21…mini－LVDS方式用时钟信号供给部；24…RSDS方式用时钟信号供给部(时钟信号供给部)；30…第1输入电路；32…第2输入电路；34…输出电路；36…切换开关；80…显示装置；82…时序控制器；84…驱动用IC；86…显示面板。
具体实施方式
以下，参照附图，详细地说明本实施方式。
本实施方式的半导体装置具有提取不同的差动输入方式的信号后向搭载在组装了该半导体装置的IC等的其它电路(内部电路等)输出信号的功能。即半导体装置作为分别与被输入的不同的差动输入方式的信号对应的接口发挥作用。在本实施方式中，作为具体的一个例子，对输入与RSDS(Reduced Swing Differential Signaling)方式对应的差动信号以及与mini－LVDS(mini-Low Voltage Differential Signaling)方式对应的差动信号的任意一个而半导体装置作为RSDS接口或者mini－LVDS接口发挥作用的情况进行说明。
对将本实施方式的半导体装置作为驱动用IC的接口而使用的显示装置进行说明。图1示出表示本实施方式的显示装置的一个例子的结构的结构图。如图1所示，本实施方式的显示装置80具备时序控制器82、n个驱动用IC84(841～84n)、以及显示面板86。
作为显示面板86的一个例子，可以例举液晶显示器。
从时序控制器82向驱动用IC84输入用于使显示面板86显示图像的数据信号、控制信号。在各驱动用IC84分别搭载有半导体装置10。在各驱动用IC84中，半导体装置10作为接口发挥作用，从而能够从时序控制器82提取数据信号、控制信号。因此，本实施方式的各驱动用IC84能够通过半导体装置10提取RSDS方式的差动输入信号(以下，称为RSDS方式的数据)以及mini－LVDS方式的差动输入信号(以下，称为mini－LVDS方式的数据)。各驱动用IC84基于从时序控制器82提取的信号，通过半导体装置10的后段的电路(图示省略)实施规定的处理，向显示面板86的信号线输出。
这样在本实施方式的显示装置80中，由于驱动用IC84能够提取RSDS方式的数据以及mini－LVDS方式的数据，所以不管时序控制器82的输出是RSDS方式以及mini－LVDS的哪个，都能够适当地提取数据(差动输入信号)。
参照附图，对本实施方式的半导体装置10的结构进行说明。图2示出本实施方式的半导体装置的整体结构的一个例子的电路图。另外，图3示出详细地表示图2所示的半导体装置的一部分的电路图。如图2所示，本实施方式的半导体装置10为三个半导体装置以并联连接的方式而成的一个电路模块。一个电路模块输出的数据的位数取决于显示面板86。显示面板86由像素构成，各像素为了显示颜色而由多个子像素构成。本实施方式的半导体装置10的各电路模块的输出向每个用于使显示面板86显示图像的子像素各输出两个像素的数据，在RGB的3原色的情况下，子像素数为“3”，3原色(＝3子像素)×2像素＝6的倍数。在本实施方式的半导体装置10中，对各色作为灰度使用8位的数据(256灰度)，所以具有输出3原色×2像素×8位＝48位的数据的功能。
本实施方式的半导体装置10具备输入部12、保持部14、选择部16、输出部18、以及RSDS用的时钟信号供给部24。
在本实施方式中，供给RSDS用的基准时钟信号clk以及mini－LVDS用的基准时钟信号clk的时钟信号供给部20被设置在半导体装置10的外部，时钟信号从外部经由端子41被供给至输入部12。输入部12具有根据从时钟信号供给部20供给的基准时钟信号clk来提取RSDS方式的数据或者mini－LVDS方式的数据而进行输出的功能。
输入部12具备第1输入电路30以及第2输入电路32，由D型触发器电路42(420～4211)构成。分别经由输入端子40(400～402、409～4011)向第1输入电路30的D型触发器电路42(420～422、429～4211)输入RSDS方式的数据。第1输入电路30经由选择部16与输出部18连接，将提取的RSDS方式的数据输出给输出部18。
分别经由输入端子40(403～408)向第2输入电路32的D型触发器电路42(423～428)输入RSDS方式的数据以及mini－LVDS方式的数据。第2输入电路32经由保持部14以及选择部16与输出部18连接。在提取出RSDS方式的数据的情况下，第2输入电路32经由选择部16向输出部18输出RSDS方式的数据。另外，在提取出mini－LVDS方式的数据的情况下，第2输入电路32向保持部14输出mini－LVDS方式的数据。
保持部14具有根据从时钟信号供给部21供给的时钟信号clk被二分频后的时钟信号clk2来提取从第2输入电路32输出的mini－LVDS方式的数据，并输出给输出部18的功能。保持部14与D型触发器电路48(480～4823)连接。
具体而言，选择部16可以例举出选择器等。在输入的数据为RSDS方式的数据的情况下，选择部16选择从输入部12输出的RSDS方式的数据后输出给输出部18。另外，在输入的数据为mini－LVDS方式的数据的情况下，选择部16选择从保持部14输出的mini－LVDS方式的数据后输出给输出部18。此外，在本实施方式中，根据从外部输入的控制信号(图示省略)来进行输入哪个数据(差动信号)，或者切换为哪个的控制。
输出部18具有将从选择部16输入的RSDS方式的数据以及mini－LVDS方式的数据输出给半导体装置10的外部的功能。输出部18具备输出电路34以及切换开关36。输出电路34具备D型触发器电路48(480～4823)。输出电路34与选择部16连接，根据与数据的种类(RSDS方式以及mini－LVDS方式)对应的时钟信号clk2或者时钟信号clk4，来提取RSDS方式的数据以及mini－LVDS方式的数据而输出。在为RSDS方式的数据的情况下，保持原样而输出给半导体装置10的外部。另一方面，在为mini－LVDS方式的数据的情况下，通过切换开关36来切换输出目的地。这样本实施方式的输出部18具有在输出mini－LVDS方式的数据的情况下，通过切换开关36来切换输出目的地(对输出的顺序进行排序)而输出的功能。作为切换开关36的具体例子，可以例举出交叉开关等。在本实施方式中，切换开关36的控制等与选择部16相同，根据从外部输入的控制信号(图示省略)而进行。
从设置在半导体装置10的外部的时钟信号供给部20向端子41输入与输入的数据的种类对应的基准时钟信号clk。时钟信号供给部21具有根据mini－LVDS方式的数据来供给与输入给端子41的基准时钟信号clk相同的速度(周期)的时钟信号clk的功能。由时钟信号供给部21供给的基准时钟信号clk通过D型触发器电路22被二分频后的时钟信号clk2被供给给保持部14的D型触发器电路44。
时钟信号供给部24具有根据RSDS方式的数据来供给与输入至端子41的基准时钟信号clk相同的速度(周期)的时钟信号clk的功能。
多路调制器26具有基于控制信号(S)来选择mini－LVDS用的时钟信号clk2(输入A)以及RSDS用的时钟信号clk(输入B)，并输出(输出Y)的功能。此外，该控制信号与切换开关36、选择部16相同，从外部被输入。从多路调制器26输出的任意一个时钟信号(clk或者clk2)通过D型触发器电路28被二分频后被供给给输出电路34的D型触发器电路48。即，在提取RSDS方式的数据的情况下，RSDS方式用的基准时钟信号clk被二分频后的时钟信号clk2被供给给D型触发器电路48。另一方面，在提取mini－LVDS方式的数据的情况下，mini－LVDS方式用的基准时钟信号clk被四分频后的时钟信号clk4被供给给D型触发器电路48。
本实施方式的半导体装置10如图2所示，以将时钟信号供给部24作为对象的轴成为线对称的方式配置有输入部12、保持部14、选择部16、以及输出部18的各D型触发器电路(42、44、48)。
另外，本实施方式的半导体装置10如图2以及图3所示，为输入部12、保持部14、以及输出部18(输出电路34)的各D型触发器电路(42，44，48)能够同时输出两种数据的所谓的竞赛图方式的连接。例如，在提取RSDS方式的数据的情况下，输入部12的各D型触发器电路42与倍数(两个)的输出电路34的D型触发器电路48连接，各D型触发器电路48还向倍数的输出目的地输出数据。即，在半导体装置10中，从一个端子40输入的数据作为四个数据被输出。
另外，在提取mini－LVDS方式的数据的情况下，输入部12的各D型触发器电路42与倍数(两个)的保持部14的D型触发器电路44连接，各D型触发器电路44还与倍数的输出电路34的D型触发器电路48连接，各D型触发器电路48还向倍数的输出目的地输出数据。即，在半导体装置10中，从一个端子40输入的数据作为八个数据被输出。
接下来，对本实施方式的半导体装置10的动作进行说明。
首先，对在半导体装置10作为RSDS接口发挥作用的情况下，即，输入的数据为RSDS方式的数据的情况下的动作进行说明。此外，以下，为了避免说明变得繁琐，对与1色(8位×2像素)的数据对应的动作进行说明。
图4示出表示RSDS方式的数据的流程的一个例子的电路图。另外，图5表示输入部12中的输入数据以及输出数据的一个例子的时序图。另外，图6表示输出部18中的输入数据以及输出数据的一个例子的时序图。
从时钟信号供给部20向端子41输入RSDS方式用的基准时钟信号clk。在本实施方式中，作为具体例子，将RSDS方式用的基准时钟信号clk的频率设为85MHz。另外，向输出电路34的D型触发器电路48供给从时钟信号供给部24供给的基准时钟信clk被二分频后的时钟信号clk2。
如图5所示，输入部12的D型触发器电路42在基准时钟信号clk的下降提取从端子41输入的数据，在下一个上升从输出Qf输出。另外，D型触发器电路42在基准时钟信号clk的上升提取从端子41输入的数据，在该上升从输出Qr输出。选择部16选择从输入部12输出的输出数据来输出给输出电路34。
如图6所示，输出部18的输出电路34的D型触发器电路48在在时钟信号clk2的下降提取从输入部12输入的数据，在下一个上升从输出Qf输出。另外，D型触发器电路48在时钟信号clk的上升提取从输入部12输入的数据，在该上升从输出Qr输出。在提取RSDS方式的数据的情况下，切换开关36不动作，不切换输出数据的输出目的地。
具体而言，着眼于输入到一个端子40的数据，输入到X0(端子400)的数据A0、A1通过D型触发器电路42在基准时钟信号clk的下降提取数据A0，在下一个上升提取数据A1，并且同时输出数据A0以及数据A1。数据A0(输出数据x0＿1st)被输出给输出电路34的D型触发器电路480。数据A1(输出数据x0＿2nd)被输出给输出电路34的D型触发器电路481。
这样，D型触发器电路480被输入数据A0以及数据B0。如图6所示，D型触发器电路480在时钟信号clk2的下降提取数据A0，在上升提取数据B0，并且同时输出数据A0以及数据B0。此时，由于切换开关36不切换输出目的地，所以数据A0被输出给X1[0]，数据B0被输出给X2[0]。
此外，在本实施方式中，在提取RSDS方式的数据的情况下，保持部14停止动作。通过这样停止动作，能够减少消耗电流。
接下来，对半导体装置10作为mini－LVDS接口发挥作用的情况，即，输入的数据为mini－LVDS方式的数据的情况下的动作进行说明。此外，以下，与RSDS方式的情况相同，为了避免说明变得繁琐，对与1色(8位×2像素)的数据对应的动作进行说明。
图7示出表示mini－LVDS方式的数据的流程的一个例子的电路图。另外，图8表示输入部12中的输入数据以及输出数据的一个例子的时序图。另外，图9表示保持部14中的输入数据以及输出数据的一个例子的时序图。另外，图10表示输出部18中的输入数据以及输出数据的一个例子的时序图。
从时钟信号供给部20向端子41输入mini－LVDS方式用的基准时钟信号clk。在本实施方式中，作为具体例子，将mini－LVDS方式用的基准时钟信号clk的频率设为300MHz。另外，向保持部14的D型触发器电路44供给从时钟信号供给部21供给的基准时钟信clk被二分频后的时钟信号clk2。另外，对输出电路34的D型触发器电路48供给时钟信号clk被二分频后的时钟信号clk4(基准时钟信号的四分频)。
如图8所示，输入部12的D型触发器电路42在基准时钟信号clk的上升提取从端子41输入的数据，在下一个下降从输出Qf向保持部14输出。另外，D型触发器电路42在基准时钟信号clk的下降提取从端子41输入的数据，在该下降从输出Qr向保持部14输出。此外，在本实施方式中，对基准时钟信号clk进行分频来生成时钟信号clk2以及时钟信号clk4。因此，考虑保持部14中的数据的提取时刻，D型触发器电路42在下降输出所提取的数据。此外，对基准时钟信号clk进行分频而不生成时钟信号clk2、以及时钟信号clk4的情况不在此限。例如，在通过其它的时钟信号供给部对半导体装置10供给时钟信号clk2以及时钟信号clk4的情况下，D型触发器电路42也可以在上升输出所提取的数据。
如图9所示，保持部14的D型触发器电路44在时钟信号clk2的下降提取从输入部12输入的数据，在下一个上升从输出Qf向输出部18输出。另外，D型触发器电路44在时钟信号clk2的上升提取从输入部12输入的数据，并在该上升从输出Qr向输出部18输出。
选择部16选择从保持部14输出的输出数据后输出给输出电路34。
如图10所示，输出部18的输出电路34的D型触发器电路48在时钟信号clk4的下降提取从保持部14输入的数据，在下一个上升从输出Qf输出。另外，D型触发器电路48在时钟信号clk4的上升提取从保持部14输入的数据，在该上升从输出Qr输出。在提取mini－LVDS方式的数据的情况下，切换开关36动作，切换输出数据的输出目的地，并按所希望的顺序对数据进行排序。
具体而言，着眼于输入到一个端子40的数据，则输入到LV0(端子403)的数据A0、A1通过D型触发器电路42在基准时钟信号clk的上升提取数据A0，在下一个下降提取数据A1，并且同时输出数据A0以及数据A1。数据A0(输出数据lv0＿1st)被输出给保持部14的D型触发器电路440。数据A1(输出数据lv0＿2nd)被输出给保持部14的D型触发器电路441。
这样，D型触发器电路440被输入数据A0、A2、A4、以及数据A6。如图9所示，D型触发器电路440在时钟信号clk2的下降提取数据A0，在上升提取数据A2，并且同时输出数据A0以及数据A2。数据A0被输出给输出电路34的D型触发器电路480，数据A2被输出给输出电路34的D型触发器电路482。
这样，D型触发器电路480被输入数据A0以及数据A4。如图10所示，D型触发器电路480在时钟信号clk4的下降提取数据A0，在上升提取数据A4，并且同时输出数据A0以及数据A4。此时，切换开关36切换输出目的地，所以数据A0被输出给X1[0]，数据A4被输出给X1[4]。
如以上说明的那样，本实施方式的半导体装置10具备输入部12、保持部14、选择部16、以及输出部18。另外，输入部12具备第1输入电路30以及第2输入电路32。在提取RSDS方式的数据的情况下，选择部16选择从输入部12输出的数据后输出给输出部18，在提取mini－LVDS方式的数据的情况下，选择部16选择从输入部12输出且被保持在保持部14的一端的数据后输出给输出部18。在提取mini－LVDS方式的数据的情况下，输出部18的切换开关36切换输出目的地，排序为所希望的顺序，将数据输出给外部(半导体装置10的后段的电路)。
因此，半导体装置10能够作为与不同的差动方式(RSDS方式以及mini－LVDS方式)对应的接口发挥作用。另外，与具备用于提取RSDS方式的数据的接口以及用于提取mini－LVDS方式的数据的接口双方的情况相比，能够抑制电路变为冗余且抑制电路面积。
另外，在本实施方式的半导体装置10中，供给mini－LVDS用的时钟信号clk的时钟信号供给部20以及时钟信号供给部21与供给RSDS用的时钟信号clk的时钟信号供给部24不同。因此，时钟信号供给部20以及时钟信号供给部21能够配置于端子41端子40的附近，时钟信号供给部24能够配置于内部电路附近。本实施方式的输入部12以及保持部14以高速时钟进行动作，输出部18以比输入部12以及14低速的时钟动作。因此，以低速时钟进行动作的电路可缓和内部电路的尺寸的规格，并可提高制造偏差的差值。
另外，本实施方式的半导体装置10为竞赛图方式的电路结构，通过在电路模块的中央配置时钟信号供给部21以及时钟信号供给部24，能够实现具有对称性的配置，并能够提高设计作业的容易性。
此外，在上述各实施方式中，作为输入给半导体装置10的差动输入方式的输入信号，对RSDS方式的输入信号以及mini－LVDS方式的输入信号进行了说明，并不局限于此，也可以是其它的输入信号。另外，在上述各实施方式中，对8位的数据与各色对应的情况进行了说明，但数据的位数、子像素数并未限定。另外，输入给半导体装置10的数据也并不限定为图像数据。
另外，本实施方式的半导体装置10可以将输入部12、保持部14、以及选择部16与输出部18搭载在同一芯片上，也可以搭载在不同的芯片上。
另外，其它上述各实施方式所说明的半导体装置10、输入部12、保持部14、选择部16、以及输出部18的结构、动作等是一个例子，当然能够在不脱离本发明的主旨的范围内根据状况下进行变更。

Claims (12)

1.一种半导体装置，其特征在于，具备：
输入部，其被输入第1差动信号以及与所述第1差动信号不同的第2差动信号的任意一方，并根据第1时钟信号提取被输入了的所述第1差动信号或者所述第2差动信号而输出；
保持部，其根据第2时钟信号提取从所述输入部输出的所述第1差动信号，并在保持后输出；
选择部，在所述输入部被输入了所述第1差动信号的情况下，该选择部选择从所述保持部输出的所述第1差动信号并向根据第3时钟信号提取所述第1差动信号或者所述第2差动信号而输出的输出部输出，在所述输入部被输入了所述第2差动信号的情况下，该选择部选择从所述输入部输出的所述第2差动信号并向根据第3时钟信号提取所述第1差动信号或者所述第2差动信号而输出的输出部输出；以及
时钟信号供给部，其向所述输出部供给与输入到所述输入部的所述第1差动信号或者所述第2差动信号对应的所述第3时钟信号。
2.根据权利要求1所述的半导体装置，其特征在于，
所述输入部具备提取所述第1差动信号而输出的第1输入电路、和提取所述第1差动信号或者所述第2差动信号而输出的第2输入电路。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述输入部根据所述第1时钟信号的电平的第1变动以及第2变动来进行被输入的所述第1差动信号以及所述第2差动信号的任意一方的提取，并根据所述第1时钟信号的所述第1变动以及所述第2变动的任意一方，来一并输出根据所述第1变动以及所述第2变动而提取了的所述第1差动信号或者所述第2差动信号，
所述保持部根据所述第2时钟信号的电平的所述第1变动以及所述第2变动来进行所述第1差动信号的提取，并根据所述第2时钟的信号的电平的所述第1变动以及所述第2变动的任意一方，来一并输出根据所述第1变动以及所述第2变动提取了的所述第1差动信号。
4.根据权利要求1或2所述的半导体装置，其特征在于，
所述输出部具备根据所述第3时钟信号来提取所述第1差动信号或者所述第2差动信号而输出的输出电路、和切换所述输出电路的输出目的地的切换开关。
5.根据权利要求1或2所述的半导体装置，其特征在于，
所述第2时钟信号以及所述第3时钟信号为比所述第1时钟信号低速的时钟。
6.根据权利要求1或2所述的半导体装置，其特征在于，
所述输入部、所述保持部、以及所述输出部为所述输出部的输出数比所述输入部的输出数多的竞赛图方式的结构。
7.根据权利要求1或2所述的半导体装置，其特征在于，
所述输入部、所述保持部、以及所述输出部由保持并输出数据的多个触发器电路构成，所述多个触发器电路配置成以所述时钟信号供给部为轴的线对称。
8.根据权利要求1或2所述的半导体装置，其特征在于，
所述第1差动信号是基于mini－LVDS输入方式的信号。
9.根据权利要求1或2所述的半导体装置，其特征在于，
所述第2差动信号是基于RSDS输入方式的信号。
10.一种显示装置，其特征在于，具备：
显示面板；
驱动用IC，其具备所述权利要求1～所述权利要求9中任意一项所述的半导体装置，所述驱动用IC向所述显示面板输出通过所述半导体装置提取的所述第1差动信号或者所述第2差动信号亦即基于图像数据而生成的信号；以及
时序控制器，其对所述半导体装置进行与所述图像数据的提取有关的指示。
11.根据权利要求10所述的显示装置，其特征在于，
从所述半导体装置的输出部输出的所述第1差动信号或者所述第2差动信号的输出数为所述显示面板的子像素数的两倍的倍数。
12.一种信号提取方法，其特征在于，具备：
通过输入部被输入第1差动信号以及与所述第1差动信号不同的第2差动信号的任意一方，并根据第1时钟信号提取被输入了的所述第1差动信号或者所述第2差动信号而输出的工序；
通过保持部根据第2时钟信号提取从所述输入部输出的所述第1差动信号，并在保持后输出的工序；
通过选择部在所述输入部被输入了所述第1差动信号的情况下，选择从所述保持部输出的所述第1差动信号并向根据第3时钟信号提取所述第1差动信号或者所述第2差动信号而输出的输出部输出，在所述输入部被输入了所述第2差动信号的情况下，选择从所述输入部输出的所述第2差动信号并向根据第3时钟信号提取所述第1差动信号或者所述第2差动信号而输出的输出部输出的工序；以及
通过时钟信号供给部向所述输出部供给与输入到所述输入部的所述第1差动信号或者所述第2差动信号对应的所述第3时钟信号的工序。
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