CN101833924A - 具有时钟信号内嵌传送的液晶显示器 - Google Patents

Abstract

本发明公开了一种具有时钟信号内嵌传送的液晶显示器，其包括显示器面板、时序控制器，其产生时序控制信号，所述时序控制信号具有多个状态，每一状态同时表示数据信息与时钟信息，以及源极驱动器，用以接收并译码所述时序控制信号以恢复所述数据信息与时钟信息，用以产生时钟信号与数据信号以驱动所述显示器面板。

Description

具有时钟信号内嵌传送的液晶显示器

技术领域

在此描述的实施例涉及一种显示器装置，尤其涉及一种具有内嵌时钟信号的显示器装置。

背景技术

近来，平面显示器正逐渐实现于液晶显示与等离子体显示技术之中，并设置成为诸如个人计算机与电视接收器的屏幕。普遍而言，安装至平面显示器的电路由时序控制器、电源单元、栅极电压产生器、数据驱动器集成电路，以与栅极驱动器集成电路来组成。在配有大尺寸与高分辨率屏幕的显示器装置之内，对于传输线所导致的电磁干扰(Electromagnetic Interference；EMI)的防范对策，尤其是对于时序控制器与驱动器集成电路之间的接口的电磁干扰的防范对策，已变成相当必要。

为了克服电磁干扰，并同时以低功率来达成高速数据传输，已开发有种种不同的标准来针对采用差动传送方法的接口，例如低摆幅差动传送(Reduced Swing Differential Signaling；RSDS)、微低电压差动传送(Mini-Low Voltage Differential Signaling；Mini-LVDS)，以及点至点差动传送(Point-to-Point Differential Signaling；PPDS)。

图1为利用RSDS标准的传统显示器装置的示意图，以及图2为利用mini-LVDS标准的传统显示器装置的示意图。在图1及2中，显示器装置100或200包括一或多条数据信号线12(差动信号线)以传送数据信号DATA，以及一条与这些数据线12分开的单一时钟信号线(差动信号线)11以传送单一的时钟信号CLOCK，其中该时钟信号CLOCK与数据信号DATA同步。显示器装置100或200采用一种多点下传方法(Multi-Drop Method)，其中多条源极驱动器110_1至110_m共享同一条时钟信号线11。这种组合的缺点在于最大操作速率会因时钟信号的大负载而受到限制。此外，由于在信号线分开处阻抗不匹配，因此信息传输容易遭受信号失真及较严重的电磁干扰。

图3为利用PPDS标准的传统显示器装置的示意图。在图3中，显示器装置300包含多个时钟信号CLOCK_1至CLOCK_m，其分别传送至各自的源极驱动器310_1至310_m，因而解决了图1及2使用RSDS或mini-LVDS1标准的显示器装置所遭遇的单一时钟信号的大负载问题。此外，多条数据信号线32_1至32_m分别连接至这些源极驱动器310_1至310_m，以分别传送数据信号DATA_1至DATA_m，因而解决了阻抗不匹配及电磁干扰。然而，在绝大多数的应用中，必须要求时钟信号CLOCK_1至CLOCK_m以较高的速率来传输，结果需要设置不同的时钟信号线31_1至31_m。这导致了较高的制造成本。此外，数据信号DATA_i与取样该数据信号DATA_i的时钟信号CLOCK(i介于1与0之间)无法避免产生偏移(Skew)，结果造成取样过程不准确或需要额外的电路来弥补此偏移。

近来也有另一种组合(未显示)提出来解决阻抗不匹配及电磁干扰问题，方法是通过将时钟信号循序地传送至连接成串的源极驱动器。然而，时钟信号会在源极驱动器之间延迟，从而造成数据取样失败。

发明内容

在此描述一种显示器装置及多电平的传送方法，其能够改善电磁干扰特性与时钟取样。

根据一方面，一种液晶显示器装置包括显示器面板、时序控制器，其产生时序控制信号，所述时序控制信号具有多个状态，每一状态同时表示数据信息与时钟信息，以及源极驱动器，用以接收并译码所述时序控制信号以恢复所述数据信息与时钟信息，用以产生时钟信号与数据信号以驱动所述显示器面板。

根据另一方面，一种传送方法，其用于显示器装置的时序控制器与源极驱动器之间，包括产生时序控制信号，所述时序控制信号具有多个状态，每一状态同时表示数据信息与时钟信息，以及接收并译码所述时序控制信号以恢复所述数据信息与时钟信息，用以产生时钟信号与数据信号。

根据另一方面，一种显示器装置包括显示器面板、时序控制器，其产生时序控制信号，所述时序控制信号具有多个状态，每一状态表示供应给所述显示器面板的数据信号的高逻辑值与低逻辑值的其中一个逻辑值，并且还表示供应给所述显示器面板的时钟信号的高逻辑值与低逻辑的其中一个逻辑值，以及每一状态具有至少一个与其它状态不同的电压电平、多个比较器，组合来比较所述时序信号的所述至少一个电压电平与至少一个既定电压以产生数据信号、或门，其根据所述多个比较器的输出来产生时钟信号，以及延迟逻辑单元，其组合来延迟这些比较器所产生的所述数据信号或所述或门所产生的所述时钟信号的其中之一。

上述及其它特征、方面，以及实施例将在以下实施方式中描述。

附图说明

根据本发明的各种特点、功能以及实施例，均可以从上述详细说明，并同时参考附图而获得更好的了解，附图包含：

图1为利用RSDS标准的传统显示器装置的示意图；

图2为利用mini-LVDS标准的传统显示器装置的示意图；

图3为利用PPDS标准的传统显示器装置的示意图；

图4A及4B为依据实施例的示例显示器装置的示意图；

图5A为依据实施例下的包括图4A的时序控制信号的状态号码以及其所对应的既定数据及时钟信号值的表格；

图5B为依据另一实施例的包括图4A的时序控制信号的状态号码以及其所对应的既定数据及时钟信号值的表格；

图6A及6B分别为依据实施例的包括一对用作时序控制信号的差动信号在不同状态下的电压电平的表格以及示出图6A中的电压电平与两个既定DC电压之间关系的示意图；

图7A及7B分别为依据另一实施例的包括一对用作时序控制信号的差动信号在不同状态下的电压电平的表格以及示出图7A中的电压电平与一个既定DC电压之间关系的示意图；

图8为依据一实施例的运用四状态时序控制信号的源极驱动器的示例译码器的示意图；

图9为依据另一实施例的运用四状态时序控制信号的源极驱动器的示例译码器的示意图；

图10A与10B分别为依据一实施例的四状态时序控制信号的示例信号值的显示图以及所对应的代表信号的波形图；以及

图11A为依据另一实施例的另一示例显示器装置的示意图；以及

图11B为依据又一实施例的又一示例显示器装置的示意图。

【主要元件符号说明】

11～时钟信号线            12～数据信号线

110_1～110_m～源极驱动器  32_1～32_m～时钟信号线

32_1～32_m～数据信号线    310_1～310_m～源极驱动器

410～时序控制器           420_1～420_m～源极驱动器

430_1～430_n～栅极驱动器  450_1～450_n～译码器

810～比较器               820～比较器

830、930～比较器          840～或门

850～延迟逻辑单元         860～致能输入/输出产生逻辑单

                          元

LM_1～LM_m～多信息信号线  O1-O4～输出

RH～既定电压              RL～既定电压

SCTRL_1～SCTRL_m～时序控  SCTRL(I)～时序控制信号

制信号

SCTRL(Q)～时序控制信号    SD_1～SD_m～数据信号

SS_1～SS_n～扫描信号      S_DATA～数据信号

S_EIO～致能输入/输出信号  S_CLOCK～时钟信号

具体实施方式

图4A及4B为依据一实施例的示例显示器装置的示意图。在图3A及4B中，显示器装置400可以组合成包含时序控制器410、源极驱动器420_1至420_m、栅极驱动器430_1至430_m、多信息信号线LM_1至LM_m(m为非零整数)。

时序控制器410可以组合来将时序控制信号SCTRL_1至SCTRL_m通过对应的多信息信号线LM_1至LM_m传送至对应的源极驱动器420_1至420_m。源极驱动器420_1至420_m可组合来转换所接收的时序控制信号SCTRL_1至SCTRL_m并提供数据信号SD_1至SD_m至面板440。

栅极驱动器430可组合来提供扫描信号SS_1至SS_n给面板440。面板440，其例如是LCD面板、OLED面板、以及PDP面板，可组合来根据上述数据信号SD_1至SD_m与扫描信号SS_1至SS_n来提供影像画面。

举例而言，每一时序控制信号SCTRL_i(i为介于1与m的整数)在对应的多信息信号线LM_i上所携载的数据可包含多种信息，例如时钟信息及数据信息。如此，时钟信息可以嵌于时序控制信号SCTRL_i之内。具体言之，每一时序控制信号SCTRL_i可具有多种状态STATE_i，1，STATE_i，2，...，STATE_i，p(p定义为状态总数并为非零整数)，其中每一状态STATE_i，j(j为状态号码并为介于1与p的整数)可代表多种信息，而非单一种信息。在优选实施例中，每一状态STATE_i，j至少同时表示时钟信息与数据信息。时序控制信号SCTRL_i可随时间而在不同状态STATE_i，1，STATE_i，2，...，STATE_i，p之间转换，用以传送这些状态各自代表的时钟信息及数据信息。

举例而言，此实施例中的每一状态STATE_i，j可代表既定时钟信号值CLOCK_i，j与既定数据信号值DATA_i，j。时序控制信号可在不同状态STATE_i，1，STATE_i，2，...，STATE_i，p之间转换，以将同样对应至这些不同状态的不同时钟信号值与不同数据信号值，同时提供给源极驱动器420_i。在优选情况中，状态总数等于4，以及这四个状态分别对应至(DATA，CLOCK)＝(1，1)、(1，0)、(0，0)以及(0，1)(顺序仅为示例而本发明不限于此)。

在图4B中，每一源极驱动器420_i可以组合来包含一个别的译码器450_i，以对各自的时序控制信号SCTRL_i进行译码，用以获得从时序控制器410所传送的数据信息与时钟信息。举例而言，译码器450_i可组合来检测时序控制信号SCTRL_i的状态，以获得所检测状态个别的数据信息与时钟信息。

在图4A及4B中，仅有单一种信号线，即上述的多信息线LM_i，可设置于时序控制器410与对应的源极驱动器420_i之间。此外，仅有单一种信号，即上述的时序控制信号SCTRL_i，可用来同时传送时钟信息与数据信息，其中每一状态对应至时钟信号值与数据信号值。

在图4A中，显示器装置400说明性地采用一种「点至点」的结构，即当中多个源极驱动器420_1至420_m之中的每一个源极驱动器可通过一条各自的多信息信号线来连接至时序控制器410，而不用分享相同的信号线。然而，也可采用「单点至多点」的结构。

图5A为依据一实施例的包括图4A的时序控制信号的状态号码以及其所对应的既定数据及时钟信号值的表格，以及图5B为依据另一实施例的包括图4A的时序控制信号的状态号码以及其所对应的既定数据及时钟信号值的表格。在图5A及5B中，状态总数p例如均等于4，也即，时序控制信号SCTRL_i可在四个状态STATE_i，1至STATE_i，4之间转换(i为介于1与m之间的任何整数)。在此，每一状态的号码由参数NUM来编号。在图5A中，四个状态表示(DATA，CLOCK)＝(1，1)、(1，0)、(0，0)，以及(0，1)，而在图5B中，四个状态表示(DATA，CLOCK)＝(0，1)、(1，1)、(1，0)，以及(0，0)。

在图5A中，在致能周期的期间内，此时有效数据信息被传送，或源极驱动器420_i被致能以接收数据信息，可要求时钟信号值CLOCK在0与1之间来回转换，换言之，即以CLOCK＝(1→0→1→0→...)的转换模式来转换。然而，在这些致能周期期间内，不需要求数据信号值DATA具有任何特定的转换模式。结果，可要求时序控制信号以(NUM)＝(1或4→2或3→1或4→2或3)的模式来转换。举例而言，在某一周期内，时序控制信号如以下方式来转换(NUM)＝(1→3→4→2)，其代表对应的源极驱动器所接收的时钟与数据信息分别为CLOCK＝(1→0→1→0)以及数据信息DATA＝(1→0→0→1)。

在图5B中，时序控制信号SCTRL可因类似理由而以(NUM)＝(1或2→3或4→1或2→3或4)的模式来转换。比较图5A及5B，图5A可提供对传输正确性的额外确认机制。在图5A中，状态号码NUM的变化幅度可仅为1或2，这允许在变化幅度等于3的状况发生时可检测到错误。反之，图5B内的状态号码可为1、2或3，因而无法提供确认机制。

在失能周期的期间内，此时没有有效数据信息被传输，或源极驱动器420_i，或源极驱动器420_i失能以停止接收数据信息，可要求时钟信号值CLOCK维持为0。此外，图5A及5B中时序控制信号在失能期间内的状态可进一步设定为以特定的模式来转换，例如分别是(NUM)＝(...2→3→2→3→...)及(...3→4→3→4→...)，以令译码器450_i能够组合来通过检测时序控制信号SCTRL_i的状态模式来决定失能周期的结束，以下将利用第8、9、10A，以及10B来详细说明。

在图4A及4B中，时序控制单元SCTRL_i可为单端信号，或优选地，其也可为一对差动信号。此外，时序控制信号的种种不同的电子特性，例如是电压电平、电流电平，均可用来将时序控制信号SCTRL_i设定为不同状态。由于时序控制信号SCTRL_i以不同的对应电流/电压电平而设定为不同状态，源极驱动器420_i内个别的译码器450_i可以组合来通过将时序控制信号SCTRL_i的电流/电压电平与至少一个电流/电压电平相比较的方式来对时序控制信号SCTRL_i进行译码，从而获得数据信息与时钟信息。

举例而言，时序控制信号SCTRL_i可为单端信号，其可在p个不同的电压电平V_1至V_p之间转换，其中p代表状态总数。换言之，每一状态各自具有这些电压电平V_1至V_p其中之一电压电平。在另一示例中，时序控制信号SCTRL_i可为一对差动信号SCTRL_i(I)与SCTRL_(Q)，任一者均可在不同电压电平之间转换。具体而言，对于时序控制信号SCTRL_i的每一状态STATE_i，j而言，差动信号SCTRL_i(I)可具有个别电平VI_i，j，其可在第一多个电压电平VI_i_1至VI_i，q1之间转换，以及另一个差动信号SCTRL_i(I)则可具有个别电平VQ_i，j，其可在第二多个电压电平VQ_i_1至VQ_i，q2之间转换(q1与q2为非零整数)。换言之，每一状态各自具有两个电压电平，其中一个电压电平是该第一多个电压电平VI_i_1至VI_i，q1的其中之一，而另一电压电平则是该第二多个电压电平VQ_i_1至VQ_i，q2其中之一。优选地，q1＝q2。更优选，q1及q2均大或等于3。

图6A为依据一实施例的包括一对用作时序控制信号的差动信号在不同状态下的电压电平的表格，其中q1＝q2＝4以及p＝4。如图所示，差动信号SCTRL_i(I)与SCTRL_i(Q)的电压电平V(I)与V(Q)，在此整体表示为(V(I)，V(Q))，可针对状态号码1、2、3，以及4而分别设定为(1.5，0.9)、(1.3，1.1)，(1.1，1.3)，以及(0.9，1.5)。

图6B为依据一实施例的示出图6A中的电压电平与两个既定DC电压之间关系的示意图。如图所示，两个DC电压RH＝1.4V与RL＝1.0V与差动信号SCTRL_i(I)与SCTRL_i(Q)的四种电压电平一起示出，以显示其相对大小。四种电压电平(V1，V2，V3，V4)＝(1.5，1.3，1.1，0.9)与这两个DC电压RH＝1.4V与RL＝1.0V构成对称关系。可将这两个既定电压RH及RL提供给执行译码中的源极驱动器420_1至420_m以定义此四种电压电平V1至V4，其中细节将在以下参考图8来做描述。

图7A为依据另一实施例的整理一对用作时序控制信号的差动信号在不同状态下的电压电平的表格，其中q1＝q2＝3以及p＝4。如图所示，差动信号SCTRL_i(I)与SCTRL_i(Q)的电压电平V(I)与V(Q)，在此整体表示为(V(I)，V(Q))，可针对状态号码1、2、3，以及4而分别设定为(1.5，1.1)、(1.3，1.1)，(1.1，1.3)，以及(1.1，1.5)。

图7B为依据一实施例的示出图7A中的电压电平与一个既定DC电压之间关系的示意图。如图所示，该DC电压RH＝1.2VV与差动信号SCTRL_i(I)与SCTRL_i(Q)三种电压电平一起示出，以显示其相对大小。三种电压电平(V1，V2，V3)＝(1.5，1.3，1.1)与此DC电压RH＝1.2V构成不对称关系。可将这一个既定电压RH提供给执行译码中的源极驱动器420_1至420_m以定义此三种电压电平V1至V3，其中细节将在以下参考图9来做描述。

图8为依据一实施例的运用四状态时序控制信号的源极驱动器的示例泽码器的示意图。在图8中，示出图4A及4B的源极驱动器420_i(1≤i≤m)的译码器450_i，其中源极驱动器450_i运用一对四电平(q1＝q2＝4)的差动信号SCTRL_i(I)与SCTRL_i(Q)来作为四状态(状态总数p＝4)的时序控制信号SCTRL_i，如同图6A及6B所示。译码器450组合来接收此差动信号SCTRL_i(I)与SCTRL_i(Q)与两个既定电压RH及RL以恢复时钟信息与数据信息。

比较器810将差动信号SCTRL_i(I)与SCTRL_i(Q)的电压电平进行比较以获得输出O1。译码器450_i可将此输出作为数据信号S_DATA，该数据信号S_DATA并提供数据信息；或优选地，如图8所示，译码器450_i还可包括延迟逻辑单元850，其将该输出O1延迟所需相位(例如为180°)以产生数据信号S_DATA。

比较器820将差动信号SCTRL_i(I)的电压电平与既定电压RH相比较，以将比较结果提供为输出O2。类似地，比较器830将既定电压RL与差动信号SCTRL_i(I)的电压电平相比较，以将比较结果提供为输出O3。或门840继而根据该输出O2与O3来产生输出O4。在设置有延迟逻辑单元850的情况下，此输出O4可直接作为时钟信号S_CLOCK以提供时钟信息，或者选择性地，在不具有延迟逻辑单元850的情况下，译码器450_i还可包括延迟逻辑单元(未示出)，其将或门840的输出O4延迟所需相位以产生时钟信号S_CLOCK。

优选地，译码器450_i还可包括致能输入/输出(Enable Input/Output；EIO)产生逻辑单元860以提供致能输入/输出信号S_EIO。此致能输入/输出信号S_EIO可以用来控制译码器450_i的输出，以使或不使源极驱动器420_i接收数据信号S_DATA与时钟信号S_CLOCK在译码后进行后续处理。

在图8中，EIO产生逻辑单元可以组合来接收上述的输出O1。EIO逻辑产生单元860继而可在产生致能输入输出信号S_EIO的过程中，根据所接收的输出O1来检测时序控制信号SCTRL_i的状态模式，以下将参照图10A及10B来详细说明。

图9为依据另一实施例的运用四状态时序控制信号的源极驱动器的另一示例译码器的示意图。在图9中，示出图4A及4B的源极驱动器420_i(1≤i≤m)的译码器450_i，其中源极驱动器450_i运用一对三电平(q1＝q2＝3)的差动信号SCTRL_i(I)与SCTRL_i(Q)来作为四状态(状态总数p＝4)的时序控制信号SCTRL_i，如同图7A及7B所示。在此，图9与图8图的差别主要在于比较器830可利用比较器930来取代，其改为比较差动信号SCTRL_i(Q)的电压电平与既定电压RH。为了简明，以下省略与图8类似的细节。

图10A与10B分别为依据一实施例的四状态时序控制信号的示例信号值的显示图以及所对应的代表信号的波形图。在此，图10A示出图5A中的四状态(即状态总数p＝4)的状态号码NUM、所对应的时钟信号值CLOCK以及数据信号值DATA，以及输入/输出信号值EIO。图10B则示出在如图8的译码器450的设置下，与图10A相对应的四电平差动信号SCTRL_i(I)与SCTRL_i(Q)、时钟信号S_CLOCK、数据信号S_DATA，以及致能输入/输出信号S_EIO的波形。如图所示，差动信号SCTRL_i(I)与SCTRL_i(Q)沿着时间而转换于不同的状态之间，而在任何时间点均能同时传递时钟信号值与数据信号值。

在致能周期E1及E2的期间内，状态号码NUM以(NUM)＝(1或4→2或3→1或4→2或3→...)的模式来作切换，这反映出时钟信号值CLOCK必须在1与0之间来回转换的要求，正如图5A的相关说明中所描述的。

另一方面，在失能周期D1的期间内，状态号码NUM可设定为以特定的状态模式来转换，例如是(2→3→2→3→2→...)，其代表时钟信号值CLOCK为(0→0→0→0→0→...)以及数据信号值DATA为(1→0→1→1→1→...)。时钟信号值CLOCK的这种状态模式反映出当源极驱动器420_i失能而停止对译码输出信号(S_DATA与S_CLOCK)进行处理时，时钟信号值CLOCK必须保持为0，正如图5A的相关说明中所述的。然而，数据信号值DATA的状态模式(1→0→1→1→1)是来自于另一个为了产生致能输入/输出信号S_EIO的额外要求，其是由于一个诸如(2→3→2→3→2)之类的特殊模式的结束能够被检测到因而可以用来提供失能周期结束的指示，也即作为致能该源极驱动器410_i的提示。

举例而言，译码器450_i可以组合为根据时序控制信号SCTRL_i的状态模式来产生一个用来致能该源极驱动器410_i的致能输入/输出信号S_EIO。具体而言，在失能周期期间内，例如是周期D1，时序控制器可以提供时序控制信号，此时序控制信号具有以诸如(2→3→2→3→2→...)之类的特定状态模式来转换的状态号码。同时，译码器450_i则检测时序控制信号的状态模式，用以检测失能周期的结束与接续的致能周期的开始。如果译码450_i检测到状态号码NUM停止以特定模式来转换，则译码器450_i可为致能输入/输出信号产生脉波，用以致能该源极驱动器410_i。与此对应的实现方式在图8中示出，其中EIO产生逻辑单元860在接收到输出O1后，检测时序控制信号SCTROL_i的状态模式，以产生致能输入/输出信号S_EIO。

在图10B中，时钟信号S_CLOCK以及数据信号S_DATA可具有约180°的相位差异。与此对应的实现方式示出在图8中，其中延迟逻辑单元850将输出O1延迟已产生数据信号S_DATA。为了简明，对于如图7A、7B与图9的3电平差动信号的类似描述，以下省略说明。

须注意，源极驱动器420_1至420_m根据点至点结构来连接。然而，源极驱动器420_1至420_m可以任何单点至多点结构来连接。

图11A为依据另一实施例的另一示例显示器装置的示意图，以及图11B为依据又一实施例的又一示例显示器装置的示意图。在此，图11A及11B示出分别采用单点至双点结构以及单点至m点结构(m为整数)的显示器装置1100与1100’。图11A与11B与图4A及4B的主要差异在于，显示器装置1100与1100’产生的时钟信号所表示的数据量分别增为两倍与m倍，因此时钟信号可以增加以表示更多数据。为了简明，与图4A及4B类似的特征，以下省略讨论。

在上述实施例中，由于仅有单一种信号线设置于时序控制器与对应的源极驱动器之间，因此信号线的总数与制造成本能够降低。此外，由于只有单一的时序控制信号用来同时携载时钟信息与数据信息，因此无须进行额外的解偏移即可达成更精确的数据取样。此外，由于一条或多条多信息信号线可分别提供给源极驱动器，因此可解决诸如大的信号负载、电磁干扰、以及因信号延迟所造成的数据取样失败…等等问题，结果可以提供较高的传输速度。

虽然本发明已以优选实施例揭露如上，然而其并非用以限定本发明，任何熟悉本领域的普通技术人员，在不脱离本发明的精神和范围内，可作出各种修改和变型，因此本发明的保护范围应以所附权利要求的范围为准。

Claims (25)

1.一种液晶显示器装置，包括：

显示器面板；

时序控制器，其产生时序控制信号，所述时序控制信号具有多个状态，每一状态同时表示数据信息与时钟信息；以及

源极驱动器，用以接收并译码所述时序控制信号以恢复所述数据信息与时钟信息，用以产生时钟信号与数据信号以驱动所述显示器面板。

2.如权利要求1所述的显示器装置，其中所述时序控制信号为单端信号，所述单端信号具有所述多个状态，每一状态具有与其它状态不同的电压电平。

3.如权利要求1所述的显示器装置，其中所述时序控制信号的每一状态表示所述数据信号的高逻辑值与低逻辑值的其中一个逻辑值，并且还表示所述时钟信号的高逻辑值与低逻辑值的其中一个逻辑值。

4.如权利要求1所述的显示器装置，其中所述时序控制状态具有四个状态，包括：

第一状态，其代表所述数据信号的高逻辑值与所述时钟信号的高逻辑值；

第二状态，其代表所述数据信号的高逻辑值与所述时钟信号的低逻辑值；

第三状态，其代表所述数据信号的低逻辑值与所述时钟信号的低逻辑值；以及

第四状态，其代表所述数据信号的低逻辑值与所述时钟信号的高逻辑值。

5.如权利要求1所述的显示器装置，其中所述时序控制信号为一对差动信号，以及对于所述时序控制信号的每一状态，所述一对差动信号的其中一个差动信号位于第一组多个电流或电压电平的其中一个个别电平，以及另一差动信号位于第二组多个电流或电压电平的其中一个个别电平。

6.如权利要求5所述的显示器装置，其中所述第一组及第二组多个电流或电压电平的数目为三或四。

7.如权利要求5所述的显示器装置，其中所述源极驱动器比较所述差动信号的电流/电压电平与至少一个既定电流/电压电平以恢复所述数据信息与所述时钟信息。

8.如权利要求1所述的显示器装置，其中所述源极驱动器还译码所述时序控制信号以获得致能输入/输出信号。

9.如权利要求8所述的显示器装置，其中所述源极驱动器根据所述时序控制信号的状态模式以产生所述致能输入/输出信号。

10.如权利要求7所述的显示器装置，其中所述源极驱动器包括：

第一比较器，其比较所述一对差动信号的电压电平以产生数据信号；

第二比较器，其比较所述一对差动信号的其中一个电压电平与既定电压；

第三比较器，其比较所述一对差动信号的其中一个电压电平与既定电压；

或门，其根据所述第二及第三比较器的输出以产生时钟信号。

11.如权利要求10所述的显示器装置，还包括延迟逻辑单元以延迟所述数据信号。

12.如权利要求10所述的显示器装置，还包括延迟逻辑单元以延迟所述时钟信号。

13.如权利要求10所述的显示器装置，其中所述源极驱动器还包括致能输入/输出逻辑单元，其组合以根据所述第一比较器的所述输出来产生致能输入/输出信号以致能所述源极驱动器。

14.一种传送方法，用于显示器装置的时序控制器与源极驱动器之间，包括：

产生时序控制信号，所述时序控制信号具有多个状态，每一状态同时表示数据信息与时钟信息；以及

接收并译码所述时序控制信号以恢复所述数据信息与时钟信息，用以产生时钟信号与数据信号。

15.如权利要求14所述的传送方法，其中所述时序控制信号为单端信号，所述单端信号具有所述多个状态，每一状态具有与其它状态不同的电压电平。

16.如权利要求14所述的传送方法，其中所述时序控制信号的每一状态表示所述数据信号的高逻辑值与低逻辑值的其中一个逻辑值，并且还表示所述时钟信号的高逻辑值与低逻辑值的其中一个逻辑值。

17.如权利要求14所述的传送方法，其中所述时序控制状态具有四个状态，包括：

第一状态，其代表所述数据信号的高逻辑值与所述时钟信号的高逻辑值；

第二状态，其代表所述数据信号的高逻辑值与所述时钟信号的低逻辑值；

第三状态，其代表所述数据信号的低逻辑值与所述时钟信号的低逻辑值；以及

第四状态，其代表所述数据信号的低逻辑值与所述时钟信号的高逻辑值。

18.如权利要求14所述的传送方法，其中所述时序控制信号为一对差动信号，以及对于所述时序控制信号的每一状态，所述一对差动信号的其中一个差动信号位于第一组多个电流或电压电平的其中一个个别电平，以及另一差动信号位于第二组多个电流或电压电平的其中一个个别电平。

19.如权利要求14所述的传送方法，其中所述第一组及第二组多个电流或电压电平的数目为三或四。

20.如权利要求14所述的传送方法，其中恢复所述数据信息与所述时钟信息的步骤包括比较所述差动信号的电流电压电平与至少一个既定电流/电压电平。

21.如权利要求14所述的传送方法，还包括译码所述时序控制信号以产生致能输入/输出信号。

22.如权利要求14所述的传送方法，其中产生所述致能输入/输出信号的步骤根据所述时序控制信号的状态模式来实施。

23.一种显示器装置，包括：

显示器面板；

时序控制器，其产生时序控制信号，所述时序控制信号具有多个状态，每一状态表示供应给所述显示器面板的数据信号的高逻辑值与低逻辑值的其中一个逻辑值，并且还表示供应给所述显示器面板的时钟信号的高逻辑值与低逻辑值的其中一个逻辑值，以及每一状态具有至少一个与其它状态不同的电压电平；

多个比较器，组合来比较所述时序信号的所述至少一个电压电平与至少一个既定电压以产生所述数据信号；

或门，其根据所述多个比较器的输出来产生所述时钟信号；以及

延迟逻辑单元，其组合来延迟所述多个比较器所产生的所述数据信号或所述或门产生的所述时钟信号的其中之一。

24.如权利要求23所述的显示器装置，其中所述时序控制信号为一对差动信号，以及对于所述时序控制信号的每一状态，所述一对差动信号的其中一个差动信号具有第一组多个电流或电压电平的其中一个个别电平来作为所述至少一个电压电平的其中一个电压电平，以及另一差动信号具有第二组多个电流或电压电平的其中一个个别电平来作为所述至少一个电压电平的其中另一个电压电平。

25.如权利要求23所述的显示器装置，其中所述第一组及第二组多个电流或电压电平的数目为三或四。

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