JPS5847091B2 - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPS5847091B2 JPS5847091B2 JP51149363A JP14936376A JPS5847091B2 JP S5847091 B2 JPS5847091 B2 JP S5847091B2 JP 51149363 A JP51149363 A JP 51149363A JP 14936376 A JP14936376 A JP 14936376A JP S5847091 B2 JPS5847091 B2 JP S5847091B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- coupled
- input
- output
- gates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、カウンター、シフトレジスタ等に用いられる
フリップフロップ回路に係り、特に少数のゲートを用い
て高集積密度化、低消費電力及び高速化を図ったフリッ
プフロップ回路に関する。
フリップフロップ回路に係り、特に少数のゲートを用い
て高集積密度化、低消費電力及び高速化を図ったフリッ
プフロップ回路に関する。
従来フリップフロップ回路の一例として第１図に示すよ
うなマスタースレーブ型回路が知られているが、ゲート
を８個も必要とし、またこの例ではワイアド論理積をと
っているために、クロックパルス用の線として４本も必
要としている。
うなマスタースレーブ型回路が知られているが、ゲート
を８個も必要とし、またこの例ではワイアド論理積をと
っているために、クロックパルス用の線として４本も必
要としている。
このために消費電力及び遅延時間が悪く、また集積回路
化した場合、集積密度が高くとれない欠点がある。
化した場合、集積密度が高くとれない欠点がある。
本発明は上記点に鑑みてなされたものであり、その目的
とするところはゲート数及び配線数を減らし、低消費電
力で遅延時間が少く、高集積密度のフリップフロップ回
路を提供するものである。
とするところはゲート数及び配線数を減らし、低消費電
力で遅延時間が少く、高集積密度のフリップフロップ回
路を提供するものである。
以下、本発明の詳細を実施例に基づき説明する。
第２図は本発明の一実施例を示す回路図で、第１図と同
一の論理機能をもつものである。
一の論理機能をもつものである。
第２図に於いて、１〜４はＮＡＮＤ論理ゲート、Ｄ１〜
Ｄ４はダイオード、Ｄは入力信号、Ｑは出力信号、ＣＰ
はクロック信号で、Ｄは信号りの、豆は信号Ｑの、Ｃ）
は信号ＣＰのそれぞれ逆位相信号である。
Ｄ４はダイオード、Ｄは入力信号、Ｑは出力信号、ＣＰ
はクロック信号で、Ｄは信号りの、豆は信号Ｑの、Ｃ）
は信号ＣＰのそれぞれ逆位相信号である。
第２図中左半分の部分、即ちダイオードＤ１゜Ｄ２及び
ゲート１，２で構成されろフリップフロップ回路の論理
動作を表１に示す。
ゲート１，２で構成されろフリップフロップ回路の論理
動作を表１に示す。
クロックパルスＣＰが１の時は信号Ｑ０ の次の状態Ｑ
１ （ｎ＋１）は現在の状態Ｑｌ （ｎ）Ｋｊらず、Ｄ
の状態によって決まる。
１ （ｎ＋１）は現在の状態Ｑｌ （ｎ）Ｋｊらず、Ｄ
の状態によって決まる。
ＣＰｆＪ″−Ｏの時はＤやＱｌ（ｎ）ニｘ ラｆ Ｑ、
（ｎ＋１）、Ｑｌ （ｎ＋１）共に１にリセットされる
。
（ｎ＋１）、Ｑｌ （ｎ＋１）共に１にリセットされる
。
即ちＣＰ＝１でデータ転送、ｃｐ＝ｏでリセットという
動作をする。
動作をする。
ダイオードＤ８．Ｄ４、ゲート３，４で構成されるフリ
ップフロップも同様の動作をする。
ップフロップも同様の動作をする。
第２図の回路は、第１０図にその各部信号波形を示すよ
うにＣＰとＣＰのクロックパルスにわずかに位相ずれを
もたせ、ＣＰ＝１ 、ＣＰ＝００状態では前段のフリッ
プフロップデータＤを取り込んだ保持状態、後段のフリ
ップフロップがリセット状態となり、ＣＰ＝Ｏ→１を先
に行なうと前段のデータを後段にとり込み、その後ＣＰ
＝１→０として前段をリセット、後段をデータ保持状態
にする。
うにＣＰとＣＰのクロックパルスにわずかに位相ずれを
もたせ、ＣＰ＝１ 、ＣＰ＝００状態では前段のフリッ
プフロップデータＤを取り込んだ保持状態、後段のフリ
ップフロップがリセット状態となり、ＣＰ＝Ｏ→１を先
に行なうと前段のデータを後段にとり込み、その後ＣＰ
＝１→０として前段をリセット、後段をデータ保持状態
にする。
更にＣＰ＝１→０とすると後段はリセット状態、ＣＰ＝
Ｏ→１とすると、前段はＤのデータをとりこむ。
Ｏ→１とすると、前段はＤのデータをとりこむ。
以上のように、クロックパルスＣＰ、ＣＰに周期して、
前段から後段にデータが転送されてゆくという、第１図
と全く同一のマスター・スレーフ形フリップフロップ動
作をする。
前段から後段にデータが転送されてゆくという、第１図
と全く同一のマスター・スレーフ形フリップフロップ動
作をする。
マスター・スレーブ形フリップフロップ＋’３シフト・
レジスタやカウンター回路に用いることができる。
レジスタやカウンター回路に用いることができる。
第２図は第１図の従来例と同一の動作を半数のゲート数
で実現できるため、回路の高密度化、低消費電力化、高
速化が同時に実現できる。
で実現できるため、回路の高密度化、低消費電力化、高
速化が同時に実現できる。
第２図で用いた論理記号を、例えばＩＩＬで実現する現
場は、第３図に示すようにＰＮＰ）ランジスタとＮＰＮ
）ランジスタとで構成すればよい。
場は、第３図に示すようにＰＮＰ）ランジスタとＮＰＮ
）ランジスタとで構成すればよい。
第４図は本発明の他の実施例であり、２分周器を構成し
ている。
ている。
この実施例が第２図の例と異なる点は信号り。
Ｄを入力する代わりに、ゲートＧ３ 、Ｇ、の出力端を
それぞれゲー）Ｇ２．Ｇ１ の入力端に接続したことで
あり、その動作波形を第１１図に示す。
それぞれゲー）Ｇ２．Ｇ１ の入力端に接続したことで
あり、その動作波形を第１１図に示す。
信号ｃｐ、ｃｐの関係は第２図の例と異なる。
この信号波形図から明らかなように、信号ＣＰ。
Ｃ↑の周波数をリウに分周することができる。
第５図は本発明の別の実施例であり、Ｄ型フリップフロ
ップ回路を構成している。
ップ回路を構成している。
クロックパルスＣＰ用信号線のカッコ中のダイオードＤ
２□は必ずしも必要ではないが共通のクロックパルスＣ
Ｐ線に直結する際には必要である。
２□は必ずしも必要ではないが共通のクロックパルスＣ
Ｐ線に直結する際には必要である。
ゲートＧ１ と０２ とではＤが浮遊状態時、ＣＰが高
レベルなら必スゲ−０１の方がオンになるように工夫さ
れている。
レベルなら必スゲ−０１の方がオンになるように工夫さ
れている。
第５図の回路の動作波形を第１２図に示す。
出力信号と入力信号りとが比較上明確になるよ５にクロ
ックパルスＣＰの１サイクル分だけ遅延された形で転送
されるようになっている。
ックパルスＣＰの１サイクル分だけ遅延された形で転送
されるようになっている。
つまりＤ型フリップフロップ回路動作する。
クロックパルスＣＰが低レベルの時、入力信号りが高レ
ベル（即ち電流が前段に流れない）であれば、ダイオー
ドＤ１ を介して電流が流れるため、ゲートＧ１ の入
力はゲートＧ２のそれよりもダイオードＤ１ の順バイ
アス電圧ｖＦだけ高い状態にある。
ベル（即ち電流が前段に流れない）であれば、ダイオー
ドＤ１ を介して電流が流れるため、ゲートＧ１ の入
力はゲートＧ２のそれよりもダイオードＤ１ の順バイ
アス電圧ｖＦだけ高い状態にある。
従ってクロックパルスＣＰが高レベルＫ ｆＪればゲー
トＧ１ の入力がゲートＧ２ よりも先に高電位に移行
するため、ゲートＧ１．Ｇ２のフリップフロップ作用に
よりゲートＧ１ の入力が高レベル、ゲートＧ２０入力
が低レベルになる。
トＧ１ の入力がゲートＧ２ よりも先に高電位に移行
するため、ゲートＧ１．Ｇ２のフリップフロップ作用に
よりゲートＧ１ の入力が高レベル、ゲートＧ２０入力
が低レベルになる。
第６図はやはりＤ型のフリップフロップ動作をする回路
で、第５図を更に単純化したもので基本的には第５図と
同じ動作をする。
で、第５図を更に単純化したもので基本的には第５図と
同じ動作をする。
カッコ中のダイオードＤ２□、Ｄ３３は第５図のダイオ
ードＤ２□と同じ機能である。
ードＤ２□と同じ機能である。
この場合、クロックパルスＣＰと入力信号りが浮遊状態
の時、必ずゲートＧ１がオン、ゲートＧ２がオフとなり
、ゲートＧ２がオフで、クロックパルスＣＰが高レベル
の時必スケートＧ４がオンでゲートＧ３がオフとなる。
の時、必ずゲートＧ１がオン、ゲートＧ２がオフとなり
、ゲートＧ２がオフで、クロックパルスＣＰが高レベル
の時必スケートＧ４がオンでゲートＧ３がオフとなる。
その理由は第５図の場合と同じである。
第７図は、Ｔ型フリップフロップ機能をもつ回路である
。
。
この場合、ゲートＧ４がオフでクロックパルスＣＰが高
レベルなら必ずゲートＧ０ がオンになりゲートＧ２が
オフになる。
レベルなら必ずゲートＧ０ がオンになりゲートＧ２が
オフになる。
ゲート０３Ｇ４ についても同様で、ゲートＧ１ がオ
フでクロックパルスＣＰが高レベルなら必ずゲートＧ３
がオフ、ゲートＧ４がオンになる。
フでクロックパルスＣＰが高レベルなら必ずゲートＧ３
がオフ、ゲートＧ４がオンになる。
その理由は第５図ノ例と同様に、ダイオードの順バイア
ス電圧ＶＦの存在によりゲートＧ□ ｓ Ｇ４が先にオ
ンになりゲートＧ２．Ｇ３のオンを阻止する為である。
ス電圧ＶＦの存在によりゲートＧ□ ｓ Ｇ４が先にオ
ンになりゲートＧ２．Ｇ３のオンを阻止する為である。
第８図は従来の同期式１４カウンターであるが、これは
、本発明の応用によれば第９図のようにＣＰ線を２本か
ら１本にへらし、しかも共通につなぐことができる。
、本発明の応用によれば第９図のようにＣＰ線を２本か
ら１本にへらし、しかも共通につなぐことができる。
以上のように本発明の応用範囲は極めて広く、回路の簡
単化に役立ち消費電力、遅延時間、高集積密度化に大き
な効果をもつものである。
単化に役立ち消費電力、遅延時間、高集積密度化に大き
な効果をもつものである。
第１図は従来のマスタースレーブ型フリップフロップ回
路を説明する図、第２図は本発明の一実施例のフリップ
フロップ回路を説明する図、第３図は各図面に使用され
た配属記号におけるゲートをＩＩＬで実現する場合の等
価回路図、第４図は本発明の他の実施例を示す回路図、
第５図は本発明の別の実施例によるＤ型フリップフロッ
プ回路図、第６図は本発明の更に他の実施例によるＤ型
フリップフロップ回路図、第７図は本発明の別の実施例
によるＴ型フリップフロップ回路図、第８図は従来の同
期型一分周回路図、第９図は本発明によるフリップフロ
ップ回路を用いた同期型一分周回路、第１０図〜第１２
図はそれぞれ第２図、第４図、第５図の回路の動作波形
を示す図である。
路を説明する図、第２図は本発明の一実施例のフリップ
フロップ回路を説明する図、第３図は各図面に使用され
た配属記号におけるゲートをＩＩＬで実現する場合の等
価回路図、第４図は本発明の他の実施例を示す回路図、
第５図は本発明の別の実施例によるＤ型フリップフロッ
プ回路図、第６図は本発明の更に他の実施例によるＤ型
フリップフロップ回路図、第７図は本発明の別の実施例
によるＴ型フリップフロップ回路図、第８図は従来の同
期型一分周回路図、第９図は本発明によるフリップフロ
ップ回路を用いた同期型一分周回路、第１０図〜第１２
図はそれぞれ第２図、第４図、第５図の回路の動作波形
を示す図である。
Claims (1)
- 【特許請求の範囲】 １ 論理積の否定をとるゲートを４個備え、その第１の
ゲートの第１及び第２の出力端がそれぞれ第２及び第３
のゲートの入力端に結合され、その第２のゲートの第１
及び第２の出力端がそれぞれ前記第１のゲート及び第４
のゲートの各入力端に結合され、かつ前記第３のゲート
の第１の出力端が前記第４のゲートの入力端に結合され
、前記第４のゲートの第１の出力端が前記第３のゲート
の入力端に結合されるとともに、前記第１及び第２のゲ
ートの入力端間にダイオードが介在して第１のクロック
パルス線に結合され、かつ前記第２及び第３のゲートの
入力端間にダイオードが介在して第２のクロックパルス
線に結合されてなることを特徴とするフリップフロップ
回路。 ２ 第１及び第２のゲートの入力端に入力信号が供給さ
れ、第３及び第４のゲートの６第２の出力端から出力信
号を得ることを特徴とする特許請求の範囲第１項に記載
したフリップフロップ回路。 ３ 相互に逆方向に結合された２個のダイオードの直列
回路をそれぞれ第１及び第２のゲートの入力端間及び第
３及び第４のゲートの入力端間に結合し、各々の直列回
路に於けるダイオード同志の結合端にそれぞれ第１及び
第２のクロックパルス線を結合したことを特徴とする特
許請求の範囲第１項に記載したフリップフロップ回路。 ４ 第４のゲートの第２の出力端が第１のゲートの入力
端に、第３のゲートの第２の出力端が第２のゲートの入
力端に結合されかつ前記第３及び第４のゲートの各々第
３の出力端より出力信号を得ることを特徴とする特許請
求の範囲第１項に記載したフリップフロップ回路。 ５ 第１のゲートの入力端から第２のゲートの入力端に
向けてダイオードが結合されかつ第３のゲートの入力端
と第４のゲートの入力端間に２個のダイオードが逆方向
となるように直列に結合されることを特徴とする特許請
求の範囲第１項に記載したフリップフロップ回路。 ６ 論理積の否定をとるゲートを４個備え、その第１の
ゲートの第１の出力端が第２のゲートの入力端に結合さ
れ、その第２のゲートの第１及び第２の出力端がそれぞ
れ前記第１のゲート及び第４のゲートの入力端に結合さ
れ、かつ第３のゲートの第１の出力端が前記第４のゲー
トの入力端に結合され、前記第４のゲートの第１の出力
端が前記第３のゲートの入力端に結合されるとともに、
前記第１のゲートの入力端から前記第２のゲートの入力
端に向って、また前記第４のゲートの入力端から前記第
３のゲートの入力端に向って、それぞれ順方向となるよ
うにダイオードが結合されていることを特徴とするフリ
ップフロップ回路。 Ｔ 論理積の否定をとるゲートを４個備え、その第１の
ゲートの第１及び第２の出力端がそれぞれ第２及び第３
のゲートの入力端に結合され、その第２のゲートの第１
の出力端が前記第１のゲートの入力端に結合され、かつ
前記第３のゲートの第１の出力端が第４のゲートの入力
端に結合され、前記第４のゲートの第１及び第２の出力
端がそれぞれ前記第３及び第１のゲートの入力端に結合
されるとともに、前記第１のゲートの入力端から前記第
２のゲートの入力端に向って、また前記第４のゲートの
入力端から前記第３のゲートの入力端に向ってそれぞれ
順方向となるようにダイオードが結合されていることを
特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51149363A JPS5847091B2 (ja) | 1976-12-14 | 1976-12-14 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51149363A JPS5847091B2 (ja) | 1976-12-14 | 1976-12-14 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5373953A JPS5373953A (en) | 1978-06-30 |
| JPS5847091B2 true JPS5847091B2 (ja) | 1983-10-20 |
Family
ID=15473490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51149363A Expired JPS5847091B2 (ja) | 1976-12-14 | 1976-12-14 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5847091B2 (ja) |
-
1976
- 1976-12-14 JP JP51149363A patent/JPS5847091B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5373953A (en) | 1978-06-30 |
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