JPS61230516A - パルス信号監視回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル通信システムにおいて、入力パルス
信号断を検出するためのパルス信号監視回路に関する。

〔従来技術〕

デジタル通信システムにおいては、中継器等の故障が発
生すると、受信側での信号がハイレベル或いはローレベ
ルに固定されるため、検出回路を用いてこのような状態
を検出することによって、中継器等の監視が可能である
。

従来、このような監視回路としては、特公昭５９−１７
８９３号公報に記述されているようなパルス検出回路が
用いられていた。この回路構成を第４図に示す。この第
４図において、■は監視すべきパルスを入力するパルス
入力端子であり、ＤＦＦ　（Ｄ型フリ７プフロツプ）回
路２のクロック端子Ｃに接続されている。また、３は一
定周期のクロックパルス信号を入力するクロック入力端
子であり、次段のＤＦＦ回路４のクロック端子Ｃ及びイ
ンバータ５を介して前段のＩ）ＦＦ回路２のリセット緬
子Ｒに接続されている。前段のＤＦＦ回路の２のデータ
端子りには、ハイレベルの信号“Ｈ”が入力されており
、そのＤＦＦ回路２の出力Ｑは次段のＤＦＦ回路４のデ
ータ端子りに接続されている。ＤＦＦ回路４は反転出力
端子頁からパルス断検出出力端子６に出力を送出してい
る。

第５図は第４図の動作を説明するためのクロック入力端
子３の印加クロックのタイムチャートを示したもので、
そのクロックがハイレベルの時間ＢではＤＦＦ回路２が
リセットされており、クロックがローレベルの時間Ａで
はＤＦＦ２は入力パルス受信可能状態にあり、この間に
パルス入力端子１のレベルが１回以上ローレベルからハ
イレベルに変化すると、そのＤＦＦ回路２がセットされ
る。この後ハイレベルに変化する時刻ＥでＤＦＦ回路２
の出力Ｑの情報がＤＦＦ回路４に転送される。

即ち、毎回の時間Ａの間にパルス入力端子１に加えられ
た入力パルスが１回以上ローレベルからハイレベルに変
化すると、ＤＦＦ回路４は常にセットされていることに
なり、ある時間Ａの間に１度モ入力パルスがローレベル
からハイレベルに変化しない場合には、それに続く時間
Ｂとさらにその次の時間Ａの間、ＤＦＦ回路４はリセッ
トされることになる。

従って、ＤＦＦ回路４の反転出力端壬子の信号は、入力
パルスが無くなった時のアラーム信号（アラーム時にハ
イレベル）として使用することができる。

この回路の動作で、時刻ＥでＤＦＦ回路２のリセットと
ＤＦＦ回路２からＤＦＦ回路４へのデータ転送がほぼ同
時に行われるが、インバータ５の入力から出力までの遅
延時間及びＯＦＦ回路２のリセット端子Ｒから出力端子
Ｑまでの遅延時間を考慮すると安定に動作することがわ
かる。

第６図は第４図に示すパルス検出回路の動作のタイムチ
ャートを示したものである。前に動作を説明したように
、時間Ａ、の間にパルス入力端子１の電位がローレベル
からハイレベルに変化しているため、時間Ｂ、及び時間
ＡＩでの出力端子６の電位はローレレベルとなり、同様
に時間Ａ、の間にもパルス入力端子１の電位がローレベ
ルからハイレベルに１度以上変化しているため、時間Ｂ
ｔと時間Ａ２の間も出力端子６の電位はローレベルを保
っている。

しかし、時間Ａ２間にはパルス入力端子１の信号はハイ
レベルからローレベルへの反転はしているものの、ロー
レベルからハイレベルへの反転がないため、時間Ｂ、と
Ａ、の間に出力端子６にハイレベルのアラーム信号が出
力されてしまう。

入力信号が一定時間以上ハイレベル又はローレベルに固
定されている状態を検出するという本来の目的を考える
と、第４図に示した回路は、検出能力が不十分である。

第４図の回路でこの点を改良するためには、パルス入力
端子１とＤＦＦ回路２のクロック端子Ｃの間に反転検出
回路を入れる方法が考えられるが、ハード量、つまり部
品点数の増加を招き、反転検出回路でパルス数が増加す
るため、素子の高速動作が要求されるとう欠点がある。

また第４図の回路で用いているＤＦＦ回路２．４の内部
回路は、論理ゲートを多数必要とするという欠点もある
。

〔発明の目的〕

本発明は上記したような点に鑑みて成されたもので、そ
の目的は少ない部品点数でローレベルからハイレベル及
びハイレベルからローレベルのどちらの変化に対しても
動作し、検出性能が向上するようにしたパルス信号監視
回路を提供することである。

〔発明の構成〕

このために本発明のパルス信号監視回路では、監視すべ
きパルス信号を入力するパルス入力端子を第一のＲＳＦ
Ｆ回路のセット端子に接続すると共にインバータを介し
て第二のＲＳＦＦ回路のセット端子に接続し、該第一及
び第二のＲＳＦＦ回路の出力の論理積をとるゲートの出
力をＯＦＦ回路のデータ端子に接続し、クロックを入力
するクロック入力端子を上記第一及び第二のＲＳＦＦ回
路のリセット端子並びに上記ＤＦＦ回路のクロック端子
に接続して構成している。

〔実施例〕

以下、本発明の実施例について説明する。第１図はその
一実施例のブロック図を示すものである。

同図において、第４図におけるものと同一のものには同
一の符号を附した。７．８はＲＳＦＦ　（ＲＳ型のフリ
ップフロップ）回路、９はインバータ、１０はアンドゲ
ート、１１はＤＦＦ回路である。

パルス入力端子１に入力された信号はＲＳＦＦ回路７の
セット端子Ｓに入力すると共に、インバータ９を介して
ＲＳＦＦ回路８のセット端子Ｓにも入力する。両ＲＳＦ
Ｆ回路７．８の出力端子Ｑの出力はアンドゲート１０に
よる論理積をとられてからＤＦＦ回路１１のデータ端子
りに入力する。

クロック入力端子３に印加するクロックは、両ＲＳＦＦ
回路７．８のリセット端子Ｒ及びＤＦＦ回路１１のクロ
ック端子Ｃに入力する。そして、ＤＦＦ回路１１の反転
出力端壬子の信号が、パルス断検出出力端子６に送出さ
れる。

次に第５図のクロックのタイムチャートを用いて動作を
説明する。クロック入力端子３の電位がハイレベルのと
き、即ち第５図の時間Ｂでは、両ＲＳＦＦ回路７．８の
リセット端子Ｒがハイレベルとなる。ＲＳＦＦ回路７の
セット端子Ｓにはパルス入力端子１の信号が直接入力し
、またＲＳＦＦ回路８のセット端子Ｓにはパルス入力端
子１の信号がインバータ９で反転して人力されるため、
両ＲＳＦＦ回路７．８のセット端子Ｓの一方にハイレベ
ル、他方にローレベルの信号が入力されることになる。

従って、ＲＳＦＦ回路７．８の内、セット端子Ｓにロー
レベルの信号が入力されている方のＲＳＦＦ回路がリセ
ットされ、セット端子Ｓにハイレベルの信号が入力され
ているＲＳＦＦ回路はその状態が保証されてないことに
なる。

次にクロック入力端子３の信号がローレベルに変化する
と、つまり第５図の時間Ｂから時間Ａに移ると、両ＲＳ
ＦＦ回路７．８のリセット端子Ｒにローレベルの信号が
入力され、時間Ｂでの最終時点でセット端子Ｓにハイレ
ベルの信号が入力されていて状態が保証されていなかっ
たＲＳＦＦ回路は完全にセントされ、もう一方のセット
端子Ｓにローレベルが入力されていたＲＳＦＦ回路はリ
セット状態のままとなっている。即ち、時間Ｂから時間
Ａに移った直後では、一方のＲＳＦＦ回路がセット状態
、他方のＲＳＦＦ回路がリセット状態となっている。

ここで、時間Ａの間にパルス入力端子１の信号レベルが
一度以上反転すると、時間Ｂから時間Ａに移った直後に
リセット状態であったＲＳＦＦ回路のセフ）端子Ｓにハ
イレベルの信号が入力され、両ＲＳＦＦ回路７．８が共
にセント状態となり、ＤＦＦ回路１１のデータ端子りに
ハイレベルの信号が入力される。

時間Ａの間にパルス入力端子１の信号が一度も反転しな
い場合には、ＲＳＦＦ回路の一方がセット状態、他方が
リセット状態のままであり、ＤＦＦ回路のデータ端子り
にはローレベルの信号が人力される。次に時間Ａから時
間Ｂに移る時刻ＥでＤＦＦ回路１１では、データ端子り
のレベルによりセット又はリセットされ、両ＲＳＦＦ回
路７．８はその２個の内１個がリセットされ、同様のこ
とを繰り返す。

このようにして、毎回の時間Ａの間にパルス入力端子１
の信号のレベルがそれぞれローレベルからハイレベルに
、またはハイレベルからローレベルに１回以上変化すれ
ば、ＯＦＦ回路１１は常にセットされていることになり
、ある時間Ａの間に一度もパルス入力端子１の信号のレ
ベルが変化しない場合には、それに続く時間Ｂと更にそ
の次の時間Ａの間、ＤＦＦ回路１１がリセットされ、そ
のＯＦＦ回路１１の反転出力端子方がハイレベルとなっ
て、アラーム情報として出力端子６に送出される。

なお、時刻ＥでＲＳＦＦ回路７．８の一方のリセットと
ＤＦＦ回路１１のセット又はリセットがほぼ同時に行わ
れるが、ＲＳＦＦ回路のリセット端子Ｒに入った信号は
そのＲＳＦＦ回路内で遅延してその出力端子Ｑに送出さ
れ、さらにアンドゲート１０でも遅延されてからＤＦＦ
回路１１のデータ端子りに入力されるため、前述の動作
は安定に行われる。

次に第４図の構成と第り図の構成の部品点数（ハード量
）について説明する。ＲＳＦＦ回路のブロックは、ゲー
トを用いた一般的な構成としては、第２図に示すものが
用いられており、６個のナントゲート２１〜２６で構成
されている。この第２図の破線で示した部分はリセット
端子を必要とする場合の回路である。第４図に示す回路
では、インバータ、リセット端子付きＤＦＦ、リセット
端子のないＤＦＦをそれぞれ１個つづ使用するためイン
バータ１個、２人カゲート７個、３人カゲー′　ト５個
を必要とする。

一方、第３図は第１図のブロックをゲートレベルの回路
図で表したものである。この第３図の回路では、２個の
ＲＳＦＦ回路７．８をそれぞれ２個つづのノアゲート３
１と３２．３３と３４で構成しており、アンドゲート１
０とＤＦＦ回路１１を合わせたブロック１１′を、６個
のナントゲート４１〜４６で構成している。よって、イ
ンバータが１個、２人カゲートが８個、３人カゲートが
２個で済む。

〔発明の効果〕

以上説明したように、本発明の回路構成では、従来のも
のに比して検出能力が優れている上、部品点数を少な（
することができるという利点があり、特に多数のデジタ
ル通信回線を空間分割型のスイッチで切り替えるための
スイッチＬＳＩの内部に回線対応に多数のパルス信号監
視回路を設ける場合等には、部品点数の削減効果が大き
くなり、非常に有用である。

【図面の簡単な説明】 第１図は本発明の一実施例のパルス信号監視回路のブロ
ック図、第２図はＤＦＦ回路のゲートレベルの回路構成
図、第３図は第１図の回路をゲートレベルの回路図で表
した回路図、第４図は従来のパルス信号監視回路のブロ
ック図、第５図はクロック入力端子への入力クロックの
タイムチャート、第６図は第４図の回路の動作説明用の
タイムチャートである。 １・・・パルス入力端子、２・・・ＤＦＦ回路、３・・
・クロック入力端子、４・・・ＤＦＦ回路、５・・・イ
ンバータ、６・・・パルス断検出出力端子、７．８・・
・ＲＳＦＦ回路、９・・・インバータ、１０・・・アン
ドゲート、１１・・・ＤＦＦ回路、２１〜２６・・・ナ
ントゲート、３１〜３４・・・ノアゲート、４１〜４６
・・・ナントゲート、 Ａ・・・クロックがローレベルの時間、Ｂ・・・クロッ
クがハイレベルの時間、Ｅ・・・クロックがローレベル
からハイレベルに移る時刻。 特許出願人　日本電信電話株式会社 代　理　人　弁理士　　　長尾常明 第３図 白 第４＠

Claims (1)

【特許請求の範囲】
1. （１）、監視すべきパルス信号を入力するパルス入力端
   子を第一のＲＳＦＦ回路のセット端子に接続すると共に
   インバータを介して第二のＲＳＦＦ回路のセット端子に
   接続し、該第一及び第二のＲＳＦＦ回路の出力の論理積
   をとるゲートの出力をＤＦＦ回路のデータ端子に接続し
   、クロックを入力するクロック入力端子を上記第一及び
   第二のＲＳＦＦ回路のリセット端子並びに上記ＤＦＦ回
   路のクロック端子に接続して構成したパルス信号監視回
   路。