JPH0736545B2 - 時分割多重化回路 - Google Patents
時分割多重化回路Info
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- JPH0736545B2 JPH0736545B2 JP23063189A JP23063189A JPH0736545B2 JP H0736545 B2 JPH0736545 B2 JP H0736545B2 JP 23063189 A JP23063189 A JP 23063189A JP 23063189 A JP23063189 A JP 23063189A JP H0736545 B2 JPH0736545 B2 JP H0736545B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、パラレルなディジタル信号を時分割してシリ
アルデータに変換する時分割多重化回路に関するもので
ある。
アルデータに変換する時分割多重化回路に関するもので
ある。
（従来の技術） 従来、このような分野の技術としては、電子情報通信
学会技術研究報告ICD88−138「0.5μmWNxゲートGaAsMES
FETを用いた5GHzMSI」P.45−51に記載されるものがあっ
た。以下、その構成を図を用いて説明する。
学会技術研究報告ICD88−138「0.5μmWNxゲートGaAsMES
FETを用いた5GHzMSI」P.45−51に記載されるものがあっ
た。以下、その構成を図を用いて説明する。
第２図は、従来の時分割多重化回路の一構成例を示す構
成ブロック図である。
成ブロック図である。
この時分割多重化回路は、例えば４ビットのパラレルデ
ータL1〜L4を入力するための入力端子１〜４を有し、そ
の入力端子１〜４がセレクタで構成されている入力回路
５〜８の第１の入力端子5a〜8aにそれぞれ接続されてい
る。その入力回路５〜８の出力端子5c〜8cにはノードN1
〜N4を介して遅延型フリップフロップ回路（以下、Ｄ−
FFという）９〜12の入力端子D9〜D12がそれぞれ接続さ
れ、その内のＤ−FF9〜11の出力側Q9〜Q11が入力回路６
〜８の第２の入力端子6b〜8bにそれぞれ接続されてい
る。さらに、Ｄ−FF9〜12のクロック端子C9〜C12がクロ
ック信号CLに、入力回路５〜８の制御端子がロード信号
LDにそれぞれ接続されている。そして、Ｄ−FF12の出力
側Q12がシリアルデータSo用出力端子13に接続されてい
る。
ータL1〜L4を入力するための入力端子１〜４を有し、そ
の入力端子１〜４がセレクタで構成されている入力回路
５〜８の第１の入力端子5a〜8aにそれぞれ接続されてい
る。その入力回路５〜８の出力端子5c〜8cにはノードN1
〜N4を介して遅延型フリップフロップ回路（以下、Ｄ−
FFという）９〜12の入力端子D9〜D12がそれぞれ接続さ
れ、その内のＤ−FF9〜11の出力側Q9〜Q11が入力回路６
〜８の第２の入力端子6b〜8bにそれぞれ接続されてい
る。さらに、Ｄ−FF9〜12のクロック端子C9〜C12がクロ
ック信号CLに、入力回路５〜８の制御端子がロード信号
LDにそれぞれ接続されている。そして、Ｄ−FF12の出力
側Q12がシリアルデータSo用出力端子13に接続されてい
る。
ここで、Ｄ−FF9〜12は、クロック信号CLの立ち下がり
によって出力データを出力する回路であり、入力回路５
〜８は、ロード信号LDが“H"レベルの時に第１の入力端
子5a〜8aを選択し、“L"レベルの時に第２の入力端子6b
〜8bを選択する回路である。
によって出力データを出力する回路であり、入力回路５
〜８は、ロード信号LDが“H"レベルの時に第１の入力端
子5a〜8aを選択し、“L"レベルの時に第２の入力端子6b
〜8bを選択する回路である。
第３図は、第２図中の入力回路５〜８の内、例えば入力
回路６の一構成例を示す回路図である。
回路６の一構成例を示す回路図である。
この入力回路６は入力端子6a,6bおよび出力端子6cを有
し、その入力端子6a,6bと出力端子6cとの間には２入力N
ANDゲート6A〜6Cとインバータ6Dとが構成されている。
し、その入力端子6a,6bと出力端子6cとの間には２入力N
ANDゲート6A〜6Cとインバータ6Dとが構成されている。
第４図は第２図のタイムチャートであり、この図を参照
しつつ第２図及び第３図の動作を説明する。
しつつ第２図及び第３図の動作を説明する。
時刻t1において、ロード信号LDは“H"レベルであるた
め、入力回路５〜８の出力であるノードN1〜N4には、入
力端子１〜４上のパラレルデータL1〜L4が現れる。その
結果、Ｄ−FF9〜12の出力端子Q9〜Q12は、データL1〜L4
のそれぞれの論理レベルになる。
め、入力回路５〜８の出力であるノードN1〜N4には、入
力端子１〜４上のパラレルデータL1〜L4が現れる。その
結果、Ｄ−FF9〜12の出力端子Q9〜Q12は、データL1〜L4
のそれぞれの論理レベルになる。
時刻t2では、ロード信号LDの論理レベルは“L"レベルで
あるため、ノードN2,N3,N4の論理レベルは、データL1〜
L3のそれぞれの論理レベルになる。したがって、出力端
子Q10,Q11,Q12および出力端子13は、データL1〜L3の論
理レベルになる。
あるため、ノードN2,N3,N4の論理レベルは、データL1〜
L3のそれぞれの論理レベルになる。したがって、出力端
子Q10,Q11,Q12および出力端子13は、データL1〜L3の論
理レベルになる。
時刻t3においても、ロード信号LDの論理レベルは“L"レ
ベルであるため、ノードN3,N4の論理レベルは、データL
1,L2のそれぞれの論理レベルになる。この結果、出力端
子Q11,Q12および出力端子13は、データL1,L2の論理レベ
ルとなる。
ベルであるため、ノードN3,N4の論理レベルは、データL
1,L2のそれぞれの論理レベルになる。この結果、出力端
子Q11,Q12および出力端子13は、データL1,L2の論理レベ
ルとなる。
時刻t4では、ロード信号LDの論理レベルは“L"レベルで
あるので、ノードN4の論理レベルは、データL1の論理レ
ベルになる。このため、出力端子Q12および出力端子13
は、データL1の論理レベルとなる。
あるので、ノードN4の論理レベルは、データL1の論理レ
ベルになる。このため、出力端子Q12および出力端子13
は、データL1の論理レベルとなる。
このように、ロード信号LDが“H"レベルの時のパラレル
データL1〜L4を、クロックCLに同期してシリアルデータ
Soの形で出力端子13から出力する。
データL1〜L4を、クロックCLに同期してシリアルデータ
Soの形で出力端子13から出力する。
（発明が解決しようとする課題） しかしながら、上記構成の時分割多重化回路では、次の
ような課題があった。
ような課題があった。
Ｄ−FF9〜12間に、入力回路６〜８を設けているため、
これら入力回路６〜８の遅延時間が最高動作速度を決定
する。例えば、入力回路６〜８を第３図に示すようにNA
NDゲートだけの構成、またはNORゲートだけの最も簡単
な構成にしても、入力端子6a,6bと出力端子6cとのそれ
ぞれの間のゲート段数がいずれも２段となり、この２段
分の遅延時間が高速動作を阻害するという問題があっ
た。
これら入力回路６〜８の遅延時間が最高動作速度を決定
する。例えば、入力回路６〜８を第３図に示すようにNA
NDゲートだけの構成、またはNORゲートだけの最も簡単
な構成にしても、入力端子6a,6bと出力端子6cとのそれ
ぞれの間のゲート段数がいずれも２段となり、この２段
分の遅延時間が高速動作を阻害するという問題があっ
た。
さらに、入力回路６〜８はゲート数が４個必要であり、
その分、消費電力が大きいという問題あった。
その分、消費電力が大きいという問題あった。
本発明は、前記従来技術の持っていた課題として、動作
速度の高速化および低消費電力化が阻害される点につい
て解決した時分割多重化回路を提供するものである。
速度の高速化および低消費電力化が阻害される点につい
て解決した時分割多重化回路を提供するものである。
（課題を解決するための手段） 本発明では、前記課題を解決するために、ｎ個（但し、
n;正整数）のクロック数毎に活性化されるロード信号に
よりｎビットのパラレルデータをそれぞれ入力するｎ個
の入力回路と、前記ロード信号の活性化時に前記各入力
回路の出力データを入力し、非活性化時にその出力デー
タを前記クロックに同期してシリアルにシフトするｎ段
のフリップフロップ回路と、を備えた時分割多重化回路
において、次のような手段を講じたものである。
n;正整数）のクロック数毎に活性化されるロード信号に
よりｎビットのパラレルデータをそれぞれ入力するｎ個
の入力回路と、前記ロード信号の活性化時に前記各入力
回路の出力データを入力し、非活性化時にその出力デー
タを前記クロックに同期してシリアルにシフトするｎ段
のフリップフロップ回路と、を備えた時分割多重化回路
において、次のような手段を講じたものである。
前記初段の入力回路は、前記ロード信号の非活性化時に
一定論理レベルを前記フリップフロップ回路の初段の入
力側へ出力し、かつ前記ロード信号の活性化時に第１ビ
ットの前記パラレルデータを入力して、それに応じた信
号を前記フリップフロップ回路の初段の入力側へ出力す
る回路構成にし、前記第２段から最終段の各入力回路
は、前記ロード信号に基づき前記パラレルデータの入力
状態を制御する第１の論理回路と、前記第１の論理回路
の出力と前段の前記フリップフロップ回路の出力との論
理を取り、その論理結果を後段の前記フリップフロップ
回路の入力側へ出力する第２の論理回路とで、それぞれ
構成したものである。
一定論理レベルを前記フリップフロップ回路の初段の入
力側へ出力し、かつ前記ロード信号の活性化時に第１ビ
ットの前記パラレルデータを入力して、それに応じた信
号を前記フリップフロップ回路の初段の入力側へ出力す
る回路構成にし、前記第２段から最終段の各入力回路
は、前記ロード信号に基づき前記パラレルデータの入力
状態を制御する第１の論理回路と、前記第１の論理回路
の出力と前段の前記フリップフロップ回路の出力との論
理を取り、その論理結果を後段の前記フリップフロップ
回路の入力側へ出力する第２の論理回路とで、それぞれ
構成したものである。
さらに、前記初段の入力回路は、第１のビットの前記パ
ラレルデータと前記ロード信号との論理を取る初段入力
用論理回路と、前記初段入力用論理回路の出力を反転し
て前記フリップフロップの初段の入力側へ出力するイン
バータとで構成したものであり、また、前記各フリップ
フロップ回路を、遅延型フリップフロップ回路で構成し
たものである。
ラレルデータと前記ロード信号との論理を取る初段入力
用論理回路と、前記初段入力用論理回路の出力を反転し
て前記フリップフロップの初段の入力側へ出力するイン
バータとで構成したものであり、また、前記各フリップ
フロップ回路を、遅延型フリップフロップ回路で構成し
たものである。
（作 用） 本発明では、以上のように時分割多重化回路を構成した
ので、ロード信号が活性化される直前のクロックによ
り、初段から最終段の前段までのフリップフロップ回路
の出力レベルが一定の論理レベルになるように働く。こ
れにより、フリップフロップ回路の出力から次のフリッ
プフロップ回路の入力までの間が論理ゲート１段で構成
でき、入力回路が２つの論理回路で構成できる。また、
遅延型フリップフロップ回路は、本発明の動作速度をよ
り向上するように働く。
ので、ロード信号が活性化される直前のクロックによ
り、初段から最終段の前段までのフリップフロップ回路
の出力レベルが一定の論理レベルになるように働く。こ
れにより、フリップフロップ回路の出力から次のフリッ
プフロップ回路の入力までの間が論理ゲート１段で構成
でき、入力回路が２つの論理回路で構成できる。また、
遅延型フリップフロップ回路は、本発明の動作速度をよ
り向上するように働く。
したがって前記課題を解決できるのである。
（実施例） 第１図は、本発明の実施例を示す時分割多重化回路の構
成ブロック図である。
成ブロック図である。
この時分割多重化回路は、例えば４ビットのパラレルデ
ータS1〜S4を入力するための入力端子11〜14を有し、そ
の入力端子11〜14が入力回路15〜18にそれぞれ接続され
ている。
ータS1〜S4を入力するための入力端子11〜14を有し、そ
の入力端子11〜14が入力回路15〜18にそれぞれ接続され
ている。
入力回路15〜18は、ロード信号LDが活性化時の“H"レベ
ルの時にパラレルデータS1〜S4を入力する回路であり、
その出力側には、フリップフロップ回路であるＤ−FF19
〜22がそれぞれ接続されている。Ｄ−FF19〜22は、クロ
ック信号CLの立ち下がりによって出力データを出力する
回路である。そして、入力回路15〜18とＤ−FF19〜22と
が縦続接続されている。
ルの時にパラレルデータS1〜S4を入力する回路であり、
その出力側には、フリップフロップ回路であるＤ−FF19
〜22がそれぞれ接続されている。Ｄ−FF19〜22は、クロ
ック信号CLの立ち下がりによって出力データを出力する
回路である。そして、入力回路15〜18とＤ−FF19〜22と
が縦続接続されている。
初段の入力回路15は、第１入力端子15a−１が第１のビ
ットのパラレルデータS1用入力端子11に接続された２入
力NANDゲート15a（初段入力用論理回路）を有し、そのN
ANDゲート15aの第２の端子15a−２がロード信号LDに接
続されている。さらに、NANDゲート15aの出力側がイン
バータ15bの入力側に接続され、そのインバータ15bの出
力側が初段のＤ−FF19のデータ入力端子D19に接続され
ている。その上、Ｄ−FF19の逆相出力端子19が第２段
の入力回路16に接続されている。
ットのパラレルデータS1用入力端子11に接続された２入
力NANDゲート15a（初段入力用論理回路）を有し、そのN
ANDゲート15aの第２の端子15a−２がロード信号LDに接
続されている。さらに、NANDゲート15aの出力側がイン
バータ15bの入力側に接続され、そのインバータ15bの出
力側が初段のＤ−FF19のデータ入力端子D19に接続され
ている。その上、Ｄ−FF19の逆相出力端子19が第２段
の入力回路16に接続されている。
入力回路16は、第１入力端子16a−１がパラレルデータS
2用入力端子12に接続された２入力NANDゲート16a（第１
の論理回路）を有し、そのNANDゲート16aの第２入力端
子16a−２がロード信号LDに接続されている。さらに、N
ANDゲート16aの出力側が第２の論理回路である２入力NA
NDゲート16bの第１入力端子16b−１に、NANDゲート16b
の第２入力端子16b−２がＤ−FF19の逆相出力端子19
に、その出力側がＤ−FF20のデータ入力端子D20にそれ
ぞれ接続されている。そして、Ｄ−FF20の逆相出力端子
20が第３段の入力回路17に接続されている。
2用入力端子12に接続された２入力NANDゲート16a（第１
の論理回路）を有し、そのNANDゲート16aの第２入力端
子16a−２がロード信号LDに接続されている。さらに、N
ANDゲート16aの出力側が第２の論理回路である２入力NA
NDゲート16bの第１入力端子16b−１に、NANDゲート16b
の第２入力端子16b−２がＤ−FF19の逆相出力端子19
に、その出力側がＤ−FF20のデータ入力端子D20にそれ
ぞれ接続されている。そして、Ｄ−FF20の逆相出力端子
20が第３段の入力回路17に接続されている。
入力回路16と同様に、第３段および第４段の入力回路1
7,18における２入力NANDゲート17a,17b,18a,18bのそれ
ぞれの第１入力端子17a−1,17b−1,18a−1,18b−１およ
び第２入力端子17a−2,17b−2,18a−2,18b−２が、パラ
レルデータS3入力用入力端子13、NANDゲート17aの出力
端子、パラレルデータS4入力用入力端子14、NANDゲート
18aの出力端子、ロード信号LD、Ｄ−FF20の逆相出力端
子20、ロード信号LD、及びＤ−FF21の逆相出力端子
21にそれぞれ接続されている。NANDゲート17bの出力端
子はＤ−FF21のデータ入力端子D21に、NANDゲート18bの
出力端子はＤ−FF22のデータ入力端子D22に接続されて
いる。
7,18における２入力NANDゲート17a,17b,18a,18bのそれ
ぞれの第１入力端子17a−1,17b−1,18a−1,18b−１およ
び第２入力端子17a−2,17b−2,18a−2,18b−２が、パラ
レルデータS3入力用入力端子13、NANDゲート17aの出力
端子、パラレルデータS4入力用入力端子14、NANDゲート
18aの出力端子、ロード信号LD、Ｄ−FF20の逆相出力端
子20、ロード信号LD、及びＤ−FF21の逆相出力端子
21にそれぞれ接続されている。NANDゲート17bの出力端
子はＤ−FF21のデータ入力端子D21に、NANDゲート18bの
出力端子はＤ−FF22のデータ入力端子D22に接続されて
いる。
また、クロック信号CLがＤ−FF19〜22のクロック端子C1
9〜C22にそれぞれ接続されている。そして、Ｄ−FF22の
出力端子Q22がシリアルデータSD用出力端子23に接続さ
れている。
9〜C22にそれぞれ接続されている。そして、Ｄ−FF22の
出力端子Q22がシリアルデータSD用出力端子23に接続さ
れている。
第５図は、第１図のタイムチャートであり、この図を参
照しつつ、第１図の動作を説明する。なお、第５図中の
S5〜S8は、パラレルデータS1〜S4の続いて入力端子11〜
14へ供給されるパラレルデータである。
照しつつ、第１図の動作を説明する。なお、第５図中の
S5〜S8は、パラレルデータS1〜S4の続いて入力端子11〜
14へ供給されるパラレルデータである。
（イ） 時刻t0初期状態の動作 ロード信号LDが非活性化状態である“L"レベルの時、NA
NDゲート15aの出力は“H"レベルになり、その出力“H"
レベルはインバータ15bにより反転されるので、Ｄ−FF1
9のデータ入力端子D19は“L"レベルが供給される。する
と、逆相出力端子19は“H"レベルになり、入力回路16
のNANDゲート16bの第２入力端子16b−２には“H"レベル
が供給される。同様にして入力回路17,18のNANDゲート1
7b,18bの第２入力端子17b−2,18b−２には“H"レベルが
供給される。
NDゲート15aの出力は“H"レベルになり、その出力“H"
レベルはインバータ15bにより反転されるので、Ｄ−FF1
9のデータ入力端子D19は“L"レベルが供給される。する
と、逆相出力端子19は“H"レベルになり、入力回路16
のNANDゲート16bの第２入力端子16b−２には“H"レベル
が供給される。同様にして入力回路17,18のNANDゲート1
7b,18bの第２入力端子17b−2,18b−２には“H"レベルが
供給される。
（ロ） 時刻t0〜t1の動作 この時、ロード信号LDが“H"レベルになると、例えばNA
NDゲート15aの出力側はパラレルデータS1の反転した論
理レベルになる。この論理レベルはインバータ15bによ
り再び反転され、結果的にＤ−FF19のデータ入力端子D1
9は入力端子11上のデータS1と同一の論理レベルとな
る。また、入力回路16では、初期状態時にNANDゲート16
bの第２の入力端子16b−２が“H"レベルに固定されてい
るので、NANDゲート16aの出力側におけるデータS2の反
転した論理レベルが再び反転され、Ｄ−FF20のデータ入
力端子D20は入力端子12上のデータS2と同一の論理レベ
ルとなる。
NDゲート15aの出力側はパラレルデータS1の反転した論
理レベルになる。この論理レベルはインバータ15bによ
り再び反転され、結果的にＤ−FF19のデータ入力端子D1
9は入力端子11上のデータS1と同一の論理レベルとな
る。また、入力回路16では、初期状態時にNANDゲート16
bの第２の入力端子16b−２が“H"レベルに固定されてい
るので、NANDゲート16aの出力側におけるデータS2の反
転した論理レベルが再び反転され、Ｄ−FF20のデータ入
力端子D20は入力端子12上のデータS2と同一の論理レベ
ルとなる。
同様に、データ入力端子D21,D22はデータS3,S4と同一の
論理レベルになる。
論理レベルになる。
（ハ） 時刻t1の動作 続いて、時刻t1でクロックCLが立ち下がると、Ｄ−FF19
〜22はその時の入力データの論理レベルを保持する。、
即ち、例えばＤ−FF19の逆相出力端子19はデータS1の
反転論理レベルになり、その反転論理レベルがNANDゲー
ト16bの第２の入力端子16b−２に与えられる。同様にし
て、逆相出力端子20,21はデータS2,S3の反転論理レ
ベルになり、NANDゲート17b,18bの第２の入力端子17b−
2,18b−２はその反転論理レベルが供給される。そし
て、出力端子23がデータS4の論理レベルと同一となる。
〜22はその時の入力データの論理レベルを保持する。、
即ち、例えばＤ−FF19の逆相出力端子19はデータS1の
反転論理レベルになり、その反転論理レベルがNANDゲー
ト16bの第２の入力端子16b−２に与えられる。同様にし
て、逆相出力端子20,21はデータS2,S3の反転論理レ
ベルになり、NANDゲート17b,18bの第２の入力端子17b−
2,18b−２はその反転論理レベルが供給される。そし
て、出力端子23がデータS4の論理レベルと同一となる。
（ニ） 時刻t2の動作 ロード信号LDが“L"レベルであるので、データ入力端子
D19は“L"レベルになり、データ入力端子D20〜22はデー
タS1〜S3の論理レベルと同一になる。この時、クロック
CLが立ち下がると、Ｄ−FF19の逆相出力端子19は“H"
レベルとなり、その“H"レベルがNANDゲート16bの第２
の入力端子16b−２に与えられる。また、Ｄ−FF20,21の
逆相出力端子20,21はデータS1,S2の反転論理レベル
となる。そして、出力端子23はデータS3の論理レベルと
同一になる。
D19は“L"レベルになり、データ入力端子D20〜22はデー
タS1〜S3の論理レベルと同一になる。この時、クロック
CLが立ち下がると、Ｄ−FF19の逆相出力端子19は“H"
レベルとなり、その“H"レベルがNANDゲート16bの第２
の入力端子16b−２に与えられる。また、Ｄ−FF20,21の
逆相出力端子20,21はデータS1,S2の反転論理レベル
となる。そして、出力端子23はデータS3の論理レベルと
同一になる。
（ホ） 時刻t3の動作 ロード信号LDが“L"レベルであるので、データ入力端子
D19,20は“L"レベルになり、データ入力端子D21,D22は
データS1,S2の論理レベルと同一となる。さらに、この
時、クロックCLの立ち下がりにより、Ｄ−FF19,20の逆
相出力端子19,20,21は、“H"レベルになり、そし
て、出力端子23はデータS1の論理レベルと同一になる。
D19,20は“L"レベルになり、データ入力端子D21,D22は
データS1,S2の論理レベルと同一となる。さらに、この
時、クロックCLの立ち下がりにより、Ｄ−FF19,20の逆
相出力端子19,20,21は、“H"レベルになり、そし
て、出力端子23はデータS1の論理レベルと同一になる。
（ヘ） 時刻t4の動作 ロード信号LDが“L"レベルであるので、データ入力端子
D19,20,21は“L"レベルになる。データ入力端子D22はデ
ータS1の論理レベルと同一となる。さらに、この時、ク
ロックCLの立ちさがりにより、Ｄ−FF19,20,21の逆相出
力端子19,20、21は“H"レベルになる。そして、
出力端子23はデータS1の論理レベルと同一になる。
D19,20,21は“L"レベルになる。データ入力端子D22はデ
ータS1の論理レベルと同一となる。さらに、この時、ク
ロックCLの立ちさがりにより、Ｄ−FF19,20,21の逆相出
力端子19,20、21は“H"レベルになる。そして、
出力端子23はデータS1の論理レベルと同一になる。
（ト） 時刻t5の動作 ロード信号LDが“H"レベル、逆相出力端子19,20,
21が“H"レベルであり、データ入力端子D19〜22はデー
タS5〜S8である。この時、クロックCLの立ち下がりによ
り、Ｄ−FF19,20の逆相出力端子19〜21はデータS5
〜S7の反転論理レベルになる。そして、出力端子23はデ
ータS8の論理レベルと同一になる。
21が“H"レベルであり、データ入力端子D19〜22はデー
タS5〜S8である。この時、クロックCLの立ち下がりによ
り、Ｄ−FF19,20の逆相出力端子19〜21はデータS5
〜S7の反転論理レベルになる。そして、出力端子23はデ
ータS8の論理レベルと同一になる。
このように、４クロックに１回毎“H"レベルになるロー
ド信号LDにより、パラレルデータS1〜S4を入力し、その
データS1〜S4をクロックに同期して時分割したシリアル
データSDとして出力端子23から出力する。
ド信号LDにより、パラレルデータS1〜S4を入力し、その
データS1〜S4をクロックに同期して時分割したシリアル
データSDとして出力端子23から出力する。
本実施例では次のような利点がある。
ロード信号LDが“L"レベルの時、初段の入力回路によ
り、初段のＤ−FFのデータ入力端子D19を“L"レベルに
固定したので、２段から最終段の各入力回路をNANDゲー
トを２つで構成できる。その結果、逆相出力端子19〜
21とデータ入力端子D20〜D22とのそれぞれの間の経路
がゲート１段となり、従来、２段必要であったゲート数
が１段、減少する。したがって、その分、遅延時間が短
縮され、動作速度が向上できる。その上、低消費電力化
が可能となる。
り、初段のＤ−FFのデータ入力端子D19を“L"レベルに
固定したので、２段から最終段の各入力回路をNANDゲー
トを２つで構成できる。その結果、逆相出力端子19〜
21とデータ入力端子D20〜D22とのそれぞれの間の経路
がゲート１段となり、従来、２段必要であったゲート数
が１段、減少する。したがって、その分、遅延時間が短
縮され、動作速度が向上できる。その上、低消費電力化
が可能となる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば、次のよう
なものがある。
が可能である。その変形例としては、例えば、次のよう
なものがある。
（ａ） 上記実施例では、NANDゲート15a,16a,16b,17a,
17b,18a,18bを用いたが、これら全てをNORゲートに置き
換えてもよい。この場合、ロード信号LDを逆相にして４
クロック周期毎に“L"レベルの活性化状態となるように
する必要がある。
17b,18a,18bを用いたが、これら全てをNORゲートに置き
換えてもよい。この場合、ロード信号LDを逆相にして４
クロック周期毎に“L"レベルの活性化状態となるように
する必要がある。
（ｂ） インバータ15bを省略してNANDゲート15aの出力
側とＤ−FF19の入力端子D19を直結し、さらにＤ−FF19
〜21の各逆相出力端子に接続されているNANDゲート16b,
17b,18bの各結線を、それぞれＤ−FF19〜21の正相出力
端子に接続し、NANDゲート15a,16a,17a,18aをANDゲート
に、NANDゲート16b,17b,18bをORゲートに置き換えた構
成でもよい。
側とＤ−FF19の入力端子D19を直結し、さらにＤ−FF19
〜21の各逆相出力端子に接続されているNANDゲート16b,
17b,18bの各結線を、それぞれＤ−FF19〜21の正相出力
端子に接続し、NANDゲート15a,16a,17a,18aをANDゲート
に、NANDゲート16b,17b,18bをORゲートに置き換えた構
成でもよい。
（ｃ） インバータ15bを省略してNANDゲート15aの出力
側とＤ−FF19の入力端子D19を直結し、さらにＤ−FF19
〜21の各逆相出力端子に接続されているNANDゲート16b,
17b,18bの各結線を、それぞれＤ−FF19〜21の正相出力
端子に接続し、NANDゲート15a,16a,17a,18aをORゲート
に、NANDゲート16b,17b,18bをANDゲートに置き換え、た
構成でもよい。この場合、ロード信号LDを逆相にする必
要がある。
側とＤ−FF19の入力端子D19を直結し、さらにＤ−FF19
〜21の各逆相出力端子に接続されているNANDゲート16b,
17b,18bの各結線を、それぞれＤ−FF19〜21の正相出力
端子に接続し、NANDゲート15a,16a,17a,18aをORゲート
に、NANDゲート16b,17b,18bをANDゲートに置き換え、た
構成でもよい。この場合、ロード信号LDを逆相にする必
要がある。
（ｄ） 上記実施例では、４ビットの多重化回路を例と
して示したが、ｎビットの多重化回路にも適用できる。
この場合、入力回路およびＤ−FFをビット数に応じた数
だけ増減すればよい。
して示したが、ｎビットの多重化回路にも適用できる。
この場合、入力回路およびＤ−FFをビット数に応じた数
だけ増減すればよい。
（発明の効果） 以上詳細に説明したように、本発明によれば、ロード信
号が非活性化時にフリップフロップ回路の初段の入力側
へ一定電位が出力されるので、２段から最終段の各入力
回路が２個の論理回路で構成できる。その結果、前段の
フリップフロップ回路の出力側と後段のフリップフロッ
プ回路の入力側とのそれぞれの間の経路がゲート１段と
なり、従来に比較してゲート数が減少する。したがっ
て、その分、遅延時間が短縮され、動作速度が向上でき
る。その上、低消費電力化が可能となる。
号が非活性化時にフリップフロップ回路の初段の入力側
へ一定電位が出力されるので、２段から最終段の各入力
回路が２個の論理回路で構成できる。その結果、前段の
フリップフロップ回路の出力側と後段のフリップフロッ
プ回路の入力側とのそれぞれの間の経路がゲート１段と
なり、従来に比較してゲート数が減少する。したがっ
て、その分、遅延時間が短縮され、動作速度が向上でき
る。その上、低消費電力化が可能となる。
さらに、フリップフロップ回路を遅延型フリップフロッ
プ回路で構成したので、他のフリップフロップ回路を用
いた場合に比べ、より動作速度の向上が図れる。
プ回路で構成したので、他のフリップフロップ回路を用
いた場合に比べ、より動作速度の向上が図れる。
第１図は本発明の実施例を示す時分割多重化回路の構成
ブロック図、第２図は従来の時分割多重化回路の構成ブ
ロック図、第３図は第２図中の入力回路の回路図、第４
図は第２図のタイムチャート、第５図は第１図のタイム
チャートである。 15〜18……入力回路、15a……初段入力用論理回路、15b
……インバータ、16a〜18a……第１の論理回路、16b〜1
8b……第２の論理回路、19〜22……Ｄ−FF、S1〜S4……
パラレルデータ、SD……シリアルデータ、LD……ロード
信号、CL……クロック。
ブロック図、第２図は従来の時分割多重化回路の構成ブ
ロック図、第３図は第２図中の入力回路の回路図、第４
図は第２図のタイムチャート、第５図は第１図のタイム
チャートである。 15〜18……入力回路、15a……初段入力用論理回路、15b
……インバータ、16a〜18a……第１の論理回路、16b〜1
8b……第２の論理回路、19〜22……Ｄ−FF、S1〜S4……
パラレルデータ、SD……シリアルデータ、LD……ロード
信号、CL……クロック。
Claims (3)
- 【請求項１】ｎ個（但し、n;正整数）のクロック数毎に
活性化されるロード信号によりｎビットのパラレルデー
タをそれぞれ入力するｎ個の入力回路と、前記ロード信
号の活性化時に前記各入力回路の出力データを入力し、
非活性化時にその出力データを前記クロックに同期して
シリアルにシフトするｎ段のフリップフロップ回路と、
を備えた時分割多重化回路において、 前記初段の入力回路は、 前記ロード信号の非活性化時に一定論理レベルを前記フ
リップフロップ回路の初段の入力側へ出力し、かつ前記
ロード信号の活性化時に第１ビットの前記パラレルデー
タを入力して、それに応じた信号を前記フリップフロッ
プ回路の初段の入力側へ出力する回路構成にし、 前記第２段から最終段の各入力回路は、 前記ロード信号に基づき前記パラレルデータの入力状態
を制御する第１の論理回路と、 前記第１の論理回路の出力と前段の前記フリップフロッ
プ回路の出力との論理を取り、その論理結果を後段の前
記フリップフロップ回路の入力側へ出力する第２の論理
回路とで、 それぞれ構成したことを特徴とする時分割多重化回路。 - 【請求項２】請求項１記載の時分割多重化回路におい
て、 前記初段の入力回路は、 第１のビットの前記パラレルデータと前記ロード信号と
の論理を取る初段入力用論理回路と、 前記初段入力用論理回路の出力を反転して前記フリップ
フロップの初段の入力側へ出力するインバータとで構成
したことを特徴とする時分割多重化回路。 - 【請求項３】請求項１または２記載の時分割多重化回路
において、 前記各フリップフロップ回路を、遅延型フリップフロッ
プ回路で構成したことを特徴とする時分割多重化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23063189A JPH0736545B2 (ja) | 1989-09-06 | 1989-09-06 | 時分割多重化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23063189A JPH0736545B2 (ja) | 1989-09-06 | 1989-09-06 | 時分割多重化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0393330A JPH0393330A (ja) | 1991-04-18 |
| JPH0736545B2 true JPH0736545B2 (ja) | 1995-04-19 |
Family
ID=16910813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23063189A Expired - Lifetime JPH0736545B2 (ja) | 1989-09-06 | 1989-09-06 | 時分割多重化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736545B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2651544B2 (ja) * | 1988-09-06 | 1997-09-10 | カルソニック株式会社 | 触媒担体の製造方法 |
-
1989
- 1989-09-06 JP JP23063189A patent/JPH0736545B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0393330A (ja) | 1991-04-18 |
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