KR100198801B1 - 비동기 클리어신호 및 세트신호를 갖는 플립-플롭 회로 - Google Patents
비동기 클리어신호 및 세트신호를 갖는 플립-플롭 회로 Download PDFInfo
- Publication number
- KR100198801B1 KR100198801B1 KR1019960064137A KR19960064137A KR100198801B1 KR 100198801 B1 KR100198801 B1 KR 100198801B1 KR 1019960064137 A KR1019960064137 A KR 1019960064137A KR 19960064137 A KR19960064137 A KR 19960064137A KR 100198801 B1 KR100198801 B1 KR 100198801B1
- Authority
- KR
- South Korea
- Prior art keywords
- flip
- flop
- signal
- clear signal
- circuit
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Logic Circuits (AREA)
Abstract
본 발명은 비동기 클리어(Clear)신호 및 세트(Set)신호를 갖는 플립-플롭(Flip-Flop) 회로에 간한 것으로, 비동기 클리어신호를 갖는 플립-플롭에 클럭과 비동기적으로 발생되는 클리어신호 및 세트신호를 적절히 처리하는 주변회로를 접속시키므로써 사용이 용이한 비동기 클리어신호 및 세트신호를 갖는 플립-플롭 회로에 관한 것이다.
Description
본 발명은 비동기 클리어신호 및 세트신호를 갖는 플립-플롭 회로에 관한 것으로, 특히 비동기 클리어신호를 갖는 플립-플롭에 클럭과 비동기적으로 발생되는 클리어신호 및 세트신호를 적절히 처리하는 주변회로를 접속시킨 비동기 클리어신호 및 세트신호를 갖는 플립-플롭에 관한 것이다.
일반적으로 ASIC으로 논리회로를 제작하기 전에 그의 동작을 검증하기 위한 수단으로 FPGA가 많이 사용된다. 그런데 ASIC 회로를 FPGA 회로로 변환하기 위해서는 ASIC 회로를 구성하고 있는 각 셀(Cell)을 FPGA가 제공하는 셀로 대체해야 한다. 또한 상기 논리회로는 조합회로와 순차회로로 구분된다. 그중 상기 조합회로는 논리식으로 표현한 후 FPGA 라이브러리를 이용하여 재구성하는 것으로 회로 변환이 가능하지만, 상기 순차회로는 그와 같이 할 수 없어서 두 개의 리이브러리 사이의 대응 관계에 따라 일대일로 대체하는 방식으로 변환된다. 따라서 상기 두 리이브러리 사이에서 일대일 대응 관계가 성립하지 않는 경우에는 상기 순차회로의 회로 변환이 불가능하게 된다.
현재 보편적으로 이용되는 XILINX 사의 FPGA는 비동기 클리어신호와세트신호를 동시에 갖는 플립-플롭을 제공하지 못한다. 그러므로 순차회로의 변환이 순조롭지 않은 문제가 있다. 즉, XC3000 계열은 비동기 세트신호만 갖는 플립-플롭을 제공하며 XC4000 계열은 비동기 세트신호만 갖는 플립-플롭 또는 비동기 클리어신호만 갖는 플립-플롭을 제공한다. 따라서 비동기 클리어신호와 세트신호를 갖는 플립-플롭 회로를 설계할 경우 XILINX FPGA의 변환이 불가능해지기 때문에 사용자는 이러한 플립-플롭을 사용하지 않도록 ASCI 회로를 수정해야만 한다.
본 발명은 비동기 클리어신호을 갖는 플립-플롭에 클럭과 비동기적으로 발생되는 클리어신호 및 세트신호를 적절히 처리하는 주변회로를 접속시키므로써 상기한 단점을 해소할 수 있는 비동기 클리어신호 및 세트신호를 갖는 플립-플롭 회로를 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 클리어신호 및 세트신호를 입력받는 낸드 게이트와, 상기 낸드 게이트의 출력신호가 신호입력단자를 통해 입력되는 플립-플롭과, 상기 세트신호를 입력받든 인버터와, 상기 클리어신호 및 상기 인버터의 출력신호를 입력받는 앤드 게이트와, 상기 앤드 게이트 및 상기 플립-플롭의 출력신호를 각각 입력받으며 출력단자와 접속된 오아 게이트와, 상기 인버터 및 상기 플립-플롭의 출력신호를 입력받으며 반전출력단자와 접속돤 노아 게이트로 이루어지는 것을 특징으로 하며, 상기 플립-플롭은 D 플립-플롭 및 JK 플립-플롭중 어느 하나인 것을 특징으로 한다.
제1도는 비동기 클리어신호를 갖는 D 플립-플롭의 블록도.
제2도는 비동기 클리어신호 및 세트신호를 갖는 D 플립-플롭을 구현한 실시예를 설명하기 위한 회로도.
제3도는 비동기 클리어신호 및 세트신호를 갖는 D 플립-플롭을 최적화한 회로도.
제4도는 비동기 클리어신호를 갖는 JK 플립-플롭의 블록도.
제5도는 비동기 클리어신호 및 세트신호를 갖는 JK 플립-플롭을 구현한 실시예를 설명하기 위한 회로도.
* 도면의 주요부분에 대한 부호의 설명
20 및 30 : D 플립-플롭 21,22,31 및 41 : 낸드 게이트
23,33 및 43 : 앤드 게이트 34 및 44 : 오아 게이트
35 및 45 : 노아 게이트 24 및 25 : 멀티플랙서
32 및 42 : 인버터 40 : JK 플립-플롭
본 발명은 플립-플롭에 최소한의 크기를 차지하는 주변회로를 부가하여 비동기 클리어신호 및 세트신호에 의해 동작되는 플립-플롭 회로를 제공한다. 상기 주변회로는 비동기 클리어신호를 갖는 D 플립-플롭이 비동기 클리어신호 및 세트신호를 갖는 D 플립-플롭으로 동작하게 한다. 또한 본 발명은 D 플립-플롭 뿐만 아니라 JK 플립-플롭에도 적용될 수 있는데, 그러면 이하, 첨부된 도면 및 [표]를 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
본 발명을 설명하기전에 클리어신호는 CDN, 세트신호는 SDN, 플립-플롭은 F/F, 플립-플롭의 출력은 Q 그리고 출력의 반전은 QN으로 표기한다. 또한 디지털 신호값인 1은 H(High)로, 0은 L(Low)로 나타낸다.
하기의 [표 1]은 본 발명의 제1 실시예에 따른 비동기 클리어신호와 세트신호를 갖는 D 플립-플롭 회로의 기능을 나타내고 있다. 상기 플립-플롭 회로는 CDN과 SDN이 모두 H인 경우에 일반적인 D 플립-플롭과 동일하게 동작한다. 따라서 클럭 펄스(CP)가 L에서 H로 변환하는 순간에 입력(D) 값이 Q로 전달되고 QN은 Q의 반전된 값을 갖게 된다. 상기 클럭 펄스(CP)의 나머지 상태에서는 Q와 QN은 아무런 변화가 없다. 그러나 CDN과 SDN 값중 하나라도 H가 아니면 상기 클럭 펄스(CP)와 무관하게 Q와 QN이 초기화된다. 이와 같은 비동기식 초기화의 조건으로는 CDN과 SDN이 각각 L 및 H, H 및 L 그리고 L 및 L인 세가지 경우가 있는데, 이는 하기의 [표 1]의 조건 1, 2 및 7에 해당한다. 첫번째 조건은 CDN-1이고, SDN=H인 경우로서, Q=L 그리고 QN=H로 된다. 두번째 조건은 CDN=H이고, SDN=L인 경우로서, Q=H 그리고 QN=L로 된다. 마지막 조건은 CDN=L이고, SDN=L인 경우로서 Q=L 그리고 QN=L로 된다.
제1도는 비동기 클리어신호만을 갖는 D 플립-플롭의 블록도로서, 그의 진리표는 하기의 [표 2]와 같다.
D 플립-플롭은 클리어신호(RD)가 H이면 출력 Q는 L이 되고, 상기 클리어신호(RD)가 L이면 클럭(C)에 따라 일반적인 D 플립-플롭으로 동작된다. 여기서 비동기 클리어신호만을 갖는 D 플립-플롭을 이용하여 비동기 클리어신호 및 세트신호를 갖는 D 플립-플롭 회로를 구성하면 제2도와 같다.
입력신호로는 D, CP, CDN 및 SDN 등이 사용되며 출력신호로는 Q 및 QN이 사용된다. 먼저, 상기 신호 CDN과 SDN은 낸드 게이트(NAND Gate; 21)를 통해 D 플립-플롭(20)의 신호 입력단자(RD)로 공급된다. 그리고 상기 신호 CDN과 반전된 상기 신호 SDN은 낸드 게이트(22)를 통해 멀티플랙서(MUX; 24)의 선택입력단자(S)로 공급된다. 이때 상기 멀티플랙서(24)의 선택입력단자(S)로 입력되는 값이 H이면 상기 D 플립-플롭(20)의 출력이 Q가 되고, 상기 멀티플랙서(24)의 선택입력단자(S)로 입력되는 값이 L이면 Q는 H가 된다. 그리고 반전된 상기 신호 CDN 및 SDN은 낸드 게이트(23)을 통해 멀티플랙서(25)의 선택입력단자(S)로 공급되는데, 이때 상기 멀티플랙서(25)의 선택입력단자(S)로 입력되는 값이 H이면 QN은 L이고 상기 멀티플랙서(24)의 선택입력단자(S)로 입력되는 값이 L이면 반전한 Q가 QN으로 된다. 여기서 상기 제2도의 회로에서 RD, Q 및 QN에 대한 논리식은 다음과 같다.
위의 논리식에서 Qd는 비동기 클리어신호만을 갖는 상기 D 플립-플롭(20)의 출력을 의미하는데, 상기 제2도의 회로는 아래의 과정에 따라 더욱 간략화될 수 있다.
위의 논리식에서 Qd는 비동기 클리어신호만을 갖는 상기 D 플립-플롭(20)의 출력을 의미하는데, 상기 제2도의 회로는 아래의 과정에 따라 더욱 간략화 될 수 있다.
또한, 상기 결과는 제3도와 같이 구현될 수 있다.
신호 CDN 및 SDN은 낸드 게이트(31)을 통해 D 플립-플롭(30)의 신호입력단자(RD)에 입력된다. 그리고 상기 신호 SDN은 인버터(32)를 통해 앤드 게이트(AND Gate; 33) 및 노아 게이트(NOR Gate; 35)의 한 입력단자로 각각 입력되는데, 상기 낸드 게이트(33)의 다른 한 입력단자에은 상기 신호 CDN이 입력된다. 또한 상기 앤드 게이트(33)의 출력신호 및 상기 D 플립-플롭(30)의 출력신호(Q)는 오아 게이트(OR Gate; 34)를 통해 출력(Q)되며 상기 인버터(32)의 출력신호 및 상기 D 플립-플롭(30)의 출력신호(Q)는 노아 게이트Z(35)를 통해 출력(QN)된다.
상기와 같은 플립-플롭 회로는 상기 제2도에 도시된 플립-플롭 회로보다 상당히 간략화된 것을 알 수 있다.
D 플립-플롭에 대해 얻은 결과를 JK 플립-플롭의 설계에 적용하는 방안을 설명하면 다음과 같다.
하기의 [표 3]은 비동기 클리어신호와 세트신호를 갖는 JK 플립-플롭 회로의 기능을 나타낸 것이다. 그리고 제4도는 비동기 클리어신호만을 갖는 JK 플립-플롭의 구조로서, 클리어신호(RD)가 H이면 출력 Q는 L로 되고, L이면 클럭(C)에 따라 일반적인 JK 플립-플롭과 동일하게 동작된다.
하기의 [표 3]의 조건 1, 2 및 9는 JK 플립-플롭의 비동기 초기 조건을 나타낸다. 즉, 신호 CDN과 SDN이 각각 L 및 H, H 및 L 그리고 L 및 L인 세가지 조건이다. 이 조건은 상기의 [표 1]과 동일하므로 비동기 클리어신호 및 세트신호를 갖는 D 플립-플롭의 설계에서 얻은 결과를 적용할 수 있다. 즉, 상기 제3도의 주변회로를 비동기 클리어신호만 갖는 JK 플립-플롭에 덧붙이는 것으로서, 비동기 클리어신호와 세트신호를 동시에 지원하는 JK 플립-플롭을 생성할 수 있다. 따라서 제5도에 도시된 바와 같은 결과가 얻어진다.
제5도에 도시된 바와 같이 신호 CDN과 SDN은 낸드 게이트(41)를 통해 JK 플립-플롭(40)의 신호입력단자(RD)에 입력된다. 그리고 상기 신호 SDN은 인버터(42)를 통해 앤드 게이트(43) 및 노아 게이트(45)의 한 입력단자로 각각 입력되는데, 상기 앤드 게이트(43)의 다른 한 입력단자에는 상기 신호 CDN이 입력된다. 또한 상기 앤드 게이트(43)의 출력신호 및 상기 JK 플립-플롭(40)의 출력신호(Q)는 오아 게이트(44)를 통해 출력(Q)되며 상기 인버터(42)의 출력신호 및 상기 JK 플립-플롭(40)의 출력신호(Q)는 노아 게이트(45)를 통해 출력(QN)된다.
상술한 바와 같이 본 발명에 의하면 비동기 클리어신호를 갖는 D 플립-플롭 또는 JK 플립-플롭에 최소한의 주변 회로를 첨가하여 비동기 클리어신호와 세트신호를 갖는 D 플립-플롭 및 JK 플립-플롭 회로를 구성하므로써 ASIC 회로를 XILINX FPGA로 변환할 때 사용자가 회로를 수정해야 하는 번거로움을 피할 수 있게 하는 효과가 있다
Claims (2)
- 클리어신호및 세트신호를 입력받은 낸드 게이틀와, 상기 낸드 게이트의 출력신호가 신호입력단자를 통해 입력되는 플립-플롭과, 상기 세트신호를 입력받는 인버터와, 상기 클리어신호 및 상기 인버터의 출력신호를 입력받는 앤드 게이트와, 상기 앤드 게이트 및 상기 플립-플롭의 출력신호를 각각 입력받으며 출력단자와 접속된 오아 게이트와, 상기 인버터 및 상기 플립-플롭의 출력신호를 입력받으며 반전출력단자와 접속된 노아 게이트로 이루어지는 것을 특징으로 하는 비동기 클리어신호 및 세트신호를 갖는 플립-플롭 회로.
- 제1항에 있어서, 상기 플립-플롭은 D 플립-플롭 및 JK 플립-플롭중 어느 하나인 것을 특징으로 하는 비동기 클리어신호 및 세트신호를 갖는 플립-플롭 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960064137A KR100198801B1 (ko) | 1996-12-11 | 1996-12-11 | 비동기 클리어신호 및 세트신호를 갖는 플립-플롭 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960064137A KR100198801B1 (ko) | 1996-12-11 | 1996-12-11 | 비동기 클리어신호 및 세트신호를 갖는 플립-플롭 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980045892A KR19980045892A (ko) | 1998-09-15 |
| KR100198801B1 true KR100198801B1 (ko) | 1999-06-15 |
Family
ID=19487118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960064137A KR100198801B1 (ko) | 1996-12-11 | 1996-12-11 | 비동기 클리어신호 및 세트신호를 갖는 플립-플롭 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100198801B1 (ko) |
-
1996
- 1996-12-11 KR KR1019960064137A patent/KR100198801B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980045892A (ko) | 1998-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5055718A (en) | Logic module with configurable combinational and sequential blocks | |
| US5781033A (en) | Logic module with configurable combinational and sequential blocks | |
| US5818273A (en) | Configurable multifunction flip-flop | |
| US4873456A (en) | High speed state machine | |
| US5302866A (en) | Input circuit block and method for PLDs with register clock enable selection | |
| JP2504568B2 (ja) | 信号生成回路 | |
| US6970013B1 (en) | Variable data width converter | |
| JP2002198801A (ja) | 汎用ロジックモジュール及びこれを用いたセル | |
| Klimowicz et al. | Structural models of finite-state machines for their implementation on programmable logic devices and systems on chip | |
| KR870010688A (ko) | 잡음펄스 억제회로 | |
| US5140180A (en) | High speed cmos flip-flop employing clocked tristate inverters | |
| KR100198801B1 (ko) | 비동기 클리어신호 및 세트신호를 갖는 플립-플롭 회로 | |
| US5638008A (en) | Method and apparatus for generating an asynchronously clocked signal in a synchronously clocked programmable device | |
| KR960701539A (ko) | 단일 단자 펄스 게이팅 회로(single-ended pulse gating circuit) | |
| US5581200A (en) | Stored and combinational logic function generator without dedicated storage elements | |
| KR960002333B1 (ko) | 논리 집적회로 모듈 | |
| US7145978B2 (en) | High speed binary counter | |
| KR100312218B1 (ko) | 범용입출력포트생성장치 | |
| KR100366793B1 (ko) | 쉬프트 레지스터를 이용한 펄스열 생성장치 | |
| KR100313931B1 (ko) | 제어신호 발생회로 | |
| KR940010436B1 (ko) | 주파수 분주회로 | |
| KR100326238B1 (ko) | 레지스터전송수준코드의생성방법 | |
| KR970000254B1 (ko) | 클럭-더블링 장치 | |
| KR100197529B1 (ko) | 패스 트랜지스터 멀티플렉서를 이용한 데이타 압축회로 | |
| JPH02281817A (ja) | 直並列双方向通信回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090303 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |