JPS63221717A - Ｓ／ｐ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、海苔検査Ｂ置などに設けられるＳ／Ｐ変換回
路に関する。

（従来の技術） 紅藻類や緑藻類を紙のように漉いた後、これを乾燥させ
て作られる海苔は、従来、人手によってその良否が検査
されていた。

しかしこのような検査方法では、検査精度や、検査速度
を向上させることができないので、これを自動的に行う
海苔検査装置が開発され、使用されている。

この海苔検査装ｄは、海苔を搬送する搬送部と、この搬
送部によって搬送されている海苔を撮像するラインセン
サと、このラインセンサの出力を処理して海苔の幅や横
割れ等の有無を検出する処理部と、この処理部の処理結
果を表示する表示部とを備えており、海苔の幅が不足し
ているときや、海苔が横に刈れているときに、これを検
知して表示部上に表示する。

（発明が解決しようとする問題点） ところで、このような従来の海苔検査装置は、ラインセ
ンサの出力をハードウェアによって直接処理するように
していたので、海苔の欠は検査や、縦割れ検査等の機能
を付加しよ）とすると部品数が増えて装置が大型化して
しまうという問題があった。

そこで、ラインセンサの出力をマイクロプロセッサ等に
よって処理し、これによってさらに多くの機能を付加す
ることが考えられる。

しかしこの場合、ラインセンサから出力される信号がシ
リアル信号であるから何等かの方法により、これをパラ
レル信号に変換しなければならない。

本発明は上記の事情に鑑み、ラインセンサから出力され
るシリアル信号をパラレル信号に変換することができる
とともに、このパラレル信号をマイクロプロセッサに効
率良く取り込ませることができるＳ／Ｐ変挽変格回路供
することを目的としている。

（問題点を解決するための手段） 上記の問題点を解決するために本発明によるＳ／Ｐ変挽
変格回路シリアル信号をパラレル信号に変換するＳ／Ｐ
変換回路において、入力されたシリアル信号を受けるｎ
個のアンドゲートと、入力されたクロック信号を４数し
て前記ｎ個のアンドゲートを順次開状態にするジョンソ
ンカウンタと、前記ｎ個のアンドゲートの出力をパラレ
ルに順次ラッチする第１ラッチ回路と、この第１ラッチ
回路の出力をパラレルにラッチする第２ラッチ回路とを
備えたことを特徴としている。

（実施例） 第１図は本発明によるＳ／Ｐ変挽変格回路実施例を示す
回路図である。

この図に示すＳ／Ｐ変換回路は、タイミング生成部１と
、ジョンソンカウンタ２と、ゲート部３と、第１ラッチ
部４と、第２ラッチ部５とを備えており、ラインセンサ
６から出力されるスタート信＠ＳＴと、クロック信号Ｃ
Ｋとに基づいて前記ラインセンサ６から出力されるモニ
タ信号（シリアル信号）８１をＳ／Ｐ変換してモニタデ
ータくパラレル信号）Ｄを生成するとともに、このモニ
タデータＤが得られたときに、マイクロプロセッサ（図
示略）に割り込みをかけて、このモニタデータＤを取り
込ませる。

タイミング生成部１は、タイミング発生回路１０と、２
つのアンドゲート１１．１２と、オアゲート７とを備え
ており、前記ラインセンサ６から供給されるスタート信
号ＳＴや前記ジョンソンカウンタ２から出力されるリセ
ット信号Ｒ８ＴＧＣ基づいてこのジョンソンカウンタ２
をリセットしたり、前記ラインセンサ６から供給される
スタート信号ＳＴと、クロック信号ＧＫとに基づいてこ
のクロック信号ＧＫを通過をＩＩＪｖＡシたりする。

タイミング発生回路１０は、前記ラインセンサ６からス
タート信号ＳＴを供給されたときにリセットされ、この
後前記ラインセンサ６から出力されるクロック信号ＣＫ
を計数して前記ラインセンサ６から出力されるモニタ信
号Ｓ１中の必要な部分を抽出するための第１、第２区間
借号Ｓ２、Ｓ３を生成する。

また、アンドゲート１１はこのタイミング発生回路１０
から第１区問信号Ｓ２が出力されている間だけ前記ライ
ンセンサ６から出力されるクロック信号ＧＫを通過させ
る。

また、アントゲート１２は前記タイミング発生回路１０
から第２区問信号Ｓ３が出力されている問だけジョンソ
ンカウンタ２から出力されるリセットｆｌＲ８Ｔを通過
させて、これを割゛り込み信号としてマイクロプロセッ
サ（ＣＰＵ）に供給する。

また、オアゲート７は、前記ラインセンサ６からスター
ト信号ＳＴが出力されたときや、前記ジョンソンカウン
タ２からリセット信号Ｒ３Ｔが出力されたとき、このジ
ョンソンカウンタ２をリセットさせる。

またジョンソンカウンタ２は、前記タイミング生、成部
１から供給されるクロック信号ＧＫを計数し、この計数
結果に基づいて選択信号０１〜Ｑ８をサイクリックに出
力したり、この選択信号Ｑ８を出力した後、次のクロッ
ク信号ＯＫが供給されたときに、このジョンソンカウン
タ２が出力するリセット信号Ｒ８Ｔによってセルフリセ
ットがかけられて選択信号Ｑ１の出力を開始する。

またゲート部３は、前記ラインセンサ６から供給される
モニタ信号Ｓ１と、前記ジョンソンカウンタ２から出力
される選択信号０１〜Ｑ８とを各々受けるアンドゲート
１３ａ〜１３ｈを備えており、前記ジョンソンカウンタ
２から選択信号０１〜Ｑ８のいずれかが供給されたとき
、アンドゲート１３ａ〜１３ｈのうち前記ジョンソンカ
ウンタ２から出力された選択信号に対応するアンドゲー
トが開状態となって前記モニタ信＠Ｓ１を通過させ、こ
れを第１ラッチ部４に供給する。

第１ラッチ部４は、前記各アンドゲート１３ａ〜１３ｈ
の出力を各々ラッチするラッチ回路１４と、＃記ジョン
ソンカウンタ２から選択信号Ｑ１が出力されたときにク
リアパルスＣＬを生成して前記ラッチ回路１４をクリア
するクリア回路１５とを怖えており、前記各アンドゲー
ト１３ａ〜１３ｈの出力をラッチして、これらを第２ラ
ッチ部５に供給する。

第２ラッチ部５は前記ラッチ回路１４の出力をラッチす
るラッチ回路１６を備えており、前記ジョンソンカウン
タ２からリセット信号Ｒ８Ｔが供給されたときに、前記
ラッチ回路１４の出力をラッチし、これを前記ＣＰＵの
ボートに供給する。

次に、第２図（Ａ）〜（Ｍ）を参照しながらこの実施例
の動作を説明する。

まず、ラインセンｖ６が顕像動作を終了して第２図（Ａ
）に示す如くスタート信号ＳＴを出力すれば、これを受
けてジョンソンカウンタ２がリセットされるとともに、
タイミング発生回路１０が第１、第２区間借号Ｓ２、Ｓ
３の出力を開始し、アンドゲート１１．１２を開状態に
する。これによって第２図（Ｂ）に示す如く一方のアン
ドゲート１１を介してラインセンサ６から出力されるり
０ツク信号ＣＫがジョンソンカウンタ２のクロック端子
に供給される。

そて、ジョンソンカウンタ２がこのクロック信号ＣＫの
計数動作を開始して第２図（Ｃ）〜（Ｊ）に示す如く選
択信号０１〜Ｑ８を順次、発生してアンドゲート１３ａ
〜１３ｈを順次開状態にし、これら各アンドゲート１３
ａ〜１３ｈを順次、介して第２図（Ｍ）に示す如くライ
ンセンサ６から出力されるモニタ信号Ｓ１をラッチ回路
１４の各入力端子に順次、並列にラッチさせる。

そして、モニタ信号Ｓ１の８ビツト目がラッチされれば
、前記モニタ信号Ｓ１の９ビツト目が出力されるときに
、第２図（Ｋ）に示すようにジョンソンカウンタ２がリ
セット信号Ｒ８Ｔを出力する。これにより、ジョンソン
カウンタ２にｔ？／レフリセツ１−がかかつてこのジョ
ンソンカウンタ２がリセットされるとともに、このとき
供給されているクロック信号ＧＫを計数して選択信＠Ｑ
１を出力する。

また、ジョンソンカウンタ２からリセット信号ＲＡＴが
出力されたときに、ラッチ回路１６がラップ動作を行っ
てラッチ回路１４にラッチされている８ビツトの並列な
モニタ信号Ｓ１をモニタデータＤとしてラッチする。ま
たこのとき、前記リセット信号Ｒ８Ｔがアンドゲート１
２を通り、これが割り込み信号としてＣＰＵに供給され
る。これによって、ＣＰＵはそれまでの動作を一時、中
止して、次の割り込みがかけられるまでに、ラッチ回路
１６にラッチされているモニタデータＤを取り込む。

またこの動作と並行して前記ジョンソンカウンタ２から
選択信号Ｑ１が出力されたときに、第２図（Ｌ）に示す
如くクリア回路１５がクリアパルスＣＬを出力してラッ
チ回路１４をクリアする。

以下、上述した動作が繰り返されてラインセンサ６から
出力されるモニタ信号Ｓ１が８ビット単位で並列化され
る。

（発明の効果） 以上説明したように本発明によれば、ラインセンサから
出力されるシリアル信号をパラレル信号に変換すること
ができるとともに、このパラレル信号をマイクロプロセ
ッサに効率良く取り込ませることができる。

【図面の簡単な説明】

第１図は本発明によるＳ／Ｐ変換回路の一実施例を示す
回路図、第２図（Ａ）〜（Ｍ）は各々同実施例の動作例
を説明するための波形図である。 ２・・・ジョンソンカウンタ、４゛・・・第１ラッチ回
路（第１ラッチ部）、５・・・第２ラッチ回路（第２ラ
ッチ部）、１３ａ〜１３ｈ・・・アンドゲート。

Claims (1)

【特許請求の範囲】
1. シリアル信号をパラレル信号に変換するＳ／Ｐ変換回路
   において、入力されたシリアル信号を受けるｎ個のアン
   ドゲートと、入力されたクロツク信号を計数して前記ｎ
   個のアンドゲートを順次開状態にするジヨンソンカウン
   タと、前記ｎ個のアンドゲートの出力をパラレルに順次
   ラツチする第１ラツチ回路と、この第１ラツチ回路の出
   力をパラレルにラツチする第２ラツチ回路とを備えたこ
   とを特徴とするＳ／Ｐ変換回路。