JPS5833743A - コンピユ−タのインタ−フエイス検査装置 - Google Patents
コンピユ−タのインタ−フエイス検査装置Info
- Publication number
- JPS5833743A JPS5833743A JP56133055A JP13305581A JPS5833743A JP S5833743 A JPS5833743 A JP S5833743A JP 56133055 A JP56133055 A JP 56133055A JP 13305581 A JP13305581 A JP 13305581A JP S5833743 A JPS5833743 A JP S5833743A
- Authority
- JP
- Japan
- Prior art keywords
- interface
- signal
- circuit
- output signal
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、コンピュータと各種入出力装置との間に接続
されるインターフェイス、特にプリ／タインタフェイス
の良否判定を行う際に用いて好適な検査装置に関する〇 コンピュータには、その使用目的に応じてプリ／り等の
入出力装置が使用される。 この種装置は、インターフ
ェイスを介して中央処理装置（ＣＰＵ）に接続されるた
め、生産段階においてこのインターフェイスの良否判定
、即ち検査を行う必要がある。
されるインターフェイス、特にプリ／タインタフェイス
の良否判定を行う際に用いて好適な検査装置に関する〇 コンピュータには、その使用目的に応じてプリ／り等の
入出力装置が使用される。 この種装置は、インターフ
ェイスを介して中央処理装置（ＣＰＵ）に接続されるた
め、生産段階においてこのインターフェイスの良否判定
、即ち検査を行う必要がある。
従来の検査方法は、実際にプリンタでタイプする方法や
、表示ランプによる方法等が採られていたが、何れにし
てもコンピュータ自身で良否判定を行うものではなく、
良否判定はあくま゛で人手に頼っていた。 従って、前
述の検査方法では人手が多くかかり、人的な無駄が大き
かった。 また、データ信号によって検査する場合であ
っても、何番目のビットが不良で−ある、といった検査
を行い得なかった。
、表示ランプによる方法等が採られていたが、何れにし
てもコンピュータ自身で良否判定を行うものではなく、
良否判定はあくま゛で人手に頼っていた。 従って、前
述の検査方法では人手が多くかかり、人的な無駄が大き
かった。 また、データ信号によって検査する場合であ
っても、何番目のビットが不良で−ある、といった検査
を行い得なかった。
本発明は上述の如き欠陥を是正するために発明されたも
のであって、その目的とするところは、人手を省き効率
的に良否判定を行うと共に、不良個所をも明確に判定し
得るコンピュータのインタフェイス検査装置を提供する
ことにある。
のであって、その目的とするところは、人手を省き効率
的に良否判定を行うと共に、不良個所をも明確に判定し
得るコンピュータのインタフェイス検査装置を提供する
ことにある。
次に本発明を適用したコンピュータのインターフェイス
検査装置の一実施例を第１図及び第２図に付き説明する
。
検査装置の一実施例を第１図及び第２図に付き説明する
。
先ず回路構成について述べると、プリンタインタフェイ
ス（１）には、中央処理装置（図示せず）から所定の試
験信号が供給されるようになされている。 そして、イ
ンターフェイス（１）からラッチ回路（２）へは、例え
ば８ビツトのデータ信号が供給され、更にカウンタデコ
ーダ（３）と共に制御信号が供給される。 なお、（４
）は比較回路（コンパレータ）であって、実際にはデー
タ信号のビット数に対応して設けられるが、第１図では
説明の便宜上１回路のみを図示した。 また、（５）は
ＯＲ回路である。
ス（１）には、中央処理装置（図示せず）から所定の試
験信号が供給されるようになされている。 そして、イ
ンターフェイス（１）からラッチ回路（２）へは、例え
ば８ビツトのデータ信号が供給され、更にカウンタデコ
ーダ（３）と共に制御信号が供給される。 なお、（４
）は比較回路（コンパレータ）であって、実際にはデー
タ信号のビット数に対応して設けられるが、第１図では
説明の便宜上１回路のみを図示した。 また、（５）は
ＯＲ回路である。
次に回路動作について述べる。
プリンタインターフェイス（１）からラッチ回路（２）
へ、第２図に示すＢＩＴ ＯからＢＩＴ ７までのデー
タ信号が順次供給されると同時に１、ラッチ回路（２）
とカウンタデコーダ（３）に第２図に示す制御信号（Ｓ
ＴＢ ）が供給される。 これらの信号の時間中につい
てみると、図示の如くデータ信号の時間中に対し、制御
信号の時間巾が小さい。 従って、比較回路（４）にお
いてラッチ回路（２）の出力信号とカウンタデコーダ（
３）の出力信号とが比較されると、その出力信号は第２
図にＣで示すような波形の信号になる。
へ、第２図に示すＢＩＴ ＯからＢＩＴ ７までのデー
タ信号が順次供給されると同時に１、ラッチ回路（２）
とカウンタデコーダ（３）に第２図に示す制御信号（Ｓ
ＴＢ ）が供給される。 これらの信号の時間中につい
てみると、図示の如くデータ信号の時間中に対し、制御
信号の時間巾が小さい。 従って、比較回路（４）にお
いてラッチ回路（２）の出力信号とカウンタデコーダ（
３）の出力信号とが比較されると、その出力信号は第２
図にＣで示すような波形の信号になる。
このＣ信号は、ＯＲ回路（５）から認識信号としてイン
ターフェイス（１）を介して中央処理装置に供給される
。 そして、例えば表示装置によって正常な動作が行わ
れていることが表示され、コンピュータ自身によってイ
ンターフェイス（１）の良否の判定がなされる。
ターフェイス（１）を介して中央処理装置に供給される
。 そして、例えば表示装置によって正常な動作が行わ
れていることが表示され、コンピュータ自身によってイ
ンターフェイス（１）の良否の判定がなされる。
ところで、上述の如き動作が行われている間、例えばＢ
ＩＴ５についてＣ信号が表われないとすれば、インター
フェイス（１）におけるＢＩＴ５０回路が不良であるこ
とが直ちに判定される。 このようニ、コンピュータ自
身によってインターフェイス（１）の良否の判定がなさ
れる上に、不良個所まで明確に示し得るので、インター
フェイス（１）を修理する際など、極めて好都合である
。
ＩＴ５についてＣ信号が表われないとすれば、インター
フェイス（１）におけるＢＩＴ５０回路が不良であるこ
とが直ちに判定される。 このようニ、コンピュータ自
身によってインターフェイス（１）の良否の判定がなさ
れる上に、不良個所まで明確に示し得るので、インター
フェイス（１）を修理する際など、極めて好都合である
。
そして、カウンタデコーダ（３）によって、制御信号（
ＢＴＳ）のパルス数が計数され、所定の計数が終了した
時点で、前述の如き試験動作勿！完了する０ 上述のようにして、インターフェイス（１）の良否が検
査された後、不良品についてはこれの修理がなされる。
ＢＴＳ）のパルス数が計数され、所定の計数が終了した
時点で、前述の如き試験動作勿！完了する０ 上述のようにして、インターフェイス（１）の良否が検
査された後、不良品についてはこれの修理がなされる。
また、良品である場合には、前記検査装置に換えてイ
ンターフェイスにプリンタが接続され、コンビエータの
出力装置として使用される。 なお、上述した実施例に
おいて、原理的にはＯＲ回路（５）を省略することも可
能である。
ンターフェイスにプリンタが接続され、コンビエータの
出力装置として使用される。 なお、上述した実施例に
おいて、原理的にはＯＲ回路（５）を省略することも可
能である。
図面は本発明を適用したコンピュータのインターフェイ
ス検査装置の一実施例を示すものであって、第１図は検
査装置の回路構成を示す回路図、第２図は回路動作を説
明するための波形図である。 なお、図面に用いられる符号において、（１）はプリン
タインターフェイス、（２）はラッチ回路、（３）はカ
ウンタデコーダ、（４）は比較回路である。 第１１目 男２図 ／／ ２ ＳＴＢ
ス検査装置の一実施例を示すものであって、第１図は検
査装置の回路構成を示す回路図、第２図は回路動作を説
明するための波形図である。 なお、図面に用いられる符号において、（１）はプリン
タインターフェイス、（２）はラッチ回路、（３）はカ
ウンタデコーダ、（４）は比較回路である。 第１１目 男２図 ／／ ２ ＳＴＢ
Claims (1)
- コンピュータの出力を受けるインターフェイスからデー
タ信号と制御信号とが供給されるラッチ回路と、前記制
御信号が供給される計数回路と、前記ラッチ回路の出力
信号と前記計数回路の出力信号とを比較する比較回路と
を夫々具備し、この比較回路の出力信号をインターフェ
イスを介して中央処理装置に帰還して前記インターフェ
イスの良否を判定し得るようにした。コンピュータのイ
ンターフェイス検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133055A JPS5833743A (ja) | 1981-08-25 | 1981-08-25 | コンピユ−タのインタ−フエイス検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56133055A JPS5833743A (ja) | 1981-08-25 | 1981-08-25 | コンピユ−タのインタ−フエイス検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5833743A true JPS5833743A (ja) | 1983-02-28 |
Family
ID=15095761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56133055A Pending JPS5833743A (ja) | 1981-08-25 | 1981-08-25 | コンピユ−タのインタ−フエイス検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833743A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215253A (ja) * | 1987-03-04 | 1988-09-07 | Nippon Telegr & Teleph Corp <Ntt> | 電話機用回線転換器 |
| US7069477B2 (en) | 2002-10-30 | 2006-06-27 | International Business Machines Corporation | Methods and arrangements to enhance a bus |
| CN105677522A (zh) * | 2014-11-04 | 2016-06-15 | 国网山东省电力公司青岛供电公司 | 电网系统数据接口校验方法 |
-
1981
- 1981-08-25 JP JP56133055A patent/JPS5833743A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215253A (ja) * | 1987-03-04 | 1988-09-07 | Nippon Telegr & Teleph Corp <Ntt> | 電話機用回線転換器 |
| US7069477B2 (en) | 2002-10-30 | 2006-06-27 | International Business Machines Corporation | Methods and arrangements to enhance a bus |
| CN105677522A (zh) * | 2014-11-04 | 2016-06-15 | 国网山东省电力公司青岛供电公司 | 电网系统数据接口校验方法 |
| CN105677522B (zh) * | 2014-11-04 | 2019-06-28 | 国网山东省电力公司青岛供电公司 | 电网系统数据接口校验方法 |
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