JPS62142484A - 映像信号再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮翫分１ 本発明は、映像信号再生装置に関し、特にＦＭ変調され
て記録媒体に記録された映像信号を再生する装置に関す
るものである。

五旦且韮 映像信号をＦＭ変調して記録された記録媒体、例えばビ
デオディスクを再生するビデオディスクプレーヤにおい
て、ディスクから読み取られたＦＭ変調された映像信号
（以後、ＦＭ映像信号と記す）の信号処理に関しては、
従来、アナログ的に行なうのが一般的であった。

しかしながら、回路のＩＣ（集積回路）化を考えた場合
、信号処理をアナログ的に行なうよりもディジタル的に
行なう方が極めて有利であり、また信号処理の過程にお
ける多機能化も容易に実現でき、さらに高画質化も達成
できることになる。

ところで、ディジタル的に信号処理を行なう場合、Ａ／
Ｄ変換器のダイナミックレンジを越えない範囲でＦＭ映
像信号の振幅を大きくした方が、Ａ／Ｄ変換の効率が上
がり、信号処理の演算精度やＳ／Ｎの点で有利となる。

しかしながら、ディスクプレーヤにおいては、再生時の
ＦＭ映像信号の振幅がディスクの内周と外周とで変化す
るので、Ａ／Ｄ変換器に入力するＦＭ映像信号の振幅が
大きい状態を基準にしてＡ／Ｄ変換器のダイナミックレ
ンジを設定することになるので、振幅が小さい状態では
Ａ／Ｄ変換の効率が低下することになる。

発ＪＬＩＬ亘 本発明は、上述した点に鑑みなされたもので、ＦＭ映像
信号の信号処理をディジタル的に行なうに際し、Ａ／Ｄ
Ｉ換器に入力されるＦＭ映像信号の振幅を一定にするこ
とにより、Ａ／Ｄ変換の効率の向上を可能とした映像信
号再生装置を提供することを目的とする。

本発明による映像信号再生装置においては、ディジタル
化ＦＭ映像信号のエンベロープを検出し、この検出レベ
ルに応じてディジタル化される前のＦＭ映像信号の振幅
を制御する構成となっている。

友−班−１ 以下、本発明の実施例を図に基づいて詳細に説明する。

第１図（Ａ）において、ビデオディスク等の記録媒体か
ら読み取られたＦＭ映像信号は、入力端子１を介してア
ナログＬＰＦ　（ローパスフィルタ）２に供給され、当
該ＬＰＦ２で必要な帯域成分のみが抽出された後、ＡＧ
Ｏ（自動利得制御）アンプ３を経てＡ／Ｄ　（アナログ
／ディジタル）変換器４に供給される。当該ＬＰＦ２は
Ａ／Ｄ変換における折り返しひずみを除去するものであ
るが、ＦＭ映像信号中に含まれるωｓ／２（ωＳはＡ／
Ｄ変換の際のサンプリング周波数）以上の成分が非常に
少なければ、当該ＬＰＦ２を省いてもよい。

Ａ／Ｄ変換器４から出力されるディジタル化ＦＭ映像信
号は、ディジタルＢＰＦ　（バンドパスフィルタ）６に
供給される。このディジタルＢＰＦ６は、ＦＭ音声信号
をも含むＡ／Ｄ変換出力から映像信号の検波に必要な成
分のみを抽出して次段のＦＭ検波回路７に供給する。

ディジタルＢＰＦ６としては、例えば第２図に示すよう
に、１クロック分の遅延を行なう互いに直列接続された
遅延回路６０１〜６０ｎと、遅延回路６０１０入力信号
及び遅延回路６０＋〜６０ｎの各出力信号に乗算係数ｋ
Ｏ〜ｋｎを乗する乗算器６１ｏ〜６１ｎと、各乗算出力
を加算する加算器６２と、この加算出力をラッチするラ
ッチ回路６３とからなるＦＩＲフィルタ（非巡回形ディ
ジタルフィルタ）を用いることができ、乗舞器６１０〜
６１ｎの各乗幹係数ｋｏ〜ｋｎを適当に選定することに
よって所望の振幅特性と群遅延特性を得ることができる
。したがって、アナログＬＰＦ２によって群遅延ひずみ
が生じる場合、ディジタルＢＰＦ６の群遅延特性をアナ
ログｌ−Ｐ　Ｆ　２の逆特性とすることにより、群遅延
ひずみをなくした状態で、ＦＭ検波回路７にディジタル
化ＦＭ映像信号を供給することができる。また、アナロ
グＬＰＦ２の群遅延ひずみが小さく無視できる場合ある
いはアナログＬＰＦ２を削除した場合は、ディジタルＢ
ＰＦ６に位相直線型のフィルタを用いることにより、同
様に群遅延ひずみのない信号が得られる。第２図におい
て、ディジタルＢＰＦ６の係数ＫＯ〜Ｋｎをｎを中心に
対称（Ｋｏ　＝Ｋｎ　。

Ｋ＋　＝ＫＩ）Ｉ・・・・・・）とすれば、理想的な位
相直線フィルタとなる。

ＦＭ検波回路７は、例えば第１図（Ａ）に示すように、
ディジタル化ＦＭ映像信号をヒルベルト変換するヒルベ
ルト変換器７０と、ディジタル化ＦＭ映像信号をｎサン
プル期間だけ遅延させる遅延回路７１と、ヒルベルト変
換器７０及び遅延回路７１の各出力信号をそれぞれ２乗
して加算する２乗和回路７２と、遅延回路７１の出力信
号を１サンプル期間だけ遅延させる遅延回路７３と、遅
延回路７１．７３の各出力信号を掛算するマルチプライ
ヤ７４と、このマルチプライヤ７４の出力信号を２乗和
回路７２の出力信号で除する除算器７５とから構成され
ている。ヒルベルト変換器７０はトランスバーサルフィ
ルタ等で構成される。

また、遅延回路７１の遅延時間はヒルベルト変換器７０
の遅延時間と対応している。かかる構成のＦＭ検波回路
７に関しては、本願出願人により特願昭５９−２６２４
８１号にて提案されている。

ところで、ビデオディスクを再生する場合、再生時のＦ
Ｍ映像信号の平均振幅がディスクの内周と外周とで大幅
に変化する。ディジタル的に信号処理を行なう場合、Ａ
／Ｄ変換のダイナミックレンジを越えない範囲でＦＭ映
像信号の振幅を大きくした方が、Ａ／Ｄ変換の効率が上
がり、信号処理の演算精度やＳ／Ｎの点で有利となるの
で、本システムでは、Ａ／Ｄ変換器４の前段にＡＧＣア
ンプ３を設け、ディジタル化ＦＭ映像信号のエンベロー
プを検出し、この検出出力の平均値に基づいてＡＧＣア
ンプ３の利得を制御することによってＦＭ映像信号の振
幅の平均を一定にする技術が用いられている。ディジタ
ル化ＦＭ映像信号のエンベロープの検出には、先述した
ＦＭ検波回路７が利用される。

このＦＭ検波回路７において、２乗和回路７２の出力信
号がディジタル化ＦＭ映像信号の振幅の２乗成分である
ことから、当該出力信号からディジタル化ＦＭ映像信号
のエンベロープを検出できることになる。この２＠和回
路７２の出力信号は、積分回路８及びＤ／Ａ　（ディジ
タル／アナログ）変換器９を介してへ〇Ｇアンプ３の制
御信号となり、当該アンプ３の利得を制御することによ
りＦＭ映像信号の振幅の平均を一定に維持できることに
なる。積分回路８は、ディジタル化ＦＭ映像信号にドロ
ップアウト等がある場合や、内周ではＭＴ　Ｆ　（Ｍｏ
ｄｕｌａｔｉｏｎ　Ｔｒａｎｓｆｅｒ　Ｆｕｎｃｔｉｏ
ｎ　）の影響でエンベロープが急激に変化することにな
るので、エンベロープの急激な変化に対してはＡＧＣア
ンプ３の利得を変化させないようにするために設けられ
たものであり、フィルタ等からなっている。このフィル
タの時定数は、内周においてはＭＴＦの影響でＦＭ映像
信号のエンベロープがかなり急速に変化（ビデオ周波数
で）が、その影響を受けないよう十分長いものを用いる
。

また、上記構成では、Ａ／Ｄ変換器４の前段にＡＧＣア
ンプ３を設けて当該アンプ３の利得を変化させることに
よってＦＭ映像信号の振幅の平均を一定にするようにし
たが、第３Ａ図に示すように、２乗和回路７２の出力信
号に基づいてＡ／Ｄ変換器４の基準電圧を変化させる構
成であっても良く、上記の場合と同様の効果を奏する。

第１図（Ｂ）において、ＦＭ検波回路７の検波出力が供
給されるビデオＬＰＦＩＯでは、当該検波出力から映像
信号のベースバンド成分のみが抽出される。ビデオＬＰ
ＦＩＯのカットオフ周波数は、ＮＴＳＣ方式の場合例え
ば／１．２ＭＨ２に設定される。第３１３図にはビデオ
Ｌ　Ｐ　Ｆ　１０の一例の構成が示されており、このビ
デオＬＰＦ１０は、４Ｎｆｓｃ　（Ｎは２以上の整数）
のクロック周波数にて動作しＦＭ検波されたディジタル
化映像信号に含まれる搬送波成分を除去しベースバンド
成分のみを抽出する前段の位相直線非巡回形ディジタル
フィルタ（ＦＩＲフィルタ）１０ｏと、このＦＩＲフィ
ルタ１００の出力を４ｆｓｃのクロック周波数にダウン
ザンブリングするダウンザンブリング回路１０１ど、４
ｆｓｃのクロック周波数にて動作しディジタル化映像信
号の位相特性の補償を行なう後段の巡回形ディジタルフ
ィルタ（ＩＩＲフィルタ）１０２とから構成されている
。

第４図（Ａ）〜（Ｃ）には、第３Ｂ図における各部（Ａ
）〜（Ｃ）のスペクトラムが示されている。

ＦＭ検波出力（Ａ）にはベースバンド映像信号の他にそ
の２次高調波成分も含まれており、ＦＩＲフィルタ１０
０を通過することによりその出力端にはベースバンド映
像信号（Ｂ）のみが導出されることになる。このベース
バンド映像信号（Ｂ）はダウンサンプリング回路１０１
で４Ｎｆｓｃのクロック周波数から４ｆｓｃのり０ツク
周波数にダウンサンプリングされる。ダウンサンプリン
グ後のスペクトラムは図（Ｂ）のものと同じである。

このように、サンプリング周波数を落すことにより、時
間的な余裕やハード量の縮小が可能となる。

なお、ＦＩＲフィルタ１００を通過することによりディ
ジタル化映像信号の帯域が約４．２ＭＨ２と狭くなるの
で、サンプリング周波数を落しても何ら支障はないので
ある。ベースバンド映像信号（Ｂ）はダウンサンプリン
グ後ＩＩＲフィルタ１０２で位相特性の補償が行なわれ
る。位相補償後のスペクトラム（Ｃ）も図（Ｂ）のもの
と同じである。

ビデオディスク等の場合、その再生信号の信号処理系が
従来アナログ的であったために、アナログで設計された
ビデオＬＰＦでは位相が回ってしまうことを前提として
、情報の記録時にビデオＬＰＦの位相ひずみを逆補償す
る形で逆方向にひずませて情報の記録が行なわれている
。従って、このような記録形態のビデオディスク等の再
生に際し、その再生信号をディジタル的に処理する場合
には、記録時の位相ひずみの逆補償弁を更に補償する必
要があり、この位相特性の補償がＩＩＲフィルタ１０２
で行なわれるのである。第５図には、１１Ｒフイルタ１
０２の位相特性が示されている。

第６図乃至第８図には、ＦＩＲフィルタ１００１ダウン
サンプリング回路１０１及びＩＩＲフィルタ１０２の具
体的構成の一例が示されている。まず第６図において、
ＦＩＲフィルタ１００は、１クロック分の遅延を行なう
互いに直列接続された遅延回路１０３１〜１０３ｎと、
遅延回路１０３１の入力信号及び遅延回路１０３１〜１
０３ｎの各出力信号に乗算係数に□−ｋｎを乗する乗算
器１０４０〜１０４ｎと、各乗算出力を加算する加算器
１０５と、この加算出力をラッチするＤ型フリップフロ
ップ等からなるラッチ回路１０６とから構成され、遅延
回路１０３１〜１０３ｎ及びラッチ回路１０６のクロッ
ク周波数が４Ｎｆｓｃに　。

設定されている。ダウンサンプリング回路１０１は、第
７図に示すように、Ｄ型フリップ７０ツブ等からなるラ
ッチ回路１０７によって構成され、そのクロック周波数
が４ｆｓｃに設定されている。

これにより、ラッチ回路１０７に入力されたデータはＮ
−１個おきに出力される。

また、ＩＩＲフィルタ１０２は、第８図に示すように、
入力信号に乗算係数ｋｏを乗する乗算器１０８ｏと、こ
の乗算出力を１つの加算入力とする加算器１０９と、こ
の加算出力をラッチするＤ型フリップ７０ツブ等からな
るラッチ回路１１０と、加算器１０９の加算出力を順次
１クロック分だけ遅延する互いに直列接続された遅延回
路１１１１〜１１１ｎと、これら遅延回路１１１１〜１
１１ｎの各出力に乗算係数に１〜ｋｎを乗する乗算器１
０８１〜１０８ｎとから構成され、ラッチ回路１１０及
び遅延回路１１１＋〜１１１ｎのりＯツク周波数が４ｆ
ｓｃに設定されている。この回路構成において、乗算器
１０８０〜１０８ｎの各乗算係数に□−ｋｎを適当に設
定することにより、第５図に示す如き位相特性を得るこ
とができる。

上述したビデオＬＰＦＩＯにおいては、位相直線のＦＩ
Ｒフィルタ１００を前段に用いたことで、位相補償はす
べて後段のＩＩＲフィルタ１０２のみにて決定できると
共に、位相特性を変化させることなく振幅特性を調整す
ることができることになる。

なお、ダウンサンプリングをＩＩＲフィルタ１０２の前
で行なっているが、これは、ＩＩＲフィルタ１０２が１
クロック周期内で全演算を完了しなければならないこと
による。ダウンサンプリングをＩＩＲフィルタ１０２の
後で行なうには、上記理由によりパイプライン処理は不
可能であり、演算数を減らすか、高速の素子を使用しな
ければならないが、それにも限界がある。これに対し、
ダ・ランサンプリングをＴＩＲフィルタ１０２の前で行
なえば、当然、クロック周期が長くなり、それに伴い演
算数を増やＵば、より正確な特性が得られ、安定性も増
すのである。

上述した構成のビデオＬＰＦ１０においては、前段のＦ
ＩＲフィルタ１００を４Ｎｆｓｃのクロックで動作させ
、その出力をダウンサンプリング回路１０１で４ｆｓｃ
のクロックにダウンサンプリングするようにしたが、第
９図に示すように、ＦＩＲフィルタ１００′内の演算回
路以前でダウンサンプリングし、演算回路以降を４ｆｓ
ｃのクロックで動作させるように構成することも可能で
ある。このとき、ダウンサンプリング回路１０１は必要
ない。

すなわち、第９図において、ＦＩＲフィルタ１００′は
、１クロック分の遅延を行なう互いに直列接続された遅
延回路１１２１〜１１２ｎと、入力信号及び遅延回路１
１２１〜１１２ｎの各出力信号をラッチするＤ型フリッ
プフロップからなるラッチ回路１１３０〜１１３ｎと、
これらラッチ回路１１３０〜１１３ｎの各ラッチ出力に
乗算係数ｋＯ〜ｋｎを乗する乗算器１１４ｏ〜１１４ｎ
と、これら乗算出力を加算する加算器１１５と、この加
算出力をラッチするＤ型フリップ７０ツブからなるラッ
チ回路１１６とからなり、遅延回路１１２１〜１１２ｎ
の動作を４Ｎｆｓｃのクロックで行ない、次段のラッチ
回路１１３０〜１１３ｎの動作を４ｆｓｃのクロックで
行ない、終段の演算回路（乗算器１１４０〜１１４ｎ　
、加算器１１５及びラッチ回路１１６）の動作を４ｆｓ
ｃのクロックで行なう構成となっている。

かかる構成のＦＩＲフィルタ１００′では、演算が４ｆ
ｓｃのクロックで行なわれるため不要な演算は省かれ、
またクロック周期が長くなるため演算回数の増加が可能
であり、相対的に、先述した構成のＦＩＲフィルタ１０
０よりも回路規模の縮小化が図れることになる。

なお、第６図と第９図においてＦＩＲフィルタが位相直
線特性であるためには、ディジタルＢＰＦ６と同様、係
数ＫｏｘＫｊｌは中心に対して対称（Ｋｏ　＝Ｋｎ　、
に＋　＝Ｋｎ−＋、−・＝）でなければならない。

再び第１図（Ｂ）において、ビデオＬＰＦ１０を通過し
たディジタル化映像信号は、ディエンファシス回路１１
を通ってペデスタルクランプ手段を構成する加算器１２
、ペデスタルレベル検出回路１３及び信号分離回路１４
に供給される。

ところで、ディジタル的に信号処理を行なう場合、１語
当りの量子化ビット数ｎ　（ｂｉｔ／ｗｏｒｄ）が少な
い方が回路を設計する上で有利なことは明らかである。

しかしながら、ＦＭ検波出力を考えた場合、ディスクプ
レーヤの定常状態では、出力レベルは一定であるが、ス
ピンドルモータ２４の回転の立上がり、ＣＬＶ（線速度
一定）ディスク再生時のサーチやスキャン等の非定常状
態では、映像信号の直流成分が大きく変化する。非定常
状態において同期信号が検出不能となると、スピンドル
サーボ回路２３においてロックできず、またクロック発
生回路２１においても同期不能となり、永久に定常状態
になり得ないので、非定常状態でも同期信号を検出でき
るようにする必要がある。そのためには、非定常状態を
基準にしてビット数ｎを設定しなければならない。

そこで、少なくとも信号分離回路１４の入力、即ちディ
エンファシス回路１１の出力までのビット数ｎを、非定
常状態を基準にしてペデスタルレベルが大幅に変化して
も十分なようにダイナミックレンジの広いビット数数ｎ
　＋（ｂｉｔ／ｗｏｒｄ）に設定する。これにより、定
常状態のみならず非定常状態であっても、ディエンファ
シス回路１１を経たＦＭ検波出力から信号分離回路１４
で同期信号を確実に検出できることになる。

ペデスタルレベル検出回路１３は、ペデスタルレベルＶ
ｐｏを検出し基準電圧ＶＲＦからペデスタルレベルＶｐ
ｏを減じた出力（ＶＲｒ−−Ｖｐ　ｏ　）を発生し、加
算器１２にてディジタル化映像信号に加算してペデスタ
ルレベルの変動分をキャンセルすることにより、当該映
像信号をディジタル的にペデスタルクランプする。ペデ
スタルクランプされたｎ　＋　（ｂｉｔ／ｗｏｒｄ）の
データは加算器１２の出力においてｎ２’（旧ｔ／ｗｏ
ｒｄ）のデータにビット削減される（ｎ２＜ｎ＋　）。

ｎ２は定常状態での映像信号に対して必要なダイナミッ
クレンジと分解能によって決定される。このビット削減
により、加算器２以降の回路設計が容易となる。また、
ペデスタルクランプを行なうことにより、定常状態のみ
ならず非定常状態においても、ディジタル化映像信号の
信号レベルがｎ　２　（ｂｉｔ／ｗｏｒｄ）のダイナミ
ックレンジ内に入ることになるので、ＣＬＶのスキャン
時等の非定常状態でも、画像を見ることができることに
なる。

なお、上記構成においては、ディジタル信号処理系を構
成する各回路のダイナミックレンジに関し、信号分離回
路１４の入力までをｎ、　（ｂｉｔ／ｗｏｒｄ）のダイ
ナミックレンジとし、映像処理に関しては、ディジタル
的にペデスタルクランプした後、ｎ　２　（ｂｉｔ／ｗ
ｏｒｄ）にビット削減してダイナミックレンジを狭くす
るようにしたが、第１０図に示すように、ディジタルＦ
Ｍ検波回路７の出力を映像処理系と信号分離系の２系統
に分離し、各県のビット数ｎを異ならしめることも可能
である。

ずなわち、第１０図において、信号分離系のビット数ｎ
は、非定常状態でペデスタルレベルが大幅に変化しても
十分なようにダイナミックレンジの広いビット数ｎ　１
（ｂｉｔ／ｗｏｒｄ）に設定される。こ（Ｄ　ｎ　Ｉ（
ｂｉｊ／Ｗｏｒｄ）のデータはＬＰＦ１６を介して信号
分離回路１４に供給される。ＬＰＦ１６はその出力から
同期信号が検出可能となる程度の特性を持つフィルタで
あれば良く、よって簡略化されたフィルタ係数を使用す
ることにより簡単な構成となる。他方、映像処理系に関
しては、ｎｌより小なるビット数ｎ　２　（ｂｉｔ／ｗ
ｏｒｄ）のダイナミックレンジに設定される。ｎ２は定
常状態での映像信号に対して必要なダイナミックレンジ
と分解能によって決定される。

このように、ディジタルＦＭ検波出力をｎｌ。

ｎ　２　（ｂｉｔ／ｗｏｒｄ）の２系統に分離すること
により、ビデオＬＰＦ１０以降の回路を定常状態の場合
のみを考慮するだけで設ｎ１できることになるので、回
路構成の簡略化が図れ、またスピンドルモータ２４の立
上がり等の非定常状態でも同期信号を確実に検出できる
ことになるわ なお、かかる回路構成においては、非定常状態ではペデ
スタルレベルの変化により画像を見れない場合が生ずる
が、これは定常状態時のみ画像が見れ、又非定常状態で
確実に同期信号を検出できれば良いという考えに基づく
ものである。但し、ＣＬＶスキャンでは、クロック発生
回路２１においである程度同期が取れているので、ペデ
スタル・レベルの変化が小さいときが多く、このときは
画像も見ることができる。

第１１図は、ペデスタルレベル検出回路１３の構成の一
例を示すブロック図である。本図において、ＬＰＦｌｌ
　７でカラーバーストが除去されたディジタル化映像信
号（ａ）はペデスタルサンプリング回路１１８及び同期
分離回路１１９にそれぞれ供給される。同期分離回路１
１９では、ディジタル化映像信号（ａ）に含まれる同期
信号（ｂ）が分離抽出され、当該同期信号（ｂ）は立上
がり検出回路１２１及び立下がり検出回路１２０にそれ
ぞれ供給される。立下がり検出回路１２０はりｌミング
信号発生回路１２２から出力される第１のゲート信号（
Ｃ）の発生期間に同期信号（ｂ）の立下がりを、立」二
かり検出回路１２１は第２のゲート信号（ｄ）の発生期
間に同期信号（ｂ）の立上がりをそれぞれ検出する。

タイミング信号発生回路１２２は、後述するドロップア
ウト検出回路１７（第１図（Ａ）参照）からのドロップ
アウト検出信号（０）の非発生期間においてクロック信
号に基づいて第１のゲート信号（Ｃ）を発生し、更に立
下がり検出回路１２０による立下がり検出タイミングを
基準にして、一定時間後のドロップアウト検出信＠（０
）の非発生期間に第２のゲート信号（ｄ）を発生する。

サンプル期間信号発生回路１２３では、立上がり検出回
路１２１の検出出力に応益して一定期間のサンプル期間
信号（ｅ）が発生され、パルス発生制御回路１２４に供
給される。

パルス発生制御回路１２４は、例えば、サンプル期間信
号発生回路１２３からのサンプル期間信号（ｅ）及びド
ロップアウト検出信号（ｑ）を入力とする３人力ＡＮＤ
ゲート１２５と、立上がり検出回路１２１の検出出力を
セット（Ｓ）入力、ＡＮＤゲート１２５の出力をリセッ
ト（Ｒ）入力、クロック信号をクロック（ＣＫ）入力と
しかつそのＱ出力をＡＮＤゲート１２５の一人力とする
ＳＲフリップフロップ１２６とからなり、ＡＮＤゲート
１２５の出力パルスをサンプリングパルス（ｆ）として
ペデスタルサンプリング回路１１８に供給する。ペデス
タルサンプリング回路１１８はＤ型フリップ７０ツブ等
からなり、サンプリングパルス（ｆ）に応答してディジ
タル化映像信号のペデスタルレベルＶｐｏをラッチする
。サンプリングされたペデスタルレベルＶｐｏは、演算
回路１２７で基準レベルＶＲＦから減算されかつ複数の
Ｈの間で平均化され、（ＶＲＦ　−Ｖｐ　ｏ　）レベル
の検出出力となる。

第１２図には第１１図の回路の動作波形が示されており
、図（ａ）〜（０）は第１１図の各部（ａ）〜ｉ）の波
形をそれぞれ対応して示している。

第１１図の構成のペデスタルレベル検出回路１３におい
ては、第１のゲート信号（Ｃ）で同期信号（ｂ）に含ま
れる水平同期信号の立下がりを検出し、この立下がりを
基準として水平同期信号幅相当の時間後に第２のゲート
信号（ｄ）を発生して水平同期信号（ｂ）の立上がりを
検出し、この立上がりを基準にしてサンプル期間信号（
ｅ）を発生するので、確実に水平同期信号をとらえ、水
平ブランキング期間のバックボーヂにてペデスタルレベ
ルをサンプリングできることになる。また、ディジタル
化映像信号（ａ）はり、ＰＦ１１７でカラーバーストが
除去されているため、カラーバーストがあった部分を含
ｌυで広い期間のサンプル期間信号（ｅ）を発生ずるこ
とができる。

サンプリングパルス（ｆ）は、サンプリング期間信号（
ｅ）の発生期間でかつドロップアウト検出信号（Ｇ）の
非発生期１７１１にａ３いて発生され、クロック信号の
１クロック分に相当するパルス幅を有している。従って
、サンプル期間より短いドロップアウトがあれば、第１
２図（ｆ）に二点鎖線で示す如く、ドロップアラ１−の
影響なしに確実に１Ｈに１クロック分のリーンブリング
を行なうことができる。また、第１．第２のゲート信号
（Ｃ）。

（ｄ）はドロップアウトが発生した部分を除いて発生さ
れるので、ドロップアウトによって偽の水平同期信号が
発生しても、この水平同期信号を基準として誤ってサン
プル期間信号を発生することもないのである。

ペデスタルレベル検出回路１３の出力（ＶＲＦ−Ｖｐｏ
）を、第１図（Ｂ）における加算器１２にて映像信号に
加算することにより、ペデスタルクランプが行なわれる
。また、ペデスタルレベルＶｐｏは第１図（Ｂ）におけ
る信号分離回路１４にも供給され、当該回路１４におい
ては、ペデスタルレベルＶｐｏを基準レベルとして同期
信号や制御信号の分離が行なわれる。

なお、上記構成において、入力部分のＬＰＦ１１７は省
略可能であるが、省略した場合には、カラーバースト部
分以外の期間でサンプリング期間信号を発生させる必要
がある。また、パルス発生制御回路１２４の構成は、上
述した回路構成に限定されるものではなく、例えばマイ
クロプロセラサを用いるなど、種々考えられる。また、
Ｌ　Ｐ　Ｆ１１７と同期分離回路１１９は、後述の第２
１図におけるＬＰＦ１４５ａと信号検出回路１４５Ｃで
それぞれ置換可能であり、これらの回路を共通に使用し
てもよい。

第１３図には、第１１図にａ３ける立下がり検出回路１
２０、立上がり検出回路１２１、タイミング信号発生回
路１２２及びサンプル期間信号発生回路１２３の具体的
な回路構成の一例が示されている。本図において、立下
がり検出回路１２０は、同期信号（ｂ）をデータ（Ｄ）
入力としかつクロック信号をクロック入力とするＤ型フ
リップフＯツブ１２８と、同期信号（ｂ）を入力とする
インバータ１２９Ａと、フリップフロップ１２８のＱ出
力、タイミング信号発生回路１２２からの第１のゲート
信号（Ｃ）及びインバータ１２９Ａからの出力を３人力
とする３人力ＮＡＮＤゲート１２９Ｂとから構成され、
フリップ７０ツブ１２８のＱ出力は同期信号（ｂ）が１
クロツク遅延されたものとなり、ＮＡＮＤゲート１２９
Ｂでは、第１のゲート信号（Ｃ）が高レベルの期間中に
同期信号（ｂ）の立下がり、すなわち水平同期信号の立
下りがあると、立下がりの瞬間に３人力が全て高レベル
となり、低レベルの検出出力が発生されるのである。

タイミング信号発生回路１２２は、立下がり検出回路１
２０の検出出力をロード（Ｌ）入力としかつクロック信
号をクロック入力とする１Ｈカウンタ１３０と、このカ
ウンタ１３０の出力をデコードして所定の期間に第１．
第２のゲート信号（Ｃ）、（ｄ）を発生するゲート回路
１３１とから構成されている。１１−１カウンタ１３０
は水平同期信号の立下がりに同期して１日期間クロック
をカウントするものであり、映像信号がＮＴＳＣの場合
はクロックが１４．３Ｍｌ−１ｚ＝４　ｆｓｃ＝９１０
ｆＨ（ｆ＋は水平走査周波数）となり、９１０進行カウ
ンタとなる。また、ドロップアウトが発生している期間
はゲート信号（ｃ）、（ｄ）を発生させない。

なお、図中には示していないが、１日カウンタ１３０の
ロードが何回か連続して行なわれない場合には、強制的
に第１のゲート信号（Ｃ）を高レベルにして水平同期信
号立ち下がりを検出するようにする。これは、等化パル
スによって１／２Ｈずれた状態で１）」カウンタ１３０
がロードされることにより、以後水平同期信号によるロ
ードが行なわれなくなり、ペデスタルレベルの検出が不
可能になることを防ぐためである。

立上がり検出回路１２１は、タイミング信号発生回路１
２２からの第２のゲート信号（ｄ）をデータ（Ｄ）入力
としかつ同期信号（ｂ）をりＯツク入力とするＤ型フリ
ップフＯツブ１３２からなり、第２のゲート信号（ｄ）
が高レベルの期間中に信号（ｂ）の立上がり、すなわち
水平同期信号の立上がりがあると、Ｑ出力端から高レベ
ルの検出出力を発生する。サンプル期間信号発生回路１
２３は、立上がり検出回路１２１の検出出力をロード（
シ）入力かつイネーブル（ＥＮ）入力とする７ビツトカ
ウンタ１３３からなり、水平同期信号の立上がりの直前
までは“９０″がロードされ、水平同期信号の立上がり
でカウントを開始し、１１９６　ＩＩ〜“１２７′′の
期間をサン′プル期間としてサンプル期間信号（１３）
を出力する。カウントが″”１２７”を越えて“０″に
なると、Ｄ型フリップフＯツブ１３２をクリアしロード
入力とイネ−プル入力を低レベルにして再びロード状態
に戻って停止する。

なお、立下がり検出回路１２０とタイミング信号発生回
路１２２は、後述の第２１図におけるＨＶ分離回路１４
５ｄと第３１図のシステムコントローラ１８のタイミン
グ信号発生部の一部であるとしてもよく、ＨＶ分離回路
１４５ｄにおける水平同期信号の立下がり検出と第３１
図におけるＤ型フリップ７０ツブ１８０とインバータ１
８１ＡとＮＡＮＯゲート１８１Ｂを立下がり検出回路１
２０で置換し、１Ｈカウンタ１３０とゲート回路１３１
を第３１図の１Ｈカウンタ１８３とゲート回路１８２Ａ
とでそれぞれ共通化してもよい。

第１４図は、ペデスタルレベル検出回路１３の他の構成
を示すブロック図であり、図中第１１図と同等部分は同
一符号により示されている。本図において、ＬＰＦｌ　
１７を経たディジタル化映像信号（ａ）から同期分離回
路１１９で分離抽゛出された同期信号（ｂ）は立下がり
検出回路１３４に供給される。立下がり検出回路１３４
はタイミング信号発生回路１３５から出力されるゲート
信号（Ｃ）の発生期間に同期信号（ｂ）の立下がりを検
出し、検出出力をタイミング信号発生回路１３５に供給
する。

タイミング信号発生回路１３５は、ドロップアウト検出
信号（ｆ）の非発生期間においてクロック信号に基づい
てゲート信号（Ｃ）を発生し、更に立下がり検出回路１
３４により立下がり検出タイミングを基準にして１１−
１後の水平同期信号のフロントボーヂにおいてサンプル
期間信号（ｄ）を発生し、パルス発生制御回路１３６に
供給する。

パルス発生制御回路１３６は、例えば、タイミング信号
発生回路１３５からのサンプル期間信号（ｄ）及びドロ
ップアラ１−検出信号（ｆ）を入力とする３人力ＡＮＤ
ゲート１３７と、タイミング発生回路１３５からのセッ
ト信号をセット（Ｓ）入力、ＡＮＤゲート１３７の出力
をリセット（Ｒ）入力、クロック信号をクロック（ＧＫ
）入力としかつそのＱ出力をＡＮＤゲート１３７の一人
力とするＳＲフリップ７０ツブ１３８とからなり、ＡＮ
Ｄゲート１３７の出力パルスをサンプリングパルス（ｅ
）としてペデスタルサンプリング回路１１８に供給する
。以降の動作は第１１図のそれと同じである。

第１５図には第１４図の回路の動作波形が示されており
、図（ａ）〜（ｆ）は第１４図の各部（ａ）〜（ｆ）の
波形をそれぞれ対応して示している。

第１４図の構成のペデスタルレベル検出回路１３におい
ては、ゲート信号（Ｃ）で水平同期信号の立下がりを検
出し、この立下がりを基準としてセット信号を発生して
ＡＮＤゲート１３７を開いた後、１日後のフロントボー
ヂに対応してサンプル期間信号（ｄ）を発生するので、
垂直ブランキングＪＩ！１ｌｒＩＪでもペデスタルレベ
ルの検出が可能となる。また、ペデスタルレベルをサン
プリングした後、ゲート信＠（Ｃ）の発生中に水平同期
信号の立下りを検出できなかった場合は、立下がり検出
回路１３４からペデスタルイネーブル信号を発生するこ
とにより、サンプリングされたペデスタルレベルが無効
であることを次段の回路に知らせたり、前に検出された
ペデスタルレベルを保持させることができる。例えば、
ペデスタルイネーブル信号を演算回路１２７に入力する
ことにより、当該回路１２７が以前に出力した（ＶＲＦ
　−ＶＰ　ｏ　）を引き続き出力するようにさせる。

ゲート信号（Ｃ）及びサンプル期間信号（ｄ）はドロッ
プアウトが発生した部分を除いて発生し、またパルス発
生制御回路１３６では、１クロック分だけサンプリング
パルス（ｅ）が発生するので、ドロップアウトにＪ：っ
て誤ってサンプル期間信号（ｄ）を発生することがなく
、サンプル期間中のドロップアウトの長さがサンプル期
間を越えなければ、第１５図（ｅ）に二点鎖線で示す如
く、ドロップアウトの影響なしに確実に１Ｈに１クロッ
り分のサンプリングを行なうことができる。

なお、転用例については、第１１図の構成の場合と同様
の態様が考えられる。

第１６図には、第１４図における立下がり検出回路１３
４及びタイミング信号発生回路１３５の具体的な回路椹
成の一例が示されている。本図において、立下がり検出
回路１３４は、同期信号（ｂ）を反転クロック入力、ゲ
ート信号（Ｃ）をＪ入力とするＪＫフリップフロップ１
３９からなり、ゲート信号（Ｃ）が高レベルの期間中に
同期信号（ｂ）の立下がりすなわち水平同期信号の立下
がりがあると、Ｑ出力が高レベルとなり、以後、リセッ
ト信号が低レベルに遷移するまでＱ出力を高レベルに保
持する。リセット信号が低レベルになると、Ｑ出力も低
レベルになる。

タイミング信号発生回路１３５は、ＪＫフリップ７０ツ
ブ１３９のＱ出力をデータ（Ｄ）入力、クロック信号を
クロック入力とするＤ型フリップフロップ１４０と、こ
のフリップフロップ１４０のＱ出力をＤ入力、クロック
信号をクロック入力とするＤ型フリップ７０ツブ１４１
と、このフリップフロップ１４１のＯ出力をロード（シ
）入力、クロック信号をり０ツク入力とする１Ｈカウン
タ１４２と、この１Ｈカウンタ１／Ｉ２の出力をデコー
ドして所定の１１間にゲート信号とリセット信号を発生
するゲート回路１４３とからなり、ＪＫフリップ７０ツ
ブ１３９のＱ出力が高レベルになった直後に、Ｄ型フリ
ップ７０ツブ１４０，１４１から１クロック分だけロー
ドパルスが発生されて１Ｈカウンタ１４２をロードし、
これにより１Ｈカウンタ１４２が水平同期信号の立下が
りに同期して１日期間をカウントする、１Ｈカウンタ１
４２は、映像信号がＮＴＳＣの場合はクロックが１４．
３ＭＨｚ−４ｆｓｃ＝９１Ｏｆ＋　（ｆ＋は水平走査周
波数）となり、９１０進カウンタとなる。

ゲート回路１４３において、ゲート信号（Ｃ）はドロッ
プアウトが発生している期間は発生されない。また、リ
セット信号はペデスタルイネーブル信号が次段の回路で
ａｍされるように、ゲート信号（Ｃ）と充分な間隔を保
って１Ｈに１回のパルスとして発生される。

なお、第１６図の回路でも、等化パルスによる１Ｈカウ
ンタ１４２のロードのためにゲート信号（Ｃ）が１／２
Ｈずれることを防止するように、第１３図と同様の対策
を施す。

また、第１６図の回路と、第２１図におけるＨ■分離回
路１４５ｄ及び第３１図の回路との回路の置換や共通化
も、第１３図の場合と同様に可能である。

なお、上述したペデスタルレベル検出回路１３の各実施
例では、映像信号はディジタル化されているものとして
説明したが、ディジタル映像信号への適用に限定される
ものではなく、アナログ映像信号に対しても同様に適用
できる。

次に、第１図（Ｂ）におけるドロップアウト補正回路１
９について説明する。このドロップアウト補正回路１９
は、加締器１２から出力されるディジタル化映像信号の
ドロップアウトの補正を行なうが、垂直同期信号部分の
ドロップアウトに関しては、予め垂直同期信号の信号レ
ベルと等しいレベルに設定された補正信号とｌａ換する
ことによりドロップアウトの補正が行なわれる構成とな
っている。

このドロップアウト補正回路１９の構成を第１７図に示
す。本図において、ディジタル化映像信号は第１の切換
スイッチ１９０の一人力となり、当該スイッチ１９０の
出力は第１の遅延回路１９１を介して第２の遅延回路１
９２及び３．５８ＭＨ２のＢＰＦ１９３に供給される。

ここで、ＢＰＦ１９３の遅延間をｄとした場合、第１の
遅延回路１９１の遅延量は１Ｈ−ｄに、第２の遅延回路
１９２の遅延量はｄに設定される。ＢＰＦ１９３の出力
は−２の係数を持つ乗算器１９４を介して加算器１９５
に供給され、第２の遅延回路１９２の出力と加算される
。加算器１９５の加算出力は第２の切換スイッチ１９６
の一人力となり、当該スイッチ１９６の出力は第１の切
換スイッチ１９０の他人力となる。第１の切換スイッチ
１９０はドロップアウト検出回路１７（第１図（Ａ）参
照〉から供給されるド［１ツブアウト検出信号により切
換え制御が行なわれる。

アドレス発生回路１９７では、信号分離回路１４から供
給される水平同期信号及び垂直同期信号に基づいてフィ
ールド識別信号、水平アドレス及び垂直アドレスが発生
され、これらアドレス情報に基づいて垂直同期レベル発
生回路１９８から既知である垂直同期信号の信号レベル
と等しいレベルに設定された補正信号が発生され、第２
の切換スイッチ１９６の他人力となる。切換信号発生回
路１９９では、垂直アドレスに基づいて垂直同期信号の
発生期間に垂直同期期間信号が発生され、この垂直同期
期間信号は第２の切換スイッチ１９６を切換え制御する
切換信号となる。

ところで、第１８図に示すように、補正前の信号（Ａ）
における垂直同期パルスの部分でドロップアウトが生じ
た場合、この部分をそのまま１Ｈ前゛の信号（Ｂ）と置
換することによってドロップアウトの補正を行なうと、
水平相関が無いために補正後の信号（Ｃ）にあっては垂
直同期パルスの位置ずれを起すことがある（第１８図に
おいては、Ｏ印部分間で１／２Ｈの位置ずれが生じてい
る）。

このように垂直同１１１パルスの位置ずれが生じると、
以降の映像機器においてフィールド誤りを起す可能性が
ある。しかしながら、垂直同期パルスのドロップアウト
補正を禁止すると、同期乱れを起す可能性がある。

そこで、第１７図に示すように、ドロップアウトが垂直
同期パルス部分で生じた場合には、１日前の信号に代え
て垂直同期レベル発生回路１９８から出力される、垂直
同期信号の信号レベルと等しいレベルの補正信号を第１
の切換スイッチ１９０に供給し、ディジタル化映像信号
をこれと置換することにより、垂直同期パルスの位置ず
れを起すことなくドロップアウトの補正を行なうことが
できる。

なお、第１７図において、１Ｈ前の信号により、ドロッ
プアウト補正を行なっているが、このときクロマ信号の
位相はそのままでは逆相になってしまう。そこで、第１
７図の破線で囲まれた回路により、クロマ信号の位相を
反転させており、これによってドロップアウト補正信号
のカラー化を可能にしている。したがって、ドロップア
ウト補正が輝度信号のみ（モノクロ）の場合、２日前の
信号（クロク信号が同相）の場合等では、上記破線部分
の回路は除かれる。アドレス発生回路１９７と垂直同期
レベル発生回路１９８と切換信号発生回路１９９はシス
テムコントローラ１８に含めてもよく、第３１図におけ
る１Ｈカウンタ１８３゜ゲート回路１８２Ａ、１フレー
ムカウンタ１８９゜ゲート回路１８２Ｂ等で置換しても
よい。

第１図（Ａ）におけるドロップアウト検出回路１７はレ
ベルコンパレータ構成となっており、第１９図に示すよ
うに、ＦＭ検波回路７の２乗和回路７２の出力信号、即
ちディジタル化ＦＭ映像信号（Ａ）のエンベロープ成分
の２乗信号（Ｂ）の信号レベルが所定値以下になったこ
とを検出してドロップアウト検出信号（Ｃ）を出力する
。この構成によれば、ＦＭ検波回路７にレベルコンパレ
ータを付加するだけでドロップアウト検出回路を構成で
きるから、ドロップアウトの検出を簡単な回路構成にて
確実に行なうことができると共に、検出動作がすべてデ
ィジタル的に行なわれるので安定した特性が得られるこ
とになる。

なお、エンベ［１−プの急な変化により２乗和回路７２
の出力に生じるリンギング（第１９図（Ｂ）に一点鎖線
で囲んで示した部分）によって検波出力が乱れる可能性
があるが、２乗和回路７２の出力信号（Ｂ）の信号レベ
ルが所定値以下になる前ｎ１ポイント及び当該レベルが
所定値以上になった後０２ポイントの区間もドロップア
ウト区間としてドロップアウト検出信号（Ｄ）を出力す
ることにより、以降の補正を確実に実行できることにな
る。このとき、ヒルベルト変換器７０の遅延分だけリン
ギングの出る可能性があるので、’ｌ５ｎ２は遅延回路
７１の遅延時間ｎに等しいか、又はそれよりも大きく設
定される。

第１図（Ｂ）における信号分離回路１４では、ディジタ
ル化映像信号に含まれるカラーバースト信号及び水平同
期信号や垂直同期信号等と共に、フレーム番号やストッ
プコード等の制御信号の分離抽出が行なわれる。この信
号分離のために、第２０図に示すように、制御信号Ａを
分離抽出するための第１の基準レベルＶＴ）１１と、同
期信号Ｂを分離抽出するための第２の基準レベルＶＴＩ
−１２とが設定される。

この信号分離回路１４の構成を第２１図に示す。

本図において、ペデスタルレベル検出回路１３では先述
した如くディジタル化映像信号のペデスタルレベルが検
出され、最小値検出回路２０ではディジタル化映像信号
の所定期間内の最小値レベルが検出される。最小値検出
回路２０の構成に関しては後で詳細に説明する。このペ
デスタルレベル検出回路１３及び最小値検出回路２０の
各検出レベルに基づいて第１．第２の基準レベルＶＴＩ
−１１゜ＶＴＩ−１２が設定されるのであるが、基準レ
ベル発生回路１４０はペデスタルレベル検出回路１３の
検出レベルのみに基づいて当該レベルに一定値を加算す
ることによって第１の基準レベルＶＴＨＩを発生し、基
準レベル発生回路１４１はペデスタルレベル検出回路１
３及び最小値検出回路２０の各検出レベルに基づいて両
レベルの中間値を第２の基準レベルＶＴＨ２として発生
する。基準レベル発生回路１４２．１４３は最小値検出
回路２０の検出レベルのみに基づいて第１．第２の基準
レベ／Ｉ、ｒＶｖＨ＋　、ＶＴＩ−１２を発生スル。

基準レベル発生回路１４０〜１４３の各出力はセレクタ
１４４に供給され、このセレクタ１４４はシステムコン
トローラ１８から同期成立判別信号が供給されていると
き、即ち同期が安定しているときは基準レベル発生回路
１４０，１４１で発生された第１．第２の基準レベルＶ
ＴＨ１，ＶＴＨ２を選択し、それ以外即ち同期が不安定
なときは基準レベル発生回路１４２，１４３で発生され
た第１．第２の基準レベルＶＴＩ−１１、ＶＴ）１２　
ｅ選択する。なお、システムコントローラ１８では、内
部クロックを基にした基準同期パルスと抽出された同期
パルスとの比較によって同期が成立しているか否かの判
別が行なわれる。セレクタ１４４で選択された第１．第
２の基準レベルＶＴＩ−１１゜ＶＴＨ２は信号検出回路
１４５Ｃに供給され、この信号検出回路１４５Ｃはこれ
ら基準レベルＶＴＨ１，ＶＴＨ２に基づいてＬＰＦ１４
５ａを通過したディジタル化映像信号から制御信号Ａ及
び同期信号Ｂを分離抽出する。

すなわち、上述した構成の信号分離回路１４では、１日
向期が安定しているときには、ペデスタルレベル及びペ
デスタルレベルと最小値レベルに基づいて設定された第
１．第２のＭ準しベルＶＴＨ１、ＶＴ）＋２を基準に、
又スピンドルモータ２４の回転立上がり時あるいはＣＬ
Ｖディスクのサーチやスキャン中など同期が不安定なと
きには、ペデスタルの検出位置が定まらずその値が定ま
らないので、最小値レベルのみに基づいて設定された第
１．第２の基準レベルＶＴＨＩ　、ＶＴＨ２を基準に制
御信号Ａ及び同期信号Ｂの分離抽出が行なわれるのであ
る。これによれば、同期安定時のみならず同期不安定時
にも、安定かつ確実に信号分離が行なわれることになる
。分離された同期信号Ｂ　Ｇ、ｔ　ＨＶ分離回路１４５
ｄに入力され、システムコントローラ１８からのＨＳゲ
ー１〜信号が高しベルのときに立下がりを検出すること
ににり水平同期信号が分離される。また同期信＠ＢはＨ
Ｖ分離回路１４５ｄにおいて積分処理され、所定基準レ
ベルに基づいて垂直同期信号が分離される。ディジタル
化映像信号はＬＰＦ１４５ａと共にｆｓｃＢＰＦ１４５
ｂに入力され、ｆｓｃＢＰＦ１４５ｂからは色信号成分
を含んだカラーバースト信号が出力される。

ところで、信号検出回路１４５Ｃにおける同期信号の検
出に関しては、第２２図に示すように、ディジタル化映
像信号を所定クロック毎にサンプリングしく図のｘ印が
サンプル点）、同期信号の信号レベルが基準レベルＶ　
Ｔ　ｌ−１２を越えた時点をもって同期信号の検出を行
なうようになっている。

この同期信号検出回路の構成を第２３図に示す。

本図において、基準レベル発生回路１４１（又は１４３
）からの基準レベルＶ丁ト１２及びＬ　Ｐ　Ｆ　１４５
ａを通過したディジタル化映像信号を入力とする減算器
１４６は、各サンプル点で基準レベルＶＴ）４２に対す
る映像信号の信号レベルのレベル差を算出すると共に、
映像信号レベルが基準レベルＶＴＩ−１２よりも小であ
るサンプル点を同期信号として検出する。減算器１４６
で算出されたレベル差信号は遅延回路１４７、符号判定
回路１４８及びＲＯＭ（リード・オンリー・メモリ）等
の記憶装置１４９に供給される。遅延回路１４７は１ク
ロック相当分の遅延量を有し、減算器１４６からのレベ
ル差信号を遅延して符号判定回路１４８及び記憶装置１
４９に供給する。符号判定回路１４８は遅延回路１４７
の出力Ａが正でかつ減算器１４６の出力Ｂが負の状態、
即ち遅延回路１４７の出力Ａが基準レベルＶＴＨ２を越
える直前のサンプル点ａでのレベル差でかつ減算器１４
６の出力Ｂが基準レベルＶＴＨ２を越えた直後のサンプ
ル点すでのレベル差であることを判定し、判定信号を記
憶装置１４９に供給する。

記憶装＠１４９には、例えば第２４図に示す如き時間テ
ーブルが予め記憶されており、記憶装置１４９は符号判
定回路１４８から判定信号が発生された時における遅延
回路１４７及び減算器１４６の各出力、即ち上記２つの
サンプル点ａ、ｂにおけるレベル差Ａ、Ｂに基づいて対
応する時間情報を出力する。記憶装置１／１９の入力Ａ
、Ｂ及び出力は共に例えば４ピッ１−のデータとなって
おり、入力Ａ、Ｂの４ビツトのうち最初の１ビツトは符
号ビットであり、２の補数で表現されている。記憶装置
１４９の出力である時間情報は、同期信号の信号レベル
が基準レベルＶＴＨ２を越えた時点Ｃとサンプル点ａ又
はｂとの時間差であり、これにより、上記時点Ｃがサン
プル点と時間的に一致しない一合であっても、同期信号
の立下がりのエツジの位置を正確に検出できることにな
る。

次に、第２１図におＩプる最小値検出回路２０について
説明する。第２５図において、カウンタ２００はクロッ
クをカウントすることにより例えば１日相当期間毎に第
１の期間パルスを発生すると共に、１日相当期間よりも
長い期間毎に第２の期間パルスを発生する。これら期間
パルスはセレクタ２０１に供給され、定常状態では第１
の期間パルスが、スピンドルモータ２４の回転立上がり
時やＣＬＶサーチまたはスキャン時等、ディスクの回転
が不安定な非定常状態では第２の期間パルスが選択され
てレジスタ２０２及び平均化回路２０３に供給される。

ＬＰＦ１４５ａの出力のディジタル化映像信号を一人力
とする比較器２０４は、その入力データ八とレジスタ２
０２に格納されているデータＢとをクロックの発生毎に
比較し、小さい方のデータをレジスタ２０２に供給する
。ただし、比較器２０４はドロップアウト発生時にはそ
の動作を停止するようになっている。レジスタ２０２は
セレクタ２０１から供給される第１又は第２の期間パル
スによってリセットされるので、レジスタ２０２には前
回のリセット時点から最も小さい値が格納されることに
なる。レジスタ２０２に格納された最小値は第１又は第
２の期間パルスの発生毎に平均化回路２０３にロードさ
れ、平均化回路２０３では２以上の検出期間の各最小値
を平均化して最終的に最小値として出力する。

かかる構成において、映像信号では通常、同期信号期間
にあるとき最小値が現われるので、検出期間（第１の期
間パルスの発生間隔）として１日期間が設定されている
が、スピンドルモータ２４の回転立上がり時やＣＬ　Ｖ
ザーチまたはスキャン時等の非定常状態には、ディスク
の回転が安定しないためＩＨＪｆ１間の長さが変動する
ことになる。

このとき、第１の期間パルスに基づく通常の間隔で最小
値検出を行なうと、同期信号が当該間隔内に含まれない
場合が生ずる。そこで、非定常状態では、１日期間相当
よりも長い期間毎に発生される第２の期間パルスを用い
ることにより、検出期間内に同期信号が含まれることに
なるので、確実に最小値レベルを検出でき、最小値レベ
ルの値の変動を小さくできることになる。また、ドロッ
プアウト発生時は一時的に同期信号の信号レベルよりも
小さい値が発生する場合があるが、ドロップアウト区間
は比較器２０４の動作を停止して検出動作を禁止するこ
とにより、最小値の誤検出を未然に防止できることにな
る。

また、ドロツブアラＩ・検出信号により、カウンタ２０
０をリセットし、カウンタ２００はドロンブアウト以後
再び所定期間のカウントを開始するので、ドロップアウ
トによっては同期信号部分が欠落しても、次の期間パル
スを発生するまでに確実に同期信号部分のレベル検出が
行なえる。

第１図（Ｂ）におけるクロック発生回路２１は、基準信
号発生器２２からの基準水平同期信号または信号分離回
路１４からの水平同期信号またはカラーバースト信号に
基づいて４ｆｓｃ、（ｆｓｃはサブキャリア周波数）及
び４Ｎｆｓｃ　（例えば１２ｆｓｃ）のクロックを発生
するものであり、ＰＬＬ（フェイズロックドループ）回
路構成となっている。ここで発生された４ｆｓｃ及び４
ＮｆｓＣのクロックはディジタル的信号処理のためのク
ロックとして用いられ、Ａ／Ｄ変換器４のサンプリング
クロックとビデオＬＰＦ１０までの信号処理のクロック
を４Ｎｆｓｃとし、ビデオＬＰＦ１０の出力から４１’
ｓｃにダウンサンプリングする。

りロック発生回路２１の構成を第２６図に示す。

本図において、カラーバースト信号を比較基準入力とす
る位相比較器２１′Ｏはサンプリングパルス発生回路２
１１を介して供給されるサンプリングパルスＣＫ＋　、
ＣＫ２に応答して位相比較を行なう。なお、ＰＬＬを基
準水平同期信号あるいは水平同期信号にロックさせる場
合には、位相比較器２１０を使用せず、図示されていな
い別の位相比較器を用いて、これらの信号の一方と２ｆ
ｓｃを１　／４５５　Ｌ、たｆＨの信号とを位相比較し
、その出力をＬＰＦ２１２に入力する。

以下、カラーバース８１１号にロックさせる場合につい
てのみ説明する。位相比較器２１０の比較出力はＬＰＦ
２１２を介してＤ／Ａ変換器２１３に供給され、アナロ
グ信号に変換されてｖＣＯ（電圧ｔｉＩＪｗＪ発振器）
２１／Ｉの制御信号となる。ＶＧＯ２１４の発振周波数
は１２ｆ’ｓｃに設定されており、そのままクロック１
２ｆｓｃとして出力されると共に、１／３分周Ｂ２１５
で４ｆｓｃに分周される。このクロック４ｆｓｃはその
まま出力されると共に、サンプリングパルス発生回路２
１１の一人力となり、更には１／２分周器２１６及び２
１７でｆ’ｓｃに分周されて位相比較器２１０の比較入
力となる。サンプリングパルス発生回路２１１にはゲー
トパルス発生回路２１８で発生されるゲートパルスが他
人力として供給されており、従って位相比較器２１０に
はゲートパルスの発生期間のみサンプリングパルスＧＫ
＋　、ＯＲ２が供給されることになる。ゲートパルス発
生回路２１８は水平同期信号に基づいて４ｆｓｃに同期
して第２７図に示すように、カラーバースト信号（Ａ）
の振幅が一定な中央部分に相当する期間だけゲートパル
ス（Ｂ）を発生する。

位相比較器２１０においては、第２８図に示すように、
カラーバースト信号が加減算器２１９゜２２０の一人力
となり、各加減算出力は遅延回路２２１．２２２を経て
加減算器２１９．２２０の他人力となると共に、割算器
２２３で割り算される。加減算器２１９．２２０の加減
算（±）制御は、第２９図に示すクロックパルスｆｓｃ
　（Ｂ）に基づいてサンプル点Ｓ＋　、８２では加算、
サンプル点３３．８４では減算となるように行なわれる
。但し、静止画再生などでトラックジャンプを行ったと
きには、カラーバースト信号の位相が１８０°変化する
ので、１−ラックジャンプのたびにクロックパルスｆｓ
ｃ　（Ｂ）の位相を反転させてＰＬＬのロックを維持す
る。これは、第１図（Ｂ）のシステムコントローラ１８
から供給されるクロマ反転制御信号により１／２分周器
２１７を制御することによって行われる。

また、サンプリングパルス発生回路２１１はＤ型フリッ
プ７０ツブで構成され、サンプリングクロックＧＫ＋　
、ＯＲ２は、４ｆｓｃと同期しており、その周波数の１
／２でかつＵいに逆相となっており、ゲートパルスが高
レベルのときのみ、それぞれ遅延回路２２１．２２２の
クロックとなる。

その結果、カラーバースト信号（Ａ）の振幅を八とする
と、遅延回路２２１の出力としてΣＡ　ｓｔｎθが、遅
延回路２２２の出力としてΣＡ　ＣＯ８θがそれぞれ導
出され、割算器２２３の出力としてｔａｎθが導出され
る。そして、この割算出力ｔａｎθをｔａｎ−’回路２
２４を通ずことににり位相差θが得られるのである。

すなわち、位相比較器２１０における位相差θは、次式
から算出できるのである。

θ＝ｔａｎ−’　（Σ［（Ｓ＋　−８３）／（８２−８
４）］）ここに、Ｓ＋＝Ａ−ｓｉｎθ　５２＝Ａ−ＣＯ
８θ３３　＝−Ａ　−ｓｉｎθ　８４　＝−Ａ　−ｃｏ
ｓθところで、上記式から明らかなように、カラーバー
スト信号（Ａ）の振幅へが１Ｈ内において一定でないと
、検出位相差θに若干の誤差や、Ｐ［Ｌのループゲイン
の変化によるループ特性の変化が生じることになる。

ところが、上述したクロック発生回路２１では、８１〜
Ｓ４を求めるサンプリングパルスＣＫ＋　。

ＯＲ３にゲートをかけることによって、カラーバースト
信号（Ａ）の振幅Ａが一定となる期間においてのみ位相
比較を行なうようにしているので、上記の如き不具合が
生じることはないのである。

なお、上記構成においては、サンプリングパルスにゲー
トをかけることによってカラーバースト信号の中央部分
のみで位相比較を行なうようにしたが、カラーバースト
信号自体にゲートをかけるようにしても良いことは勿論
である。この場合、ディジタルゲートとなるのでアナロ
グスイッチ等と比較して、正確にカラーバースト信号の
中央部のみを抜き出すことができる。また、第２６図に
おいて、ＬＰＦ２１２とＤ／Ａ変換器２１３との配列関
係は逆であっても良い。

第１図（Ｂ）において、基準信号発生器２２は水晶発振
器等からなり、４ｆｓｃの基準信号及び基準水平同期信
号を発生する。スピンドルサーボ回路２３は基準信号発
生器２２からの基準水平同期信号と信号分離回路１４か
らの水平同期信号との位相差に応じてスピンドルモータ
２４の駆動制御を行なう。クロマ反転回路２５では、ス
テイル（静止）、スローなどの特殊再生時にもカラー７
レーミングを維持するために必要に応じてクロマ（色）
信号の位相反転が行なわれる。

このり０マ反転回路２５の構成を第３０図に示す。本図
において、ディジタル化映像信号は１Ｈ遅延回路２７０
、加算器２７１に供給される。加算器２７１の出力はレ
ベル調整回路２７２で信号レベルが１／２にされた後、
減算器２７３に供給される。減算器２７３の減算出力は
、位相直線非巡回形ディジタルＢＰＦ２７４を経て加算
器２７５へ供給され、その加算器２７５の加算出力は、
切換スイッチ２７６へ供給される。

遅延回路２７０の遅延出力は減算器２７３及びＢＰＦ２
７４と同じ遅延量をもつ遅延回路２７７に供給されると
共に、１日遅延回路２７８を経て加算器２７１に供給さ
れる。遅延回路２７７の遅延出力は加算器２７５及び切
換スイッチ２７６へ供給される。切換スイッチ２７６は
、第１図（Ｂ）のシステムコントローラ１８から供給さ
れるクロマ反転制御信号によっては適宜切り換えられる
。

かかる構成によって、２，３ライン相関櫛形フイルタが
構成され、減算器２７３の減算出力は、１日遅延回路２
７０の遅延出力（Ｙ　−１−Ｃとする）に対して、逆相
で２倍のレベルをもったクロマ信号（−２Ｇ）となる。

このクロマ信号はＢＰＦ２７４によって不要成分を取り
除かれた後、遅延回路２７７で遅延量を調整された遅延
出力（Ｙ＋Ｃ）と加算器２７５で加算され、遅延回路２
７７の遅延出力（ａ）に対して反転したクロマ信号をも
つディジタル化映像信号（ｂ）を加算出力として得る。

ステイルやスローなどの特殊再生において、切換スイッ
チ２７６を第１図（Ｂ）のシステムコントローラ１８か
らのクロマ反転制御信号が切り換えることによって、カ
ラーフレーミングを維持することができる。

第１図（Ｂ）において、クロマ反転回路２５の出力はビ
デオ処理回路３８に供給される。ビデオ処理回路３８で
は、文字挿入、ＭＣＡコード抑圧、スケルチなどが行な
われる。ビデオ処理回路３８を経たディジタル化映像信
号は再生映像信号から抽出されたカラーバースト信号に
基づいてクロック発生回路２１で発生される４ｆｓｃの
クロックによってバッファメモリ３９に書き込まれる。

このバッファメモリ３９からの読出しは、基準信号発生
器２２で発生される４ｆｓｃの基準クロックによってな
される。このように、再生信号とは関係のない安定した
基準クロックによってバッファメモリ３９からの読出し
を行なうことにより、再生信号のジッタを吸収できるこ
とになり、いわゆるタンジエンシャル・サーボや色補正
回路が不要となる。バッファメモリ３９から読み出され
たディジタル化映像信号はＤ／Ａ変換器４０でアナログ
信号に変換され、ＬＰＦ４１を介して出力端子４２に供
給される。

システムコントローラ１８は、主な機能として以下に示
す機能を有す。すなわち、 １、　パネルスイッチ、リモコン等の操作部からの指令
、サーボ系からのステート信号に応じて各種サーボ系を
コントロールし、プレーヤに種々の動作を行なわせる。

２、　制御信号からフレーム番号、チャプタ番号を読み
取る。

３、　フレーム番号、チャプタ番号などを画面へ合成す
るための信号を発生する。

４、　水平同期信号、垂直同期信号に内部カウンタを同
期させ、カウンタの出力をデコードして種々のタイミン
グ信号を発生する。

５、　クロック発生のＰ　Ｌ　Ｌループの制御を行う。

上記の主なる機能のうち、４番目の機能を実現する具体
的な構成について以下に説明する。

第３１図において、水平同期信号（Ｈ８）をデータ（Ｄ
）入力としかつ４ｒＳｃのクロック信号をクロック（Ｃ
Ｋ）入力とするＤ型フリップ７０ツブ１８０が設番〕ら
れてＪ３す、このフリップフロップ１８０のＱ出力はＮ
ＡＮＤゲート１８１Ｂの一人力となる。ＮＡＮＤゲート
１８１Ｂはインバータ１８１Ａを介して供給される水平
同期信号を値入力としており、その出力は１Ｈカウンタ
１８３のロード（Ｌ）入力となる。ゲート回路１８２Ａ
は、１ト１カウンタ１８３の出力をデコードして所定の
期間に前記ＨＳゲート信号を発生させて第２１図のＨＶ
分離回路１４５ｄに入力すると共に、水平同期信号に同
期したｆ＋−＋の周波数のクロックＨＣＫを発させる。

ＨＳゲート信号はＨＶ分離回路１４５ｄにおいて、等化
パルスを除いた水平同期信号の立下がりを検出し、水平
信号を分離するために用いられる。初期状態ではＨＳゲ
ート信号は常に高レベルであり、同期信号の立下がりで
１Ｈカウンタ１８３をロードし、以後１日周期で水平同
期信号の立下がりを検出するように所定の期間のみ高レ
ベルとなる。初期状態において、あるいは何らかの原因
で、等化パルスの立下がりによって１Ｈカウンタ１８３
がロードされ１／２Ｈずれが生じた場合には、垂直ブラ
ンキング期間以後１Ｈカウンタ１８３のロードが行われ
ないので、システムコントローラ１８内でこの状態に陥
ったことを検出し、再びＨＳゲート信号を常に高レベル
の状態にする。なお、ＨＶ分離回路１４５ｄでは水平同
期信号の立下がりを基準にして、所定幅のパルスを発生
して、これを水平同期信号として出力する。クロックＨ
ＣＫは同期信号の立下がりを起点として前半で高レベル
、後半で低レベルとなるようなデユーティ比５０％の信
号である。ゲート回路１８２Ａは更に、１１−１内の各
種タイミング信号を発生して各回路に供給する。

正極性の垂直同期信号（ｖＳ）はＤ型フリップ７０ツブ
１８４．１８５の各クロック入力となる。

り型フリップ７０ツブ１８４はゲート回路１８２Ｂから
出力される■Ｓゲー１〜信号をデータ（Ｄ）入力とし、
当該信号が高レベルの期間中に垂直同期信号の立上がり
があると、そのＱ出力が高レベル、◇出力が低レベルと
なり、以後リセット信号が低レベルになるまでその状態
を保持し、リセット信号が低レベルになるとＱ、Ｑ出力
が反転する。

Ｄ型フリツブフＯツブ１８５は、ゲート回路１８２Ａか
ら出力されるクロックＨＣＫをデータ入力とし、垂直同
期信号がフィールド１のものであるかフィールド２のも
のであるかを判定するためのものであり、フィールド１
ではクロックＨＣＫが低レベルのとき垂直同期信号の立
上がりが到来するのでＱ出力が低レベル、０出力が高レ
ベルとなり、フィールド２ではクロックＨＣＫが高レベ
ルのとき垂直同期信号の立上がりが到来するのでＱ出力
が高レベル、０出力が低レベルとなる。フリップ７０ツ
ブ１８４のＱ出力をデータ入力、クロックＨＣＫをり［
Ｊツク入力としかつフリップフロップ１８５のＱ出力を
クリア入力とするＤ型フリツブ７０ツブ１８６は、フィ
ールド２のとぎに７リツプ７０ツブ１８４のＱ出力が高
レベルになるとクロックＨＣＫの立上がりでＱ出力が高
レベルとなり、フィールド１のときはＱ出力は低レベル
のままである。

Ｄ型フリップ７０ツブ１８４のＯ，Ｃ＋比出力Ｊ。

Ｋ入力、クロックＨＣＫを反転クロック入力としかつフ
リップ７０ツブ１８５の０出力をクリア入力とするＪ−
にフリップフロップ１８７は、フィールド１のときにＤ
型フリップ７０ツブ１８４のＱ出力が高レベルになると
クロックＨＣＫの立下がりでＱ出力が高レベルとなり、
フィールド２のときはＱ出力は低レベルのままである。

Ｄ型フリップフロップ１８６及びＪ−にフリップ７０ツ
ブ１８７の各Ｑ出力を２人力とするＮＯＲゲート１８８
は、その出力によって次段の１７レームカウンタ１８９
をロードすると共にＤ型フリップフロップ１８４をリセ
ットする。ここで、フィールド毎に別のフリップ７０ツ
ブを用いてロードパルスを作っているのは、いずれのフ
ィールドにおいても十分幅のあるロードパルスを１７レ
ームカウンタ１８９に送出するためである。１フレーム
カウンタ１８９は、クロックＨＣＫをカウントする５２
５進カウンタであり、ＮＯＲゲート１８８の出力が低レ
ベルのときにりａツクＨＣＫでロードされるが、ロード
される数をフィールド２はフィールド１に対して２６３
だけ多い数とするようにＤ型フリップ７０ツブ１８５の
０出力で制御される。

ゲート回路１８２Ｂは、１フレームカウンタ１８９の出
力をデコードして所定の期間に先述した■Ｓゲート信号
を発生さゼると共に、１フレーム内におけるＨ単位のタ
イミング信号を発生して各回路に供給する。

次に、システムコントローラ１８の先述した５つの機能
の５番目、即ちクロック発生のＰＬＬループの制御を行
なう機能について、第３２図のフローチャートに基づい
て説明する。前述の如く、このＰＬＬは基準水平同期信
号あるいは再生水平同期信号にロックさせるための位相
比較器とカラーバースト信号にロックさせるための位相
比較器の２つの位相比較器を持っており、前者の位相比
較器の入力部における基準水平同期信号と再生水平同期
信号との切換えと、位相比較器自体の切換えを行なうこ
とにより、３つのループが選択できるように構成されて
いる。第３２図において、電源投入直後やスピンドルモ
ータ強制加速時などの初期状態では、まず、スピンドル
ザーボの基準となる基準信号発生器２２（第１図（Ｂ）
を参照）で得た基準水平同期信号にロックさせるべくＰ
ＬＬのループが動作する（ステップ１）。基準水平同期
信号にロックしたと判定され（ステップ２）、再生映像
信号から水平同期信号が得られるようになると、再生水
平同期信号にループを切り換える（ステップ３）。この
とき、ロックできないと判定される・と（ステップ４）
、ステップ１に戻って再び基準水平同期信号にループを
戻す。ステップ４で再生水平同期信号にロックしたと判
定されると、カラーバースト信号の有無を検出しくステ
ップ５）、カラーバースト信号がなければステップ４に
戻って再生水平同期信号にロックさぜたままとする。白
黒のディスクや、カラーのディスクでも垂直ブランキン
グ１１間はこの状態となる。カラーバースト信号が右る
ど判定されると、カラーバースト信号にＰ　Ｌ　Ｌのル
ープを切り換える（ステップ６）。ここで、カラーバー
スト信号にロックできないと判定されるどくステップ７
）、ステップ３の再生水平同期信号のループに戻るが、
ロックできればカラーバースト・ループの状態を維持す
る。但し、同時に再生水平同期信号との同期も監視しく
ステップ８）、カラーバースト信号とのロック或は再生
水平同期信号とのロックのいずれか一方でも外れればロ
ック外れとみなして再生水平同期信号のループ（ステッ
プ３）に戻す。このとき、再生水平同期信号のループで
も再生水平同期信号にロックできなければ（ステップ４
）、更に基準水平同期信号のループ（ステップ１）まで
戻す。

なお、ステップ４．７におけるＮＯの判断は、最初に通
過するときは所定期間内にロックできないことを示し、
二度目以時に通過するときはロツりしていないことを示
す。

以上、各回路の具体的構成を示しながら本システムにつ
いて説明してきたが、本システムは、Ａ／Ｄ変換器４と
Ｄ／Ａ変換器４０との間は全てディジタル的に信号処理
を行なう点に大きな特徴を有している。このように、信
号をディジタル化することにより多機能化、例えば、モ
ノクロであったドロップアウト補正信号のカラー化、ク
ロマ反転、フレームメモリの導入によるＹ−Ｃ分離の高
精度化或はＣＬＶでの静止画再生等が容易となる。

なお、第１図（Ｂ）において、加算器１２以降、ドロッ
プアウト補正回路１９、クロマ反転回路２５、ビデオ処
理回路３８及びバッファメモリ３９の順序で各回路を配
列したが、この配列に限定されるものではなく、例えば
第３３図（Ａ）及び（Ｂ）に示すように、［ドロップア
ウト補正回路１９＋クロマ反転回路２５］、［ビデオ処
理回路３８」及び［バッフ１メモリ３９」の順序は入れ
換えが可能である。但し、バッファメモリ３９の書込み
と読出しが非同期であるため、］゛ババツフア５− メモリ３９」の後に他の２つがある場合（第３３図（Ｂ
）の場合）には、他の２つのための制御信号やタイミン
グ信号の再同期化或は遅延が必要となる。また、「ビデ
オ処理回路３８」の後に「ドロップアウト補正回路１９
＋クロマ反転回路２５］がある場合（第３３図（Ａ）の
場合）には、ビデオ処理回路３８で文字を挿入したとき
にドロップアウト補正回路１９でのドロツブアウト補正
を文字の部分では禁止する制御信号が必要となる。

また、第３４図に示すように、Ｒ，Ｇ、Ｂ分離をもディ
ジタル的に行なうことが可能であり、ＲＧＢ分離回路４
３で分離された各ディジタル信号をＤ／Ａ変換器４４で
アナログ化しＬＰＦ４５を介して各アナログ出力端子／
＋６Ｒ，４６Ｇ、４６Ｂに供給するようにしておくこと
により、これら端子をＲＧＢ入力のモニタＴＶ（テレビ
ジョン）に接続すれば、ＴＶ内のＲＧＢ分離回路を使用
しなくて済むので、画質の向上が図れることになる。

また、ディジタル化されたままのＲＧＢ入力が可能なデ
ィジタルＴＶを用いるときは、ＲＧＢ分頗回路４３で分
離された各ディジタル信号をＤ／Ａ変換器を介さずに直
接台ディジタル出力端子４７Ｒ，４７Ｇ、４７Ｂを介し
て出力することができる。

このＲＧＢ分離において、本システムでは、Ａ／Ｄ変換
器４のクロックを４Ｎｆｓｃ　（Ｎは２以上の整数）に
設定し、映像信号のカラーバースト信号に４ｆｓｃのり
０ツクをロックさせているので、ＲＧＢ分離（復調）を
容易に行なうことができる。以下、Ｒ−Ｙ、Ｂ−Ｙ信号
を用いて復調する場合について説明するが、１．Ｑ信号
を用いても同様に復調できる。

ＮＴＳＣ方式において、色信号の位相は第３５図に示す
ようになり、直角２相変調されて輝度信号と周波数多重
される。Ｒ，Ｇ、Ｂ信号と輝度信号Ｙとの関係を次式に
示す。

Ｙ＝　０．３ＯＲ＋０．５９　Ｇ＋　０．１１　Ｂ・・
・・・・（１）また、映像信号中の色信号Ｃは次式のよ
うになる。

Ｒ−Ｙ　　　　　　　　　Ｂ−Ｙ Ｃ＝　　　　ＣＯ８Ｏ）ｃ　ｊ　十−Ｓｉｎ　（ｃ）ｃ
　ｔｌ、１４　　　　　　　　　　２．０３・・・・・
・（２） ＝ｌｃｏｓ（ωｃｔ−１−３３’″） ＋　Ｑ　５ｉｎ（ωＣｔ＋３３’″）　−−−−−−（
３）ここに、ωＣは色搬送波の角周波数であり、ωＣ−
２πｘ　３．５８　Ｍｌ−１ｚである。

４ｆｓｃのサンプリング周波数の位相をカラーバースト
信号に対してＯｏでロックさせると、第３５図と（２）
式より、各サンプル点は第３６図に示すように、±（Ｒ
−Ｙ）／　１．１４　、±（Ｂ−Ｒ）／２．０３となる
ことがわかる。また、（１）式、（２）式より となり、Ｒ，Ｇ、Ｂ信号が得られる。なお、Ｉ。

Ｑ信号を得るにはカラーバースト信号に対して±３３°
或は±５７６の位相で！コックさせれば良い。

以上から、クロックをカラーバースト信号にロックさせ
ることにより、ＲＧＢ復調が容易に行なえることがわか
る。

なお、上記実施例においては、ＮＴＳＣ方式のビデオデ
ィスクプレーヤに適用した場合について説明したが、本
システムは、ＶＴＲの再生側信号処理、ＰＡＬ、ＳＥＣ
ＡＭのビデオディスクプレーヤ等にも適用し得るもので
ある。

１里立羞Ｉ 以上説明したように、本発明によれば、ディジタル化Ｆ
Ｍ映像信号のエンベロープを検出し、この検出レベルに
応じてディジタル化される前のＦＭ映像信号の振幅を制
御し、Ａ／Ｄ変換器に入力されるＦＭ映像信号の振幅を
一定にするようにしたので、Ａ／Ｄ変換の効率を向上で
きることになる。

【図面の簡単な説明】

第１図（Ａ＞、（８）は本発明に係る映像信号再生装置
の一実施例を示すブロック図、第２図は第１図（Ａ）に
おけるディジタルＢＰＦの具体的構成を示すブロック図
、１１３Ａ図は第１図（Ａ）におけるＡＧＣ回路の他の
構成を示すブロック図、第３Ｂ図は第１図（Ｂ）におけ
るビデオＬＰＦの構成の一例を示すブロック図、第４図
（Ａ）〜（Ｃ）は第３Ｂ図の各部（Ａ）〜（Ｃ）のスペ
クトラム図、第５図は第３Ｂ図におけるＩＩＲフィルタ
の位相特性図、第６図乃至第８図は第３Ｂ図におけるＦ
ＩＲフィルタ、ダウンサンプリング回路及びＩＩＲフィ
ルタの具体的構成を示すブロック図、第９図はビデオＬ
、　Ｐ　Ｆの他の構成を示すブロック図、第１０図は第
１図＜８）におけるピット削減処理の他の構成を示すブ
ロック図、第１１図は第１図（Ｂ）におけるペデスタル
レベル検出回路の一例の構成を示すブロック図、第１２
図は第１１図の各部の動作波形図、第１３図は第１１図
における立下がり検出回路、立上がり検出回路、タイミ
ング信号発生回路及びサンプル期間信号発生回路の具体
的構成を示すブロック図、第１４図はペデスタルレベル
検出回路の他の構成を示すブロック図、第１５図は第１
４図の各部の動作波形図、第１６図は第１４図における
立下がり検出回路及びタイミング信号発生回路の具体的
構成を示すブロック図、第１７図は第１図（Ｂ）におけ
るドロップアウト補正回路の具体的構成を示すブロック
図、第１８図は第１７図の回路動作を説明するための波
形図、第１９図は第１図（Ａ）におけるドロップアウト
検出回路の回路動作を説明するための波形図、第２０図
は第１図（Ｂ）における信号分離回路での映像信号と基
準レベルとの関係を示す波形図、第２１図は当該信号分
離回路の具体的構成を示すブロック図、第２２図は第２
１図における信号検出回路の動作を説明するための波形
図、第２３図は当該信号検出回路の具体的構成を示すブ
ロック図、第２４図は第２３図におけるＲＯＭに記憶さ
れた時間テーブルの一例を示す図、第２５図は第２１図
における最小値検出回路の具体的構成を示すブロック図
、第２６図は第１図（Ｂ）におけるクロック発生回路の
具体的構成を示すブロック図、第２７図は第２６図の各
部の波形図、第２８図は第２６図における位相比較器の
具体的構成を示すブロック図、第２９図は第２８図の回
路動作を説明するための波形図、第３０図は第１図（Ｂ
）におけるクロマ反転回路の具体的構成を示すブロック
図、第３１図は第１図（Ｂ）におけるシステムコントロ
ーラの所定の機能を果すための一部ハードウエアの構成
を示すブロック図、第３２図は当該コンｌ−ローラの所
定の機能のフローチャート、第３３図（Ａ）、（Ｂ）は
本システムの変形例を示すブロック図、第３４図は更に
他の変形例を示すブロック図、第３５図は第３４図にお
けるＲＧＢ分鋪０原理説明に用いる色付号の位相特性図
、第３６図は各サンプル点における信号の波形図である
。 主要部分の符号の説明 ２・・・・・・アナログＬＰＦ　　４・・・・・・Ａ／
Ｄ変換器６・・・・・・ディジタルＢＰＦ ７・・・・・・ＦＭ検波回路　１０・・・・・・ビデオ
［、ＰＦ１３・・・・・・ペデスタルレベル検出回路１
４・・・・・・信号分離回路 １７・・・・・・ドロップアウト検出回路１８・・・・
・・システムコントローラ１９・・・・・・ドロップア
ウト補正回路２１・・・・・・クロック発生回路 ２２・・・・・・基準信号発生器 ２４・・・・・・スピンドルモータ ２５・・・・・・クロマ反転回路 ３８・・・・・・ビデオ処理回路 ３９・・・・・・バッファメモリ ４０・・・・・・Ｄ／Ａ変換器

Claims (4)

【特許請求の範囲】
1. （１）ＦＭ映像信号をディジタル的に再生処理する映像
   信号再生装置であつて、ディジタル化ＦＭ映像信号のエ
   ンベロープを検出するエンベロープ検出手段と、前記エ
   ンベロープ検出手段の出力レベルに応じてディジタル化
   される前のＦＭ映像信号の振幅を制御する振幅制御手段
   とを備えたことを特徴とする映像信号再生装置。
2. （２）前記振幅制御手段は、前記ＦＭ映像信号を入力と
   する自動利得制御（ＡＧＣ）アンプであり、前記エンベ
   ロープ検出手段の出力レベルに応じて利得が変化するこ
   とを特徴とする特許請求の範囲第１項記載の映像信号再
   生装置。
3. （３）前記振幅制御手段は、前記ＦＭ映像信号をディジ
   タル化するＡ／Ｄ（アナログ／ディジタル）変換器であ
   り、前記エンベロープ検出手段の出力レベルに応じて前
   記Ａ／Ｄ変換器に入力する基準電圧が変化することを特
   徴とする特許請求の範囲第１項記載の映像信号再生装置
   。
4. （４）前記エンベロープ検出手段は、ディジタル化ＦＭ
   映像信号をヒルベルト変換する変換器と、この変換器に
   よりヒルベルト変換された該ディジタル化ＦＭ映像信号
   を２乗した信号とヒルベルト変換されない該ディジタル
   化ＦＭ映像信号を２乗した信号と加算する２乗和手段と
   を含むＦＭ検波回路であり、前記２乗和手段の出力をエ
   ンベロープ検出出力とすることを特徴とする特許請求の
   範囲第１項記載の映像信号再生装置。